JPS58124263A - 半導体装置 - Google Patents

半導体装置

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JPS58124263A
JPS58124263A JP57007146A JP714682A JPS58124263A JP S58124263 A JPS58124263 A JP S58124263A JP 57007146 A JP57007146 A JP 57007146A JP 714682 A JP714682 A JP 714682A JP S58124263 A JPS58124263 A JP S58124263A
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Susumu Kawakami
進 川上
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Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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    • Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ダート・アレー人出力部セルヶ有した半導体
装置に関する。
発明の技術的背景とその問題点 従来、例えばダート・アレー人出力部セルを有した半導
体装置としては、第１図に示すものが知ら名でいる。図
中１は、例えば′ｎ型の半導体基板である。この基板１
にはスクライプライン２が格子状に形成されている。前
記スクライプライン２により分離された島状の半導体基
板１′上には、前記スクライプライン２に近接して複数
の？ンディング・ぐラド部３が設けられている。また、
前記スクライプライン２に沿う島状の半導体基板１の表
面の一部には、ｐ−ウェル領域（図示せず）が設はられ
ている。四に、前記基板１表面の所定部分にＶｉ第１図
及び第、２図に示す如くｐチャンネルＭＯ８−ＦＥＴ等
からなる第１の素子群領域４が、前記ｐ−ウェル領域表
面にはｎチャンネルＭＯ８−ＦＥＴ　’４からなる第２
の素子群領域５が、夫々前記デンディングパッド部３を
挾むようにして前記スクライプライン２の内側に設けら
名ている。なお、前記島状の半導体基板１に設けらねた
ポンディングパッド部３と第１、第２の素子群領域４．
５とからダート・アレー人出力部セル６が構成される。
このセル６け、同セル６の第１の素子群領域４あるいは
第２の素子群領域５が互に隣接するように複数個、前記
基板１に形成されたスクライブライン２に沿って設けら
れている。更に、かかるセル６に凹まねた前記島状の半
導体基板１表面の所定位置には検数の半導体素子からな
る半導体領域７が設けられている。
ところで、このような構造の半導体装１ｖにおいては、
集積度を下げることなく第１、第２の素子静′値域４．
５間の寄生トランジスタ等ＶＣ起因−ｔ−ルラッチ県ア
ップ現象を抑制するために、寄生の横形ＰＮＰ　）ラン
ジスタのペース長（第１、第２の素子群領域４．５間の
距離）ｔを大きくして電流増幅率を低下させている。ま
た、ダート−アレー人出力部セル６間のラッチ・アップ
を防ぐために第１の素子群領域、４あるいは第２の素子
群領−５どうしを隣接させて設けている。
し、か１．、　ｆｒから、ダート・アレー人出力部セル
６としては、禎々の用途に応じる為に該セル６内に出力
・ぐツファ、入力インバータ、入力保農回路、ゾル・ア
ップ抵抗、プル・ダウン抵抗等多数の素子を含んでいる
ことが必要なので、一般に第１、第２の素子群領域４．
５０所要面積けそｔらに隣接するスクライプライン２の
方向に増加し、セル幅りが大きくなる傾向にある。
したがって、チップ全体からみた場合、セル数が減少し
てポンディング・母ッド数が少なくなり、多数の入出力
端子を必要とする設計に十分対応できない。また、チッ
プをノぐッケーソングする際、畿ンディングｉ４ッド数
が少ないために、リードと接続すべきデンディングｉ４
ッド３の位置の選択が難しく、？ンディング時の良品率
を低下させる原因となる。更に、隣接したセル６の向き
が互に反転して設けられているため、セル６の下端部に
設けられる所定の入出力端子がセル６間で等間隔で配置
されず、最終工程での布線作業がしにくい。
発明の目的 本発明は上記事情に鑑みてなされたもので、クートΦア
レー人出力部セル間のラッチ・アップを防止することは
勿論のこと、従来と比べてスクライブライン方向に沿う
セル数を増加し、た半導体装置を提供することを目的と
するものである。
発明の概簀 本発明は、第１導電型の半導体基板に格子状に形成され
たスクライプラインにょシ分離された島状の半導体基板
と、この島状の半導体基板上に前記スクライプラインに
近接して設けられ５− たボンディング・平、ド部と、前記島状の半導体基板上
面の所定位置に集積して設けられた第１の素子群領域と
、同基板表面の一部である第２導電型の活性領域表面の
所定位置に、集積して設けられた第２の素子群領域とか
ら構成されるゲート・アレー人出力部セルにおいて、前
記第１、第２の素子群領域の配置を改善したものである
。
即ち、本発明は第１、第２の素子群領域のいずわが一方
を、前記デンディングｉ４ツドの周辺もしくは前記スク
ライプラインと反対側の該がンディング・９２１部の一
端に隣接して配置し、他方を前記スクライプラインと反
対側の一方の素子群領域の１辺に隣接して配置すること
により、チップ内のセル数を増やし、これによりポンデ
ィングパッド数を増やして多数の入出力端子を必要とす
る設計への対応ができる％種々の効果を有する半導体装
置を得るに至ったものである。
発明の実施例 本発明の】実施例である半導体装ｔ′ｆｔ第３図を参照
して説明する。なお、かかる半導体装置は、第１図図１
示の半導体装置とゲート・アレ一６− 入出力部セルを除いて同構造であるため、ダート・アレ
ー人出力部セルのみ説明する。
本発明において、第１の素子群領域４は、スクライプラ
イン２と反対側の該がンディング・母ッド部３の一端に
隣設して配置され、かつ第２の素子群領域５は、スクラ
イプライン２と反対側の第１の素子群領域４の１辺に隣
接して配置さねた構造になっている。
しかして、上記構成によれば、第１、第２の素子群領域
４．５がスクライプライン２に対してｉｔする方向に並
設されているため、セル幅りは従来の如く第１、第２の
素子群領域の両方の所要面積に同時に影響されることが
ないとともに、ゾンデイングツ４ッド３間隔等の物理的
な制限の限界捷で小さくすることができ、ひいては単位
チップのスクライプライン２に沿って従来より多くのセ
ル６を配置することができる。
従ってセル６の配置数の増加により、ポンディング・母
ッド数も増え、多数の入出力端子を必要とする設計への
対応ができる。しかも、がンディング・ぐラド数の増加
により、チップを・ぐッヶージングする際、リードと接
続すべきボンディング・量ラド３の位置の選択がし易く
、従来と比べてポンディング時の良品率が大きい。
更に、第１、第２の素子群領域４．５がスクライプライ
ン２に対して直交する方向に並設されているため、従来
の如く、セル間のラッチ・アップを防ぐためにセル６を
反転して配置する必要はない。その結呆、セル６の下端
部に設けられる入出力端子をセル６間で等間隔に配置さ
せるため、布線作業全簡単にできる。
なお、本発明に係る半導体装置の一部を構成するダート
・アレー人出力部セルとしては、前述した第３図図示の
セルに限定されず、第４図〜第７図に示す構成にしても
よい。即ち、第４図のセルは、第１の素子群領域４の一
部が、ポンディング・臂、ド部３の右側辺に隣接して設
けられたものである。第５図のセルは、第１の素子群領
域４の一部が、ポンディング・９２１部３０両側辺に隣
接し７て設けられたものである。第６図のセルは、２つ
に分離された第１の素子群領域４１が、ポンディングパ
ッド部３の両側辺に隣接して設けられたものである。
また、第７因のセルは、第１、第２の素子群領域４．５
間の領域及びこの領域に隣接し７た第１１第２の素子群
領域４“、５′に、ラッチアップの誘因とならない例え
ばポリシリコンからなる保護抵抗あるいはＡｔの配線を
配置したものである。
このようなセルから構成さ力る半導体装置によねば、寄
生ＰＮＰ　トランジスタのペース長ｔが長くなり、集積
度を落す事なく、ラッチアップ現象を抑制することがで
きる。
上記実施例では、島状のｎ型の半導体基板表面に第１の
素子群領域が、前記基板表面の一部であるｐ−ウェル領
域に第２の素子群領域が設けられた場合について述べた
が、これに限らず第１、第２の素子群領域を換えてもよ
い。また半導体基板ｔｉｎ型に限らず、ｐ型でもよい。
上記実施例でＨｌｆ−）・アレー人出力ｉセルを構成の
一部とする半導体装置の場合につい９− て述べたが、これに限らず０ＭＯ８の入出力部を構成の
一部とする半導体装置にも同様に適用できる。
発明の効果 以上詳述した如く本発明によれば、ダート・アレー人出
力部間のラッチアップを防止することは勿論のこと、従
来と比べてスクライブライン方向に沿うセル数を増加し
、チップ内に多数の入出力端子を必要とする設計に十分
対応できるポンディングパッド部の形成を可能にすると
とも忙、ポンディング時の良品率及び布線作業の向上を
はかることのできる半導体装置を提供できるものである
。
【図面の簡単な説明】
第１図は従来の半導体装置の平面図、第２図は第１図図
示の半導体装置の一部を構成するダート・アレー人出力
部セルの平面図、第３図は本発明の１実施例を示す半導
体装置の一部ｆ構成するダート・アレー人出力部セルの
平面図、第４図〜第７図は夫々第３図１図示のダート・
ア１０− し−人出力部セルとは異なるｆ−ト・アレー人出力部セ
ルの平面図である。 １・・・ｎ型の半導体基板、２・・・スクライプライン
、３・・・がンディングパッド部、４＋４′、４”・・
・第１の素子群領域１．５　、５’・・・第２の素子群
鎖酸、６・・・ダート・アレー人出力部セル、７・・・
半導体領域。 出願人代理人　　弁理士　鈴　江　武　彦１１− 第１図 第２図

Claims (1)

  1. 【特許請求の範囲】 １、第１導電型の半導体基板と、この基板に格子状に形
    成されたスクライプラインと、このスクライプラインに
    より分離された島状の半導体基板上に該スクライプライ
    ンに近接して設けられた被数のポンディングパッド部と
    、前記島状の半導体基板の表面の一部に設けられた第２
    導電型の活性領域と、前記基板表面の所定部分に集積し
    て設けられた第１の素子群領域と、前記第２導電型の活
    性領域表面の所定部分に集積して設けられた第２の素子
    群領域とを具備し、前記第１、第２の素子群領域のいず
    れか一方を、前記ポンディングパッド部の周辺もしくは
    前記スクライプラインと反対側の該ポンディングパッド
    部の一端に隣接して配置し、他方を前記スクライプライ
    ンと反対側の一方の素子群領域の一辺に隣接して配置し
    たことを特徴とする半導体装置。 ２、第１、第２の素子群領域間に、ラッチ・ア、ゾの誘
    因とならない素子もしくは配線を配置したことを特徴と
    する特許請求の範囲第１項記載の半導体装置。
JP57007146A 1982-01-20 1982-01-20 半導体装置 Pending JPS58124263A (ja)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276346A (en) * 1983-12-26 1994-01-04 Hitachi, Ltd. Semiconductor integrated circuit device having protective/output elements and internal circuits
US5610089A (en) * 1983-12-26 1997-03-11 Hitachi, Ltd. Method of fabrication of semiconductor integrated circuit device
JP2594988B2 (ja) * 1987-11-27 1997-03-26 株式会社日立製作所 半導体集積回路装置の動作電位供給配線の配線設計方法
US5162893A (en) * 1988-05-23 1992-11-10 Fujitsu Limited Semiconductor integrated circuit device with an enlarged internal logic circuit area
JPH02152254A (ja) * 1988-12-02 1990-06-12 Mitsubishi Electric Corp 半導体集積回路装置
JPH0369141A (ja) * 1989-08-08 1991-03-25 Nec Corp セミカスタム半導体集積回路
JPH03151660A (ja) * 1989-11-09 1991-06-27 Toshiba Corp 半導体集積回路装置
US5063429A (en) * 1990-09-17 1991-11-05 Ncr Corporation High density input/output cell arrangement for integrated circuits
JP3237304B2 (ja) * 1993-05-31 2001-12-10 富士通株式会社 半導体集積回路
JP3953147B2 (ja) * 1997-08-08 2007-08-08 ローム株式会社 半導体集積回路装置
CN100421241C (zh) * 2005-01-18 2008-09-24 松下电器产业株式会社 半导体集成电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57211248A (en) * 1981-06-22 1982-12-25 Hitachi Ltd Semiconductor integrated circuit device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4295897B1 (en) * 1979-10-03 1997-09-09 Texas Instruments Inc Method of making cmos integrated circuit device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57211248A (en) * 1981-06-22 1982-12-25 Hitachi Ltd Semiconductor integrated circuit device

Also Published As

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US4591894A (en) 1986-05-27

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