JPH01114049A - サイズ可変の集積回路チップ - Google Patents
サイズ可変の集積回路チップInfo
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- JPH01114049A JPH01114049A JP62272392A JP27239287A JPH01114049A JP H01114049 A JPH01114049 A JP H01114049A JP 62272392 A JP62272392 A JP 62272392A JP 27239287 A JP27239287 A JP 27239287A JP H01114049 A JPH01114049 A JP H01114049A
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- 238000010586 diagram Methods 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10125—Reinforcing structures
- H01L2224/10126—Bump collar
-
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、パッケージ内に搭載され、ボンディングワイ
ヤによりその内部リードに接続されて組立てられるサイ
ズ可変の集積回路チップに関する。
ヤによりその内部リードに接続されて組立てられるサイ
ズ可変の集積回路チップに関する。
［従来の技術］
第７図は従来の集積回路（以下、ＩＣという）を設計す
る場合のＩＣチップのレイアウトを示すウェハの模式図
である。ウェハ１６にはチップ１３が第７図に示すよう
に密に敷き詰められている。このウェハ１６から各ＩＣ
チップ１３を分離してパッケージに組立てる。第６図は
従来のＩＣチップ１３を拡大して示す模式図である。チ
ップ１３は所望の回路構成となっている回路（図示せず
）が中心に配置され、その縁部には複数個のパッド１７
が配置されている。・ このように構成されたチップ１３をパッケージに組立て
る場合には、チップ１３をパッケージのアイランド（図
示せず）に搭載した後、パッケージのリード（図示せず
）とチップ１３内のパッド１７とをボンディングワイヤ
（図示せず）により接続する。
る場合のＩＣチップのレイアウトを示すウェハの模式図
である。ウェハ１６にはチップ１３が第７図に示すよう
に密に敷き詰められている。このウェハ１６から各ＩＣ
チップ１３を分離してパッケージに組立てる。第６図は
従来のＩＣチップ１３を拡大して示す模式図である。チ
ップ１３は所望の回路構成となっている回路（図示せず
）が中心に配置され、その縁部には複数個のパッド１７
が配置されている。・ このように構成されたチップ１３をパッケージに組立て
る場合には、チップ１３をパッケージのアイランド（図
示せず）に搭載した後、パッケージのリード（図示せず
）とチップ１３内のパッド１７とをボンディングワイヤ
（図示せず）により接続する。
［発明が解決しようとする問題点コ
しかしながら、パッケージに搭載されたチップのパッド
とリードとを接続するボンディングワイヤの長さはむや
みに長くすることができず、電気的特性上その長さは制
限されている。このため、従来のＩＣチップはその大き
さに基いて搭載可能のパッケージの種類又は大きさが限
定される。もし、全ての既存のパッケージがボンディン
グ不可能であれば、パッケージのアイランドの大きさを
変更する必要があるために、パッケージを新規に開発す
る必要があるという問題点がある。
とリードとを接続するボンディングワイヤの長さはむや
みに長くすることができず、電気的特性上その長さは制
限されている。このため、従来のＩＣチップはその大き
さに基いて搭載可能のパッケージの種類又は大きさが限
定される。もし、全ての既存のパッケージがボンディン
グ不可能であれば、パッケージのアイランドの大きさを
変更する必要があるために、パッケージを新規に開発す
る必要があるという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
パッケージの大きさに拘らず、搭載可能であり、搭載さ
れるパッケージの種類を選ばないサイズ可変の集積回路
チップを提供することを目的とする。
パッケージの大きさに拘らず、搭載可能であり、搭載さ
れるパッケージの種類を選ばないサイズ可変の集積回路
チップを提供することを目的とする。
［問題点を解決するための手段］
本発明に係るサイズ可変の集積回路チップは、所望の回
路が形成されている矩形の回路セルと、この回路セルの
縁部に形成された第１のパッド群と、前記回路セルに隣
接する複数個の配線セルと、この配線セルと回路セルと
を仕切るスクライブ線と、この配線セル内に設けられ前
記第１のパッド前側にその各パッドと対向して配置され
た第２のパッド群と、前記配線セル内の外側縁部に配置
され夫々第２のパッド群の各パッドと配線により接続さ
れた第３のパッド群と、を有し、前記スクライブ線によ
り前記回路セルと配線セルとを分離して使用するか、又
は前記第１及び第２のパッド群の対向するパッド同士を
接続して使用することを特徴とする。
路が形成されている矩形の回路セルと、この回路セルの
縁部に形成された第１のパッド群と、前記回路セルに隣
接する複数個の配線セルと、この配線セルと回路セルと
を仕切るスクライブ線と、この配線セル内に設けられ前
記第１のパッド前側にその各パッドと対向して配置され
た第２のパッド群と、前記配線セル内の外側縁部に配置
され夫々第２のパッド群の各パッドと配線により接続さ
れた第３のパッド群と、を有し、前記スクライブ線によ
り前記回路セルと配線セルとを分離して使用するか、又
は前記第１及び第２のパッド群の対向するパッド同士を
接続して使用することを特徴とする。
［作用］
本発明においては、パッケージが大型の場合には、回路
セルの縁部に形成されている第１のパッド群の各パッド
とこれに対向する配線セルの第２のパッド群の各パッド
とを、例えば、ボンディングワイヤにより接続する。ま
た、パッケージに組立てる場合には、第３のパッド群の
各パッドとパッケージのリードとを接続すればよい。こ
れにより、第２及び第３のパッド群は配線により接続さ
れているから、回路セルの第１のパッド群はパッケージ
のリードと接続される。従って、回路セルよりもかなり
大きなアイランドを有するパッケージにも組立て可能で
ある。
セルの縁部に形成されている第１のパッド群の各パッド
とこれに対向する配線セルの第２のパッド群の各パッド
とを、例えば、ボンディングワイヤにより接続する。ま
た、パッケージに組立てる場合には、第３のパッド群の
各パッドとパッケージのリードとを接続すればよい。こ
れにより、第２及び第３のパッド群は配線により接続さ
れているから、回路セルの第１のパッド群はパッケージ
のリードと接続される。従って、回路セルよりもかなり
大きなアイランドを有するパッケージにも組立て可能で
ある。
一方、回路セルと各配線セルとをスクライブ線により分
離した場合には、回路セル自体は小さいから、これを比
較的小さいパッケージに搭載することができる。そして
、この回路セルに形成された第１のパッド群の各パッド
とパッケージのリードとを直接ボンディングワイヤによ
り接続する。
離した場合には、回路セル自体は小さいから、これを比
較的小さいパッケージに搭載することができる。そして
、この回路セルに形成された第１のパッド群の各パッド
とパッケージのリードとを直接ボンディングワイヤによ
り接続する。
このようにして、本発明に係る集積回路チップは種々の
大きさのパッケージに搭載することができる。
大きさのパッケージに搭載することができる。
［実施例コ
以下、添付の図面を参照して本発明の実施例について説
明する。第１図は本発明の第１の実施例に係るサイズ可
変の集積回路チップ（ＩＣチップ）を示す模式図、第２
図はこのＩＣチップを設計する場合のウェハにおけるＩ
Ｃチップのレイアウトを示す模式図である。ウェハ２０
にはチップ１が密に配列されて形成されている。このウ
ェハ２０から各チップ１を分離してパッケージに組立て
る。
明する。第１図は本発明の第１の実施例に係るサイズ可
変の集積回路チップ（ＩＣチップ）を示す模式図、第２
図はこのＩＣチップを設計する場合のウェハにおけるＩ
Ｃチップのレイアウトを示す模式図である。ウェハ２０
にはチップ１が密に配列されて形成されている。このウ
ェハ２０から各チップ１を分離してパッケージに組立て
る。
第１図はこのチップ１を拡大して示す模式図である。
チップ１には中央部に回路セル２が構成され、回路セル
２の２対の辺に隣接して４個の配線セル３乃至６が構成
されており、回路セル２の４隅部に配線セル３乃至６の
２辺と接して空セルフが構成されている。なお、チップ
１を構成する各セル２乃至７はスクライブ線１８により
仕切られており、相互に自由に分離可能になっている。
２の２対の辺に隣接して４個の配線セル３乃至６が構成
されており、回路セル２の４隅部に配線セル３乃至６の
２辺と接して空セルフが構成されている。なお、チップ
１を構成する各セル２乃至７はスクライブ線１８により
仕切られており、相互に自由に分離可能になっている。
そして、回路セル２の縁部には複数個のパッド８が形成
されている。配線セル３，４，５．６の回路セル２側の
縁部にはこのパッド８に対向して複数個のパッド９が形
成されており、このパッド９はアルミニウム配線１１に
より配線セル３乃至６の外側縁部に形成された複数個の
パッド１０に接続されている。
されている。配線セル３，４，５．６の回路セル２側の
縁部にはこのパッド８に対向して複数個のパッド９が形
成されており、このパッド９はアルミニウム配線１１に
より配線セル３乃至６の外側縁部に形成された複数個の
パッド１０に接続されている。
第３図は第１図に示すチップ１をアイランドサイズが大
きいパッケージに組込む場合の態様を示す模式図である
。パッケージ２１はその中央部にアイランド２２が設け
られており、このアイランド２２内にチップ１が配置さ
れてパッケージ２１に接着固定されている。そして、回
路セル２に形成されたパッド８とこのパッド８に対向す
るパッド９とは夫々ボンディングワイヤ１９により接続
されている。そして、配線セル３，４．５．６に形成さ
れたパッド１０とパッケージのり−ド１５とは、夫々ボ
ンディングワイヤ１４により接続されている。配線セル
３．４．５．６のパッド９とパッド１０とは夫々アルミ
ニウム配線１１により接続されているから、前述のワイ
ヤボンディングにより、回路セル２の各パッド８はボン
ディングワイヤ１９、パッド９、配線１１、パッド１０
及びボンディングワイヤ１４によりパッケージの内部リ
ード１５に接続される。
きいパッケージに組込む場合の態様を示す模式図である
。パッケージ２１はその中央部にアイランド２２が設け
られており、このアイランド２２内にチップ１が配置さ
れてパッケージ２１に接着固定されている。そして、回
路セル２に形成されたパッド８とこのパッド８に対向す
るパッド９とは夫々ボンディングワイヤ１９により接続
されている。そして、配線セル３，４．５．６に形成さ
れたパッド１０とパッケージのり−ド１５とは、夫々ボ
ンディングワイヤ１４により接続されている。配線セル
３．４．５．６のパッド９とパッド１０とは夫々アルミ
ニウム配線１１により接続されているから、前述のワイ
ヤボンディングにより、回路セル２の各パッド８はボン
ディングワイヤ１９、パッド９、配線１１、パッド１０
及びボンディングワイヤ１４によりパッケージの内部リ
ード１５に接続される。
このように、パッケージが大きいために、回路セル２の
各パッド８とリード１５とをボンディングワイヤ１４に
より直接接続することができない場合においても、配線
セル３，４，５．６のパッド９，１０を使用すれば、チ
ップ１をこの大型のパッケージ２１に容易に組込むこと
ができる。
各パッド８とリード１５とをボンディングワイヤ１４に
より直接接続することができない場合においても、配線
セル３，４，５．６のパッド９，１０を使用すれば、チ
ップ１をこの大型のパッケージ２１に容易に組込むこと
ができる。
第４図はチップ１をアイランドサイズが小さいパッケー
ジに組込む場合の態様を示す模式図である。パッケージ
２３にはその中央部にアイランド２２より小さいアイラ
ンド２４が設けられており、このアイランド２４にチッ
プ１が搭載される。この場合には、チップ１は予め、ス
クライブ線１８を境にして分離されており、回路セル２
が単独でパッケージ２３に組込まれている。そして、回
路セル２のパッド８とパッケージ２３のリード１５とが
ボンディングワイヤ１４により直接接続されている。こ
のように、アイランドサイズが小さいパッケージに組込
む場合には、配線セル３，４゜５．６及び空セルフを分
離除去しておくことによって、適切な長さのボンディン
グワイヤ１４を使用して、回路セル２のパッド８とリー
ド１５とを接続することができるので、このように小型
のパッケージ２３にもチップ１を容易に搭載することが
できる。
ジに組込む場合の態様を示す模式図である。パッケージ
２３にはその中央部にアイランド２２より小さいアイラ
ンド２４が設けられており、このアイランド２４にチッ
プ１が搭載される。この場合には、チップ１は予め、ス
クライブ線１８を境にして分離されており、回路セル２
が単独でパッケージ２３に組込まれている。そして、回
路セル２のパッド８とパッケージ２３のリード１５とが
ボンディングワイヤ１４により直接接続されている。こ
のように、アイランドサイズが小さいパッケージに組込
む場合には、配線セル３，４゜５．６及び空セルフを分
離除去しておくことによって、適切な長さのボンディン
グワイヤ１４を使用して、回路セル２のパッド８とリー
ド１５とを接続することができるので、このように小型
のパッケージ２３にもチップ１を容易に搭載することが
できる。
第５図は本発明の第２の実施例に係るサイズ可変の集積
回路チップ１２を示す模式図である。第５図において第
１図と同一物には同一符号を付して説明を省略する。第
２の実施例は空セルフがなく、配線セル３，４，５．６
が台形となり、その領域が広くなった点が第１の実施例
と異なる。これにより、パッド１０の配置を第１の実施
例よりも自由に設定することができる。従って、組立て
るパッケージのリード位置に合わせてパッド１０の位置
を決定すれば、ボンディングワイヤ１４の長さ等を更に
一層最適にすることができる。
回路チップ１２を示す模式図である。第５図において第
１図と同一物には同一符号を付して説明を省略する。第
２の実施例は空セルフがなく、配線セル３，４，５．６
が台形となり、その領域が広くなった点が第１の実施例
と異なる。これにより、パッド１０の配置を第１の実施
例よりも自由に設定することができる。従って、組立て
るパッケージのリード位置に合わせてパッド１０の位置
を決定すれば、ボンディングワイヤ１４の長さ等を更に
一層最適にすることができる。
［発明の効果］
以上説明したように、本発明によれば、パッケージが大
きい場合には回路セルと配線セルとを使用してパッケー
ジ内に組込み、また、パッケージが小さい場合には配線
セルを分離して回路セルのみをパッケージ内に組込むの
で、チップを種々の大きさのパッケージに搭載可能であ
り、パッケージの選択の幅が広がり、汎用性が優れてい
る。従って、パッケージを新規に開発する必要が生じる
場合が著しく軽減される。
きい場合には回路セルと配線セルとを使用してパッケー
ジ内に組込み、また、パッケージが小さい場合には配線
セルを分離して回路セルのみをパッケージ内に組込むの
で、チップを種々の大きさのパッケージに搭載可能であ
り、パッケージの選択の幅が広がり、汎用性が優れてい
る。従って、パッケージを新規に開発する必要が生じる
場合が著しく軽減される。
第１図は本発明の第１の実施例に係るサイズ可変の集積
回路チップを示す模式図、第２図は本発明に係るサイズ
可変の集積回路チップがウェハに配列されている状態を
示す模式図、第３図及び第４図は第１の実施例に係るチ
ップがパッケージに組込まれた状態を示す模式図、第５
図は本発明の第２の実施例に係るサイズ可変の集積回路
チップを示す模式図、第６図は従来の集積回路チップを
示す模式図、第７図はそのチップがウェハ上に配列°さ
れている状態を示す模式図である。 １．１２，１３：チップ、２；回路セル、３〜６；配線
セル、７；空セル、８，９，１０，１７；パッド、１１
；アルミニウム配線、１４，１９；ボンディングワイヤ
、１５；リード、１６，２０；ウェハ、１８；スクライ
ブ線、２１．２３゜パッケージ、２２，２４：アイラン
ド
回路チップを示す模式図、第２図は本発明に係るサイズ
可変の集積回路チップがウェハに配列されている状態を
示す模式図、第３図及び第４図は第１の実施例に係るチ
ップがパッケージに組込まれた状態を示す模式図、第５
図は本発明の第２の実施例に係るサイズ可変の集積回路
チップを示す模式図、第６図は従来の集積回路チップを
示す模式図、第７図はそのチップがウェハ上に配列°さ
れている状態を示す模式図である。 １．１２，１３：チップ、２；回路セル、３〜６；配線
セル、７；空セル、８，９，１０，１７；パッド、１１
；アルミニウム配線、１４，１９；ボンディングワイヤ
、１５；リード、１６，２０；ウェハ、１８；スクライ
ブ線、２１．２３゜パッケージ、２２，２４：アイラン
ド
Claims (3)
- （１）所望の回路が形成されている矩形の回路セルと、
この回路セルの縁部に形成された第１のパッド群と、前
記回路セルに隣接する複数個の配線セルと、この配線セ
ルと回路セルとを仕切るスクライブ線と、この配線セル
内に設けられ前記第１のパッド群側にその各パッドと対
向して配置された第２のパッド群と、前記配線セル内の
外側縁部に配置され夫々第２のパッド群の各パッドと配
線により接続された第３のパッド群と、を有し、前記ス
クライブ線により前記回路セルと配線セルとを分離して
使用するか、又は前記第１及び第２のパッド群の対向す
るパッド同士を接続して使用することを特徴とするサイ
ズ可変の集積回路チップ。 - （２）前記配線セルは矩形をなし、回路セルの４隅部に
空のセルが設けられていることを特徴とする特許請求の
範囲第１項に記載のサイズ可変の集積回路チップ。 - （３）前記配線セルは台形をなし、隣接する配線セル同
士はスクライブ線により仕切られていることを特徴とす
る特許請求の範囲第１項に記載のサイズ可変の集積回路
チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272392A JPH01114049A (ja) | 1987-10-28 | 1987-10-28 | サイズ可変の集積回路チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62272392A JPH01114049A (ja) | 1987-10-28 | 1987-10-28 | サイズ可変の集積回路チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114049A true JPH01114049A (ja) | 1989-05-02 |
Family
ID=17513249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62272392A Pending JPH01114049A (ja) | 1987-10-28 | 1987-10-28 | サイズ可変の集積回路チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114049A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6769420B1 (en) | 1998-12-10 | 2004-08-03 | Satoko Fujiwara | Ionizer |
| US7224567B2 (en) | 2001-11-16 | 2007-05-29 | Kazuo Motouchi | Structural arrangements for ion generator to promote ionization efficiency |
-
1987
- 1987-10-28 JP JP62272392A patent/JPH01114049A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6769420B1 (en) | 1998-12-10 | 2004-08-03 | Satoko Fujiwara | Ionizer |
| US7224567B2 (en) | 2001-11-16 | 2007-05-29 | Kazuo Motouchi | Structural arrangements for ion generator to promote ionization efficiency |
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