JP2533810B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2533810B2 JP2533810B2 JP10716090A JP10716090A JP2533810B2 JP 2533810 B2 JP2533810 B2 JP 2533810B2 JP 10716090 A JP10716090 A JP 10716090A JP 10716090 A JP10716090 A JP 10716090A JP 2533810 B2 JP2533810 B2 JP 2533810B2
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- JP
- Japan
- Prior art keywords
- metal wiring
- chip
- lsi
- wiring layer
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、チップダイレクト実装を行う半導体装置に
関する。
関する。
［従来の技術］ COG（チップオングラス）等のチップダイレクト実装
用のLSI（大規模集積回路）チップは、チップの周囲部
のみならず内側部にも接続用電極パッドが存在してい
る。このため、LSIチップを開発する当初からチップダ
イレクト実装専用として設計する必要があり、他の通常
実装用LSI、例えばモールド実装用LSI、TAB（テープオ
ートメイテドボンディング）実装用LSI等をチップダイ
レクト実装用LSIへ流用することは難しい。また逆に、
チップダイレクト実装用LSIを通常実装用LSIへ流用する
ことも困難である。
用のLSI（大規模集積回路）チップは、チップの周囲部
のみならず内側部にも接続用電極パッドが存在してい
る。このため、LSIチップを開発する当初からチップダ
イレクト実装専用として設計する必要があり、他の通常
実装用LSI、例えばモールド実装用LSI、TAB（テープオ
ートメイテドボンディング）実装用LSI等をチップダイ
レクト実装用LSIへ流用することは難しい。また逆に、
チップダイレクト実装用LSIを通常実装用LSIへ流用する
ことも困難である。
［発明が解決しようとする課題］ 当初からチップダイレクト実装専用として設計したと
しても、接続用電極パッドが１層のメタル配線で形成さ
れると、チップの内側部にある接続用電極パッドからワ
イヤボンディング法によって結線を行うことができな
い。このため、チップ内側部の接続用電極パッドに関し
てそのLSIの特性試験を行うことが難しく、通常実装用L
SIに比して開発期間がどうしても長くなってしまうとい
う問題点があった。
しても、接続用電極パッドが１層のメタル配線で形成さ
れると、チップの内側部にある接続用電極パッドからワ
イヤボンディング法によって結線を行うことができな
い。このため、チップ内側部の接続用電極パッドに関し
てそのLSIの特性試験を行うことが難しく、通常実装用L
SIに比して開発期間がどうしても長くなってしまうとい
う問題点があった。
さらに、電源配線の処理、多数の回路に共通に必要な
信号線の処理、接続用電極パッド周辺の規定等により、
通常実装用LSIに比してチップサイズがどうしても大き
くなってしまうという問題点もあった。
信号線の処理、接続用電極パッド周辺の規定等により、
通常実装用LSIに比してチップサイズがどうしても大き
くなってしまうという問題点もあった。
接続用電極パッド等のメタル配線層とチップダイレク
ト実装用のメタル配線層との２層構造のメタル配線層を
備えるように構成すれば、上述の問題点が解消できしか
も通常実装用LSIとチップダイレクト実装用LSIとを共用
することが可能となる。しかしながら、メタル配線層間
のクロストーク等によって電気的特性の変化が生じるた
め、この種の構成をLSIに実際に適用することは非常に
難しい。
ト実装用のメタル配線層との２層構造のメタル配線層を
備えるように構成すれば、上述の問題点が解消できしか
も通常実装用LSIとチップダイレクト実装用LSIとを共用
することが可能となる。しかしながら、メタル配線層間
のクロストーク等によって電気的特性の変化が生じるた
め、この種の構成をLSIに実際に適用することは非常に
難しい。
従って本発明の目的は、通常実装用LSIを電気的特性
変化を与えることなく共用することが可能なチップダイ
レクト実装による半導体装置を提供することにある。
変化を与えることなく共用することが可能なチップダイ
レクト実装による半導体装置を提供することにある。
［課題を解決するための手段］ 上述の目的を達成する本発明の要旨は、半導体チップ
上に設けられた第１メタル配線層の複数の電極と、半導
体チップ上の少なくとも一部に設けられており所定電位
に設定された第２メタル層と、第２メタル層上に設けら
れたチップダイレクト実装用の複数の電極パッドを有し
ておりこれら複数の電極パッドと第１メタル配線層の前
述の複数の電極とを接続する第３メタル配線層とを備え
たことにある。
上に設けられた第１メタル配線層の複数の電極と、半導
体チップ上の少なくとも一部に設けられており所定電位
に設定された第２メタル層と、第２メタル層上に設けら
れたチップダイレクト実装用の複数の電極パッドを有し
ておりこれら複数の電極パッドと第１メタル配線層の前
述の複数の電極とを接続する第３メタル配線層とを備え
たことにある。
［作用］ 通常実装用LSIで構成可能な半導体チップ上に設けら
れた第１メタル配線層の電極が第３メタル配線によりそ
の第３メタル配線層の電極パッドに接続されている。第
３メタル配線層がチップダイレクト実装用として構成さ
れているため、通常実装用LSIをチップダイレクト実装
することができる。第１メタル配線層と第３メタル配線
層との間に、所定電位に設定された第２メタル層が設け
られているので、第１メタル配線の電気的影響が第３メ
タル配線に及ぼされる恐れがない。
れた第１メタル配線層の電極が第３メタル配線によりそ
の第３メタル配線層の電極パッドに接続されている。第
３メタル配線層がチップダイレクト実装用として構成さ
れているため、通常実装用LSIをチップダイレクト実装
することができる。第１メタル配線層と第３メタル配線
層との間に、所定電位に設定された第２メタル層が設け
られているので、第１メタル配線の電気的影響が第３メ
タル配線に及ぼされる恐れがない。
［実施例］ 以下図面を用いて本発明の実施例を詳細に説明する。
第１図は本発明の一実施例としてチップダイレクト実
装した半導体装置の構成を概略的に示す平面図である。
装した半導体装置の構成を概略的に示す平面図である。
同図において、10は例えばモールド実装用、TAB実装
用等の通常実装用のLSIチップ、11はLSIチップ10上に設
けられた第１メタル配線層の接続用電極パッドをそれぞ
れ示している。
用等の通常実装用のLSIチップ、11はLSIチップ10上に設
けられた第１メタル配線層の接続用電極パッドをそれぞ
れ示している。
LSIチップ10の回路部のほぼ全域を覆うように第２メ
タル層12が積層されている。この第２メタル層12は、一
定の電位、例えば電源電位又はアース電位に維持されて
いる。なお、第２メタル層12が回路部の必ずしも全域を
覆う必要はない。
タル層12が積層されている。この第２メタル層12は、一
定の電位、例えば電源電位又はアース電位に維持されて
いる。なお、第２メタル層12が回路部の必ずしも全域を
覆う必要はない。
第２メタル層12の上には、第３メタル配線層が積層さ
れている。この第３メタル配線層は、メタル配線パター
ン13と接続用電極パッド14とから主として構成されてい
る。
れている。この第３メタル配線層は、メタル配線パター
ン13と接続用電極パッド14とから主として構成されてい
る。
接続用電極パッド14は、チップダイレクト実装用の接
続用電極であり、第３メタル配線層のこれら接続用電極
パッド14と第１メタル配線層の接続用電極パッド11とが
メタル配線パターン13によって電気的に接続されてい
る。なお、第１図において、接続用電極パッド11及び14
の形状は四角と丸で表されているが、これらは両者の区
別を容易にするために便宜的に行われているものであ
り、実際の形状はこれらと異なる。
続用電極であり、第３メタル配線層のこれら接続用電極
パッド14と第１メタル配線層の接続用電極パッド11とが
メタル配線パターン13によって電気的に接続されてい
る。なお、第１図において、接続用電極パッド11及び14
の形状は四角と丸で表されているが、これらは両者の区
別を容易にするために便宜的に行われているものであ
り、実際の形状はこれらと異なる。
上述したように、第３メタル配線層のメタル配線パタ
ーン13によって、第１メタル配線層の接続用電極パッド
11から第３メタル配線層の接続用電極パッド14まで配線
されているため、通常実装用LSIとチップダイレクト実
装用LSIとを共用することができる。
ーン13によって、第１メタル配線層の接続用電極パッド
11から第３メタル配線層の接続用電極パッド14まで配線
されているため、通常実装用LSIとチップダイレクト実
装用LSIとを共用することができる。
このため、通常実装用LSIを開発し、それをチップダ
イレクト実装用LSI化することが可能となり、一度に２
機種のLSI開発が行えることとなる。しかも、ワイヤボ
ンディング法によって全ての接続用電極パッドの結線を
行うことができるので、そのLSIの特性試験を容易にか
つ迅速に行うことができる。
イレクト実装用LSI化することが可能となり、一度に２
機種のLSI開発が行えることとなる。しかも、ワイヤボ
ンディング法によって全ての接続用電極パッドの結線を
行うことができるので、そのLSIの特性試験を容易にか
つ迅速に行うことができる。
しかも、既存の通常実装用LSIのチップダイレクト実
装用LSI化及び既存のチップダイレクト実装用LSIの通常
実装用LSI化を図ることが可能となるため、開発期間の
短縮化、開発機種数の減少化及びチップサイズの縮小化
が行え、効率の良いLSI開発を行うことが可能となる。
装用LSI化及び既存のチップダイレクト実装用LSIの通常
実装用LSI化を図ることが可能となるため、開発期間の
短縮化、開発機種数の減少化及びチップサイズの縮小化
が行え、効率の良いLSI開発を行うことが可能となる。
また、第２メタル層12が一定の電位に維持されている
ため、第１メタル配線層と第３メタル配線層との間のク
ロストークを抑制することができるという非常に大きな
利便が得られる。
ため、第１メタル配線層と第３メタル配線層との間のク
ロストークを抑制することができるという非常に大きな
利便が得られる。
しかも、第２メタル層12を電源配線層とすることも可
能であるため、電源配線に関するLSI設計の自由度が大
幅に大となる。
能であるため、電源配線に関するLSI設計の自由度が大
幅に大となる。
［発明の効果］ 以上詳細に説明したように本発明によれば、半導体チ
ップ上に設けられた第１メタル配線層の複数の電極と、
半導体チップ上の少なくとも一部に設けられており所定
電位に設定された第２メタル層と、第２メタル層上に設
けられたチップダイレクト実装用の複数の電極パッドを
有しておりこれら複数の電極パッドと第１メタル配線層
の前述の複数の電極とを接続する第３メタル配線層とを
備えているため、通常実装用LSIを電気的特性変化を与
えることなく共用することが可能なチップダイレクト実
装による半導体装置を得ることができる。
ップ上に設けられた第１メタル配線層の複数の電極と、
半導体チップ上の少なくとも一部に設けられており所定
電位に設定された第２メタル層と、第２メタル層上に設
けられたチップダイレクト実装用の複数の電極パッドを
有しておりこれら複数の電極パッドと第１メタル配線層
の前述の複数の電極とを接続する第３メタル配線層とを
備えているため、通常実装用LSIを電気的特性変化を与
えることなく共用することが可能なチップダイレクト実
装による半導体装置を得ることができる。
その結果、既存の通常実装用LSIをチップダイレクト
実装用LSI化することが可能であり、しかも同時に２機
種の開発が行える。また、全ての接続用電極パッドにつ
いて特性試験を容易にかつ迅速に行うことができるた
め、開発期間の短縮化、開発機種数の減少化を図ること
ができ、産業上非常に有効である。
実装用LSI化することが可能であり、しかも同時に２機
種の開発が行える。また、全ての接続用電極パッドにつ
いて特性試験を容易にかつ迅速に行うことができるた
め、開発期間の短縮化、開発機種数の減少化を図ること
ができ、産業上非常に有効である。
第１図は本発明の一実施例の構成を概略的に示す平面図
である。 10……LSIチップ、11、14……接続用電極パッド、12…
…第２メタル層、13……メタル配線パターン。
である。 10……LSIチップ、11、14……接続用電極パッド、12…
…第２メタル層、13……メタル配線パターン。
Claims (1)
- 【請求項１】半導体チップ上に設けられた第１メタル配
線層の複数の電極と、該半導体チップ上の少なくとも一
部に設けられており所定電位に設定された第２メタル層
と、該第２メタル層上に設けられたチップダイレクト実
装用の複数の電極パッドを有しており該複数の電極パッ
ドと前記第１メタル配線層の前記複数の電極とを接続す
る第３メタル配線層とを備えたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10716090A JP2533810B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10716090A JP2533810B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH045841A JPH045841A (ja) | 1992-01-09 |
| JP2533810B2 true JP2533810B2 (ja) | 1996-09-11 |
Family
ID=14452017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10716090A Expired - Lifetime JP2533810B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2533810B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3549714B2 (ja) | 1997-09-11 | 2004-08-04 | 沖電気工業株式会社 | 半導体装置 |
-
1990
- 1990-04-23 JP JP10716090A patent/JP2533810B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH045841A (ja) | 1992-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100627 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |