JPH1032304A - 半導体集積回路装置の実装におけるバス配線構造 - Google Patents
半導体集積回路装置の実装におけるバス配線構造Info
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- JPH1032304A JPH1032304A JP18609696A JP18609696A JPH1032304A JP H1032304 A JPH1032304 A JP H1032304A JP 18609696 A JP18609696 A JP 18609696A JP 18609696 A JP18609696 A JP 18609696A JP H1032304 A JPH1032304 A JP H1032304A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H05K1/00—Printed circuits
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- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/361—Assembling flexible printed circuits with other printed circuits
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Abstract
(57)【要約】
【課題】 信号層数の増加及び基板サイズの増大を抑制
し、かつ半導体集積回路装置間のバス配線を短縮し、基
板コストの低減及び信号特性の劣化を抑制することがで
きる半導体集積回路装置の実装におけるバス配線構造を
提供する。 【解決手段】 信号用Ｉ／Ｏパッド２０３Ａ及び電源・
ＧＮＤ用Ｉ／Ｏパッド２０４Ａを有するＩＣ２０１Ａが
搭載されるマザーボード２１２と、このマザーボード電
源・ＧＮＤピン接続用パッド２１０に電源・ＧＮＤ接続
用ピン２１１を立て、このピン２１１に接続される裏面
に形成される電源・ＧＮＤピン接続用パッド２０９を有
するとともに、ＩＣ２０１Ｂが搭載される電源・ＧＮＤ
配線基板２０６と、前記ＩＣ２０１Ａの信号用Ｉ／Ｏパ
ッド２０３Ａと前記ＩＣ２０１Ｂの信号用Ｉ／Ｏパッド
２０３Ｂ間とを接続するフレキシブル基板２０５を設け
る。
し、かつ半導体集積回路装置間のバス配線を短縮し、基
板コストの低減及び信号特性の劣化を抑制することがで
きる半導体集積回路装置の実装におけるバス配線構造を
提供する。 【解決手段】 信号用Ｉ／Ｏパッド２０３Ａ及び電源・
ＧＮＤ用Ｉ／Ｏパッド２０４Ａを有するＩＣ２０１Ａが
搭載されるマザーボード２１２と、このマザーボード電
源・ＧＮＤピン接続用パッド２１０に電源・ＧＮＤ接続
用ピン２１１を立て、このピン２１１に接続される裏面
に形成される電源・ＧＮＤピン接続用パッド２０９を有
するとともに、ＩＣ２０１Ｂが搭載される電源・ＧＮＤ
配線基板２０６と、前記ＩＣ２０１Ａの信号用Ｉ／Ｏパ
ッド２０３Ａと前記ＩＣ２０１Ｂの信号用Ｉ／Ｏパッド
２０３Ｂ間とを接続するフレキシブル基板２０５を設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置（ＩＣ）の実装におけるバス配線構造に関するもので
ある。
置（ＩＣ）の実装におけるバス配線構造に関するもので
ある。
【０００２】
【従来の技術】従来のＩＣ実装に用いるバス配線構造は
以下に示すように構成されていた。図３は従来のバス配
線構造を示す図であり、基板上にＱＦＰ（Ｑｕａｄ Ｆ
ｌａｔ Ｐａｃｋａｇｅ）リードタイプのＩＣを２個実
装した場合のバス配線構造を示す例でる。
以下に示すように構成されていた。図３は従来のバス配
線構造を示す図であり、基板上にＱＦＰ（Ｑｕａｄ Ｆ
ｌａｔ Ｐａｃｋａｇｅ）リードタイプのＩＣを２個実
装した場合のバス配線構造を示す例でる。
【０００３】この例では、同一パッド配置の信号線８
本、その他電源及びＧＮＤ線を有したＩＣ（メモリ等）
をバス接続した例で説明する。この図において、１０１
はＩＣ、１０２はＩ／Ｏリード、１０３は信号用Ｉ／Ｏ
パッド、１０４は電源・ＧＮＤ用Ｉ／Ｏパッド、１０５
は基板表層配線、１０６は基板内層配線、１０７は内層
信号接続用スルーホール、１０８は電源・ＧＮＤ接続用
スルーホールである。
本、その他電源及びＧＮＤ線を有したＩＣ（メモリ等）
をバス接続した例で説明する。この図において、１０１
はＩＣ、１０２はＩ／Ｏリード、１０３は信号用Ｉ／Ｏ
パッド、１０４は電源・ＧＮＤ用Ｉ／Ｏパッド、１０５
は基板表層配線、１０６は基板内層配線、１０７は内層
信号接続用スルーホール、１０８は電源・ＧＮＤ接続用
スルーホールである。
【０００４】また、図４は従来の多層基板の断面図であ
る。この図に示すように、１５０は多層基板、１５１は
半導体集積回路装置（ＣＰＵ内蔵）、１５２は半導体集
積回路装置（キャッシュメモリ）、１５４は信号配線、
１５５は分岐／交差部、１５６は信号配線層、１５７は
ＶＩＡ、１５８は電源／ＧＮＤプレーンである。
る。この図に示すように、１５０は多層基板、１５１は
半導体集積回路装置（ＣＰＵ内蔵）、１５２は半導体集
積回路装置（キャッシュメモリ）、１５４は信号配線、
１５５は分岐／交差部、１５６は信号配線層、１５７は
ＶＩＡ、１５８は電源／ＧＮＤプレーンである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来のバス配線構造では、バス配線を施す場合、クロ
ス配線が生じることにより、内層信号配線が必要とな
り、信号層数増加による基板コストの増加、また基板上
にＩＣを並べて実装しているため、基板サイズの増大と
信号配線引き回しによる信号特性が劣化するという問題
点があった。 そこで、本発明は、以上述べた問題点を
除去し、信号層数の増加及び基板サイズの増大を抑制
し、かつ半導体集積回路装置間のバス配線を短縮し、基
板コストの低減及び信号特性の劣化を抑制することがで
きる半導体集積回路装置の実装におけるバス配線構造を
提供することを目的とする。
た従来のバス配線構造では、バス配線を施す場合、クロ
ス配線が生じることにより、内層信号配線が必要とな
り、信号層数増加による基板コストの増加、また基板上
にＩＣを並べて実装しているため、基板サイズの増大と
信号配線引き回しによる信号特性が劣化するという問題
点があった。 そこで、本発明は、以上述べた問題点を
除去し、信号層数の増加及び基板サイズの増大を抑制
し、かつ半導体集積回路装置間のバス配線を短縮し、基
板コストの低減及び信号特性の劣化を抑制することがで
きる半導体集積回路装置の実装におけるバス配線構造を
提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体集積回路装置の実装におけるバス配線構造
において、信号用パッド及び電源・ＧＮＤパッドを有す
る第１の半導体集積回路装置が搭載されるマザーボード
と、マザーボード電源・ＧＮＤピン接続用パッドに電源
・ＧＮＤ接続用ピンを立て、このピンに接続される裏面
に形成される電源・ＧＮＤピン接続用パッドを有すると
ともに、第２の半導体集積回路装置が搭載される電源・
ＧＮＤ配線基板と、前記第１の半導体集積回路装置の信
号用Ｉ／Ｏパッドと前記第２の半導体集積回路装置の信
号用Ｉ／Ｏパッド間とを接続するフレキシブル基板を具
備するようにしたものである。
成するために、 （１）半導体集積回路装置の実装におけるバス配線構造
において、信号用パッド及び電源・ＧＮＤパッドを有す
る第１の半導体集積回路装置が搭載されるマザーボード
と、マザーボード電源・ＧＮＤピン接続用パッドに電源
・ＧＮＤ接続用ピンを立て、このピンに接続される裏面
に形成される電源・ＧＮＤピン接続用パッドを有すると
ともに、第２の半導体集積回路装置が搭載される電源・
ＧＮＤ配線基板と、前記第１の半導体集積回路装置の信
号用Ｉ／Ｏパッドと前記第２の半導体集積回路装置の信
号用Ｉ／Ｏパッド間とを接続するフレキシブル基板を具
備するようにしたものである。
【０００７】このように、バス配線構造において、マザ
ーボード上に実装したＩＣと、電源・ＧＮＤ接続用ピン
を有した電源・ＧＮＤ配線用基板上に実装したＩＣを、
同一ＸＹ座標上に配置し、信号用Ｉ／Ｏパッド間をフレ
キシブル基板にて接続することにより、Ｚ方向間でバス
配線を可能とし、マザーボード内クロス配線の削減によ
る信号層数の低減及び基板サイズの縮小による基板（マ
ザーボード）コストの低減と、信号配線短縮による信号
特性の向上を図ることができる。
ーボード上に実装したＩＣと、電源・ＧＮＤ接続用ピン
を有した電源・ＧＮＤ配線用基板上に実装したＩＣを、
同一ＸＹ座標上に配置し、信号用Ｉ／Ｏパッド間をフレ
キシブル基板にて接続することにより、Ｚ方向間でバス
配線を可能とし、マザーボード内クロス配線の削減によ
る信号層数の低減及び基板サイズの縮小による基板（マ
ザーボード）コストの低減と、信号配線短縮による信号
特性の向上を図ることができる。
【０００８】（２）半導体集積回路装置の実装における
バス配線構造において、信号用パッド及び電源・ＧＮＤ
パッドを有する第１のベアチップが搭載されるマザーボ
ードと、マザーボードＧＮＤピン接続用パッドにＧＮＤ
接続用ピンを立て、このピンに接続されるとともに、ワ
イヤボンディングエリアを開口した第２のベアチップが
搭載される金属プレートと、前記ベアチップＩＣの信号
及び電源を接続するワイヤを設けるようにしたものであ
る。
バス配線構造において、信号用パッド及び電源・ＧＮＤ
パッドを有する第１のベアチップが搭載されるマザーボ
ードと、マザーボードＧＮＤピン接続用パッドにＧＮＤ
接続用ピンを立て、このピンに接続されるとともに、ワ
イヤボンディングエリアを開口した第２のベアチップが
搭載される金属プレートと、前記ベアチップＩＣの信号
及び電源を接続するワイヤを設けるようにしたものであ
る。
【０００９】このように、バス配線構造において、マザ
ーボード上に実装したベアチップＩＣと、金属プレート
支持ピンを有し、Ｗ／Ｂエリアを開けた金属プレート上
に実装したベアチップＩＣを、同一ＸＹ座標上に配置
し、各ベアチップＩＣ間のバス接続をワイヤにて配線す
ることにより、Ｚ方向間でバス配線を可能とし、マザー
ボード内クロス配線の削減による信号層数の低減及び基
板サイズの縮小による基板コストの低減と、信号配線短
縮による信号特性の向上を図ることができる。また、ベ
アチップＩＣを金属プレートに実装するため、放熱性の
向上を図ることができる。
ーボード上に実装したベアチップＩＣと、金属プレート
支持ピンを有し、Ｗ／Ｂエリアを開けた金属プレート上
に実装したベアチップＩＣを、同一ＸＹ座標上に配置
し、各ベアチップＩＣ間のバス接続をワイヤにて配線す
ることにより、Ｚ方向間でバス配線を可能とし、マザー
ボード内クロス配線の削減による信号層数の低減及び基
板サイズの縮小による基板コストの低減と、信号配線短
縮による信号特性の向上を図ることができる。また、ベ
アチップＩＣを金属プレートに実装するため、放熱性の
向上を図ることができる。
【００１０】（３）半導体集積回路装置の実装における
バス配線構造において、信号用パッド及び電源・ＧＮＤ
パッドを有する第１の半導体集積回路装置が搭載される
多層基板と、前記信号用パッド間を接続し、バス信号を
接続するフレキシブル基板を設けるようにしたものであ
る。このように、基板の信号層数を増やす原因となるバ
ス信号の分岐／交差部に、バス配線を施したフレキシブ
ル基板を用いて、ベースとなる基板の層数を減らし、そ
の基板のコストを削減することができる。
バス配線構造において、信号用パッド及び電源・ＧＮＤ
パッドを有する第１の半導体集積回路装置が搭載される
多層基板と、前記信号用パッド間を接続し、バス信号を
接続するフレキシブル基板を設けるようにしたものであ
る。このように、基板の信号層数を増やす原因となるバ
ス信号の分岐／交差部に、バス配線を施したフレキシブ
ル基板を用いて、ベースとなる基板の層数を減らし、そ
の基板のコストを削減することができる。
【００１１】（４）半導体集積回路装置の実装における
バス配線構造において、信号用パッド及び電源・ＧＮＤ
パッドを有する上面と下面に半導体集積回路装置が搭載
される多層基板と、この多層基板の上面と下面の信号用
パッド間を接続し、バス信号を接続するフレキシブル基
板を設けるようにしたものである。このように、バス信
号をフレキシブル基板で接続したことにより、多層基板
の層数を削減でき、コストの低減が可能となる。
バス配線構造において、信号用パッド及び電源・ＧＮＤ
パッドを有する上面と下面に半導体集積回路装置が搭載
される多層基板と、この多層基板の上面と下面の信号用
パッド間を接続し、バス信号を接続するフレキシブル基
板を設けるようにしたものである。このように、バス信
号をフレキシブル基板で接続したことにより、多層基板
の層数を削減でき、コストの低減が可能となる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すバス配線構造を示す断面図、図２はそ
のバス配線構造を示す上面図である。これらの図におい
て、２０１Ａ，２０１ＢはＩＣ、２０２はＩ／Ｏリー
ド、２０３Ａ，２０３Ｂは信号用Ｉ／Ｏパッド、２０４
Ａ，２０４Ｂは電源・ＧＮＤ用Ｉ／Ｏパッド、２０５は
フレキシブル基板、２０６は電源・ＧＮＤ配線基板、２
０７は電源・ＧＮＤ接続用ＶＩＡ、２０８は電源・ＧＮ
Ｄ配線層、２０９は電源・ＧＮＤピン接続用パッド、２
１０はマザーボード電源・ＧＮＤピン接続用パッド、２
１１は電源・ＧＮＤ接続用ピン、２１２はマザーボード
である。
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すバス配線構造を示す断面図、図２はそ
のバス配線構造を示す上面図である。これらの図におい
て、２０１Ａ，２０１ＢはＩＣ、２０２はＩ／Ｏリー
ド、２０３Ａ，２０３Ｂは信号用Ｉ／Ｏパッド、２０４
Ａ，２０４Ｂは電源・ＧＮＤ用Ｉ／Ｏパッド、２０５は
フレキシブル基板、２０６は電源・ＧＮＤ配線基板、２
０７は電源・ＧＮＤ接続用ＶＩＡ、２０８は電源・ＧＮ
Ｄ配線層、２０９は電源・ＧＮＤピン接続用パッド、２
１０はマザーボード電源・ＧＮＤピン接続用パッド、２
１１は電源・ＧＮＤ接続用ピン、２１２はマザーボード
である。
【００１３】この実施例では、ＩＣ２０１Ａをマザーボ
ード２１２上に実装し、ＩＣ２０１Ｂを電源・ＧＮＤ配
線基板２０６上に実装し、ＩＣ２０１Ｂの電源・ＧＮＤ
用Ｉ／Ｏパッド２０４Ｂを電源・ＧＮＤ接続用ＶＩＡ２
０７及び電源・ＧＮＤ配線層２０８を介し、電源・ＧＮ
Ｄ配線基板２０６の４隅に設けた電源・ＧＮＤピン接続
用パッド２０９に、ＩＣ２０１Ａと電源・ＧＮＤ配線基
板２０６の裏面と間隙が開くように、電源・ＧＮＤ接続
用ピン２１１をマザーボード２１２の電源・ＧＮＤピン
接続用パッド２１０に接続し、信号用Ｉ／Ｏパッド２０
３Ａと２０３Ｂ間をフレキシブル基板２０５にて接続し
た構造である。
ード２１２上に実装し、ＩＣ２０１Ｂを電源・ＧＮＤ配
線基板２０６上に実装し、ＩＣ２０１Ｂの電源・ＧＮＤ
用Ｉ／Ｏパッド２０４Ｂを電源・ＧＮＤ接続用ＶＩＡ２
０７及び電源・ＧＮＤ配線層２０８を介し、電源・ＧＮ
Ｄ配線基板２０６の４隅に設けた電源・ＧＮＤピン接続
用パッド２０９に、ＩＣ２０１Ａと電源・ＧＮＤ配線基
板２０６の裏面と間隙が開くように、電源・ＧＮＤ接続
用ピン２１１をマザーボード２１２の電源・ＧＮＤピン
接続用パッド２１０に接続し、信号用Ｉ／Ｏパッド２０
３Ａと２０３Ｂ間をフレキシブル基板２０５にて接続し
た構造である。
【００１４】このように第１実施例によれば、バス配線
構造において、マザーボード２１２上に実装したＩＣ２
０１Ａと、電源・ＧＮＤ接続用ピン２１１を有した電源
・ＧＮＤ配線用基板２０６上に実装したＩＣ２０１Ｂ
を、同一ＸＹ座標上に配置し、信号用Ｉ／Ｏパッド２０
３Ａ，２０３Ｂ間をフレキシブル基板２０５にて接続す
ることにより、Ｚ方向間でバス配線を可能とし、マザー
ボード内クロス配線の削減による信号層数の低減及び基
板サイズの縮小による基板（マザーボード）コストの低
減と、信号配線の短縮による信号特性の向上を図ること
ができる。
構造において、マザーボード２１２上に実装したＩＣ２
０１Ａと、電源・ＧＮＤ接続用ピン２１１を有した電源
・ＧＮＤ配線用基板２０６上に実装したＩＣ２０１Ｂ
を、同一ＸＹ座標上に配置し、信号用Ｉ／Ｏパッド２０
３Ａ，２０３Ｂ間をフレキシブル基板２０５にて接続す
ることにより、Ｚ方向間でバス配線を可能とし、マザー
ボード内クロス配線の削減による信号層数の低減及び基
板サイズの縮小による基板（マザーボード）コストの低
減と、信号配線の短縮による信号特性の向上を図ること
ができる。
【００１５】次に、本発明の第２実施例について説明す
る。図５は本発明の第２実施例を示すバス配線構造を示
す断面図、図６はそのバス配線構造を示す上面図であ
る。これらの図において、３０１Ａ，３０１Ｂはベアチ
ップＩＣ、３０２はワイヤ、３０３は信号用Ｉ／Ｏパッ
ド、３０４は電源・ＧＮＤ用Ｉ／Ｏパッド、３０５は金
属プレート、３０６はＷ／Ｂ（ワイヤボンディング）エ
リア、３０７は金属プレート支持ピン、３０８はマザー
ボードである。
る。図５は本発明の第２実施例を示すバス配線構造を示
す断面図、図６はそのバス配線構造を示す上面図であ
る。これらの図において、３０１Ａ，３０１Ｂはベアチ
ップＩＣ、３０２はワイヤ、３０３は信号用Ｉ／Ｏパッ
ド、３０４は電源・ＧＮＤ用Ｉ／Ｏパッド、３０５は金
属プレート、３０６はＷ／Ｂ（ワイヤボンディング）エ
リア、３０７は金属プレート支持ピン、３０８はマザー
ボードである。
【００１６】この実施例では、ベアチップＩＣ３０１Ａ
を、マザーボード３０８上に実装し、ワイヤ３０２にて
マザーボード３０８上に設けた信号用Ｉ／Ｏパッド３０
３や電源・ＧＮＤ用Ｉ／Ｏパッド３０４と接続する。そ
の後、Ｗ／Ｂエリア３０６を開けた金属プレート３０５
を、金属プレート支持ピン３０７にてベアチップ３０１
Ａ上に間隙を開けるようにマザーボード３０８に固定し
た後、金属プレート３０５の中心部に実装し、ワイヤ３
０２にてマザーボード３０８上に設けた信号用Ｉ／Ｏパ
ッド３０３及び電源・ＧＮＤ用Ｉ／Ｏパッド３０４と接
続する構造である。
を、マザーボード３０８上に実装し、ワイヤ３０２にて
マザーボード３０８上に設けた信号用Ｉ／Ｏパッド３０
３や電源・ＧＮＤ用Ｉ／Ｏパッド３０４と接続する。そ
の後、Ｗ／Ｂエリア３０６を開けた金属プレート３０５
を、金属プレート支持ピン３０７にてベアチップ３０１
Ａ上に間隙を開けるようにマザーボード３０８に固定し
た後、金属プレート３０５の中心部に実装し、ワイヤ３
０２にてマザーボード３０８上に設けた信号用Ｉ／Ｏパ
ッド３０３及び電源・ＧＮＤ用Ｉ／Ｏパッド３０４と接
続する構造である。
【００１７】以上述べたように、第２実施例によれば、
バス配線構造において、マザーボード３０８上に実装し
たベアチップＩＣ３０１Ａと、金属プレート支持ピン３
０７を有し、Ｗ／Ｂエリア３０６を開けた金属プレート
３０５上に実装したベアチップＩＣ３０１Ｂを、同一Ｘ
Ｙ座標上に配置し、各ベアチップＩＣ３０１Ａと３０１
Ｂ間のバス接続をワイヤ３０２にて配線することによ
り、Ｚ方向間でバス配線を可能とし、マザーボード内ク
ロス配線の削減による信号層数の低減及び基板サイズの
縮小による基板コストの低減と、信号配線の短縮による
信号特性の向上を図ることができる。また、ベアチップ
ＩＣ３０１Ｂを金属プレート３０５に実装するため、放
熱性の向上を図ることができる。
バス配線構造において、マザーボード３０８上に実装し
たベアチップＩＣ３０１Ａと、金属プレート支持ピン３
０７を有し、Ｗ／Ｂエリア３０６を開けた金属プレート
３０５上に実装したベアチップＩＣ３０１Ｂを、同一Ｘ
Ｙ座標上に配置し、各ベアチップＩＣ３０１Ａと３０１
Ｂ間のバス接続をワイヤ３０２にて配線することによ
り、Ｚ方向間でバス配線を可能とし、マザーボード内ク
ロス配線の削減による信号層数の低減及び基板サイズの
縮小による基板コストの低減と、信号配線の短縮による
信号特性の向上を図ることができる。また、ベアチップ
ＩＣ３０１Ｂを金属プレート３０５に実装するため、放
熱性の向上を図ることができる。
【００１８】なお、本発明は、以下のような利用形態を
有する。上記実施例では、８信号の場合の例を示した
が、さらに多数の信号デバイスの接続にも適用可能であ
る。上記実施例では、単数のベアチップの２段構造の例
を示したが、複数のベアチップＩＣの２段構造の接続に
ついても適用可能である。
有する。上記実施例では、８信号の場合の例を示した
が、さらに多数の信号デバイスの接続にも適用可能であ
る。上記実施例では、単数のベアチップの２段構造の例
を示したが、複数のベアチップＩＣの２段構造の接続に
ついても適用可能である。
【００１９】次に、本発明の第３実施例について説明す
る。図７は本発明の第３実施例を示すバス配線構造を示
す断面図、図８はそのバス配線構造のフレキシブル基板
の平面図、図９はそのバス配線構造の組み立て状態を示
す斜視図である。図７において、４００は多層基板、４
０１は半導体集積回路装置（ＣＰＵ）、４０２は半導体
集積回路装置（キャッシュメモリ）、４０３は信号配
線、４０４は部品間を接続する信号配線層、４０５は異
なる層の信号配線を接続するためのＶＩＡ、４０６は電
源／ＧＮＤプレーン、５００はバス・フレキシブル基板
である。
る。図７は本発明の第３実施例を示すバス配線構造を示
す断面図、図８はそのバス配線構造のフレキシブル基板
の平面図、図９はそのバス配線構造の組み立て状態を示
す斜視図である。図７において、４００は多層基板、４
０１は半導体集積回路装置（ＣＰＵ）、４０２は半導体
集積回路装置（キャッシュメモリ）、４０３は信号配
線、４０４は部品間を接続する信号配線層、４０５は異
なる層の信号配線を接続するためのＶＩＡ、４０６は電
源／ＧＮＤプレーン、５００はバス・フレキシブル基板
である。
【００２０】図７に示すように、半導体集積回路装置
（ＣＰＵ）４０１と、２つの半導体集積回路装置（キャ
ッシュメモリ）４０２間のバス配線の一部をバス・フレ
キシブル基板５００で接続したものである。また、図８
に示すように、バス・フレキシブル基板５００は、メイ
ン基板接続用パッド５０１、バス配線５０２、位置合わ
せ用穴５０３から構成される。
（ＣＰＵ）４０１と、２つの半導体集積回路装置（キャ
ッシュメモリ）４０２間のバス配線の一部をバス・フレ
キシブル基板５００で接続したものである。また、図８
に示すように、バス・フレキシブル基板５００は、メイ
ン基板接続用パッド５０１、バス配線５０２、位置合わ
せ用穴５０３から構成される。
【００２１】そこで、バス・フレキシブル基板５００
は、分岐／交差部を取り除くためのバス配線を構成す
る。図９に示すように、多層基板４００にはバス・フレ
キシブル基板５００の半導体集積回路装置（ＣＰＵ）４
０１と、２つの半導体集積回路装置（キャッシュメモ
リ）４０２間のバス配線と接続するためのパッド４０８
を設け、そこにバス・フレキシブル基板５００側のメイ
ン基板接続用パッド５０１を接続する。
は、分岐／交差部を取り除くためのバス配線を構成す
る。図９に示すように、多層基板４００にはバス・フレ
キシブル基板５００の半導体集積回路装置（ＣＰＵ）４
０１と、２つの半導体集積回路装置（キャッシュメモ
リ）４０２間のバス配線と接続するためのパッド４０８
を設け、そこにバス・フレキシブル基板５００側のメイ
ン基板接続用パッド５０１を接続する。
【００２２】この時の接続には導電接着剤、異方性導電
材などを用いる。また、接続の際の位置合せについて
は、バス・フレキシブル基板５００のメイン基板接続用
パッド５０１の両サイドに位置合せ用穴５０３をあけて
おく。多層基板４００にも同様にパッド４０８の両サイ
ドにスルーホール４０９を設けておき、そこにピン４０
７（ＰＧＡピンのようなピン）を立てる。そのピン４０
７に位置合せ用穴５０３を入れることにより、容易に位
置合せが可能である。
材などを用いる。また、接続の際の位置合せについて
は、バス・フレキシブル基板５００のメイン基板接続用
パッド５０１の両サイドに位置合せ用穴５０３をあけて
おく。多層基板４００にも同様にパッド４０８の両サイ
ドにスルーホール４０９を設けておき、そこにピン４０
７（ＰＧＡピンのようなピン）を立てる。そのピン４０
７に位置合せ用穴５０３を入れることにより、容易に位
置合せが可能である。
【００２３】このようにバス配線を施したバス・フレキ
シブル基板５００を用いることにより、従来、基板で行
っていたバス信号をバス・フレキシブル基板で構成でき
るため、基板では従来の基板の層数を１層減らすことが
でき、基板のコストが安くなる。このように、この実施
例では、基板の信号層数を増やす原因となるバス信号の
分岐／交差部に、バス配線を施したフレキシブル基板を
用いて、ベースとなる基板の層数を減らし、その基板の
コストを削減することができる。
シブル基板５００を用いることにより、従来、基板で行
っていたバス信号をバス・フレキシブル基板で構成でき
るため、基板では従来の基板の層数を１層減らすことが
でき、基板のコストが安くなる。このように、この実施
例では、基板の信号層数を増やす原因となるバス信号の
分岐／交差部に、バス配線を施したフレキシブル基板を
用いて、ベースとなる基板の層数を減らし、その基板の
コストを削減することができる。
【００２４】このように、この実施例によれば、バス信
号をフレキシブル基板で接続したことにより、多層基板
の層数を削減でき、コストの低減が可能となる。図１０
は本発明の第４実施例を示すバス配線構造を示す断面図
である。この図に示すように、多層基板６００の上面に
半導体集積回路装置（ＣＰＵ内蔵）６０１、下面に半導
体集積回路装置（キャッシュメモリ）６０２が搭載され
ている。信号用Ｉ／Ｏパッド６０３間をフレキシブル基
板６０４を介して接続する。
号をフレキシブル基板で接続したことにより、多層基板
の層数を削減でき、コストの低減が可能となる。図１０
は本発明の第４実施例を示すバス配線構造を示す断面図
である。この図に示すように、多層基板６００の上面に
半導体集積回路装置（ＣＰＵ内蔵）６０１、下面に半導
体集積回路装置（キャッシュメモリ）６０２が搭載され
ている。信号用Ｉ／Ｏパッド６０３間をフレキシブル基
板６０４を介して接続する。
【００２５】このように、信号用パッド及び電源・ＧＮ
Ｄパッドを有する上面と下面に半導体集積回路装置が搭
載される多層基板と、この多層基板の上面と下面の信号
用パッド間を接続し、バス信号を接続するフレキシブル
基板とを設けるようにしたものである。この実施例によ
れば、バス信号をフレキシブル基板で接続したことによ
り、多層基板の層数を削減でき、コストの低減が可能と
なる。
Ｄパッドを有する上面と下面に半導体集積回路装置が搭
載される多層基板と、この多層基板の上面と下面の信号
用パッド間を接続し、バス信号を接続するフレキシブル
基板とを設けるようにしたものである。この実施例によ
れば、バス信号をフレキシブル基板で接続したことによ
り、多層基板の層数を削減でき、コストの低減が可能と
なる。
【００２６】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００２７】
【発明の効果】以上のように、本発明によれば、次のよ
うな効果を奏することができる。 （１）請求項１記載の発明によれば、バス配線構造にお
いて、マザーボード上に実装したＩＣと、電源・ＧＮＤ
接続用ピンを有した電源・ＧＮＤ配線用基板上に実装し
たＩＣを、同一ＸＹ座標上に配置し、信号用Ｉ／Ｏパッ
ド間をフレキシブル基板にて接続することにより、Ｚ方
向間でバス配線を可能とし、マザーボード内クロス配線
の削減による信号層数の低減及び基板サイズの縮小によ
る基板（マザーボード）コストの低減と、信号配線短縮
による信号特性の向上を図ることができる。
うな効果を奏することができる。 （１）請求項１記載の発明によれば、バス配線構造にお
いて、マザーボード上に実装したＩＣと、電源・ＧＮＤ
接続用ピンを有した電源・ＧＮＤ配線用基板上に実装し
たＩＣを、同一ＸＹ座標上に配置し、信号用Ｉ／Ｏパッ
ド間をフレキシブル基板にて接続することにより、Ｚ方
向間でバス配線を可能とし、マザーボード内クロス配線
の削減による信号層数の低減及び基板サイズの縮小によ
る基板（マザーボード）コストの低減と、信号配線短縮
による信号特性の向上を図ることができる。
【００２８】（２）請求項２記載の発明によれば、バス
配線構造において、マザーボード上に実装したベアチッ
プＩＣと、金属プレート支持ピンを有し、Ｗ／Ｂエリア
を開けた金属プレート上に実装したベアチップＩＣを、
同一ＸＹ座標上に配置し、各ベアチップＩＣ間のバス接
続をワイヤにて配線することにより、Ｚ方向間でバス配
線を可能とし、マザーボード内クロス配線の削減による
信号層数の低減及び基板サイズの縮小による基板コスト
の低減と、信号配線の短縮による信号特性の向上を図る
ことができる。また、ベアチップＩＣを金属プレートに
実装するため、放熱性の向上を図ることができる。
配線構造において、マザーボード上に実装したベアチッ
プＩＣと、金属プレート支持ピンを有し、Ｗ／Ｂエリア
を開けた金属プレート上に実装したベアチップＩＣを、
同一ＸＹ座標上に配置し、各ベアチップＩＣ間のバス接
続をワイヤにて配線することにより、Ｚ方向間でバス配
線を可能とし、マザーボード内クロス配線の削減による
信号層数の低減及び基板サイズの縮小による基板コスト
の低減と、信号配線の短縮による信号特性の向上を図る
ことができる。また、ベアチップＩＣを金属プレートに
実装するため、放熱性の向上を図ることができる。
【００２９】（３）請求項３記載の発明によれば、基板
の信号層数を増やす原因となるバス信号の分岐／交差部
に、バス配線を施したフレキシブル基板を用いて、ベー
スとなる基板の層数を減らし、その基板のコストを削減
することができる。 （４）請求項４記載の発明によれば、バス信号をフレキ
シブル基板で接続したことにより、多層基板の層数を削
減でき、コストの低減が可能となる。
の信号層数を増やす原因となるバス信号の分岐／交差部
に、バス配線を施したフレキシブル基板を用いて、ベー
スとなる基板の層数を減らし、その基板のコストを削減
することができる。 （４）請求項４記載の発明によれば、バス信号をフレキ
シブル基板で接続したことにより、多層基板の層数を削
減でき、コストの低減が可能となる。
【図１】本発明の第１実施例を示すバス配線構造を示す
断面図である。
断面図である。
【図２】本発明の第１実施例を示すバス配線構造を示す
上面図である。
上面図である。
【図３】従来のバス配線構造を示す図である。
【図４】従来の多層基板の断面図である。
【図５】本発明の第２実施例を示すバス配線構造を示す
断面図である。
断面図である。
【図６】本発明の第２実施例を示すバス配線構造を示す
上面図である。
上面図である。
【図７】本発明の第３実施例を示すバス配線構造を示す
断面図である。
断面図である。
【図８】本発明の第３実施例を示すバス配線構造のフレ
キシブル基板の平面図である。
キシブル基板の平面図である。
【図９】本発明の第３実施例を示すバス配線構造の組み
立て状態を示す斜視図である。
立て状態を示す斜視図である。
【図１０】本発明の第４実施例を示すバス配線構造を示
す断面図である。
す断面図である。
２０１Ａ，２０１Ｂ ＩＣ ２０２ Ｉ／Ｏリード ２０３Ａ，２０３Ｂ，３０３，６０３ 信号用Ｉ／Ｏ
パッド ２０４Ａ，２０４Ｂ，３０４ 電源・ＧＮＤ用Ｉ／Ｏ
パッド ２０５，５００，６０４ フレキシブル基板 ２０６ 電源・ＧＮＤ配線基板 ２０７ 電源・ＧＮＤ接続用ＶＩＡ ２０８ 電源・ＧＮＤ配線層 ２０９ 電源・ＧＮＤピン接続用パッド ２１０ マザーボード電源・ＧＮＤピン接続用パッド ２１１ 電源・ＧＮＤ接続用ピン ２１２，３０８ マザーボード ３０１Ａ，３０１Ｂ ベアチップＩＣ ３０２ ワイヤ ３０５ 金属プレート ３０６ Ｗ／Ｂ（ワイヤボンディング）エリア ３０７ 金属プレート支持ピン ４００，６００ 多層基板 ４０１，６０１ 半導体集積回路装置（ＣＰＵ） ４０２，６０２ 半導体集積回路装置（キャッシュメ
モリ） ４０３ 信号配線 ４０４ 信号配線層 ４０５ ＶＩＡ ４０６ 電源／ＧＮＤプレーン ４０７ ピン ４０８ パッド ４０９ スルーホール ５０１ メイン基板接続用パッド ５０２ バス配線 ５０３ 位置合わせ用穴
パッド ２０４Ａ，２０４Ｂ，３０４ 電源・ＧＮＤ用Ｉ／Ｏ
パッド ２０５，５００，６０４ フレキシブル基板 ２０６ 電源・ＧＮＤ配線基板 ２０７ 電源・ＧＮＤ接続用ＶＩＡ ２０８ 電源・ＧＮＤ配線層 ２０９ 電源・ＧＮＤピン接続用パッド ２１０ マザーボード電源・ＧＮＤピン接続用パッド ２１１ 電源・ＧＮＤ接続用ピン ２１２，３０８ マザーボード ３０１Ａ，３０１Ｂ ベアチップＩＣ ３０２ ワイヤ ３０５ 金属プレート ３０６ Ｗ／Ｂ（ワイヤボンディング）エリア ３０７ 金属プレート支持ピン ４００，６００ 多層基板 ４０１，６０１ 半導体集積回路装置（ＣＰＵ） ４０２，６０２ 半導体集積回路装置（キャッシュメ
モリ） ４０３ 信号配線 ４０４ 信号配線層 ４０５ ＶＩＡ ４０６ 電源／ＧＮＤプレーン ４０７ ピン ４０８ パッド ４０９ スルーホール ５０１ メイン基板接続用パッド ５０２ バス配線 ５０３ 位置合わせ用穴
Claims (4)
- 【請求項１】 半導体集積回路装置の実装におけるバス
配線構造において、（ａ）信号用パッド及び電源・ＧＮ
Ｄパッドを有する第１の半導体集積回路装置が搭載され
るマザーボードと、（ｂ）マザーボード電源・ＧＮＤピ
ン接続用パッドに電源・ＧＮＤ接続用ピンを立て、該ピ
ンに接続される裏面に形成される電源・ＧＮＤピン接続
用パッドを有するとともに、第２の半導体集積回路装置
が搭載される電源・ＧＮＤ配線基板と、（ｃ）前記第１
の半導体集積回路装置の信号用Ｉ／Ｏパッドと前記第２
の半導体集積回路装置の信号用Ｉ／Ｏパッド間とを接続
するフレキシブル基板を具備することを特徴とする半導
体集積回路装置の実装におけるバス配線構造。 - 【請求項２】 半導体集積回路装置の実装におけるバス
配線構造において、（ａ）信号用パッド及び電源・ＧＮ
Ｄパッドを有する第１のベアチップが搭載されるマザー
ボードと、（ｂ）マザーボードＧＮＤピン接続用パッド
にＧＮＤ接続用ピンを立て、該ピンに接続されるととも
に、ワイヤボンディングエリアを開口した第２のベアチ
ップが搭載される金属プレートと、（ｃ）前記ベアチッ
プＩＣの信号及び電源を接続するワイヤを具備すること
を特徴とする半導体集積回路装置の実装におけるバス配
線構造。 - 【請求項３】 半導体集積回路装置の実装におけるバス
配線構造において、（ａ）信号用パッド及び電源・ＧＮ
Ｄパッドを有する第１の半導体集積回路装置が搭載され
る多層基板と、（ｂ）前記信号用パッド間を接続し、バ
ス信号を接続するフレキシブル基板を具備することを特
徴とする半導体集積回路装置の実装におけるバス配線構
造。 - 【請求項４】 半導体集積回路装置の実装におけるバス
配線構造において、（ａ）信号用パッド及び電源・ＧＮ
Ｄパッドを有する上面と下面に半導体集積回路装置が搭
載される多層基板と、（ｂ）該多層基板の上面と下面の
信号用パッド間を接続し、バス信号を接続するフレキシ
ブル基板を具備することを特徴とする半導体集積回路装
置の実装におけるバス配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18609696A JPH1032304A (ja) | 1996-07-16 | 1996-07-16 | 半導体集積回路装置の実装におけるバス配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18609696A JPH1032304A (ja) | 1996-07-16 | 1996-07-16 | 半導体集積回路装置の実装におけるバス配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032304A true JPH1032304A (ja) | 1998-02-03 |
Family
ID=16182305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18609696A Withdrawn JPH1032304A (ja) | 1996-07-16 | 1996-07-16 | 半導体集積回路装置の実装におけるバス配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032304A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001043513A1 (en) * | 1999-12-09 | 2001-06-14 | Matra Marconi Space Uk Limited | Mounting electrical devices to circuit boards |
-
1996
- 1996-07-16 JP JP18609696A patent/JPH1032304A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001043513A1 (en) * | 1999-12-09 | 2001-06-14 | Matra Marconi Space Uk Limited | Mounting electrical devices to circuit boards |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |