JPH10173087A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10173087A JPH10173087A JP8327406A JP32740696A JPH10173087A JP H10173087 A JPH10173087 A JP H10173087A JP 8327406 A JP8327406 A JP 8327406A JP 32740696 A JP32740696 A JP 32740696A JP H10173087 A JPH10173087 A JP H10173087A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/4805—Shape
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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-
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
(57)【要約】
【課題】 ＬＳＩパッケージのパッケージ基板に形成さ
れた多層配線間の寄生容量を低減する。 【解決手段】 このＢＧＡのパッケージ基板１に形成さ
れた第１層配線である信号配線７の下層には第２層配線
であるＧＮＤプレーン１０が形成されているが、信号配
線７と一体に形成され、スルーホール８群が形成された
領域よりも外側に位置するメッキ配線９の下層にはＧＮ
Ｄプレーン１０は形成されていない。そのため、スルー
ホール８群が形成された領域よりも外側のメッキ配線９
に形成される容量は、隣接するメッキ配線９、９の間の
寄生容量だけであり、ＧＮＤプレーン１０との間に寄生
容量が形成されることはない。
れた多層配線間の寄生容量を低減する。 【解決手段】 このＢＧＡのパッケージ基板１に形成さ
れた第１層配線である信号配線７の下層には第２層配線
であるＧＮＤプレーン１０が形成されているが、信号配
線７と一体に形成され、スルーホール８群が形成された
領域よりも外側に位置するメッキ配線９の下層にはＧＮ
Ｄプレーン１０は形成されていない。そのため、スルー
ホール８群が形成された領域よりも外側のメッキ配線９
に形成される容量は、隣接するメッキ配線９、９の間の
寄生容量だけであり、ＧＮＤプレーン１０との間に寄生
容量が形成されることはない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＢＧＡ(Ball Grid Array) などのＬＳ
Ｉパッケージを有する半導体集積回路装置に適用して有
効な技術に関するものである。
置に関し、特に、ＢＧＡ(Ball Grid Array) などのＬＳ
Ｉパッケージを有する半導体集積回路装置に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】従来、多ピンＬＳＩパッケージの代表的
なものとしてＱＦＰ(Quad Flat package) が広く使用さ
れてきた。しかし、近年におけるＬＳＩのＩ／Ｏ数の増
加により、ＱＦＰによる対応が次第に困難な状況になり
つつある。
なものとしてＱＦＰ(Quad Flat package) が広く使用さ
れてきた。しかし、近年におけるＬＳＩのＩ／Ｏ数の増
加により、ＱＦＰによる対応が次第に困難な状況になり
つつある。
【０００３】これはＱＦＰの場合、Ｉ／Ｏ数を増加させ
ようとすると、リードフレームのリードピッチを狭くす
るか、あるいはパッケージの外形寸法を大きくしなけれ
ばならないが、リードのピッチを狭くするとリードが変
形し易くなって実装基板に半田付けする際の不良率が高
くなり、また、パッケージの外形寸法を大きくすると実
装密度が低下してしまうからである。
ようとすると、リードフレームのリードピッチを狭くす
るか、あるいはパッケージの外形寸法を大きくしなけれ
ばならないが、リードのピッチを狭くするとリードが変
形し易くなって実装基板に半田付けする際の不良率が高
くなり、また、パッケージの外形寸法を大きくすると実
装密度が低下してしまうからである。
【０００４】最近、ＱＦＰの上記した問題を解決するこ
とが可能なパッケージとして、ＢＧＡが注目されてい
る。ＢＧＡは、半導体チップを実装したプリント配線基
板（パッケージ基板）の下面に半田バンプをマトリクス
状に取り付けたもので、ＱＦＰのようにリードフレーム
を使用しないことから、多ピン化が容易で、かつ実装面
積も小さくできるという利点がある。
とが可能なパッケージとして、ＢＧＡが注目されてい
る。ＢＧＡは、半導体チップを実装したプリント配線基
板（パッケージ基板）の下面に半田バンプをマトリクス
状に取り付けたもので、ＱＦＰのようにリードフレーム
を使用しないことから、多ピン化が容易で、かつ実装面
積も小さくできるという利点がある。
【０００５】上記ＢＧＡについては、例えば米国特許第
５，２１６，２７８号公報に記載がある。この公報に記
載されたＢＧＡは、下面に半田バンプを取り付けた樹脂
製のパッケージ基板上にワイヤボンディング方式で半導
体チップを実装し、この半導体チップをモールド樹脂で
封止した構造で構成されている。
５，２１６，２７８号公報に記載がある。この公報に記
載されたＢＧＡは、下面に半田バンプを取り付けた樹脂
製のパッケージ基板上にワイヤボンディング方式で半導
体チップを実装し、この半導体チップをモールド樹脂で
封止した構造で構成されている。
【０００６】
【発明が解決しようとする課題】本発明者は、以下のよ
うな構造を有するＢＧＡ型ＬＳＩパッケージを開発中で
ある。
うな構造を有するＢＧＡ型ＬＳＩパッケージを開発中で
ある。
【０００７】このＢＧＡ型ＬＳＩパッケージは、下面に
半田バンプを取り付けた樹脂製のパッケージ基板上にワ
イヤボンディング方式で半導体チップを実装し、この半
導体チップをモールド樹脂で封止するようになってい
る。
半田バンプを取り付けた樹脂製のパッケージ基板上にワ
イヤボンディング方式で半導体チップを実装し、この半
導体チップをモールド樹脂で封止するようになってい
る。
【０００８】パッケージ基板は、４層のＣｕ（銅）配線
を形成した多層配線構造を有している。最上層および最
下層の配線は主として信号配線を構成し、中間の第２層
配線と第３層配線はシート状のＣｕ箔からなり、それぞ
れＧＮＤプレーンと電源プレーンとを構成している。Ｇ
ＮＤプレーンと電源プレーンは、パッケージ基板とほぼ
同一の寸法で構成されている。上下層の配線間は、パッ
ケージ基板に設けたスルーホールを通じて電気的に接続
される。
を形成した多層配線構造を有している。最上層および最
下層の配線は主として信号配線を構成し、中間の第２層
配線と第３層配線はシート状のＣｕ箔からなり、それぞ
れＧＮＤプレーンと電源プレーンとを構成している。Ｇ
ＮＤプレーンと電源プレーンは、パッケージ基板とほぼ
同一の寸法で構成されている。上下層の配線間は、パッ
ケージ基板に設けたスルーホールを通じて電気的に接続
される。
【０００９】最上層の信号配線にはＡｕワイヤの一端が
圧着されるボンディングリードが一体に構成されてい
る。ボンディングリードの表面には、Ａｕワイヤの接着
性を向上させるためにＡｕ／Ｎｉの２層のメッキが施さ
れる。そのため、パッケージ基板の周辺部には、ボンデ
ィングリードの表面にメッキを施す際の電流を供給する
ためのメッキ配線が形成される。
圧着されるボンディングリードが一体に構成されてい
る。ボンディングリードの表面には、Ａｕワイヤの接着
性を向上させるためにＡｕ／Ｎｉの２層のメッキが施さ
れる。そのため、パッケージ基板の周辺部には、ボンデ
ィングリードの表面にメッキを施す際の電流を供給する
ためのメッキ配線が形成される。
【００１０】しかし、上記のような構造のＬＳＩパッケ
ージは、信号配線やメッキ配線と、ＧＮＤプレーンや電
源プレーンとの間に寄生の容量が形成されるため、信号
がＨｉｇｈからＬｏｗ、またはその逆に切り替わる際の
負荷が増大し、信号の迅速な切り替えが妨げられる。
ージは、信号配線やメッキ配線と、ＧＮＤプレーンや電
源プレーンとの間に寄生の容量が形成されるため、信号
がＨｉｇｈからＬｏｗ、またはその逆に切り替わる際の
負荷が増大し、信号の迅速な切り替えが妨げられる。
【００１１】本発明の目的は、ＬＳＩパッケージのパッ
ケージ基板に形成された多層配線間の寄生容量を低減す
ることのできる技術を提供することにある。
ケージ基板に形成された多層配線間の寄生容量を低減す
ることのできる技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】本発明の半導体集積回路装置は、半導体チ
ップを実装する一面に前記半導体チップと電気的に接続
される電極および前記電極の表面にメッキを施すための
メッキ配線が信号配線と一体に形成され、内層にシート
状の電源プレーンが形成された多層配線構造のパッケー
ジ基板を備えたパッケージを有し、前記メッキ配線が形
成された領域の少なくとも一部と、前記シート状の電源
プレーンが形成された領域とが配線の積層方向において
互いに重なり合わないようにしたものである。
ップを実装する一面に前記半導体チップと電気的に接続
される電極および前記電極の表面にメッキを施すための
メッキ配線が信号配線と一体に形成され、内層にシート
状の電源プレーンが形成された多層配線構造のパッケー
ジ基板を備えたパッケージを有し、前記メッキ配線が形
成された領域の少なくとも一部と、前記シート状の電源
プレーンが形成された領域とが配線の積層方向において
互いに重なり合わないようにしたものである。
【００１５】本発明の半導体集積回路装置は、前記パッ
ケージ基板の他面に前記パッケージの外部端子が形成さ
れている。
ケージ基板の他面に前記パッケージの外部端子が形成さ
れている。
【００１６】本発明の半導体集積回路装置は、前記外部
端子が半田バンプで構成されている。
端子が半田バンプで構成されている。
【００１７】本発明の半導体集積回路装置は、前記半導
体チップと前記電極がワイヤを介して電気的に接続され
ている。
体チップと前記電極がワイヤを介して電気的に接続され
ている。
【００１８】本発明の半導体集積回路装置は、前記半導
体チップの主面にＳＲＡＭが形成されている。
体チップの主面にＳＲＡＭが形成されている。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２０】図１は、本発明の実施の形態であるＢＧＡ
の一部を破断して示す斜視図、図２〜図６は、このＢＧ
Ａのパッケージ基板に形成された多層配線を配線層ごと
に示す平面図、図７は、このＢＧＡの断面図である。
の一部を破断して示す斜視図、図２〜図６は、このＢＧ
Ａのパッケージ基板に形成された多層配線を配線層ごと
に示す平面図、図７は、このＢＧＡの断面図である。
【００２１】図１に示すように、本実施の形態のＢＧＡ
は、パッケージ基板１の上面に半導体チップ２を実装
し、この半導体チップ２をモールド樹脂３で封止した構
造を有している。半導体チップ２の主面には、例えばワ
ークステーションなどのキャッシュメモリとして使用さ
れるＳＲＡＭ（スタティックＲＡＭ）が形成されてい
る。半導体チップ２は、接着剤によってパッケージ基板
１の上面に接合されており、Ａｕワイヤ４を介してパッ
ケージ基板１の配線と電気的に接続されている。パッケ
ージ基板１の下面には外部端子である半田バンプ５が、
例えば７列×１７行（＝１１９）のマトリクス状に配置
されている。半田バンプ５は、Ｐｂ−Ｓｎ合金からなる
半田ボールで構成されている。パッケージ基板１は、こ
れらの半田バンプ５を介してマザーボードなどと電気的
に接続される。
は、パッケージ基板１の上面に半導体チップ２を実装
し、この半導体チップ２をモールド樹脂３で封止した構
造を有している。半導体チップ２の主面には、例えばワ
ークステーションなどのキャッシュメモリとして使用さ
れるＳＲＡＭ（スタティックＲＡＭ）が形成されてい
る。半導体チップ２は、接着剤によってパッケージ基板
１の上面に接合されており、Ａｕワイヤ４を介してパッ
ケージ基板１の配線と電気的に接続されている。パッケ
ージ基板１の下面には外部端子である半田バンプ５が、
例えば７列×１７行（＝１１９）のマトリクス状に配置
されている。半田バンプ５は、Ｐｂ−Ｓｎ合金からなる
半田ボールで構成されている。パッケージ基板１は、こ
れらの半田バンプ５を介してマザーボードなどと電気的
に接続される。
【００２２】パッケージ基板１は、ガラスエポキシ樹脂
などの合成樹脂基材にＣｕの配線を４層形成した多層配
線構造を有している。図２〜図６は、これら４層の配線
を配線層ごとに示す平面図であり、図２は信号配線を構
成する最上層の配線（第１層配線）、図３はＧＮＤプレ
ーンを構成する上から２番目の配線（第２層配線）、図
４は第１層配線と第２層配線とを重ねた状態、図５は電
源プレーンを構成する上から３番目の配線（第３層配
線）、図６は信号配線を構成する最下層の配線（第４層
配線）をそれぞれ示している。
などの合成樹脂基材にＣｕの配線を４層形成した多層配
線構造を有している。図２〜図６は、これら４層の配線
を配線層ごとに示す平面図であり、図２は信号配線を構
成する最上層の配線（第１層配線）、図３はＧＮＤプレ
ーンを構成する上から２番目の配線（第２層配線）、図
４は第１層配線と第２層配線とを重ねた状態、図５は電
源プレーンを構成する上から３番目の配線（第３層配
線）、図６は信号配線を構成する最下層の配線（第４層
配線）をそれぞれ示している。
【００２３】まず、図２を用いて第１層配線のパターン
を説明する。長方形のパターンを有するボンディングリ
ード６は、信号配線７と一体に構成されており、その表
面にはＡｕ／Ｎｉの２層のメッキが施されている。この
ボンディングリード６には前述したＡｕワイヤ４の一端
が圧着される。信号配線７の一端に形成されたスルーホ
ール８は、パッケージ基板１に設けられた貫通孔の内面
にＣｕのメッキを施した構造になっている。図示したス
ルーホール８のうち、Ｖの表示を付したものは第３層配
線（電源プレーン）と電気的に接続され、Ｇの表示を付
したものは第２層配線（ＧＮＤプレーン）と電気的に接
続されている。また、×の表示を付したものは他のスル
ーホール８とは異なり、パッケージ基板１を貫通してお
らず、第１層配線と第２層配線とを接続するブラインド
ビアホールとして機能している。その他のスルーホール
８は、いずれも第４層配線（信号配線）と電気的に接続
されている。
を説明する。長方形のパターンを有するボンディングリ
ード６は、信号配線７と一体に構成されており、その表
面にはＡｕ／Ｎｉの２層のメッキが施されている。この
ボンディングリード６には前述したＡｕワイヤ４の一端
が圧着される。信号配線７の一端に形成されたスルーホ
ール８は、パッケージ基板１に設けられた貫通孔の内面
にＣｕのメッキを施した構造になっている。図示したス
ルーホール８のうち、Ｖの表示を付したものは第３層配
線（電源プレーン）と電気的に接続され、Ｇの表示を付
したものは第２層配線（ＧＮＤプレーン）と電気的に接
続されている。また、×の表示を付したものは他のスル
ーホール８とは異なり、パッケージ基板１を貫通してお
らず、第１層配線と第２層配線とを接続するブラインド
ビアホールとして機能している。その他のスルーホール
８は、いずれも第４層配線（信号配線）と電気的に接続
されている。
【００２４】パッケージ基板１の周辺部にはメッキ配線
９が形成されている。メッキ配線９の一端はパッケージ
基板１の最外周部で終端し、他端はボンディングリード
６またはスルーホール８のいずれか一方のうち、パッケ
ージ基板１の周辺部により近い位置にあるものと接続さ
れている。これらのメッキ配線９は、ボンディングリー
ド６の表面に前述したＡｕ／Ｎｉのメッキを施す際の電
流を供給する配線として使用される。
９が形成されている。メッキ配線９の一端はパッケージ
基板１の最外周部で終端し、他端はボンディングリード
６またはスルーホール８のいずれか一方のうち、パッケ
ージ基板１の周辺部により近い位置にあるものと接続さ
れている。これらのメッキ配線９は、ボンディングリー
ド６の表面に前述したＡｕ／Ｎｉのメッキを施す際の電
流を供給する配線として使用される。
【００２５】図３に示すように、第２層配線であるＧＮ
Ｄプレーン１０は、シート状のＣｕ箔で構成されてお
り、Ｇの表示を付したスルーホール８を介してパッケー
ジ基板１の下面の半田バンプ５からＧＮＤ電位を取り、
×の表示を付したスルーホール（ブラインドビアホー
ル）８を通じて前記ボンディングリード６にＧＮＤ電位
を供給する。ＧＮＤプレーン１０は、パッケージ基板１
をほぼ一回り小さくした長方形をなしており、その４辺
はパッケージ基板１に形成された前記スルーホール８群
のうち、最も外側に形成されたスルーホール８の中心を
結ぶ位置と重なっている。すなわち、本実施の形態のＧ
ＮＤプレーン１０は、スルーホール８群が形成された領
域の外側には延在していない。
Ｄプレーン１０は、シート状のＣｕ箔で構成されてお
り、Ｇの表示を付したスルーホール８を介してパッケー
ジ基板１の下面の半田バンプ５からＧＮＤ電位を取り、
×の表示を付したスルーホール（ブラインドビアホー
ル）８を通じて前記ボンディングリード６にＧＮＤ電位
を供給する。ＧＮＤプレーン１０は、パッケージ基板１
をほぼ一回り小さくした長方形をなしており、その４辺
はパッケージ基板１に形成された前記スルーホール８群
のうち、最も外側に形成されたスルーホール８の中心を
結ぶ位置と重なっている。すなわち、本実施の形態のＧ
ＮＤプレーン１０は、スルーホール８群が形成された領
域の外側には延在していない。
【００２６】図４および図７示すように、第１層配線で
ある信号配線７の下層には第２層配線であるＧＮＤプレ
ーン１０が形成されている。つまり、信号電流の伝送経
路である信号配線７は、ＧＮＤプレーン１０と重なり合
っている。そのため、これら両者の相互インダクタンス
の作用によって、信号配線７の実効インダクタンスが減
少する。
ある信号配線７の下層には第２層配線であるＧＮＤプレ
ーン１０が形成されている。つまり、信号電流の伝送経
路である信号配線７は、ＧＮＤプレーン１０と重なり合
っている。そのため、これら両者の相互インダクタンス
の作用によって、信号配線７の実効インダクタンスが減
少する。
【００２７】他方、前述したようにスルーホール８群が
形成された領域よりも外側に位置するメッキ配線９の下
層にはＧＮＤプレーン１０は形成されていない。従っ
て、スルーホール８群が形成された領域よりも外側のメ
ッキ配線９に形成される容量は、隣接するメッキ配線
９、９の間の寄生容量だけであり、ＧＮＤプレーン１０
との間に寄生容量が形成されることはない。
形成された領域よりも外側に位置するメッキ配線９の下
層にはＧＮＤプレーン１０は形成されていない。従っ
て、スルーホール８群が形成された領域よりも外側のメ
ッキ配線９に形成される容量は、隣接するメッキ配線
９、９の間の寄生容量だけであり、ＧＮＤプレーン１０
との間に寄生容量が形成されることはない。
【００２８】これにより、スルーホール８群が形成され
た領域の外側にもＧＮＤプレーン１０が形成されている
場合に比べて各信号の入出力容量が低下するので、信号
がＨｉｇｈからＬｏｗ、またはその逆に切り替わる際の
負荷が低下し、信号のより迅速な切り替えが可能にな
る。また、ボンディングリード６から半田バンプ５に、
またはその逆方向に流れる入出力信号の電流は、これら
の間の最短距離を流れ、メッキ配線９には流れないの
で、前述した信号配線７の実効インダクタンスが減少す
る効果が損なわれることはない。
た領域の外側にもＧＮＤプレーン１０が形成されている
場合に比べて各信号の入出力容量が低下するので、信号
がＨｉｇｈからＬｏｗ、またはその逆に切り替わる際の
負荷が低下し、信号のより迅速な切り替えが可能にな
る。また、ボンディングリード６から半田バンプ５に、
またはその逆方向に流れる入出力信号の電流は、これら
の間の最短距離を流れ、メッキ配線９には流れないの
で、前述した信号配線７の実効インダクタンスが減少す
る効果が損なわれることはない。
【００２９】図５に示すように、第３層配線である電源
プレーン１１は、Ｖの表示を付したスルーホール８を通
じてパッケージ基板１の下面の半田バンプ５および上面
のボンディングリードと電気的に接続され、それらに電
源を供給する。電源プレーン１１は、前記ＧＮＤプレー
ン１０と同様、パッケージ基板１をほぼ一回り小さくし
た長方形をなしており、その４辺はパッケージ基板１に
形成された前記スルーホール８群のうち、最も外側に形
成されたスルーホール８の中心を結ぶ位置と重なってい
る。すなわち、本実施の形態の電源プレーン１１は、ス
ルーホール８群が形成された領域の外側には延在してい
ない。
プレーン１１は、Ｖの表示を付したスルーホール８を通
じてパッケージ基板１の下面の半田バンプ５および上面
のボンディングリードと電気的に接続され、それらに電
源を供給する。電源プレーン１１は、前記ＧＮＤプレー
ン１０と同様、パッケージ基板１をほぼ一回り小さくし
た長方形をなしており、その４辺はパッケージ基板１に
形成された前記スルーホール８群のうち、最も外側に形
成されたスルーホール８の中心を結ぶ位置と重なってい
る。すなわち、本実施の形態の電源プレーン１１は、ス
ルーホール８群が形成された領域の外側には延在してい
ない。
【００３０】図６に示すように、スルーホール８と半田
バンプ５とを接続する最下層（第４層）の信号配線１２
は、スルーホール８群が形成された領域よりも内側に形
成されている。パッケージ基板１の下面の周辺部に形成
されたメッキ配線１３の一端はパッケージ基板１の最外
周部で終端し、他端は半田バンプ５と電気的に接続され
ている。
バンプ５とを接続する最下層（第４層）の信号配線１２
は、スルーホール８群が形成された領域よりも内側に形
成されている。パッケージ基板１の下面の周辺部に形成
されたメッキ配線１３の一端はパッケージ基板１の最外
周部で終端し、他端は半田バンプ５と電気的に接続され
ている。
【００３１】図６および図７に示すように、第４層配線
である信号配線１２およびメッキ配線１３と第３層配線
である電源プレーン１１との位置関係は、前述した第１
層配線である信号配線７およびメッキ配線９と第２層配
線であるＧＮＤプレーン１０との位置関係と同様になっ
ている。すなわち、スルーホール８群が形成された領域
よりも外側に位置するメッキ配線１３の上層には電源プ
レーン１１は形成されていない。従って、スルーホール
８群が形成された領域よりも外側のメッキ配線１３に形
成される容量は、隣接するメッキ配線１３、１３の間の
寄生容量だけであり、電源プレーン１１との間に寄生容
量が形成されることはない。
である信号配線１２およびメッキ配線１３と第３層配線
である電源プレーン１１との位置関係は、前述した第１
層配線である信号配線７およびメッキ配線９と第２層配
線であるＧＮＤプレーン１０との位置関係と同様になっ
ている。すなわち、スルーホール８群が形成された領域
よりも外側に位置するメッキ配線１３の上層には電源プ
レーン１１は形成されていない。従って、スルーホール
８群が形成された領域よりも外側のメッキ配線１３に形
成される容量は、隣接するメッキ配線１３、１３の間の
寄生容量だけであり、電源プレーン１１との間に寄生容
量が形成されることはない。
【００３２】これにより、スルーホール８群が形成され
た領域の外側にも電源プレーン１１が形成されている場
合に比べて各信号の入出力容量が低下するので、信号が
ＨｉｇｈからＬｏｗ、またはその逆に切り替わる際の負
荷が低下し、信号のより迅速な切り替えが可能になる。
また、スルーホール８から半田バンプ５に、またはその
逆方向に流れる入出力信号の電流は、これらの間の最短
距離を流れ、メッキ配線１３には流れないので、信号配
線１２の実効インダクタンスが減少する効果が損なわれ
ることはない。
た領域の外側にも電源プレーン１１が形成されている場
合に比べて各信号の入出力容量が低下するので、信号が
ＨｉｇｈからＬｏｗ、またはその逆に切り替わる際の負
荷が低下し、信号のより迅速な切り替えが可能になる。
また、スルーホール８から半田バンプ５に、またはその
逆方向に流れる入出力信号の電流は、これらの間の最短
距離を流れ、メッキ配線１３には流れないので、信号配
線１２の実効インダクタンスが減少する効果が損なわれ
ることはない。
【００３３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００３４】前記実施の形態では、４層配線構造のパッ
ケージ基板を有するＢＧＡに適用した場合について説明
したが、これに限定されるものではなく、３層または５
層以上の多層配線構造のパッケージ基板を有するＢＧＡ
に適用することができる。
ケージ基板を有するＢＧＡに適用した場合について説明
したが、これに限定されるものではなく、３層または５
層以上の多層配線構造のパッケージ基板を有するＢＧＡ
に適用することができる。
【００３５】前記実施の形態では、ＳＲＡＭを形成した
半導体チップを搭載するＢＧＡに適用した場合について
説明したが、これに限定されるものではなく、マイコ
ン、論理ＬＳＩなど各種ＬＳＩを形成した半導体チップ
を搭載するＢＧＡに適用することができる。
半導体チップを搭載するＢＧＡに適用した場合について
説明したが、これに限定されるものではなく、マイコ
ン、論理ＬＳＩなど各種ＬＳＩを形成した半導体チップ
を搭載するＢＧＡに適用することができる。
【００３６】本発明は、ＢＧＡ型のＬＳＩパッケージに
限定されるものではなく、ピングリッドアレイ型のＬＳ
Ｉパッケージなどにも適用することができる。本発明
は、少なくとも電極の表面をメッキするためのメッキ配
線と、このメッキ配線とは別層の配線層に形成された電
源プレーンやＧＮＤプレーンとを備えた多層配線構造の
パッケージ基板を有するＬＳＩパッケージに適用するこ
とができる。
限定されるものではなく、ピングリッドアレイ型のＬＳ
Ｉパッケージなどにも適用することができる。本発明
は、少なくとも電極の表面をメッキするためのメッキ配
線と、このメッキ配線とは別層の配線層に形成された電
源プレーンやＧＮＤプレーンとを備えた多層配線構造の
パッケージ基板を有するＬＳＩパッケージに適用するこ
とができる。
【００３７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３８】本発明によれば、メッキ配線と電源プレー
ン（またはＧＮＤプレーン）との間に寄生容量が形成さ
れることがないため、信号の迅速な切り替えが可能にな
り、高速動作に適したＬＳＩパッケージを提供すること
ができる。
ン（またはＧＮＤプレーン）との間に寄生容量が形成さ
れることがないため、信号の迅速な切り替えが可能にな
り、高速動作に適したＬＳＩパッケージを提供すること
ができる。
【図１】本発明の実施の形態であるＢＧＡの一部を破断
して示す斜視図である。
して示す斜視図である。
【図２】本発明の実施の形態であるＢＧＡのパッケージ
基板に形成された第１層配線のパターンを示す平面図で
ある。
基板に形成された第１層配線のパターンを示す平面図で
ある。
【図３】本発明の実施の形態であるＢＧＡのパッケージ
基板に形成された第２層配線のパターンを示す平面図で
ある。
基板に形成された第２層配線のパターンを示す平面図で
ある。
【図４】本発明の実施の形態であるＢＧＡのパッケージ
基板に形成された第１層配線と第２層配線の重なりパタ
ーンを示す平面図である。
基板に形成された第１層配線と第２層配線の重なりパタ
ーンを示す平面図である。
【図５】本発明の実施の形態であるＢＧＡのパッケージ
基板に形成された第３層配線のパターンを示す平面図で
ある。
基板に形成された第３層配線のパターンを示す平面図で
ある。
【図６】本発明の実施の形態であるＢＧＡのパッケージ
基板に形成された第４層配線のパターンを示す平面図で
ある。
基板に形成された第４層配線のパターンを示す平面図で
ある。
【図７】本発明の実施の形態であるＢＧＡの断面図であ
る。
る。
１ パッケージ基板 ２ 半導体チップ ３ モールド樹脂 ４ Ａｕワイヤ ５ 半田バンプ ６ ボンディングリード ７ 信号配線 ８ スルーホール ９ メッキ配線 １０ ＧＮＤプレーン １１ 電源プレーン １２ 信号配線 １３ メッキ配線
Claims (5)
- 【請求項１】 半導体チップを実装する一面に前記半導
体チップと電気的に接続される電極および前記電極の表
面にメッキを施すためのメッキ配線が信号配線と一体に
形成され、内層にシート状の電源プレーンが形成された
多層配線構造のパッケージ基板を備えたパッケージを有
する半導体集積回路装置であって、前記メッキ配線が形
成された領域の少なくとも一部と、前記シート状の電源
プレーンが形成された領域とが配線の積層方向において
互いに重なり合わないようにしたことを特徴とする半導
体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記パッケージ基板の他面には前記パッケージの
外部端子が形成されていることを特徴とする半導体集積
回路装置。 - 【請求項３】 請求項２記載の半導体集積回路装置であ
って、前記外部端子は半田バンプであることを特徴とす
る半導体集積回路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置であって、前記半導体チップと前記電極はワイ
ヤを介して電気的に接続されていることを特徴とする半
導体集積回路装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
集積回路装置であって、前記半導体チップの主面にはＳ
ＲＡＭが形成されていることを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327406A JPH10173087A (ja) | 1996-12-09 | 1996-12-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8327406A JPH10173087A (ja) | 1996-12-09 | 1996-12-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173087A true JPH10173087A (ja) | 1998-06-26 |
Family
ID=18198806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8327406A Pending JPH10173087A (ja) | 1996-12-09 | 1996-12-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173087A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1085571A1 (en) * | 1999-09-20 | 2001-03-21 | Texas Instruments Incorporated | Method for increasing device reliability of a BGA package |
| EP1087440A2 (en) * | 1999-09-22 | 2001-03-28 | Texas Instruments Incorporated | Modeling technique to increase device reliability |
| US6486052B1 (en) * | 1999-08-16 | 2002-11-26 | Nec Corporation | Package having terminated plating layer and its manufacturing method |
| US8604601B2 (en) | 2009-02-20 | 2013-12-10 | Elpida Memory, Inc. | Semiconductor device having wiring layers with power-supply plane and ground plane |
| US9190378B2 (en) | 2013-02-22 | 2015-11-17 | Renesas Electronics Corporation | Semiconductor chip and semiconductor device |
-
1996
- 1996-12-09 JP JP8327406A patent/JPH10173087A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486052B1 (en) * | 1999-08-16 | 2002-11-26 | Nec Corporation | Package having terminated plating layer and its manufacturing method |
| EP1085571A1 (en) * | 1999-09-20 | 2001-03-21 | Texas Instruments Incorporated | Method for increasing device reliability of a BGA package |
| EP1087440A2 (en) * | 1999-09-22 | 2001-03-28 | Texas Instruments Incorporated | Modeling technique to increase device reliability |
| US8604601B2 (en) | 2009-02-20 | 2013-12-10 | Elpida Memory, Inc. | Semiconductor device having wiring layers with power-supply plane and ground plane |
| US9190378B2 (en) | 2013-02-22 | 2015-11-17 | Renesas Electronics Corporation | Semiconductor chip and semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050816 |