JPH0563138A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0563138A JPH0563138A JP3086460A JP8646091A JPH0563138A JP H0563138 A JPH0563138 A JP H0563138A JP 3086460 A JP3086460 A JP 3086460A JP 8646091 A JP8646091 A JP 8646091A JP H0563138 A JPH0563138 A JP H0563138A
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Abstract
(57)【要約】
【目的】 半導体チップを基板に高密度に実装すること
のできるＬＳＩパッケージを提供する。 【構成】 絶縁フィルム７上に設けたリード８の一端を
半導体チップ４のボンディングパッド上に設けたバンプ
と電気的に接続すると共に、前記リード８の他端を前記
絶縁フィルム７に設けた貫通孔９の周囲に配置し、キャ
リヤ基板２上に立設した導電ピン１１を前記貫通孔９に
挿通することによって、前記キャリヤ基板２上に複数の
半導体チップ４を積層したＬＳＩパッケージ。
のできるＬＳＩパッケージを提供する。 【構成】 絶縁フィルム７上に設けたリード８の一端を
半導体チップ４のボンディングパッド上に設けたバンプ
と電気的に接続すると共に、前記リード８の他端を前記
絶縁フィルム７に設けた貫通孔９の周囲に配置し、キャ
リヤ基板２上に立設した導電ピン１１を前記貫通孔９に
挿通することによって、前記キャリヤ基板２上に複数の
半導体チップ４を積層したＬＳＩパッケージ。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体チップの実装密度の向上に適用して
有効な技術に関するものである。
関し、特に、半導体チップの実装密度の向上に適用して
有効な技術に関するものである。
【０００２】
【従来の技術】近年、コンピュータの大容量化に伴い、
ＲＡＭ、ＲＯＭなどのメモリＬＳＩを高密度に基板に実
装する要求が強まっていることから、ＳＯＰ(Small Out
line Package) 、ＳＯＪ(Small Outline J-lead packag
e)などの表面実装形パッケージの薄形化、小形化が進め
られている。
ＲＡＭ、ＲＯＭなどのメモリＬＳＩを高密度に基板に実
装する要求が強まっていることから、ＳＯＰ(Small Out
line Package) 、ＳＯＪ(Small Outline J-lead packag
e)などの表面実装形パッケージの薄形化、小形化が進め
られている。
【０００３】また、ポータブル形パソコンやラップトッ
プ形パソコンなど、軽量、薄形パーソナルコンピュータ
の普及に伴い、チップを基板に薄く実装することのでき
るＴＡＢ(Tape Automated Bonding)が注目されている。
ＴＡＢは、チップのボンディングパッド上に設けたＡｕ
のバンプとポリイミド樹脂などの絶縁フィルムに形成し
たＣｕリードの一端とを電気的に接続すると共に、上記
Ｃｕリードの他端を実装基板に電気的に接続する実装方
式である。なお、このＴＡＢについては、特開平１−２
１７９３３号公報などに記載がある。
プ形パソコンなど、軽量、薄形パーソナルコンピュータ
の普及に伴い、チップを基板に薄く実装することのでき
るＴＡＢ(Tape Automated Bonding)が注目されている。
ＴＡＢは、チップのボンディングパッド上に設けたＡｕ
のバンプとポリイミド樹脂などの絶縁フィルムに形成し
たＣｕリードの一端とを電気的に接続すると共に、上記
Ｃｕリードの他端を実装基板に電気的に接続する実装方
式である。なお、このＴＡＢについては、特開平１−２
１７９３３号公報などに記載がある。
【０００４】
【発明が解決しようとする課題】前記ＳＯＰ、ＳＯＪな
どの表面実装形パッケージは、パッケージ本体の外部に
突出したアウターリードを通じてチップと基板とを接続
するため、アウターリードの占有面積の分だけパッケー
ジの外径寸法が増加し、チップの実装密度が低下すると
いう問題がある。また、パッケージ本体を薄形化する
と、リフロー半田付け時のクラックなど、実装時の熱に
起因する信頼性の低下が問題となる。
どの表面実装形パッケージは、パッケージ本体の外部に
突出したアウターリードを通じてチップと基板とを接続
するため、アウターリードの占有面積の分だけパッケー
ジの外径寸法が増加し、チップの実装密度が低下すると
いう問題がある。また、パッケージ本体を薄形化する
と、リフロー半田付け時のクラックなど、実装時の熱に
起因する信頼性の低下が問題となる。
【０００５】一方、前記ＴＡＢにおいても、表面実装形
パッケージと同様、アウターリードの占有面積の分だけ
チップの実装密度が低下するという問題がある。
パッケージと同様、アウターリードの占有面積の分だけ
チップの実装密度が低下するという問題がある。
【０００６】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、チップを基板上に高密度
に実装することのできる技術を提供することにある。
れたものであり、その目的は、チップを基板上に高密度
に実装することのできる技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本発明のＬＳＩパッケー
ジは、絶縁フィルム上に設けたリードの一端をチップの
ボンディングパッド上に設けたバンプと電気的に接続す
ると共に、前記リードの他端を前記絶縁フィルムに設け
た貫通孔の周囲に配置し、前記チップを搭載するキャリ
ヤ基板上に立設した導電ピンを前記貫通孔に挿通するこ
とによって、前記キャリヤ基板上に複数の半導体チップ
を積層したものである。
ジは、絶縁フィルム上に設けたリードの一端をチップの
ボンディングパッド上に設けたバンプと電気的に接続す
ると共に、前記リードの他端を前記絶縁フィルムに設け
た貫通孔の周囲に配置し、前記チップを搭載するキャリ
ヤ基板上に立設した導電ピンを前記貫通孔に挿通するこ
とによって、前記キャリヤ基板上に複数の半導体チップ
を積層したものである。
【０００９】また、前記ＬＳＩパッケージを基板に実装
するには、例えばキャリヤ基板の周縁部に導電ピンと電
気的に接続された電極を設け、基板のランド上にこの電
極を半田付けする。
するには、例えばキャリヤ基板の周縁部に導電ピンと電
気的に接続された電極を設け、基板のランド上にこの電
極を半田付けする。
【００１０】
【作用】上記した手段によれば、一つのＬＳＩパッケー
ジに複数のチップを搭載することにより、チップを基板
上に高密度に実装することができる。
ジに複数のチップを搭載することにより、チップを基板
上に高密度に実装することができる。
【００１１】また、キャリヤ基板の周縁部に設けた電極
を基板のランド上に半田付けすることにより、パッケー
ジ本体の外部に突出するアウターリードが不要となるの
で、その分、パッケージの外径寸法が小さくなる。
を基板のランド上に半田付けすることにより、パッケー
ジ本体の外部に突出するアウターリードが不要となるの
で、その分、パッケージの外径寸法が小さくなる。
【００１２】以下、実施例により本発明を詳述する。な
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
【００１３】
【実施例】本実施例のＬＳＩパッケージを図１〜図３に
示す。図１はこのＬＳＩパッケージの正面図、図２は同
じく側面図、図３は同じく斜視図である。
示す。図１はこのＬＳＩパッケージの正面図、図２は同
じく側面図、図３は同じく斜視図である。
【００１４】ＬＳＩパッケージ１は、キャリヤ基板２、
上部基板３およびキャリヤ基板２上に搭載され、上下方
向に積層された所定数の半導体チップ４からなる。以下
の説明では、キャリヤ基板２上に４個のチップ４（４ａ
〜４ｄ）を積層した場合について説明するが、チップ４
の数はこれに限定されるものではない。
上部基板３およびキャリヤ基板２上に搭載され、上下方
向に積層された所定数の半導体チップ４からなる。以下
の説明では、キャリヤ基板２上に４個のチップ４（４ａ
〜４ｄ）を積層した場合について説明するが、チップ４
の数はこれに限定されるものではない。
【００１５】上記キャリヤ基板２および上部基板３は、
例えばガラス布含浸エポキシ樹脂（ガラエポ）からな
り、それらの短辺側の周縁部には、ＬＳＩパッケージ１
の外部端子である電極５が所定の間隔で設けられている
（図３参照）。上記電極５は、例えばＣｕメッキからな
る。なお、この電極５は、キャリヤ基板２だけに設けて
もよく、上部基板３には必ずしも設ける必要はない。
例えばガラス布含浸エポキシ樹脂（ガラエポ）からな
り、それらの短辺側の周縁部には、ＬＳＩパッケージ１
の外部端子である電極５が所定の間隔で設けられている
（図３参照）。上記電極５は、例えばＣｕメッキからな
る。なお、この電極５は、キャリヤ基板２だけに設けて
もよく、上部基板３には必ずしも設ける必要はない。
【００１６】上記キャリヤ基板２上に搭載されたチップ
４ａ〜４ｄのそれぞれには、ＤＲＡＭあるいはＳＲＡＭ
などのメモリＬＳＩが形成されている。また、チップ４
ａ〜４ｄのそれぞれの主面（回路素子形成面）は、例え
ばエポキシ系樹脂などのポッティング樹脂６により封止
されている（図１参照）。
４ａ〜４ｄのそれぞれには、ＤＲＡＭあるいはＳＲＡＭ
などのメモリＬＳＩが形成されている。また、チップ４
ａ〜４ｄのそれぞれの主面（回路素子形成面）は、例え
ばエポキシ系樹脂などのポッティング樹脂６により封止
されている（図１参照）。
【００１７】チップ４ａ〜４ｄのそれぞれの近傍には、
例えばポリイミド樹脂からなる絶縁フィルム７（７〜７
ｄ）が設けられており、両者の間には、所定数のリード
８が架設されている（図１参照）。リード８は、例えば
絶縁フィルム７に接着したＣｕ箔をエッチングにより加
工したものである。図示は省略するが、チップ４の主面
の周辺部に形成されたボンディングパッドの上には、Ａ
ｕのバンプが接合されており、上記リード８の一端は、
このバンプ上にボンディングされている。
例えばポリイミド樹脂からなる絶縁フィルム７（７〜７
ｄ）が設けられており、両者の間には、所定数のリード
８が架設されている（図１参照）。リード８は、例えば
絶縁フィルム７に接着したＣｕ箔をエッチングにより加
工したものである。図示は省略するが、チップ４の主面
の周辺部に形成されたボンディングパッドの上には、Ａ
ｕのバンプが接合されており、上記リード８の一端は、
このバンプ上にボンディングされている。
【００１８】図４および図５は、上記絶縁フィルム７の
一部を拡大して示す図である。絶縁フィルム７には、後
述するピンを挿入するための所定数の貫通孔９が設けら
れており、それぞれの貫通孔９の周囲には、リード８と
一体に形成されたランド１０が設けられている。図６お
よび図７に示すように、ランド１０の内周には、貫通孔
９に挿入したピンを仮固定するためのパターンが必要に
応じて設けられる。
一部を拡大して示す図である。絶縁フィルム７には、後
述するピンを挿入するための所定数の貫通孔９が設けら
れており、それぞれの貫通孔９の周囲には、リード８と
一体に形成されたランド１０が設けられている。図６お
よび図７に示すように、ランド１０の内周には、貫通孔
９に挿入したピンを仮固定するためのパターンが必要に
応じて設けられる。
【００１９】上記キャリヤ基板２の主面上には、導電ピ
ン１１が所定の間隔で立てられている。導電ピン１１
は、例えば４２アロイやコバールからなる。図８に示す
ように、上記導電ピン１１の下端は、キャリヤ基板２の
スルーホール１２に挿入され、半田１３によってキャリ
ヤ基板２に固定されている。また、キャリヤ基板２の主
面には、一端が上記スルーホール１２内に延在し、他端
が前記電極５に接続された配線１４が形成されており、
この配線１４を通じて導電ピン１１と電極５とが電気的
に接続されている。配線１４は、例えば電極５と一体に
形成されたＣｕメッキからなる。
ン１１が所定の間隔で立てられている。導電ピン１１
は、例えば４２アロイやコバールからなる。図８に示す
ように、上記導電ピン１１の下端は、キャリヤ基板２の
スルーホール１２に挿入され、半田１３によってキャリ
ヤ基板２に固定されている。また、キャリヤ基板２の主
面には、一端が上記スルーホール１２内に延在し、他端
が前記電極５に接続された配線１４が形成されており、
この配線１４を通じて導電ピン１１と電極５とが電気的
に接続されている。配線１４は、例えば電極５と一体に
形成されたＣｕメッキからなる。
【００２０】本実施例のＬＳＩパッケージ１を組立てる
には、まず、図８に示すように、絶縁フィルム７ａの貫
通孔９に導電ピン１１を挿入し、貫通孔９と導電ピン１
１との隙間に半田１３を充填することにより、チップ４
ａをキャリヤ基板２の主面上に固定すると共に、チップ
４ａと導電ピン１１とを絶縁フィルム７ａのリード８お
よびランド１０を通じて電気的に接続する。続いて、チ
ップ４ｂ，４ｃ，４ｄを上述した方法で他のチップ４上
に順次積層し、最後に上部基板３のスルーホール１２
（図３参照）に導電ピン１１の上端を挿入して両者を半
田などにより固定する。
には、まず、図８に示すように、絶縁フィルム７ａの貫
通孔９に導電ピン１１を挿入し、貫通孔９と導電ピン１
１との隙間に半田１３を充填することにより、チップ４
ａをキャリヤ基板２の主面上に固定すると共に、チップ
４ａと導電ピン１１とを絶縁フィルム７ａのリード８お
よびランド１０を通じて電気的に接続する。続いて、チ
ップ４ｂ，４ｃ，４ｄを上述した方法で他のチップ４上
に順次積層し、最後に上部基板３のスルーホール１２
（図３参照）に導電ピン１１の上端を挿入して両者を半
田などにより固定する。
【００２１】図９は、本実施例のＬＳＩパッケージ１の
所定数をモジュール基板１５に実装した状態を示してい
る。ＬＳＩパッケージ１とモジュール基板１５との電気
的な接続は、図１０に示すように、キャリヤ基板２の周
縁部に設けた電極５とモジュール基板１５のランド１６
とを半田１３で固定することにより行う。また、それぞ
れのＬＳＩパッケージ１に搭載された４個のチップ４ａ
〜４ｄの選択は、図１１に示すように、チップセレクト
（ＣＳ）用のリード８に接続されるランド１０のパター
ンを絶縁フィルム７ａ〜７ｄ毎に変更することにより行
う。
所定数をモジュール基板１５に実装した状態を示してい
る。ＬＳＩパッケージ１とモジュール基板１５との電気
的な接続は、図１０に示すように、キャリヤ基板２の周
縁部に設けた電極５とモジュール基板１５のランド１６
とを半田１３で固定することにより行う。また、それぞ
れのＬＳＩパッケージ１に搭載された４個のチップ４ａ
〜４ｄの選択は、図１１に示すように、チップセレクト
（ＣＳ）用のリード８に接続されるランド１０のパター
ンを絶縁フィルム７ａ〜７ｄ毎に変更することにより行
う。
【００２２】なお、パッケージ基板２の周縁部に設けた
電極５を通じてチップ４とモジュール基板１５とを電気
的に接続する上記の手段に代えて、例えば図１２に示す
ように、導電ピン１１の下端を下部基板２の下方に延在
し、その先端をガルウィング状に折り曲げてモジュール
基板１５のランド１６上に半田付けしてもよい。
電極５を通じてチップ４とモジュール基板１５とを電気
的に接続する上記の手段に代えて、例えば図１２に示す
ように、導電ピン１１の下端を下部基板２の下方に延在
し、その先端をガルウィング状に折り曲げてモジュール
基板１５のランド１６上に半田付けしてもよい。
【００２３】本実施例のＬＳＩパッケージ１は、上部基
板３にも電極５を設けてあるので、一つのＬＳＩパッケ
ージ１の上にさらに幾つかのＬＳＩパッケージ１を積層
した状態でモジュール基板１５に実装することも可能で
ある。
板３にも電極５を設けてあるので、一つのＬＳＩパッケ
ージ１の上にさらに幾つかのＬＳＩパッケージ１を積層
した状態でモジュール基板１５に実装することも可能で
ある。
【００２４】以上のように、キャリヤ基板２上に積層し
たチップ４ａ〜４ｄのそれぞれを導電ピン１１で固定す
ると共に、この導電ピン１１を通じてチップ４ａ〜４ｄ
同士およびチップ４ａ〜４ｄとキャリヤ基板２とを電気
的に接続する本実施例のＬＳＩパッケージ１によれば、
チップ４をモジュール基板１５に高密度に実装すること
が可能となり、モジュール基板１５のメモリ容量を著し
く増大することができる。
たチップ４ａ〜４ｄのそれぞれを導電ピン１１で固定す
ると共に、この導電ピン１１を通じてチップ４ａ〜４ｄ
同士およびチップ４ａ〜４ｄとキャリヤ基板２とを電気
的に接続する本実施例のＬＳＩパッケージ１によれば、
チップ４をモジュール基板１５に高密度に実装すること
が可能となり、モジュール基板１５のメモリ容量を著し
く増大することができる。
【００２５】また、本実施例のＬＳＩパッケージ１は、
キャリヤ基板２の周縁部に設けた電極５を通じてＬＳＩ
パッケージ１をモジュール基板１５に実装するため、パ
ッケージ本体の外部に突出したアウターリードを通じて
チップとモジュール基板とを接続する従来の表面実装形
パッケージやＴＡＢに比べて、モジュール基板１５上に
おけるパッケージの占有面積を小さくすることができ、
これにより、チップ４をさらに高密度に実装することが
できる。
キャリヤ基板２の周縁部に設けた電極５を通じてＬＳＩ
パッケージ１をモジュール基板１５に実装するため、パ
ッケージ本体の外部に突出したアウターリードを通じて
チップとモジュール基板とを接続する従来の表面実装形
パッケージやＴＡＢに比べて、モジュール基板１５上に
おけるパッケージの占有面積を小さくすることができ、
これにより、チップ４をさらに高密度に実装することが
できる。
【００２６】また、本実施例のＬＳＩパッケージ１は、
キャリヤ基板２の周縁部に設けた電極５を通じてチップ
４とモジュール基板１５とを電気的に接続するため、Ｌ
ＳＩパッケージ１とモジュール基板１５との接続状態の
良否を外観検査で容易に判定することができる。
キャリヤ基板２の周縁部に設けた電極５を通じてチップ
４とモジュール基板１５とを電気的に接続するため、Ｌ
ＳＩパッケージ１とモジュール基板１５との接続状態の
良否を外観検査で容易に判定することができる。
【００２７】図１３は、ＬＳＩパッケージ１の他の実施
例を示す要部破断断面図である。このＬＳＩパッケージ
１は、キャリヤ基板２、上部基板３（図示省略）および
キャリヤ基板２上に搭載され、上下方向に積層された所
定数のチップ４（４ａ〜４ｄ、ただし４ａおよび４ｂの
み図示）からなる。
例を示す要部破断断面図である。このＬＳＩパッケージ
１は、キャリヤ基板２、上部基板３（図示省略）および
キャリヤ基板２上に搭載され、上下方向に積層された所
定数のチップ４（４ａ〜４ｄ、ただし４ａおよび４ｂの
み図示）からなる。
【００２８】前記実施例との相違は、本実施例のチップ
４ａ〜４ｄのそれぞれが、例えばポリイミド樹脂からな
る絶縁基板１７（１７ａ〜１７ｄ、ただし１７ａおよび
１７ｂのみ図示）上に接合されている点にある。チップ
４は、例えばエポキシ系樹脂からなる接着剤１８によっ
て絶縁基板１７上に接着されている。絶縁基板１７上の
チップ４の周囲には、例えばＣｕからなる配線１９が設
けられており、配線１９の一端は、例えばＡｕからなる
ボンディングワイヤ２０を通じてチップ４のボンディン
グパッド（図示せず）と電気的に接続されている。ま
た、配線１９の他端は、絶縁基板１７に開孔した貫通孔
９の周囲のランド１０（図示せず）と一体に形成されて
いる。
４ａ〜４ｄのそれぞれが、例えばポリイミド樹脂からな
る絶縁基板１７（１７ａ〜１７ｄ、ただし１７ａおよび
１７ｂのみ図示）上に接合されている点にある。チップ
４は、例えばエポキシ系樹脂からなる接着剤１８によっ
て絶縁基板１７上に接着されている。絶縁基板１７上の
チップ４の周囲には、例えばＣｕからなる配線１９が設
けられており、配線１９の一端は、例えばＡｕからなる
ボンディングワイヤ２０を通じてチップ４のボンディン
グパッド（図示せず）と電気的に接続されている。ま
た、配線１９の他端は、絶縁基板１７に開孔した貫通孔
９の周囲のランド１０（図示せず）と一体に形成されて
いる。
【００２９】本実施例のＬＳＩパッケージ１の組立て方
法およびモジュール基板１５への実装方法は、前記実施
例と同一であるので、その説明は省略する。
法およびモジュール基板１５への実装方法は、前記実施
例と同一であるので、その説明は省略する。
【００３０】図１４は、ＬＳＩパッケージ１の他の実施
例を示す斜視図である。このＬＳＩパッケージ１は、図
１５に示す単位パッケージ２１を上下方向に幾つか積層
した構造になっている。図１４に示すＬＳＩパッケージ
１は、５個の単位パッケージ２１により構成されている
が、単位パッケージ２１の数はこれに限定されるもので
はない。
例を示す斜視図である。このＬＳＩパッケージ１は、図
１５に示す単位パッケージ２１を上下方向に幾つか積層
した構造になっている。図１４に示すＬＳＩパッケージ
１は、５個の単位パッケージ２１により構成されている
が、単位パッケージ２１の数はこれに限定されるもので
はない。
【００３１】上記単位パッケージ２１は、四角枠状のキ
ャリヤ基板２とその内側に搭載されたチップ４からな
る。キャリヤ基板２は、例えばガラエポで構成されてお
り、それらの周縁部には、例えばＣｕメッキからなる電
極５が所定の間隔で設けられている。一方、チップ４の
周囲には、例えばポリイミド樹脂からなる絶縁フィルム
７が設けられており、両者の間には、所定数のリード８
が架設されている。図示は省略するが、チップ４の主面
の周辺部に形成されたボンディングパッドの上には、Ａ
ｕのバンプが接合されており、上記リード８の一端は、
このバンプ上にボンディングされている。
ャリヤ基板２とその内側に搭載されたチップ４からな
る。キャリヤ基板２は、例えばガラエポで構成されてお
り、それらの周縁部には、例えばＣｕメッキからなる電
極５が所定の間隔で設けられている。一方、チップ４の
周囲には、例えばポリイミド樹脂からなる絶縁フィルム
７が設けられており、両者の間には、所定数のリード８
が架設されている。図示は省略するが、チップ４の主面
の周辺部に形成されたボンディングパッドの上には、Ａ
ｕのバンプが接合されており、上記リード８の一端は、
このバンプ上にボンディングされている。
【００３２】図１６に示すように、単位パッケージ２１
のキャリヤ基板２には、一端が電極５に接続された配線
１４が形成されており、前記リード８は、半田１３によ
ってこの配線１４と電気的に接続されている。配線１４
は、例えば電極５と一体に形成されたＣｕメッキからな
る。本実施例のＬＳＩパッケージ１を組み立てるには、
所定数の単位パッケージ２１を重ね合わせ、それぞれの
電極５同士を半田１３によって電気的に接続するだけで
よい。
のキャリヤ基板２には、一端が電極５に接続された配線
１４が形成されており、前記リード８は、半田１３によ
ってこの配線１４と電気的に接続されている。配線１４
は、例えば電極５と一体に形成されたＣｕメッキからな
る。本実施例のＬＳＩパッケージ１を組み立てるには、
所定数の単位パッケージ２１を重ね合わせ、それぞれの
電極５同士を半田１３によって電気的に接続するだけで
よい。
【００３３】なお、図示は省略するが、前記図１３に示
す絶縁基板１７の配線１９と、図１６に示すキャリヤ基
板２の配線１４とを半田１３で接続することによって、
単位パッケージ２１を構成することも可能である。
す絶縁基板１７の配線１９と、図１６に示すキャリヤ基
板２の配線１４とを半田１３で接続することによって、
単位パッケージ２１を構成することも可能である。
【００３４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００３５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３６】絶縁フィルム上に設けたリードの一端をチ
ップのボンディングパッド上に設けたバンプと電気的に
接続すると共に、前記リードの他端を前記絶縁フィルム
に設けた貫通孔の周囲に配置し、キャリヤ基板上に立設
した導電ピンを前記貫通孔に挿通することによって、前
記キャリヤ基板上に複数の半導体チップを積層すること
により、チップを基板上に高密度に実装することができ
る。
ップのボンディングパッド上に設けたバンプと電気的に
接続すると共に、前記リードの他端を前記絶縁フィルム
に設けた貫通孔の周囲に配置し、キャリヤ基板上に立設
した導電ピンを前記貫通孔に挿通することによって、前
記キャリヤ基板上に複数の半導体チップを積層すること
により、チップを基板上に高密度に実装することができ
る。
【図１】本発明の一実施例である半導体集積回路装置の
正面図である。
正面図である。
【図２】この半導体集積回路装置の側面図である。
【図３】この半導体集積回路装置の斜視図である。
【図４】この半導体集積回路装置の絶縁フィルムの一部
を示す断面図である。
を示す断面図である。
【図５】この半導体集積回路装置の絶縁フィルムの一部
を示す平面図である。
を示す平面図である。
【図６】この半導体集積回路装置の絶縁フィルム上に形
成されたランドパターンの一例を示す平面図である。
成されたランドパターンの一例を示す平面図である。
【図７】この半導体集積回路装置の絶縁フィルム上に形
成されたランドパターンの別例を示す平面図である。
成されたランドパターンの別例を示す平面図である。
【図８】この半導体集積回路装置のキャリヤ基板と導電
ピンとの接続部を拡大して示す断面図である。
ピンとの接続部を拡大して示す断面図である。
【図９】この半導体集積回路装置をモジュール基板上に
実装した状態を示す斜視図である。
実装した状態を示す斜視図である。
【図１０】この半導体集積回路装置とモジュール基板と
の接続部を拡大して示す断面図である。
の接続部を拡大して示す断面図である。
【図１１】この半導体集積回路装置のチップ選択方法を
説明する絶縁基板の部分平面図である。
説明する絶縁基板の部分平面図である。
【図１２】この半導体集積回路装置とモジュール基板と
の接続部を拡大して示す断面図である。
の接続部を拡大して示す断面図である。
【図１３】本発明の他の実施例である半導体集積回路装
置の一部を破断して示す正面図である。
置の一部を破断して示す正面図である。
【図１４】本発明の他の実施例である半導体集積回路装
置の斜視図である。
置の斜視図である。
【図１５】この半導体集積回路装置の単位パッケージを
示す斜視図である。
示す斜視図である。
【図１６】この半導体集積回路装置の接続部を破断して
示す部分正面図である。
示す部分正面図である。
【図１７】この半導体集積回路装置のチップ選択方法を
説明する単位パッケージの部分斜視図である。
説明する単位パッケージの部分斜視図である。
１ ＬＳＩパッケージ ２ キャリヤ基板 ３ 上部基板 ４ 半導体チップ ４ａ 半導体チップ ４ｂ 半導体チップ ４ｃ 半導体チップ ４ｄ 半導体チップ ５ 電極 ６ ポッティング樹脂 ７ 絶縁フィルム ７ａ 絶縁フィルム ７ｂ 絶縁フィルム ７ｃ 絶縁フィルム ７ｄ 絶縁フィルム ８ リード ９ 貫通孔 １０ ランド １１ 導電ピン １２ スルーホール １３ 半田 １４ 配線 １５ モジュール基板 １６ ランド １７ 絶縁基板 １７ａ 絶縁基板 １７ｂ 絶縁基板 １８ 接着剤 １９ 配線 ２０ ボンディングワイヤ ２１ 単位パッケージ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 (71)出願人 000233527 日立東部セミコンダクタ株式会社 埼玉県入間郡毛呂山町大字旭台15番地 (72)発明者 下石 智明 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 富田 浩明 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 市原 誠一 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 碓氷 寿雄 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内
Claims (7)
- 【請求項１】 絶縁フィルム上に設けたリードの一端を
半導体チップのボンディングパッド上に設けたバンプと
電気的に接続すると共に、前記リードの他端を前記絶縁
フィルムに設けた貫通孔の周囲に配置し、前記半導体チ
ップを搭載するキャリヤ基板上に立設した導電ピンを前
記貫通孔に挿通することによって、前記キャリヤ基板上
に複数の半導体チップを積層したことを特徴とする半導
体集積回路装置。 - 【請求項２】 前記キャリヤ基板の周縁部に前記導電ピ
ンと電気的に接続された電極を設けたことを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項３】 前記導電ピンの一端を前記キャリヤ基板
の下面でガルウィング状に折り曲げたことを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項４】 絶縁基板上に設けた配線の一端をボンデ
ィングワイヤを通じて半導体チップのボンディングパッ
ドと電気的に接続すると共に、前記配線の他端を前記絶
縁基板に設けた貫通孔の周囲に配置し、前記半導体チッ
プを搭載するキャリヤ基板上に立設した導電ピンを前記
貫通孔に挿通することによって、前記キャリヤ基板上に
複数の半導体チップを積層したことを特徴とする半導体
集積回路装置。 - 【請求項５】 絶縁フィルム上に設けたリードの一端を
半導体チップのボンディングパッド上に設けたバンプと
電気的に接続すると共に、前記リードの他端を前記絶縁
フィルムを囲む枠状のキャリヤ基板の配線と電気的に接
続し、前記キャリヤ基板の周縁部に前記配線と電気的に
接続された電極を設けたことを特徴とする半導体集積回
路装置。 - 【請求項６】 一のキャリヤ基板上に所定数のキャリヤ
基板を積層し、それぞれのキャリヤ基板の電極を通じて
キャリヤ基板同士を電気的に接続したことを特徴とする
請求項５記載の半導体集積回路装置。 - 【請求項７】 絶縁基板上に設けた配線の一端をボンデ
ィングワイヤを通じて半導体チップのボンディングパッ
ドと電気的に接続すると共に、前記配線の他端を前記絶
縁基板を囲む枠状のキャリヤ基板の配線と電気的に接続
し、前記キャリヤ基板の周縁部に前記キャリヤ基板の配
線と電気的に接続された電極を設けたことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086460A JPH0563138A (ja) | 1991-04-18 | 1991-04-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086460A JPH0563138A (ja) | 1991-04-18 | 1991-04-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563138A true JPH0563138A (ja) | 1993-03-12 |
Family
ID=13887565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086460A Withdrawn JPH0563138A (ja) | 1991-04-18 | 1991-04-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563138A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2743666A1 (fr) * | 1996-01-17 | 1997-07-18 | Nec Corp | Structure de boitier pour circuit integre |
| JPH09283652A (ja) * | 1996-04-15 | 1997-10-31 | Nec Corp | 電子デバイス組立体 |
| US5973392A (en) * | 1997-04-02 | 1999-10-26 | Nec Corporation | Stacked carrier three-dimensional memory module and semiconductor device using the same |
| WO2004064159A1 (ja) * | 2003-01-15 | 2004-07-29 | Fujitsu Limited | 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法 |
| US7099173B2 (en) | 2004-01-21 | 2006-08-29 | Seiko Epson Corporation | Stacked layered type semiconductor memory device |
| US7212422B2 (en) | 2004-01-21 | 2007-05-01 | Seiko Epson Corporation | Stacked layered type semiconductor memory device |
| KR100787547B1 (ko) * | 2005-03-03 | 2007-12-21 | 후지쯔 가부시끼가이샤 | 반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의제조 방법 |
| DE102015000063A1 (de) * | 2015-01-12 | 2016-07-14 | Micronas Gmbh | IC-Gehäuse |
-
1991
- 1991-04-18 JP JP3086460A patent/JPH0563138A/ja not_active Withdrawn
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2743666A1 (fr) * | 1996-01-17 | 1997-07-18 | Nec Corp | Structure de boitier pour circuit integre |
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| US7884459B2 (en) | 2003-01-15 | 2011-02-08 | Fujitsu Semiconductor Limited | Semiconductor device suitable for a stacked structure |
| WO2004064159A1 (ja) * | 2003-01-15 | 2004-07-29 | Fujitsu Limited | 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法 |
| US8216934B2 (en) | 2003-01-15 | 2012-07-10 | Fujitsu Semiconductor Limited | Semiconductor device suitable for a stacked structure |
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| US7212422B2 (en) | 2004-01-21 | 2007-05-01 | Seiko Epson Corporation | Stacked layered type semiconductor memory device |
| CN100407421C (zh) * | 2004-01-21 | 2008-07-30 | 精工爱普生株式会社 | 层叠型半导体存储装置 |
| CN100421174C (zh) * | 2004-01-21 | 2008-09-24 | 精工爱普生株式会社 | 叠层型半导体存储装置 |
| KR100787547B1 (ko) * | 2005-03-03 | 2007-12-21 | 후지쯔 가부시끼가이샤 | 반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의제조 방법 |
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| US9893005B2 (en) | 2015-01-12 | 2018-02-13 | Tdk-Micronas Gmbh | IC package |
| US10026684B2 (en) | 2015-01-12 | 2018-07-17 | Tdk-Micronas Gmbh | IC package |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |