KR100787547B1 - 반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의제조 방법 - Google Patents

반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의제조 방법 Download PDF

Info

Publication number
KR100787547B1
KR100787547B1 KR1020057003706A KR20057003706A KR100787547B1 KR 100787547 B1 KR100787547 B1 KR 100787547B1 KR 1020057003706 A KR1020057003706 A KR 1020057003706A KR 20057003706 A KR20057003706 A KR 20057003706A KR 100787547 B1 KR100787547 B1 KR 100787547B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
electrode pad
substrate
electrode
hole
Prior art date
Application number
KR1020057003706A
Other languages
English (en)
Other versions
KR20050090365A (ko
Inventor
에이지 요시다
다카오 오노
요시토 아쿠타가와
고지 사와하타
마사타카 미즈코시
다카오 니시무라
아키라 다카시마
미츠히사 와타나베
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Priority to KR1020057003706A priority Critical patent/KR100787547B1/ko
Publication of KR20050090365A publication Critical patent/KR20050090365A/ko
Application granted granted Critical
Publication of KR100787547B1 publication Critical patent/KR100787547B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 복수의 반도체 장치가 적층되어 이루어지는 삼차원 실장 반도체 장치를 구성하는 하나의 반도체 장치에 관한 것으로서, 표면측의 주면(主面)에 집적 회로부 및 전극 패드를 갖는 실리콘 반도체 기판에, 구멍이 전극 패드를 에칭 스토퍼층으로서 기능시켜서 행하는 에칭 가공에 의해서 형성되어 있으며, 이 구멍 내에 매설 전극이 설치되어 있다. 이 매설 전극은 전극 패드를 전기적으로 실리콘 반도체 기판의 이면측의 주면에까지 도출한다.
삼차원 실장 반도체 장치, 전극 패드, 에칭 스토퍼층, 매설 전극, 에칭 가공

Description

반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, THREE-DIMENSIONAL MOUNTING SEMICONDUCTOR APPARATUS, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히, 적층 실장에 적합한 구조의 반도체 장치 및 이 반도체 장치를 적층 실장하여 이루어지는 삼차원 실장 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 부품의 고집적화 및 소형화를 위해서, 복수의 반도체 장치를 적층 실장한 구조의 삼차원 실장 반도체 장치가 개발되어 있다. 삼차원 실장 반도체 장치의 신뢰성 향상을 도모하기 위해서는 적층되어 있는 반도체 장치 사이의 전기적 접속의 신뢰성이 중요하며, 적층되어 있는 반도체 장치 사이의 전기적 접속의 신뢰성 향상을 위해서는 각 반도체 장치에 그 기판을 관통해서 형성되어 있는 전극부의 신뢰성이 중요하다.
삼차원 실장 구조를 갖는 반도체 장치의 일례로서, 일본국 특개2000-277689호 공보에 개시된 것이 있다.
상기 공보에 나타난 삼차원 실장 구조를 갖는 반도체 장치의 형성에서는 우 선 복수의 반도체 소자부를 포함하고, 또한, 박형화된 반도체 기판의 상기 반도체소자의 전극 패드에 대응하는 개소에, 상기 반도체 기판 뿐만아니라 전극 패드도 관통하는 구멍을 설치하고, 상기 관통 구멍 내에 수지를 충전한 후, 상기 수지에 관통 구멍(재관통 구멍)을 형성하고, 상기 관통 구멍 내에 도전 물질을 충전해서 관통 비아 배선 플러그를 형성하고, 그 후, 반도체 소자마다 절단 분리하여 삼차원 실장용 반도체 칩을 형성한다.
그리고, 상기 반도체 칩을 적층하고, 상하의 반도체 칩 사이의 전기적인 접속을 상기 관통 비아 배선 플러그끼리를 땜납 볼 또는 스터드 범프를 이용하여 접속함으로써 이루어진 것이다.
이러한 구조에서는, 전극 패드부에 관통 구멍이 설치되고, 또한, 상기 관통 구멍 내에 수지층을 통해서 비아 배선 플러그가 배열 설치되므로, 전극 패드와 비아 배선 플러그의 전기적 접속 수단이 별도로 필요하며, 양자 사이의 접속 저항의 증가는 피하기 어렵다.
또한, 상기 전극 패드는 그 주요부에 관통 전극이 설치되므로, 실질적으로 면적이 감소하고, 와이어 본딩 또는 다른 전극의 접속이 곤란하게 된다.
또한, 일본국 특개2000-94039호 공보에는 한쪽 주면에 돌기 전극이 형성된 복수의 반도체 칩을 적층한 후, 적층체의 상기 돌기 전극부 및 반도체 칩을 관통하여 대략 수직인 구멍을 설치하고, 상기 관통 구멍 내에 절연층을 통해서 도전 부재를 형성하는 것 외에, 한쪽 주면에 돌기 전극이 형성된 반도체 칩의 상기 돌기 전극 아래에 관통 구멍을 설치하고, 상기 관통 구멍 내에 절연층을 통해서 도전 부재 를 형성하고, 이러한 돌기 전극 및 관통 구멍부의 도전 부재를 갖는 반도체 칩을 적층하는 제 2 구성이 개시되어 있다.
이러한 구성에서는 반도체 칩의 표면에 돌기 전극을 형성한 후, 상기 반도체 칩으로 펀칭 가공을 행하므로, 반도체 칩의 평탄성을 유지하여 펀칭 가공을 정밀도가 양호하게 행하는 것이 곤란하다.
또한, 반도체 칩에 관통 형성되는 구멍은 높은 어스펙트비를 갖고, 또한, 대략 수직이 되므로, 상기 관통 구멍 내에 절연층 및 도전층을 충분한 막 두께로 형성하는 것이 곤란하다.
또한, 일본국 특개평10-223833호 공보에는 실리콘 기판의 소자 형성면의 절연층을 형성한 후, 상기 절연층을 관통하여 실리콘 기판이 있는 깊이에 이르는 대략 수직의 구멍을 형성하고, 상기 구멍 내에 금속을 충전하고, 또한, 상기 구멍의 상부에 패드를 형성한 후, 실리콘 기판의 이면으로부터 상기 실리콘 기판 두께를 감소시켜서, 상기 충전 금속층을 표출함으로써 관통 플러그를 형성하는 것이 개시되어 있다.
상기 관통 플러그의 형성 후, 소자 형성면에 회로 소자의 형성이 이루어진다. 또한, 이러한 실리콘 기판을 적층하는 것이 개시되어 있다.
이러한 구성에서도, 실리콘 기판에 관통 형성되는 구멍은 높은 어스펙트비를 갖고, 또한, 대략 수직이 되므로, 상기 관통 구멍 내에 절연층 및 도전층을 충분한 막 두께로 형성하는 것이 곤란하다.
또한, 일본국 특개평8-306724호 공보에는 반도체 칩의 회로 패턴 형성면에서 전극 패드의 근방에, 반도체 칩의 비(非)회로 형성면(이면(裏面))에 이르는 관통한 에칭홀부를 형성하고, 상기 에칭홀부에 도전재를 형성하고, 반도체 칩의 이면에 외부 단자를 설치하는 것 및 상기 반도체 칩을 복수 적층하는 것이 개시되어 있다.
이러한 구조에서는 전극 패드로부터 이간하여 관통 구멍이 형성된다. 따라서, 반도체 칩의 필요 면적은 크고, 고집적화에 적합하지 않다.
또한, 일본국 특개평11-251320호 공보에는 실리콘 기판의 하면으로부터 상면에 관통 구멍을 형성하고, 상기 관통 구멍 내에 절연층을 통해서 관통 접촉 영역을 형성하고, 실리콘 기판의 상면에 형성된 전자적 구성 요소의 전극을 금속층을 통해서 관통 접촉 영역에 접속함으로써, 실리콘 기판의 하면에 전자적 구성 요소의 전기적 도출을 행하는 것이 개시되어 있다.
이러한 구조에서는 반도체 디바이스를 복수개 적층하는 기술 사상에서는 다루고 있지 않으며, 따라서 전극 패드부의 반도체 기판에 관통 구멍을 배열 설치하는 구성에 대해서는 시사되지 있지 않다.
또한, 삼차원 실장 구조의 반도체 장치 중, 메모리 삼차원 실장 반도체 장치에서는 적층되어 있는 복수의 메모리 반도체 칩 중에서 데이터의 읽고 쓰기를 행하는 메모리 반도체 칩을 특정시키기 위한 칩 실렉트 수단을 구비하고 있다. 종래의 메모리 삼차원 실장 반도체 장치는 칩 실렉트 수단으로서의 칩 실렉트 회로가 각 메모리 반도체 칩에 설치되어 있는 구성이다. 칩 실렉트 회로가 형성되어 있는 부분은 메모리 반도체 칩 중 집적 회로가 형성되어 있는 면이다. 이 때문에, 각 메모리 반도체 칩의 사이즈가 커지게 되고, 메모리 삼차원 실장 반도체 장치는 평면 도상의 사이즈가 커지게 되어, 소형화가 곤란했다.
발명의 개시
본 발명은 상술한 종래 기술이 갖는 문제점을 해결하고, 적층되는 반도체 칩 상호간의 접속 저항을 저감할 수 있고, 이로써 보다 고밀도의 적층 구조를 실현할 수 있는 반도체 장치(반도체 칩), 상기 반도체 장치의 삼차원 실장 구조 및 상기 반도체 장치의 제조 방법을 제공하는 것을 총괄적인 목적으로 한다.
본 발명의 보다 상세한 목적은 표리(表裏)인 제 1 및 제 2 면을 갖는 기판을 갖고, 또한, 상기 제 1 면에 집적 회로 및 전극 패드를 갖는 반도체 장치에서, 상기 기판에 상기 제 2 면으로부터 오목하게 되어서 상기 기판을 관통하여 형성되어 있으며, 그 바닥에 상기 전극 패드의 이면이 노출하고 있는 구멍의 내부에, 일단(一端)을 상기 전극 패드의 이면과 전기적으로 접속시키고, 또한, 타단(他端)을 상기 기판의 제 2 면에 노출시켜서 형성되어 있으며, 상기 전극 패드를 전기적으로 상기 기판의 제 2 면에까지 도출(導出)하는 도출부를 갖는 구성으로 한 반도체 장치를 제공하는 것에 있다.
상기 발명에 의하면, 전극 패드가 파손되어 있지 않기 때문에, 전극 패드의 저항값이 쓸데 없이 상승하는 일이 일어나지 않는다. 또한, 전극 패드의 상면은 와이어 본딩에 사용하는 것도 가능하다.
본 발명의 보다 상세한 목적은 표리인 제 1 및 제 2 면을 갖는 기판을 갖고, 또한, 상기 제 1 면에 집적 회로부 및 전극 패드를 가지며, 상기 기판의 구멍 내부에 전극 패드를 전기적으로 기판의 제 2 면에까지 도출하는 도출부를 갖는 구성의 반도체 장치를 복수개, 각 반도체 장치의 전극 패드끼리가 전기적으로 접속되어서 적층되어 있는 구성의 삼차원 실장 반도체 장치를 제공하는 것에 있다.
상기 발명에 의하면, 전극 패드가 파손되어 있지 않기 때문에 , 전극 패드의 상면을 이용하여, 상하간의 반도체 장치의 전기적 접속을 취하는 것이 가능하게 된다. 또한, 전극 패드가 파손되어 있지 않기 때문에, 전극 패드의 저항값이 쓸데 없이 상승하는 일도 일어나지 않는다.
본 발명의 보다 상세한 목적은 반도체 기판의 제 1 면측을 지지판 부재에 접착하고, 웨이퍼의 제 2 면을 연삭하여 반도체 기판을 얇게 하고, 이 얇아진 반도체 기판의 제 2 면측을 에칭하고, 상기 기판을 관통해서 그 바닥에 상기 전극 패드의 이면이 노출되는 구멍을 형성하고, 이 구멍의 내부에 도출부를 형성하도록 한 반도체 장치의 제조 방법을 제공하는 것에 있다.
상기 발명에 의하면, 단결정 잉곳(ingot)을 슬라이스하여 얻은 반도체 기판의 원(原)결정 두께보다도 얇은 반도체 장치를 제조하는 것이 가능해 진다. 반도체 기판을 얇게 하고나서 도출부를 형성하기 때문에, 반도체 기판으로의 구멍의 형성을 짧은 시간에 행하는 것이 가능해 진다.
도 1은 본 발명의 제 1 실시예인 반도체 장치를 나타낸 도면.
도 2는 도 1 중, 관통 전극부 및 전극 패드의 부분을 확대하여 나타낸 도면.
도 3은 본 발명의 제 2 실시예인 삼차원 실장 반도체 장치를 나타낸 도면.
도 4는 도 3 중의 장치 본체를 확대하여 나타낸 도면.
도 5는 본 발명의 제 3 실시예인 삼차원 실장 반도체 장치를 나타낸 도면.
도 6의 (a) 내지 도 6의 (d)는 도 1의 반도체 장치의 제조 공정을 나타낸 도면.
도 7의 (a) 내지 도 7의 (d)는 도 6의 (d)에 계속되는 반도체 장치의 제조 공정을 나타낸 도면.
도 8의 (a) 내지 도 8의 (e)는 도 7의 (d)에 계속되는 반도체 장치의 제조 공정을 나타낸 도면.
도 9는 본 발명의 제 4 실시예인 반도체 장치를 나타낸 도면.
도 10은 도 9 중, 관통 전극부 및 전극 패드의 부분을 확대하여 나타낸 도면.
도 11은 본 발명의 제 5 실시예인 반도체 장치를 나타낸 도면.
도 12는 본 발명의 제 6 실시예인 반도체 장치를 나타낸 도면.
도 13은 다른 삼차원 실장 반도체 장치를 나타낸 도면.
도 14는 다른 삼차원 실장 반도체 장치를 나타낸 도면.
도 15는 다른 반도체 장치를 나타낸 도면.
도 16은 다른 반도체 장치를 나타낸 도면.
도 17은 도출부의 제 1 변형예를 확대하여 나타낸 도면.
도 18은 도출부의 제 2 변형예를 확대하여 나타낸 도면.
도 19은 도출부의 제 3 변형예를 확대하여 나타낸 도면.
도 20은 다른 삼차원 실장 반도체 장치를 나타낸 도면.
도 21은 다른 삼차원 실장 반도체 장치를 나타낸 도면.
도 22은 다른 삼차원 실장 반도체 장치를 나타낸 도면.
도 23의 (a) 내지 도 23의 (c)는 실리콘 웨이퍼를 지지하는 구조의 변형예를 나타낸 도면.
도 24의 (a) 내지 도 24의 (c)는 Cu제 지지판 부재의 실리콘 웨이퍼로의 접착을 설명하는 도면.
도 25는 본 발명의 제 7 실시예인 메모리 삼차원 실장 반도체 장치를 나타낸 도면.
도 26은 도 25의 메모리 삼차원 실장 반도체 장치를 분해하여 나타낸 사시도.
도 27의 (a)는 도 25 중, 최하 위치의 메모리 반도체 장치의 배선 절단의 상태를 나타낸 평면도.
도 27의 (b)는 도 25 중, 대략 XXVII-XXVII에 따르는 단면을 나타낸 도면.
도 28의 (a)는 도 25 중, 최하 위치로부터 2단째의 메모리 반도체 장치의 배선 절단의 상태를 나타낸 평면도.
도 28의 (b)는 도 25 중, 대략 XXVIII-XXVIII선에 따르는 단면을 나타낸 도면.
도 29의 (a)는 도 25 중, 최하 위치로부터 3단째의 메모리 반도체 장치의 배선 절단의 상태를 나타낸 평면도.
도 29의 (b)는 도 25 중, 대략 XXIX-XXIX선에 따르는 단면을 나타낸 도면.
도 30의 (a)는 도 25 중, 최상 위치의 메모리 반도체 장치의 배선 절단의 상태를 나타낸 평면도.
도 30의 (b)는 도 25 중, 대략 XXX-XXX선에 따르는 단면을 나타낸 도면.
도 31은 최하 위치의 메모리 반도체 장치에 재배선 프로세스를 행하여 전극 패드 구조부 및 배선을 형성하는 최초의 제조 공정을 완료했을 때를 나타낸 도면.
도 32는 도 31 중, XXXII-XXXII선에 따르는 단면을 나타낸 도면.
도 33은 배선을 절단한 상태를 나타낸 도면.
도 34는 실리콘 웨이퍼의 이면을 연삭해서 얇게 한 상태를 나타낸 도면.
도 35는 에칭 공정을 종료한 후의 상태의 평면도.
도 36은 도 35 중, XXXVI-XXXVI선에 따르는 단면을 나타낸 도면.
도 37은 절연막을 형성한 상태의 평면도.
도 38은 절연막에 슬릿 등을 형성한 상태의 평면도.
도 39는 도 40 중, XXXIX-XXXIX선에 따르는 단면을 나타낸 도면.
도 40은 시드 메탈층을 형성한 상태의 단면도.
도 41은 제 2 전극부 및 관통 전극부를 형성한 상태의 평면도.
도 42는 도 41 중, XLII-XLII선에 따르는 단면을 나타낸 도면.
도 43은 도금 레지스트를 제거한 상태의 단면도.
도 44는 본 발명의 제 8 실시예인 메모리 삼차원 실장 반도체 장치를 나타낸 도면.
도 45는 도 44의 메모리 삼차원 실장 반도체 장치를 구성하는 메모리 반도체 장치의 일부를 나타낸 사시도.
도 46은 도 45의 메모리 반도체 장치의 평면도.
도 47은 도 45의 메모리 반도체 장치를 적층하여 이루어지는 적층 구조체를 나타낸 도면.
도 48은 외부 실렉트 범프 단자-실렉트 단자 대응 처리의 상태를 나타낸 도면.
도 49는 본 발명의 제 9 실시예인 메모리 삼차원 실장 반도체 장치를 나타낸 도면.
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
[실시예 1]
본 발명의 제 1 실시예에 따른 반도체 장치의 구성을 도 1에 나타낸다. 그리고, 상기 반도체 장치(10)의 요부 확대 단면을 도 2에 나타낸다.
도 1에 나타낸 반도체 장치(10)에서는 박형화된 실리콘 반도체 기판(11)의 한쪽 주면(12)에 능동 소자, 수동 소자 및 전극/배선층으로 이루어지는 전자 회로부(집적 회로부)(13)가 형성되고, 상기 전자 회로부(13)로부터 도출된 배선층은 절연층(14) 내로 연장하여, 전극 패드(15)에 전기적으로 접속되어 있다.
그리고, 상기 반도체 기판(11)에는 상기 전극 패드(15)에 대응하는 위치에, 구멍(16)이 배열 설치되어 있다. 이 구멍(16)은 전극 패드(15)를 관통하는 것이 아니다.
상기 구멍(16) 내에는 그 내주면을 덮어서 형성된 절연층(17) 및 하지(시드)금속층(17a)을 통해서 매설 전극(18)이 배열 설치되어 있다. 상기 매설 전극(18)은 그 일단에서 전극 패드와 전기적으로 접속되고, 타단은 상기 반도체 기판의 다른쪽 주면(19)로부터 약간 돌출해서 배열 설치되어 있다. 매설 전극(18)이 청구 범위에 기재된 「도출부」를 구성한다.
즉, 본 발명에 의한 반도체 장치에서는 매설 전극(18)은 반도체 기판(11)을 관통하지만, 전극 패드(15)를 관통하는 것이 아니고, 전극 패드(15)는 그 하면(반도체 기판측)에서 절연층(17)에 형성된 개구(20)를 통하여 상기 매설 전극(18)과 전기적으로 접속된다. 따라서, 매설 전극(18)과 전극 패드(15)를 저저항으로 접속할 수 있다.
또한, 전극 패드(15)의 상면은 평탄한 면인채로 되어 있으므로, 상기 상면으로의 와이어 본딩, 또는 다른 전극의 접속을 용이하게 행할 수 있다.
이러한 본 발명에 의한 반도체 장치(10)의 형성시에는 우선 대략 원형을 갖는 반도체 기판(웨이퍼)(11)의 한쪽 주면(12)에, 주지의 웨이퍼 프로세스에 의해, 능동 소자, 수동 소자 및 전극/배선층으로 이루어지는 전자 회로부(집적 회로부)(13)를 형성한다.
이 때, 상기 전극 패드(15)는 전자 회로부의 전극/배선과 동시에 형성되기 때문에, 도 2에 나타낸 바와 같이, 예를 들어, 3층의 알미늄(AL)층(15Aa, 15Ab, 15Ac)과, 그 사이에 배열 설치된 텅스텐(W) 플러그(15Ba, 15Bb, 15Bc)로 구성된다.
반도체 장치의 구성에 따라서는 꼭 이러한 다층 구성을 채용하는 것에 한하지 않는다.
알미늄 최상층(15Ac)의 표면에는 필요에 따라서 금(Au) 최상층/니켈(Ni)/동(Cu)/티탄(Ti) 하지층으로 이루어지는 도금층이 배열 설치된다.
그 후, 상기 반도체 기판의 다른쪽 주면(19)에 대하여, 주지의 방법에 의해 연삭 처리를 실시하고, 상기 반도체 기판(11)의 두께를 25~100㎛으로 한다.
이어서, 박형화된 반도체 기판의 상기 전극 패드(15)에 대응하는 위치에, 다른쪽 주면(19)측으로부터 선택 에칭 처리를 실시하고, 상기 반도체 기판 및 절연층(14)을 관통하고, 상기 전극 패드(15)를 구성하는 최하층의 알미늄층(15Aa)에 이르는 관통 구멍(16)을 형성한다. 선택 에칭 처리는 주지의 포토 에칭법을 적용할 수 있다.
이 결과, 전극 패드(15)를 구성하는 최하층의 알미늄층(15Aa)의 하면이 표출된다.
이 때, 형성되는 구멍(16)은 반도체 기판의 다른쪽 주면(19)측에서 크고(구경 D1), 한쪽 주면(12)측(전극 패드측)에서 작게(D2) 에칭되며, 테이퍼 형상(원추형)으로 형성된다.
상술한 바와 같이, 반도체 기판이 박형화되어 있으므로, 상기 에칭 처리는 단시간에, 또한, 높은 정밀도로 행할 수 있다.
이어서, 상기 구멍(16) 내에 표출한 반도체 기판(11), 전극 패드(15Aa) 및 절연층(14)을 덮고, 산화 실리콘(SiO2)으로 이루어지는 두께 1㎛ 정도의 절연층(17)을 형성한다.
이러한 절연층(17)은 질화실리콘(Si3N4)층으로 해도 좋고, 또한, 이들의 형성 방법은 스퍼터링 방법, 또는 화학 기상 성장(CVD)법을 적용할 수 있다.
상기 구멍(16)은 반도체 기판의 이면측에 열린 테이퍼 형상(원추형)으로 형성되어 있으므로, 상기 절연층(17)은 대략 균일한 두께로 형성된다. 이 때, 반도체 기판의 다른쪽 주면(19)에도, 상기 절연층(17)이 형성된다.
이어서, 선택 에칭법을 적용하고, 구멍(16) 내에서 상기 전극 패드(15Aa)부를 덮는 절연층(17)을 선택적으로 제거하고, 개구(20)를 형성한다.
이어서, 상기 구멍(16) 내에 동(Cu)을 충전하고, 매설 전극(18)을 형성한다.
상기 매설 전극(18)은 그 일단이 상기 전극 패드(15)에 전기적으로 접속되고, 타단은 반도체 기판의 다른쪽 주면(19)으로부터 약간 돌출(높이(a)=5~15㎛)하여 형성된다.
즉, 반도체 기판의 한쪽 주면(12)측에 배열 설치된 전극 패드(15)는 매설 전극(18)을 통해서, 반도체 기판의 다른쪽 주면(19)에 전기적으로 도출 가능하게 된다.
상기 매설 전극(18)의 형성은 전기 도금법을 적용할 수 있다. 이러한 전기 도금시, 필요하면 먼저 무전계 도금법에 의해 하지층을 배열 설치한다.
상술한 바와 같이, 반도체 기판이 박형화되어 있으므로, 상기 전기 도금 처 리도 단시간에 행할 수 있다.
이어서, 상기 매설 전극(18)의 돌출부 표면에, 금(Au) 표면층, 니켈(Ni) 하지층으로 이루어지는 도금층을 형성한다. 니켈층의 두께는 2㎛, 금층의 두께는 0.5㎛ 정도로 한다.
그 후, 또한, 주지의 방법에 의해, 대략 원형 반도체 기판에 다이싱(dicing) 처리를 실시하고, 개개의 반도체 장치(반도체 칩)(10)를 형성한다.
[실시예 2]
이러한 구성을 갖는 본 발명에 의한 반도체 장치(10)를 복수개 이용하여, 삼차원 반도체 장치(50)를 형성한 구조를 본 발명의 제 2 실시예로서 도 3에 나타낸다.
그리고 상기 반도체 장치(50)의 요부, 즉, 반도체 장치 적층체의 확대 단면을 도 4에 나타낸다.
본 실시예에 의하면, 상기 반도체 장치(50)는 절연성 수지 시트를 기재로 하고, 그 표면 및/또는 내부에 전극/배선층이 배열 설치된 지지 기판(인터포저(Interposer))(51)의 한쪽 주면에, 상기 제 1 실시예에 따른 반도체 장치(10)가 복수개(도 3, 도 4에서는 4개, 10-1 ~ 10-4) 적층하여 탑재되고, 상기 지지 기판(51)의 다른쪽 주면에 외부 접속 단자(52)가 배열 설치되어서 구성된다.
그리고, 반도체 장치(10)의 적층체는 에폭시 수지(53)에 의해 외장·밀봉된다.
이러한 구조는 지지 기판(인터포저)(51)의 한쪽 주면 위에, 반도체 장치(10) 를 차례로 쌓아 올려 가거나, 또는 원하는 수의 반도체 장치(10)를 미리 적층·고정해 두고, 이것을 지지 기판(51)의 한쪽 주면 위에 탑재 고정하며, 그 후 수지 외장을 행함으로써 실현할 수 있다.
최하층의 반도체 장치(10-1)의 매설 전극(18)은 땜납 범프(54)에 의해, 지지 기판(51) 표면의 전극과 전기적, 기계적으로 접속되고, 또한, 상기 반도체 장치(10-1)와 지지 기판(51) 사이를 채운 수지(언더필)재(55)에 의해 고정된다.
반도체 장치(10-2)의 매설 전극(18)은 반도체 장치(10-1)의 전극 패드(15)와, 초음파 접속법, 또는 열압착법에 의해, 기계적·전기적으로 접속된다.
양 반도체 장치 사이에는 필요에 따라서 언더필재를 충전할 수도 있다.
상측에 설치되는 반도체 장치(10-3, 10-4)도 동일한 수단에 의해, 적층·고정된다.
이러한 상기 반도체 장치(50)에서는 박형화된 반도체 기판을 이용하고, 또한, 상기 반도체 기판을 관통하는 것 같이 매설 전극이 배열 설치된 반도체 장치(10)를 이용하므로, 그 적층체의 높이를 낮게 할 수 있고, 이로써 보다 고밀도의 실장이 가능하게 된다.
또한, 매설 전극 자체의 높이(길이)도 짧으므로, 그 저항을 낮은 값으로 할 수 있고, 상기 반도체 장치 동작의 고속화를 도모할 수 있다.
또한, 최상 위치의 반도체 장치(10-4)의 전극 패드(15)와 지지 기판(51)의 전극 패드(도시 생략)에 와이어 본딩을 행하고, 최상 위치의 반도체 장치(10-4)와 지지 기판(51) 사이를 전기적으로 접속하는 것도 가능하다.
[실시예 3]
상기 본 발명에 의한 반도체 장치(10)를 복수개 이용하여, 삼차원 반도체 장치의 변형예를 본 발명의 제 3 실시예로서 도 5에 나타낸다.
본 실시예에 의하면, 상기 반도체 장치(50A)는 절연성 수지 시트를 기재로 하고, 그 표면 및/또는 내부에 전극/배선층이 배열 설치된 지지 기판(인터포저)(61)의 한쪽 주면에, 상기 제 1 실시예에 따른 반도체 장치(10)가 복수개(도 5에서는 4개, 10-1~10-4) 적층하여 탑재되고, 상기 지지 기판(61)의 다른쪽 주면에 외부 접속 단자(62)가 배열 설치되어서 구성된다.
그리고, 반도체 장치(10)의 적층체는 에폭시 수지(63)에 의해 외장·밀봉된다.
또한, 상기 도면에서, 64는 땜납 범프이며, 65는 수지로 이루어지는 언더필재이다.
본 실시예에서는 반도체 장치(10-1)가 상기 제 2 실시예와는 달리, 표리 반전하여 지지 기판(61)에 탑재된다.
반도체 장치(10-1) 위에 탑재되는 반도체 장치(10-2, 10-3, 10-4)도 마찬가지로 표리 반전하여 탑재된다.
이러한 구조에 의하면, 최상층의 반도체 장치(10-4)에 대해서는 매설 전극을 이용하지 않는 구조의 것을 적용할 수 있고, 제조 비용의 저감을 도모할 수 있다.
이어서, 본 발명에 의한 반도체 장치(10)의 제조 방법을 보다 상세하게 설명한다.
도 6 ~ 도 8에 본 발명에 따른 매설 전극을 갖는 반도체 장치의 제작 공정을 나타낸다.
본 발명에 의하면, 주지의 웨이퍼 프로세스 기술을 이용하여, 그 한쪽의 주면(102)에, 복수의 능동 소자, 수동 소자 및 전극/배선층으로 이루어지는 전자 회로부(집적 회로부)(103)가 복수개 형성되고, 상기 전자 회로부(103) 각각에서는 상기 전자 회로부로부터 도출된 배선층이 절연층(104) 내에 연장되고, 전극 패드(105)에 전기적으로 접속되어서 이루어지는 실리콘 반도체 기판(101)이 형성, 준비된다.
그리고, 도 6의 (a)에 나타낸 바와 같이, 상기 반도체 기판(101)의 한쪽 주면(102)에, 양면 접착 테이프(131)를 이용하여, 지지 기판(132)이 고정된다.
여기서 양면 테이프(131)는 이 이후의 매설 전극 형성 프로세스의 고(高)진공하 또는 온도 프로필을 통과한 후에 반도체 기판으로부터 용이하게 분리할 수 있는 성질을 갖는 것이 필요하며, 예를 들어, 어느 온도에 의해 접착성이 저하하는 열발포 테이프(예: 닛토덴코제의 리버알파(상품명))나, UV 조사(照射)에 의해 접착성이 저하되는 UV 테이프(예: 세키스이 카가쿠 코교제 UV 테이프)를 이용할 수 있다.
또한, 지지 기판(132)으로서는 후의 공정에서 반도체 기판이 박형화된 경우에도 강성을 갖는 재료, 예를 들어, 석영 유리, 파이렉스 유리(Pyrex glass), 실리콘판, 금속판 등을 이용하고, 그 두께는 0.5 ~ 1.0㎜ 정도의 것을 이용한다.
이어서, 상기 반도체 기판(101)의 다른쪽 주면(이면)(106)에 대하여, 주지의 연삭법을 이용하여 연삭 처리를 실시하고, 도 6의 (b)에 나타낸 바와 같이, 상기 반도체 기판(101)의 두께를 감소시킨다.
상술한 웨이퍼 프로세스 단계에서는 t2=725㎛(8인치 직경) 또는 625㎛(6인치 직경)였던 실리콘 반도체 기판은 상기 연삭 가공에 의해, t1=25~100㎛의 두께로 가공된다.
이 후, 필요에 따라서, 연삭 데미지(damege) 또는 연삭 스트레스의 제거를 목적으로 하여, 라이트 에칭 또는 폴리싱 등의 처리를 반도체 기판의 피(被)연삭면에 실시해도 좋다.
도 6의 (c)는 연삭 처리된 반도체 기판(101) 중 상기 전극 패드(105) 부분을 확대하여 나타낸다.
본 발명에 의하면, 이어서 상기 반도체 기판의 이면(106)에 포토레지스트층을 형성하고, 주지의 포토프로세스를 이용하여, 상기 전극 패드(105)에 대응하는 위치의 반도체 기판에 선택 에칭 처리를 실시한다.
즉, 반도체 기판 이면(106)의 상기 전극 패드(105)에 대응하는 위치에 개구가 형성되도록, 포토레지스트 패턴을 선택적으로 형성(도시 생략)하고, 상기 레지스트 패턴을 마스크로 하여 불소계 가스를 에천트(etchant)로 하는 건식 에칭 처리를 실시하여 반도체 기판의 이면으로부터 상기 전극 패드 하면(下面)(반도체 기판측의 면)의 표출에 이르는 구멍(107)을 형성한다.
이 때, 상기 전극 패드(105)는 에칭 정지층으로서 작용한다. 또한, 상기 반도체 기판은 박형화되어 있으므로, 그 에칭에 요하는 시간은 미소하다.
에칭 처리 후, 포토레지스트는 제거된다.
에칭 처리 후의 상태를 도 6의 (d)에 나타낸다.
상기 구멍(107)은 반도체 기판 이면측의 개구 치수가 전극 패드측의 개구 치수보다도 크게 된 테이퍼 형상이다. 즉, 대략 원추 형상의 개구로 한다.
전극 패드 사이즈가 90㎛φ, 전극 패드간 피치가 135㎛이면, 상기 구멍(107)의 반도체 기판 이면측의 개구 치수(D1)를 80㎛φ로 하고, 전극 패드 표출부의 개구 치수(D2)를 50㎛φ로 할 수 있다.
본 발명에 의하면, 이어서, 상기 구멍(107) 내 및 상기 반도체 기판의 이면(106)에, 절연층(108)을 피복 형성한다. 이러한 상태를, 도 7의 (a)에 나타낸다.
상기 절연층(108)은 상기 구멍(107) 내에 매설 전극을 배열 설치했을 때, 상기 반도체 기판과 매설 전극이 불필요하게 도통하는 것을 방지하기 위한 것으로서, 두께 1㎛ 정도의 실리콘 산화막 또는 실리콘 질화막이 적용된다.
상기 절연층(108)은 주지의 스퍼터링법, 또는 기상 성장(CVD)법에 의해 형성된다. 스퍼터링법을 이용하면, 온도 상승도 최고 80℃ 정도로 할 수 있고, 상기 양면 접착 테이프 등에 열적인 충격을 부여하지 않는다.
본 발명에 의하면, 이어서, 상기 구멍(107) 위를 덮어서 상기 반도체 기판의 이면(106)에 드라이 필름(109)을 붙인다. 이러한 상태를 도 7의 (b)에 나타낸다.
이어서, 상기 드라이 필름(109)의 상기 구멍(107)에 대응하고, 또한, 상기 전극 패드의 대략 중앙에 대응하는 위치에, 관통 구멍(11O)을 형성한다. 이러한 상태를 도 7의 (c)에 나타낸다.
이러한 관통 구멍(110)의 개구경은 30㎛ 정도로 한다.
또한, 상기 구멍(107) 내에서, 전극 패드와 매설 전극의 전기적 접촉을 원하지 않는 경우에는 상기 드라이 필름(109)으로의 관통 구멍(110)의 형성을 행하지 않는다.
이어서, 상기 드라이 필름(109)을 마스크로 하는 이방성 건식 에칭 처리를 실시하고, 상기 전극 패드의 표면을 덮는 절연층(108)을 선택적으로 제거하여, 개구(111)를 형성한다. 이러한 상태를 도 7의 (d)에 나타낸다.
이어서, 상기 드라이 필름(109)을 제거한다. 이러한 상태를 도 8의 (a)에 나타낸다. 상기 도면에서, 전극 패드(105)는 구멍(107) 내에서, 절연층(108)에 형성된 개구(111)에 의해서 표출되어 있다.
이어서, 상기 구멍(107) 내 및 상기 반도체 기판의 이면(106)에, 전기 도금을 위한 하지(시드) 금속층(112)을 형성한다. 상기 하지 금속층(112)은 관통 구멍 내에서 상기 전극 패드의 표출부와 접하여 형성된다.
상기 하지 금속층(112)은 두께 2㎛의 티탄(Ti)층(하층)과, 두께 0.5㎛의 동(Cu)층(상층)으로 구성된다. 이들 층의 형성 방법으로서는 스퍼터링법을 적용할 수 있다.
이어서, 상기 구멍(107)을 덮어서 상기 반도체 기판 이면(106)에, 다시 드라이 필름(113)을 부착하고, 상기 드라이 필름(113)의, 상기 매설 전극을 형성하는 영역에 대응하는 개소에 개구(114)를 형성한다. 이러한 상태를 도 8의 (b)에 나타낸다.
이어서, 상기 드라이 필름(113)을 마스크로 하여 전기 도금 처리를 행하고, 상기 구멍(107) 내에 금속을 충전하고, 매설 전극(115)을 형성한다.
전기 도금법에 의해 충전되는 금속으로서는 도금 처리의 용이성, 전기 저항값 등에서 동(Cu)이 적당하다.
또한, 상기 매설 전극(115)의 표면에는 필요에 따라서, 금(Au) 표면층, 니켈(Ni) 하지층으로 이루어지는 도금층을 형성한다. 니켈층의 두께는 2㎛, 금층의 두께는 0.5㎛ 정도로 한다.
그 후, 상기 드라이 필름을 제거한다. 이러한 상태를 도 8의 (c)에 나타낸다.
이어서, 상기 매설 전극(115)의 주위에 남겨진 하지(시드) 금속층(112)을 제거하고, 절연층(108)을 표출한다. 이 결과, 반도체 기판의 이면(106)으로부터, 5~15㎛의 높이로 돌출하여 매설 전극(115)이 형성된다. 이러한 상태를 도 8의 (d)에 나타낸다.
이어서, 상기 반도체 기판은 주지의 다이싱 처리에 의해서, 전자 회로부(집적 회로부)마다 분리된다. 이러한 다이싱 처리 전 또는 후에, 상기 양면 접착 테이프(131)가 제거되고, 도 8의 (e)에 나타낸 상기 제 1 실시예에 나타낸 반도체 장치(10)가 형성된다.
이상의 본 발명의 실시예에서는 매설 전극은 전극 패드의 위치에 대응하여 배열 설치된다. 따라서, 복수의 반도체 장치(10)가 적층되고, 또한, 서로 전기적 접속을 이루기 위해서는 서로 전극 패드가 겹치도록, 그 위치의 동일성이 요구된 다.
반도체 메모리 등, 기능·동작이 유사한 반도체 장치라면, 이러한 요구에 비교적 용이하게 대응할 수 있지만, 논리 회로를 주체로 하는 반도체 장치의 조합 또는, 반도체 메모리와 논리 회로를 주체로 하는 반도체 장치의 조합에서는 반도체 칩 사이즈도 다르므로 대응은 곤란하다.
본 발명은 이러한 조합이 곤란한 반도체 장치의 적층을 용이하게 하는 수단도 제공한다.
[실시예 4]
본 발명의 제 4 실시예에 이러한 반도체 장치의 구성을 도 9에 나타낸다. 그리고 상기 반도체 장치(10A)의 요부 확대 단면을 도 10에 나타낸다.
도 9에 나타낸 반도체 장치(10A)에서는 실리콘 반도체 기판(11)의 한쪽 주면(12)이 능동 소자, 수동 소자 및 전극/배선층으로 이루어지는 전자 회로부(집적 회로부)(13)가 형성되고, 상기 전자 회로부(13)로부터 도출된 배선층은 절연층(14) 내로 연장하고, 전극 패드(15)에 전기적으로 접속되어 있다.
상기 반도체 기판(11)에는 상기 전극 패드(15)에 대응하는 위치에, 구멍(16)이 배열 설치되지만, 상기 구멍(16)은 전극 패드(15)를 관통하는 것은 아니다.
상기 구멍(16) 내에는 그 내주면을 덮어서 형성된 절연층(17)을 통해서 매설 전극(18)이 배열 설치된다. 상기 매설 전극(18)은 상기 구멍(16) 내에서 절연층(17)에 형성된 개구를 통해서 전극 패드(15)와 전기적으로 접속되고, 다른 단부는 상기 반도체 기판의 다른쪽 주면(19)에 약간 돌출하여 배열 설치된다.
그리고, 본 실시예에서의 특징적 구성으로서, 상기 매설 전극(18)의 돌출부 주위의, 반도체 기판의 다른쪽 주면(19)에는 상기 매설 전극(18)으로부터 연장하여 도전층(20)이 배열 설치된다. 상기 도전층(20)은 반도체 장치의 내부를 향해서 연장되어서 배열 설치된다. 상기 연장되는 도전층(20)은 상기 도금 하지(시드)층 위에, 알미늄(Al) 표면층/니켈(Ni)/동(Cu)으로 이루어지는 적층 구조로 형성된다.
즉, 이러한 연장된 도전층(20)의 설치에 의해서, 상기 반도체 장치(10A)의 이면에서의, 전극 면적 또는 전극 패턴길이가 실질적으로 증가된다.
[실시예 5]
본 발명의 제 5 실시예에 따른 반도체 장치의 구성을 도 11에 나타낸다.
도 11에 나타낸 반도체 장치(10A)에서는 실리콘 반도체 기판(11)의 한쪽 주면(12)에 능동 소자, 수동 소자 및 전극/배선층으로 이루어지는 전자 회로부(집적 회로부)(13)가 형성되고, 상기 전자 회로부(13)로부터 도출된 배선층은 절연층(14) 내에 연장하여, 전극 패드(15)에 전기적으로 접속되어 있다.
상기 반도체 기판(11)에는 상기 전극 패드(15)에 대응하는 위치에, 구멍(16)이 배열 설치되지만, 상기 구멍(16)은 전극 패드(15)을 관통하는 것은 아니다.
상기 구멍(16) 내에는 그 내주면을 덮어서 형성된 절연층(17)을 통해서 매설 전극(18)이 배열 설치된다. 상기 매설 전극(18)은 상기 구멍(16) 내에서 절연층(17)에 형성된 개구를 통해서 전극 패드(15)와 전기적으로 접속되고, 다른 단부는 상기 반도체 기판의 다른쪽 주면(19)에 약간 돌출해서 배열 설치된다.
그리고, 본 실시예에서의 특징적 구성으로서, 상기 전극 패드의 상면, 즉, 반도체 기판의 한쪽 주면(12)측의 상면에서, 상기 전극 패드로부터 연장하여 도전층(21)이 배열 설치된다. 상기 도전층(21)은 반도체 장치의 내부를 향해서 연장되어서 배열 설치된다. 상기 연장되는 도전층(21)은 상기 절연층 위에, 알미늄(Al)으로 형성된다.
즉, 이러한 연장된 도전층(21)의 배열 설치에 의해서, 상기 반도체 장치(10A)의 표면측에서의, 전극 면적 또는 전극 패턴길이가 실질적으로 증가된다.
[실시예 6]
본 발명의 제 6 실시예에 따른 반도체 장치의 구성을 도 12에 나타낸다.
도 12에 나타낸 반도체 장치(10A)에서는 실리콘 반도체 기판(11)의 한쪽 주면(12)이 능동 소자, 수동 소자 및 전극/배선층으로 이루어지는 전자 회로부(집적 회로부)(13)가 형성되고, 상기 전자 회로부(13)로부터 도출된 배선층은 절연층(14) 내에 연장하여, 전극 패드(15)에 전기적으로 접속되어 있다.
상기 반도체 기판(11)에는 상기 전극 패드(15)에 대응하는 위치에, 구멍(16)이 배열 설치되지만, 상기 구멍(16)은 전극 패드(15)를 관통하는 것은 아니다.
상기 구멍(16) 내에는 그 내주면을 덮어서 형성된 절연층(17)을 통해서 매설 전극(18)이 배열 설치된다. 상기 매설 전극(18)은 상기 구멍(16) 내에서 절연층(17)에 형성된 개구를 통해서 전극 패드(15)와 전기적으로 접속되고, 다른 단부는 상기 반도체 기판의 다른쪽 주면(19)에 약간 돌출해서 배열 설치된다.
그리고, 본 실시예에서의 특징적 구성으로서, 상기 전극 패드의 상면, 즉, 반도체 기판의 한쪽 주면(12)측의 상면에서, 상기 전극 패드로부터 연장하여 도전 층(21)이 배열 설치된다.
또한, 본 실시예에서의 다른 특징적 구성으로서, 상기 매설 전극(18)의 돌출부 주위의, 반도체 기판의 다른쪽 주면(19)에는 상기 매설 전극으로부터 연장하여 도전층(20)이 배열 설치된다.
이들 도전층(20, 21)은 반도체 장치의 내부를 향해서 연장되어서 배열 설치된다.
즉, 이러한 연장된 도전층(20, 21)의 배열 설치에 의해서, 상기 반도체 장치(10A)의 표리 양면에서, 전극 면적 또는 전극 패턴길이가 실질적으로 증가된다.
이들 실시예 4~6에 의해 초래되는 반도체 장치는 전극 면적 또는 전극 패턴길이가 실질적으로 증가되어 있으므로, 도 13 또는 도 14에 나타낸 바와 같이, 칩 사이즈가 다른 반도체 장치를 복수개 적층하는 것을 가능하게 한다.
따라서, 다른 기능을 갖는 반도체 칩의 조합을 용이하게 하고, 이로써 보다 고기능을 갖는 반도체 장치의 실현이 용이하게 된다.
예를 들어, 플래시 메모리 소자와 스태틱 메모리 소자의 조합, 또는 마이크로 컴퓨터와 이들 메모리 소자의 조합 등, 칩 사이즈, 동작 조건, 또는 기능이 다른 반도체 장치의 조합이 보다 용이하게 된다.
또한, 상기 실시예에서는 제 1 반도체 장치의 전극 패드가 직접 제 2 반도체 장치의 매설 전극에 접하는 구조로 했지만, 도 15에 나타낸 바와 같이, 상기 전극 패드의 표면에 도금층(151)을 배열 설치하여, 접속성을 향상시킬 수 있다.
또한, 상기 실시예에서는 매설 전극의 돌출부 표면에 도금층을 배열 설치하 는 구조로 했지만, 도 16에 나타낸 바와 같이, 또한, 땜납 볼 등의 땜납 피복층(161)을 설치함으로써, 접속성을 향상시킬 수 있다.
한편, 상기 실시예 1에 나타낸 구조 및 그 제조 방법에서는 반도체 기판 및 그 한편의 주면에서의 절연층을 관통하는 구멍 내에, 금속을 충전하여 이루어지는 매설 전극 구조로 했지만, 본 발명에 의하면, 상기 도 8의 (a)에 나타낸 바와 같이, 상기 구멍 내에 선택적으로 절연층이 배열 설치된 상태에서, 그 표면 및 상기 전극 패드의 표출부, 반도체 기판 이면에 연속하여 금속층(171)을 형성하여, 매설 전극을 구성할 수도 있다. 171a는 구멍(16)의 측벽 위의 금속층, 171b은 실리콘 반도체 기판(11)의 주면(19) 위의 금속층이다. 상기 금속층은 스퍼터링법 등에 의해 형성할 수 있다. 금속층(171)이 청구 범위에 기재된 「도출부」를 구성한다.
상술한 바와 같이, 관통 구멍은 테이퍼 형상을 가지므로, 상기 스퍼터링법에 의한 피막은 대략 균일한 두께로 형성할 수 있다.
상기 스퍼터링법에 의하면, 보다 용이하게 도전층을 형성할 수 있으므로, 제조에 요하는 시간을 단축할 수 있다.
이러한 구조를, 도 17에 확대하여 나타낸다.
이렇게, 금속의 충전에 의한 매설 전극 구조 대신에 금속층을 연장시켜서 매설 전극층을 구성한 반도체 장치를 복수개 적층한 구성을 도 20에 나타낸다.
상기 도면에서, 지지 기판에 접속되는 최하의 반도체 장치(10-1)는 상기 금속의 충전에 의한 매설 전극을 채용하고 있지만, 그 위에 탑재되는 반도체 장치(10-2, 10-3)는 금속층을 연장시켜서 구성된 매설 전극(171)이 적용되어 있다.
또한, 본 발명에 의하면, 상기 도 8의 (a)에 나타낸 바와 같이, 구멍 내에 선택적으로 절연층이 배열 설치된 상태에서, 상기 전극 패드의 표출부에 대하여 금(Au)선을 접속한 후, 상기 금속을 도출하고, 그 도출부를 용단하여, 소위 스터드 범프(181)로 할 수도 있다. 스터드 범프(181)가 청구 범위에 기재된 「도출부」를 구성한다.
상기 스터드 범프 구성은 반도체 장치에서의 와이어 본딩 기술을 응용한 것이며, 상기 와이어 본딩 장치를 이용하여 용이하게, 따라서 저가로 실시할 수 있는 것이다.
이러한 구조를 도 18에 확대하여 나타낸다.
이와 같이, 금속의 충전에 의한 매설 구조 대신에, 스터드 범프 구조로 매설 전극을 구성한 반도체 장치를 복수개 적층한 구성을 도 21에 나타낸다.
상기 도면에서, 지지 기판에 접속되는 반도체 장치(10-1, 10-2)에서, 스터드 범프 구성으로 구성된 매설 전극(181)이 적용되어 있다.
또한, 본 발명에 의하면, 상기 도 8의 (a)에 나타낸 바와 같이, 구멍 내에 선택적으로 절연층이 배열 설치된 상태에서, 상기 금속층의 충전 대신에, 도전성 페이스트(191)를 충전할 수도 있다. 도전성 페이스트(191)가 청구 범위에 기재된 「도출부」를 구성한다.
상기 매설 전극 구조는 도전성 페이스트의 충전이라는 수단을 이용함으로써, 금속의 충전법에 비교하여 저가로 형성할 수 있다.
이러한 구조를 도 19에 확대하여 나타낸다.
이와 같이 금속의 충전에 의한 매설 전극 구성 대신에 도전성 페이스트의 충전으로 매설 전극을 구성한 반도체 장치를 복수개 적층한 구성을 도 22에 나타낸다.
상기 도면에서, 지지 기판에 접속되는 반도체 장치(10-1, 10-2, 10-3) 중 어느 것에서도, 도전성 페이스트의 충전으로 구성된 매설 전극(191)이 적용되어 있다.
또한, 도 20 내지 도 22에 나타낸 구성에서, 칩 사이즈가 다른 경우에는 필요에 따라서 도 12에 설명한, 전극 면적의 확대 또는 전극 인출 패턴의 연장 구조가 채용된다.
또한, 본 발명의 상기 실시예에서는, 반도체 기판의 한쪽 주면에, 양면 테이프를 이용하여 지지 기판을 고정하는 방법을 채용했지만, 이를 대신해서 도금법, 스퍼터링법을 이용하여 하지 금속층을 형성하고, 상기 하지 금속층 위에 접착재를 통해서 동(Cu)판 등의 금속판으로 이루어지는 지지 기판을 배열 설치할 수도 있다.
즉, 도 23의 (a)에 나타낸 바와 같이, 반도체 기판(11)의 한쪽 주면에, 동(Cu)으로 이루어지는 지지 기판(201)을 고정하고, 상기 도 23의 (b)에 나타낸 바와 같이, 상기 지지 기판(201)을 매설 전극 형성시의 전극으로서 이용하여 상기 매설 전극을 형성한 후, 상기 도 23의 (c)에 나타낸 바와 같이, 상기 지지 기판(201)을 용융 제거할 수 있다.
이러한 동(Cu)으로 이루어지는 지지 기판(201)을 반도체 기판에 부착하여 형성하는 수단으로서, 다음과 같은 방법을 취할 수 있다.
즉, 도 24의 (a)에 나타낸 바와 같이, 반도체 기판(11)의 한쪽 주면측에 표출된 전극 패드(15) 위에, 금(Au) 표면층/니켈(Ni) 하지층으로 이루어지는 도금층(202)을 무전해 도금법에 의해 형성한다.
이어서, 도 24의 (b)에 나타낸 바와 같이, 상기 전극 패드(105) 위의 도금층(202) 및 상기 전극 패드(15) 주위의 절연층 위를 포함하여, 전면에 니켈(Ni), 또는 티탄(Ti)으로 이루어지는 하지층(203)을 형성한다.
그 후, 상기 도면 24의 (c)에 나타낸 바와 같이, 상기 하지층(203) 위에 세라딘(미쓰비시 가스 카가쿠제 상품명) 등의 유기 접착제, 또는 폴리이미드 계의 내열성 접착제를 도포하고, 상기 반도체 기판과 대략 동일한 크기를 갖는 동(Cu)으로 이루어지는 지지 기판(201)을 부착하여 고정한다.
관통 구멍을 형성한 후, 지지 기판을 구성한 동을 산계 에칭액으로 또한, 접착제층을 알칼리계 에칭액으로 제거한다.
이러한 본 발명에 의하면, 복수의 반도체 장치(반도체 칩)를 적층하는 것을 용이화하기 위해서, 반도체 기판의 한쪽 주면으로부터 다른쪽 주면으로 관통하는 도전로를 배열 설치할 때, 기본적으로 상기 반도체 기판 및 그 표면에 형성된 절연층을 관통해도, 전극 패드를 관통하는 것은 아닌 구멍을 설치하는 것을 특징으로 하고 있다. 그리고 이러한 구멍 내에 도전 물질을 충전하거나, 도전층을 형성함으로써, 반도체 기판의 표리를 관통하는 매설 도전층을 형성하고 있다.
이러한 매설 도전층을 이용한 도출 구조는 상기 선행 기술에서의 수단과는 다르며, 전극 패드를 관통하는 구성은 채용하지 않는다. 따라서, 상기 전극 패드 의 전기적, 기술적 접속성을 손상시키지 않고, 높은 신뢰성으로 적층 구조를 실현할 수 있다.
[실시예 7]
이어서, 본 발명의 제 7 실시예인 메모리 삼차원 실장 반도체 장치에 대해서 설명한다.
메모리 삼차원 실장 반도체 장치(50M)를 도 25 내지 도 30에 나타낸다.
메모리 삼차원 실장 반도체 장치(50M)는 메모리 집적 회로가 형성되어 있는 4개의 메모리 반도체 장치(10M-1~10M-4)가 도 25, 도 26, 도 27의 (b), 도 28의 (b), 도 29의 (b), 도 30의 (b)에 나타낸 바와 같이, 전기적으로 접속되어서 적층되어 있으며, 측면측에 메모리 반도체 장치(10M-1~10M-4) 중에서 데이터의 읽고 쓰기를 행하는 메모리 반도체 장치를 특정시키기 위한 메모리 반도체 장치 특정 수단(290)이 배열 설치되어 있다.
메모리 반도체 장치 특정 수단(290)은 각 메모리 반도체 장치(10M~10M-4)마다 형성되어 있는 실렉트 전극 패드(209)(도 27의 (a), 도 27의 (b) 참조) 및 실렉트 단자(210-1~210-4)와, 각 메모리 반도체 장치(10M-1~10M-4)마다 실렉트 단자(210-1~210-4)에 관련하여 형성되어 있는 빗살 패턴의 배선(211-1~211-4) 및 전극 패드 구조부(221~224, 231~234, 241~244, 251~254)와, 인터포저(51M)의 하면의 외부 실렉트 범프 단자(260-1~260-4)로 구성된다.
후술하는 바와 같이 배선(271~274)이 형성된 상태에서는 메모리 반도체 장치 특정 수단(290)은 배선(271~274)과 기호「×」로 나타낸 개소가 단절되어 있는 배 선(211-1~211-4)에 의해서 구성된다.
전극 패드 구조부(221)는 도 26 및 도 27의 (a), 도 27의 (b)에 나타낸 바와 같이, 메모리 반도체 칩의 표면측에 배열 설치된 제 1 전극부(281)와 상기 메모리 반도체 칩의 측면으로부터 이면에 연장하여 형성된 제 2 전극부(291)가 반도체 칩의 측면에서 접속되어 있다.
전극 패드 구조부(231, 241, 251)도 전극 패드 구조부(221)와 동일한 구조로 되어 있다.
도 28의 (a), 도 28의 (b)에 나타낸 바와 같이, 전극 패드 구조부(222, 232, 242, 252)도 전극 패드 구조부(221)와 동일한 구조로 되어 있다.
도 29의 (a), 도 29의 (b)에 나타낸 바와 같이, 전극 패드 구조부(223, 233, 243, 253)도 전극 패드 구조부(221)과 동일한 구조로 되어 있다. 도 30의 (a), 도 30의 (b)에 나타낸 바와 같이, 전극 패드 구조부(224, 234, 244, 254)도 전극 패드 구조부(221)과 동일한 구조로 되어 있다.
도 26에 나타낸 바와 같이, 전극 패드 구조부(221~224, 231~234, 241~244, 251~254)는 배선(211-1~211-4)의 단부에 위치하고, 또한, 각 메모리 반도체 장치(10M-1~10M-4)의 반도체 칩 측면의 서로 대응하는 부위에 위치하고 있으며, 반도체 칩의 측면에 따라서 상면 및 하면에까지 연장하고 있다.
배선(211-1~211-4)은 도 26, 도 27의 (a), 도 27의 (b), 도 28의 (a), 도 28의 (b), 도 29의 (a), 도 29의 (b), 도 30의 (a) 및 도 30의 (b) 중, 기호 「×」로 나타낸 부분이 레이저로 절단되어 있다.
최하 위치의 메모리 반도체 장치(10M-1)의 전극 패드 구조부(221~224)는 각각 인터포저(51M)의 외부 실렉트 범프 단자(260-1~260-4)와 전기적으로 접속되어 있다.
또한, 상하의 전극 패드 구조부(221~224, 231~234, 241~244, 또는 251~254)는 각각 대응하는 측면 전극부, 이면 전극부를 통하여, 서로 전기적으로 접속되어 있다. 즉, 전극 패드 구조부(221, 231, 241, 251)가 전기적으로 접속되고, 전극 패드 구조부(222, 232, 242, 252)가 전기적으로 접속되어 있다. 또한, 전극 패드 구조부(223, 233, 243, 253)가 전기적으로 접속되고, 전극 패드 구조부(224, 234, 244, 254)가 전기적으로 접속되어 있다.
메모리 삼차원 실장 반도체 장치(50M)를 측면으로부터 보면, 전극 패드 구조부(221~224, 231~234, 241~244, 251~254)는 도 25에 나타낸 바와 같이, 메모리 삼차원 실장 반도체 장치(50M) 측면에 세로로 연장하는 4개의 배선(271~274)을 형성한다.
배선(211-1~211-4)의, 기호 「×」로 나타낸 장소가 절단되어 있기 때문에, 외부 실렉트 범프 단자(260-1)에 가해진 실렉트 신호는 실렉트 단자(210-1)에만 가해지고, 외부 실렉트 범프 단자(260-2)에 가해진 실렉트 신호는 실렉트 단자(210-2)에만 가해지고, 외부 실렉트 범프 단자(260-3)에 가해진 실렉트 신호는 실렉트 단자(210-3)에만 가해지고, 또한, 외부 실렉트 범프 단자(260-4)에 가해진 실렉트 신호는 실렉트 단자(210-4)에만 가해진다. 따라서, 상기 실렉트 신호에 의해서, 4개의 메모리 반도체 장치(10M-1~10M-4) 중에서, 데이터의 읽고 쓰기를 행하는 메모 리 반도체 장치가 특정된다.
여기에서, 상기 메모리 반도체 장치 특정 수단(290)이 메모리 삼차원 실장 반도체 장치(50M)의 측면을 이용하여 형성되어 있기 때문에, 메모리 반도체 장치 특정 수단을 메모리 집적 회로가 올려지는 인터포저 위 등에 단자, 배선을 배열 설치하여 형성할 경우에 비해서, 메모리 반도체 장치의 사이즈를 작게 할 수 있다. 따라서, 상기 메모리 삼차원 실장 반도체 장치(50M)는 종래의 메모리 삼차원 실장 반도체 장치와 비교하여 평면도상의 사이즈가 작고 소형이다.
또한, 도 31 내지 도 43에 나타낸 바와 같이, 상기 메모리 반도체 장치 특정 수단(290)은 반도체 기판에 메모리 집적 회로를 형성하는 단계에서 각 메모리 집적 회로와 함께 형성된다. 따라서, 칩 형상의 메모리 반도체 장치를 적층한 후에 메모리 반도체 장치 특정 수단을 형성하기 위한 작업은 필요없고, 메모리 삼차원 실장 반도체 장치(50M)는 칩 형상의 메모리 반도체 장치를 단순히 적층하는 것 만으로 완성한다. 이 때문에, 메모리 실장 반도체 장치(50M)는 생산성이 양호하게 제조된다.
이어서, 메모리 반도체 장치(10M-1)의, 특히 전극 패드 구조부(221) 및 배선(211-1)의 제조 방법에 대해서 설명한다.
우선, 도 31 및 도 32에 나타낸 바와 같이, 메모리 집적 회로 및 실렉트 전극 패드(209)가 일체로 구성되는 실리콘 웨이퍼(310)에 대하여 재배선 프로세스를 행하고, 실렉트 전극 패드(209) 위에 실렉트 단자(210-1), 실렉트 단자(210-1)로부터 연장하고 있는 패턴폭은 50㎛ 이하의 배선(211-1), 배선(211-1)의 선단부의 제 1 전극부(281~284)를 형성한다. 제 1 전극부(281~284)의 대략 절반 정도의 부분은 실리콘 반도체 기판을 반도체 칩으로 분리하는 스크라이브선(300) 위에 위치하고 있다.
이어서, 도 33에 나타낸 바와 같이, 스폿 직경이 100㎛인 레이저를 사용해서 배선(211-1)을 기호 「×」로 나타낸 개소를 절단하고, 제 1 전극부(282~284)와 실렉트 단자(210-1)의 전기적으로 접속을 단절하고, 제 1 전극부(281)만이 실렉트 단자(210-1)와 전기적으로 접속되는 상태로 한다.
이어서, 도 34에 나타낸 바와 같이, 반도체 기판(310)을 메모리 집적 회로부측의 면을 하측으로 하고, 양면 테이프(131)를 이용하여 판 형상의 지지 부재(지지 기판)(132) 위에 부착한 후, 이면을 연삭하고, 상기 반도체 기판(310)을 얇게 한다.
이어서, 박형화된 반도체 기판(310A)의 이면에 소정의 레지스트 패턴(301)을 형성하고, 에칭을 행하며, 도 35 및 도 36에 나타낸 바와 같이, 구멍(107)을 형성하는 동시에 스크라이브 선(300) 위에 스크라이브 홈(302)을 형성한다. 스크라이브 홈(302)의 저면에는 제 1 전극부(281~284)의 선단부측의 대략 절반 정도의 부분이 노출된다.
이어서, 레지스트 패턴(301)을 제거한 후, 도 37에 나타낸 바와 같이, 반도체 기판(310A)의 이면 위에 절연막(108)을 형성한다.
이어서, 도 38 및 도 39에 나타낸 바와 같이, 반도체 기판(310A)의 이면에 드라이 필름(109)을 붙이고, 드라이 필름(109)에 슬릿(110A) 및 핀볼(110)을 형성 한다. 상기 드라이 필름(109)을 마스크로 하여, 드라이 에칭을 행하고, 절연막(45)을 선택적으로 제거하여, 스크라이프 홈(302)의 바닥에 슬릿(303)을 형성하는 동시에, 구멍(107)의 바닥에 개구부(111)를 형성한다.
이어서, 도 40에 나타낸 바와 같이, 상기 절연막(108) 위에 시드 메탈층(112)을 형성한다.
이어서, 도 41, 도 42에 나타낸 바와 같이, 도금 레지스트층(304)을 선택적으로 형성한 후, 그 다음에 반도체 기판을 Cu 도금조(槽)에 침지하여 전기 도금 처리를 행한다. 반도체 기판(310A)의 이면에는 단차가 있지만, 용해성이 높은 레지스트를 사용하고, 스테퍼 노광 장치에서의 노광을 개구수(NA)를 작게 하여 행함으로써, 도금 레지스트(303)는 양호하게 형성된다. 전기 도금 처리에 의해서, 스크라이브 홈(302)의 부분에 제 2 전극부(291~294)가, 구멍(107) 내에 매설 전극(115)이 형성된다.
도 42에 나타낸 바와 같이, 제 2 전극부(291)는 제 1 전극부(281)와 전기적으로 접속되고, 또한, 반도체 기판(310A)의 측면으로부터 그 이면에 연장하여 형성된다.
한편, 제 2 전극부(292)는 제 1 전극부(282)와, 제 2 전극부(293)는 제 1 전극부(283)와, 제 2 전극부(294)는 제 1 전극부(284)와 각각 전기적으로 접속되어서 형성된다. 이들 전극부(282, 293, 294)도 반도체 기판의 측면으로부터 이면에 연장하여 형성된다.
이어서, 도 43에 나타낸 바와 같이, 도금 레지스트(304)를 제거하고, 또한, 노출되어 있는 시드 메탈층(112)을 제거한다.
그 후, 양면 테이프(131)의 접착력을 저하시켜서 판 형상 지지 부재(132)를 제거한다. 이에 따라서, 도 25 및 도 26에 나타낸 메모리 반도체 장치(10M-1)가 얻어진다.
다른 메모리 반도체 장치(10M-2, 10M-3, 10M-4)도, 배선(211-2~211-4) 중 절단하는 개소를 변경하지만, 그 이외는 상기와 동일한 공정을 거쳐서 제조된다.
상기 한 바와 같이, 메모리 반도체 장치(10M-1~10M-4)는 웨이퍼 프로세스의 단계에서, 그것이 몇단째에 적층되는 것인지를 미리 정해서 제작된다.
메모리 삼차원 실장 반도체 기판(50M)은 메모리 반도체 장치(10M-1)는 제 1 반도체 기판으로부터 픽업하고, 메모리 반도체 장치(10M-2)는 제 2 반도체 장치로부터 픽업하고, 메모리 반도체 장치(10M-3)는 제 3 반도체 기판으로부터 픽업하고, 메모리 반도체 장치(10M-4)는 제 4 반도체 기판으로부터 픽업하여, 이들을 소정의 순서로 적층함으로써 제조된다.
[실시예 8]
이어서, 본 발명의 제 8 실시예인 메모리 삼차원 실장 반도체 장치(50M-A)에 대해서 설명한다.
도 44에 나타낸 메모리 삼차원 실장 반도체 장치(50M-A)는 메모리 반도체 장치(10M-A-1~10M-A-4)가 전기적으로 접속되어서 적층되어 있으며, 측면측에, 메모리 반도체 장치(10M-A-1~l0M-A-4) 중에서 데이터의 읽고 쓰기를 행하는 대상의 메모리 반도체 장치를 특정하기 위한 메모리 반도체 장치 특정 수단(290A)을 갖는 구조이 다.
또한, 도시되지 않았지만, 각각의 메모리 반도체 장치에서의 다른 전극은 복수의 매설 전극(115)으로 구성되고, 상기 실시예와 같이 적층되었을 때에 서로 접속된다.
메모리 반도체 장치(10M-A-1~10M-A-4)는 모두 동일한 구조를 갖고 있으며, 동일한 반도체 기판으로부터 임의로 픽업한 반도체 칩이다. 메모리 반도체 장치 특정 수단(290A)은 상기 4개의 메모리 반도체 장치(10M-A-1~10M-A-4)를 적층한 후에, 도 48에 나타낸 바와 같이, 외부 실렉트 범프 단자(260-1~260-4)가 각각 실렉트 단자(210-1~210-4)에만 전기적으로 접속되도록 하는, 외부 실렉트 범프 단자-실렉트 단자 대응 처리를 행하여 형성된다.
메모리 삼차원 실장 반도체 장치(50M-A)를 구성하는 메모리 반도체 장치(10M-A)의 일부를, 도 45 및 도 46에 나타낸다. 메모리 반도체 장치(10M-A)는 상기 도 25에 나타낸 메모리 반도체 장치(10M-1)와는 이하의 ①, ②, ③점이 상이하다.
① 배선(211-1)은 절단되어 있지 않다.
② 전극 패드 구조부(221~224)의 제 1 전극부(281~284)는 절연막(400)에 의해 덮여 있다.
③ 전극 패드 구조부(221~224) 주변에, 보조 전극 패드 구조부(411~414)가 배열 설치되어 있다. 보조 전극 패드 구조부(411~414)는 전극 패드 구조부(221~224)와 동일한 구성이다.
4개의 메모리 반도체 장치(10M-A)를 인터포저(51M) 위에 적층하면, 도 47에 나타낸 적중 구조체(420)가 형성된다.
적층 구조체(420)의 측면에는 4개의 쌍배선(431~434)이 형성된다. 각 쌍배선(431~434)은 제 1 측면 배선(441~444)과 제 2 측면 배선(451~454)로 이루어진다.
도 47에 나타낸 바와 같이, 이러한 제 1 측면 배선(441)은 적층 구조체를 구성하는 각 단(段)의 메모리 반도체 장치(10M-A-1~10M-A-4) 전극 패드 구조부(221)가 4개 세로로 늘어서 형성되어 있다. 이 제 1 측면 배선(441)에서는 인접하는 상하의 전극 패드 구조부(221) 사이는 도 46에 나타낸 절연막(400)에 의해서 절연되어 있다. 다른 제 1 측면 배선(442, 443, 444)도, 각각 각 단의 메모리 반도체 장치(10M-A-1~10M-A-4)의 전극 패드 구조부(222~224)가 각각 4개 세로로 늘어서 형성되어 있다. 이들 제 1 측면 배선(442, 443, 444)도, 인접하는 상하의 전극 패드 구조부(222, 223, 224) 사이는 각각 절연막(400)에 의해 절연되어 있다.
한편, 제 2 측면 배선(451)은 각 단의 메모리 반도체 장치(10M-A)의 보조 전극 패드 구조부(411)가 세로로 늘어서 있으며, 인접하는 상하의 보조 전극 패드 구조부(411) 사이가 전기적으로 접속되어서 형성되어 있다. 다른 제 2 측면 배선(452, 453, 454)은 각각 각 단의 전극 패드 구조부(442~444)가 세로로 늘어서서, 또한, 인접하는 상하의 보조 전극 패드 구조부(442~444) 사이가 전기적으로 접속되어서 형성되어 있다.
또한, 최하 위치의 메모리 반도체 장치(10M-A-1)의 전극 패드 구조부(441~444)가 외부 실렉트 범프 단자(260-1~260-4)와 전기적으로 접속되어 있다.
이러한 구성에서, 외부 실렉트 범프 단자-실렉트 단자 대응 처리는 도 48에 나타낸 바와 같이, 쌍배선(431~434)의 소정의 장소에 은 페이스트 디스펜서(450)를 이용하여 은 페이스트를 올려두고, 열경화 처리를 행하여 쌍배선간을 전기적으로 접속한다.
도 44에 나타낸 바와 같이, 메모리 삼차원 실장 반도체 장치(50M-A)에서, 메모리 반도체 장치(10M-A-1)의 측면에서는 제 1 측면 배선(441)과 제 2 측면 배선(451)의 사이가 은 페이스트(470-1)에 의해서 단락되고, 메모리 반도체 장치(10M-A-2)의 측면에서는 제 1 측면 배선(442)과 제 2 측면 배선(452) 사이가 은 페이스트(470-2)에 의해서 단락되어 있다. 또한, 메모리 반도체 장치(10M-A-3)의 측면에서는 제 1 측면 배선(443)과 제 2 측면 배선(453) 사이가 은 페이스트(470-3)에 의해서 단락되고, 메모리 반도체 장치(10M-A-4)의 측면에서는 제 1 측면 배선(444)과 제 2 측면 배선(454)의 사이가 은 페이스트(470-4)에 의해서 단락되어 있다.
이러한 구성에 의해, 외부 실렉트 범프 단자(260-1)는 제 2 측면 배선(451)(전극 패드 구성부(411)), 은 페이스트(470-1), 제 1 측면 배선(441)(전극 패드 구조부(221), 배선(211-1)을 통해서, 실렉트 단자(210-1~210-4) 중 실렉트 단자(210-1)에만 전기적으로 접속되어 있다. 또한, 외부 실렉트 범프 단자(260-2)는 제 2 측면 배선(452), 은 페이스트(470-2), 제 1 측면 배선(442), 배선(211-2)을 통해서, 실렉트 단자(210-2)에만 전기적으로 접속되어 있다. 외부 실렉트 범프 단자(260-3)는 제 2 측면 배선(453), 은 페이스트(470-3), 제 1 측면 배선(443), 배선(211-3)을 통해서, 실렉트 단자(210-3)에만 전기적으로 접속되어 있다. 외부 실렉 트 범프 단자(260-4)는 제 2 측면 배선(454), 은 페이스트(470-4), 제 1 측면 배선(444), 배선(211-4)을 통해서, 실렉트 단자(210-4)에만 전기적으로 접속되어 있다.
상기의 메모리 삼차원 실장 반도체 장치(50M-A)는 도 44에 나타낸 바와 같이, 적층 구조체(420)의 측면을 이용하여 형성되어 있기 때문에, 평면도상의 사이즈가 작고 소형이다.
또한, 적층 구조체(420)는 상기 실리콘 웨이퍼로부터 선택하지 않고 임의로 픽업한 칩을 적층하는 차례를 고려하지 않고 적층함으로써 형성되기 때문에, 메모리 삼차원 실장 반도체 장치(50M-A)는 제조가 용이하다.
또한, 메모리 반도체 장치 특정 수단(290A)은 적층 구조체(420)를 형성한 후에 외부 실렉트 범프 단자-실렉트 단자 대응 처리를 행하여 형성되기 때문에, 외부 실렉트 범프 단자(260-1~260-4)와 실렉트 단자(210-1~210-4)를 대응시키는 것에 관하여 자유도를 갖는다. 따라서, 메모리 삼차원 실장 반도체 장치(50M-A)는 사양이 다른 메모리 삼차원 실장 반도체 장치를 소량씩 생산하는 경우에 적합하다.
또한, 외부 실렉트 범프 단자-실렉트 단자 대응 처리에는 레이저 절단 작업이 불필요하기 때문에, 이 점으로부터도 메모리 삼차원 실장 반도체 장치(50M-A)는 제조가 용이하다.
[실시예 9]
본 발명의 제 9 실시예인 메모리 삼차원 실장 반도체 장치(50M-B)를 도 49에 나타낸다.
메모리 삼차원 실장 반도체 장치(50M-B)는 메모리 반도체 장치(10M-B-1~10M- B-4)가 전기적으로 접속되어서 적층되어 있으며, 측면측에 메모리 반도체 장치(10M-B-1~10M-B-4) 중에서 데이터의 읽고 쓰기를 행하는 메모리 반도체 장치를 특정시키기 위한 메모리 반도체 장치 특정 수단(290B)을 갖는 구조이다.
메모리 반도체 장치(10M-B-1~10M-B-4)는 도 45 및 도 46에 나타낸 절연막(400)을 갖지 않는 이외에는 메모리 반도체 장치(10M-A-1~10M-A-4)와 동일한 구조이다.
제 1 측면 배선(441B~444B)은 제 2 측면 배선(451~454)과 마찬가지로, 그 전체 길이에 걸쳐서 전기적으로 접속되어 있다.
외부 실렉트 범프 단자―실렉트 단자 대응 처리는 페이스트 디스펜서를 사용하여 은 페이스트를 소정의 장소에 실어서 열경화시키는 처리와, 레이저에 의해 제 1 측면 배선(441B~444B)의 소정의 개소를 절단하는 처리로 이루어진다.
메모리 반도체 장치 특정 수단(290B)은 제 1 측면 배선(441B~444B)과 제 2 측면 배선(451~454)의 사이가 각각은 페이스트(470-1~470-4)에 의해서 단락되어 있는 것에 부가하여, 제 1 측면 배선(441B~444B)이, 부호 480으로 나타낸 ×표시 부분에서, 메모리 반도체 장치(10M-B-1~10M-B-4)마다 레이저에 의해 절단되어 있다. 이러한 메모리 반도체 장치 특정 수단(290B)에 의해서, 외부 실렉트 범프 단자(260-1~260-4)는 각각 메모리 반도체 장치(10M-B-1~10M-B-4)의 실렉트 단자와 전기적으로 접속되어 있다.
또한, 적층 메모리 반도체 장치(10M-B-1~10M-B-4)는 도 45 중, 전극 패드 구조부(221) 중 반도체 기판의 뒷측에 돌아 들어간 전극부(291)가 존재하지 않는 구 성으로 될 수도 있다. 이 메모리 반도체 장치를 적층한 경우에는 도 49 중, 부호 480으로 나타낸 레이저에 의한 절단은 불필요하다.
상기의 메모리 삼차원 실장 반도체 장치(50M-B)는 상기 메모리 삼차원 실장 반도체 장치(50M-A)와 마찬가지로, 평면도상의 사이즈가 작고 소형이며, 제조가 용이하고, 사양이 다른 메모리 삼차원 실장 반도체 장치를 소량씩 생산하는 경우에 적합하다는 효과를 갖는다.

Claims (13)

  1. 제 1 및 제 2 면을 갖는 기판과,
    상기 제 1 면 상의 집적 회로부 및 전극 패드와,
    상기 기판의 상기 제 2 면으로부터 연장하여, 상기 제 1 면 상의 전극 패드의 이면에 도달하는 구멍과,
    상기 구멍중에 매설되어, 상기 전극 패드의 이면에 전기적으로 접속되고, 표면이 상기 제 2 면으로부터 다소 돌출하는 도출부(導出部)와,
    상기 기판의 상기 제 1 면 상에 형성되어, 상기 전극 패드에 전기적으로 접속된 제 1 도전층과,
    상기 기판의 상기 제 2 면 상에 형성되어, 상기 도출부에 전기적으로 접속된 제 2 도전층으로 구성되고,
    상기 제 2 도전층은, 상기 기판의 상기 제 2 면을 연장하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 및 제 2 면을 갖는 기판을 갖고, 또한, 상기 제 1 면에 집적 회로부와 전극 패드 및 실렉트 단자를 갖는 반도체 장치에 있어서,
    상기 기판에 상기 제 2 면으로부터 오목하게 되어서 상기 기판을 관통하여 형성되어 있으며, 그 바닥에 상기 전극 패드의 이면이 노출되어 있는 구멍의 내부에, 일단을 상기 전극 패드의 이면과 전기적으로 접속시키고, 또한, 타단을 상기 기판의 제 2 면에 노출시켜서 형성되어 있으며, 상기 전극 패드를 전기적으로 상기 기판의 제 2 면에까지 도출하는 도출부를 갖고,
    또한, 상기 기판의 측면에, 상기 실렉트 단자와 전기적으로 접속된 측면 전극 패드를 갖는 구성으로 한 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 도출부는 상기 구멍을 메우고 있는 도체로 이루어지는 구조인 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 도출부는 상기 구멍의 내벽면 상에 형성되어 있는 도체로 이루어지는 구조인 반도체 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 복수의 반도체 장치의 적층으로 이루어지는 삼차원 실장 반도체 장치로서, 상기 복수의 반도체 장치 각각은,
    제 1 및 제 2 면을 갖는 기판과, 상기 제 1 면 상의 집적 회로부 및 전극 패드와, 상기 기판의 상기 제 2 면으로부터 연장하여 상기 제 1 면 상의 전극 패드의 이면에 도달하는 구멍과, 상기 구멍중에 매설되고 상기 전극 패드 이면에 전기적으로 접속되며, 표면이 상기 제 2 면으로부터 다소 돌출하는 도출부와, 상기 기판의 상기 제 1 면 상에 형성되어 상기 전극 패드에 전기적으로 접속된 제 1 도전층과, 상기 기판의 상기 제 2 면 상에 형성되어 상기 도출부에 전기적으로 접속된 제 2 도전층으로 구성되고, 상기 제 2 도전층은 상기 기판의 상기 제 2 면을 연장하고,
    상기 복수의 반도체 장치는, 각각의 전극 패드끼리가 전기적으로 접속된 상태에서 적층되어 있는 것을 특징으로 하는 삼차원 실장 반도체 장치.
  9. 제 1 및 제 2 면을 갖고, 또한, 상기 제 1 면에 집적 회로부와 전극 패드 및 실렉트 단자를 갖는 기판으로 이루어지는 반도체 장치가 복수개 적층되어 있는 구성의 삼차원 실장 반도체 장치에 있어서,
    상기 반도체 장치는 상기 기판에 상기 제 2 면으로부터 오목하게 되어서 상기 기판을 관통하여 형성되어 있으며, 그 바닥에 상기 전극 패드의 이면이 노출되어 있는 구멍의 내부에, 일단을 상기 전극 패드의 이면과 전기적으로 접속시키고, 또한, 타단을 상기 기판의 제 2 면에 노출시켜서 형성되어 있으며, 상기 전극 패드를 전기적으로 상기 기판의 제 2 면에까지 도출하는 도출부를 갖고, 또한, 상기 기판의 측면에, 상기 실렉트 단자와 전기적으로 접속된 측면 전극 패드를 갖는 구성이며,
    상기 반도체 장치가 복수개, 각 반도체 장치의 전극 패드끼리가 전기적으로 접속되고, 또한, 상기 측면 전극 패드끼리가 전기적으로 접속되어서 적층되어 있으며,
    또한, 특정 반도체 장치를 선정하는 신호가 입력되는 복수의 외부 실렉트 단자를 갖고,
    상기 측면 전극 패드끼리가 전기적으로 접속되어 있는 부분을 포함하여 구성되고, 복수의 외부 실렉트 단자의 각각은 복수의 반도체 장치의 실렉트 단자 중 특정 반도체 장치의 실렉트 단자에만 전기적으로 접속시키는 반도체 장치 특정 수단이 측면측에 설치되어 있는 구성의 삼차원 실장 반도체 장치.
  10. 제 9 항에 있어서,
    적층되어 있는 각 반도체 장치는 반도체 장치마다 상기 반도체 장치 특정 수단의 일부로서, 서로 다른 반도체 장치 특정 수단 부분을 갖고,
    상기 반도체 장치 특정 수단은 서로 겹치는 반도체 장치의 반도체 장치 특정 수단 부분이 전기적으로 접속되어서 형성되는 구성의 삼차원 실장 반도체 장치.
  11. 제 9 항에 있어서,
    적층되어 있는 각 반도체 장치는 반도체 장치마다 상기 반도체 장치 특정 수 단의 일부로서, 동일한 반도체 장치 특정 수단 부분을 갖고,
    상기 반도체 장치 특정 수단은 서로 겹치는 반도체 장치의 반도체 장치 특정 수단 부분이 전기적으로 접속되고, 또한, 소정 개소의 단락(短絡), 또는 절단, 또는 단락 및 절단되어서 형성되는 구성의 3차원 실장 반도체 장치.
  12. 대향하는 제 1 및 제 2 면을 갖는 웨이퍼의 제 1 면에 집적 회로부와 제 1 및 제 2 전극 패드를 형성하는 공정과,
    상기 웨이퍼의 제 1 면측을 지지판 부재에 접착하고, 상기 웨이퍼의 제 2 면을 연삭하여 상기 웨이퍼를 얇게 하는 공정과,
    상기 얇아진 웨이퍼의 제 2 면측을 에칭하고, 상기 기판을 관통하여 그 바닥에 상기 제 1 및 제 2 전극 패드의 이면을 각각 노출하는 구멍 및 스크라이브 홈을 형성하는 구멍 형성 공정과,
    상기 구멍의 내부에, 일단이 상기 제 1 전극 패드의 이면과 전기적으로 접속되고 타단이 상기 기판의 제 2 면에 노출되어서 상기 제 1 전극 패드를 전기적으로 상기 기판의 제 2 면에까지 도출하는 도출부를 형성하고, 동시에 상기 스크라이브 홈의 측벽면에, 상기 기판의 제 2 면으로부터 상기 제 1 면을 향해서 연장하고, 상기 제 2 전극 패드에 도달하는 측면 전극 패드를 형성하는 공정과,
    상기 도출부를 형성한 후에, 상기 지지판 부재를 제거하는 공정을 갖는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 구멍 형성 공정은,
    상기 전극 패드를 에칭 스톱퍼층으로서 기능시켜서 행하는 에칭 가공인 반도 체 장치의 제조 방법.
KR1020057003706A 2005-03-03 2003-01-15 반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의제조 방법 KR100787547B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020057003706A KR100787547B1 (ko) 2005-03-03 2003-01-15 반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020057003706A KR100787547B1 (ko) 2005-03-03 2003-01-15 반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의제조 방법

Publications (2)

Publication Number Publication Date
KR20050090365A KR20050090365A (ko) 2005-09-13
KR100787547B1 true KR100787547B1 (ko) 2007-12-21

Family

ID=37272427

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057003706A KR100787547B1 (ko) 2005-03-03 2003-01-15 반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의제조 방법

Country Status (1)

Country Link
KR (1) KR100787547B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950759B1 (ko) 2008-03-07 2010-04-05 주식회사 하이닉스반도체 스택 패키지
KR100984729B1 (ko) * 2008-06-25 2010-10-01 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법
KR101078745B1 (ko) 2010-06-09 2011-11-02 주식회사 하이닉스반도체 반도체 칩 및 그의 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100783276B1 (ko) * 2006-08-29 2007-12-06 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563138A (ja) * 1991-04-18 1993-03-12 Hitachi Ltd 半導体集積回路装置
JPH08213427A (ja) * 1995-02-07 1996-08-20 Sharp Corp 半導体チップおよびマルチチップ半導体モジュール

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563138A (ja) * 1991-04-18 1993-03-12 Hitachi Ltd 半導体集積回路装置
JPH08213427A (ja) * 1995-02-07 1996-08-20 Sharp Corp 半導体チップおよびマルチチップ半導体モジュール

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100950759B1 (ko) 2008-03-07 2010-04-05 주식회사 하이닉스반도체 스택 패키지
KR100984729B1 (ko) * 2008-06-25 2010-10-01 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법
KR101078745B1 (ko) 2010-06-09 2011-11-02 주식회사 하이닉스반도체 반도체 칩 및 그의 제조방법

Also Published As

Publication number Publication date
KR20050090365A (ko) 2005-09-13

Similar Documents

Publication Publication Date Title
JP4145301B2 (ja) 半導体装置及び三次元実装半導体装置
TWI431759B (zh) 可堆疊式功率mosfet、功率mosfet堆疊及其製備方法
KR100537892B1 (ko) 칩 스택 패키지와 그 제조 방법
US6545228B2 (en) Semiconductor device with a plurality of stacked boards and method of making
US8541874B2 (en) Semiconductor device
KR100764055B1 (ko) 웨이퍼 레벨 칩 스케일 패키지 및 칩 스케일 패키지의 제조방법
US20050140021A1 (en) Semiconductor device and manufacturing method thereof
JP4441974B2 (ja) 半導体装置の製造方法
US20050161788A1 (en) Semiconductor device
JP2007067215A (ja) 回路基板、回路基板の製造方法および回路装置
JP4678720B2 (ja) 回路基板およびその製造方法、半導体装置およびその製造方法
US20090325342A1 (en) Method of fabricating stacked semiconductor package with localized cavities for wire bonding
JP4334397B2 (ja) 半導体装置及びその製造方法
KR100787547B1 (ko) 반도체 장치와 삼차원 실장 반도체 장치 및 반도체 장치의제조 방법
JP2006041512A (ja) マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ
JP2001320015A (ja) 半導体装置およびその製造方法
JP3394696B2 (ja) 半導体装置及びその製造方法
US10651374B2 (en) Semiconductor device, and method for manufacturing the same
US7091613B1 (en) Elongated bonding pad for wire bonding and sort probing
KR101118719B1 (ko) 와이어 접합을 위한 국소 공동을 구비한 적층 반도체 패키지 및 그 제조 방법
JPS5965474A (ja) 集積された検出器アレイと信号処理器
WO1985003804A1 (en) Wafer scale package system and header and method of manufacture thereof
JP2005011856A (ja) チップ状電子部品及びその製造方法、並びにその実装構造
JP4597182B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161123

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20171117

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee