JP2001320015A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
Abstract
(57)【要約】
【課題】 ３次元構造の半導体装置を容易にしかも精度
良く製造すること。 【解決手段】 本発明の半導体装置１は、基板１０に形
成される配線パターン１１と、配線パターン１１を覆う
状態で形成される絶縁膜２０と、絶縁膜２０上に載置さ
れる第１の素子チップ２と、絶縁膜２０を貫通し、配線
パターン１１と第１の素子チップ２とを電気的に導通さ
せる導体ピラー４とを備えるものである。
良く製造すること。 【解決手段】 本発明の半導体装置１は、基板１０に形
成される配線パターン１１と、配線パターン１１を覆う
状態で形成される絶縁膜２０と、絶縁膜２０上に載置さ
れる第１の素子チップ２と、絶縁膜２０を貫通し、配線
パターン１１と第１の素子チップ２とを電気的に導通さ
せる導体ピラー４とを備えるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、配線パターンが形
成された基板の上方に素子チップを階層的に載置して３
次元マルチチップモジュールを構成する半導体装置およ
びその製造方法に関する。
成された基板の上方に素子チップを階層的に載置して３
次元マルチチップモジュールを構成する半導体装置およ
びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、小型化が
進んでおり、それに伴い回路素子の微細加工も進んでき
ている。また、このような微細加工とともに、回路素子
を形成したチップを積み重ねて３次元構造とする半導体
装置も開発されている。
進んでおり、それに伴い回路素子の微細加工も進んでき
ている。また、このような微細加工とともに、回路素子
を形成したチップを積み重ねて３次元構造とする半導体
装置も開発されている。
【０００３】チップを積み重ねて３次元構造にする場
合、各チップ間をワイヤーボンドで配線したり、チップ
間に配線パターンが形成された基板を挟むようにして、
各チップをその基板のパッドと接続することで、チップ
の積み重ねと電気的接続とを実現している。
合、各チップ間をワイヤーボンドで配線したり、チップ
間に配線パターンが形成された基板を挟むようにして、
各チップをその基板のパッドと接続することで、チップ
の積み重ねと電気的接続とを実現している。
【０００４】
【発明が解決しようとする課題】しかしながら、ワイヤ
ーボンドでの配線は、配線間ピッチの制約から配線本数
が限られてしまったり、配線部分を含む半導体装置全体
の大きさが増加してしまうという問題がある。
ーボンドでの配線は、配線間ピッチの制約から配線本数
が限られてしまったり、配線部分を含む半導体装置全体
の大きさが増加してしまうという問題がある。
【０００５】また、チップ間に基板を挟む構成では、チ
ップに形成されたバンプと基板との位置合わせが困難で
あるとともに、多数のバンプを形成しなければならず、
製造工程の複雑化を招いている。
ップに形成されたバンプと基板との位置合わせが困難で
あるとともに、多数のバンプを形成しなければならず、
製造工程の複雑化を招いている。
【０００６】
【課題を解決するための手段】本発明はこのような課題
を解決するために成されたものである。すなわち、本発
明の半導体装置は、基板に形成される配線パターンと、
配線パターンを覆う状態で形成される絶縁膜と、絶縁膜
上に載置される素子チップと、絶縁膜を貫通し、配線パ
ターンと素子チップとを電気的に導通させる導体ピラー
とを備えるものである。
を解決するために成されたものである。すなわち、本発
明の半導体装置は、基板に形成される配線パターンと、
配線パターンを覆う状態で形成される絶縁膜と、絶縁膜
上に載置される素子チップと、絶縁膜を貫通し、配線パ
ターンと素子チップとを電気的に導通させる導体ピラー
とを備えるものである。
【０００７】このような本発明では、基板に絶縁膜を介
して素子チップを搭載し、絶縁膜を貫通する導体ピラー
によって基板の配線パターンと素子チップとを導通させ
ているため、素子チップと基板との電気的接続の精度を
導体ピラーの製造精度まで高めることができるようにな
る。
して素子チップを搭載し、絶縁膜を貫通する導体ピラー
によって基板の配線パターンと素子チップとを導通させ
ているため、素子チップと基板との電気的接続の精度を
導体ピラーの製造精度まで高めることができるようにな
る。
【０００８】また、本発明の半導体装置の製造方法は、
基板に配線パターンを形成する工程と、配線パターンを
絶縁膜で覆う工程と、絶縁膜上に素子チップを搭載する
工程と、絶縁膜を貫通し、配線パターンと導通する導体
ピラーを形成する工程と、導体ピラーと素子チップとを
配線する工程とを備えている。
基板に配線パターンを形成する工程と、配線パターンを
絶縁膜で覆う工程と、絶縁膜上に素子チップを搭載する
工程と、絶縁膜を貫通し、配線パターンと導通する導体
ピラーを形成する工程と、導体ピラーと素子チップとを
配線する工程とを備えている。
【０００９】このような本発明では、配線パターンを形
成した基板に素子チップを搭載して３次元構造の半導体
装置を構成するにあたり、絶縁膜上に素子チップを搭載
した後に導体ピラーを形成しているため、素子チップの
搭載時の位置合わせ精度を緩くできる。また、導体ピラ
ーを半導体製造プロセス技術で製造することから、精度
の高い配線を行うことができるようになる。
成した基板に素子チップを搭載して３次元構造の半導体
装置を構成するにあたり、絶縁膜上に素子チップを搭載
した後に導体ピラーを形成しているため、素子チップの
搭載時の位置合わせ精度を緩くできる。また、導体ピラ
ーを半導体製造プロセス技術で製造することから、精度
の高い配線を行うことができるようになる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。図１は、本実施形態に係る半導体装
置を説明する概略断面図である。すなわち、本実施形態
に係る半導体装置１は、複数の素子チップを積層して３
次元構造にしたマルチチップモジュールである。図１に
示す例では、基板１０の上方に第１の素子チップ２、第
２の素子チップ３の２つが絶縁膜を挟んで配置された構
成となっている。
基づいて説明する。図１は、本実施形態に係る半導体装
置を説明する概略断面図である。すなわち、本実施形態
に係る半導体装置１は、複数の素子チップを積層して３
次元構造にしたマルチチップモジュールである。図１に
示す例では、基板１０の上方に第１の素子チップ２、第
２の素子チップ３の２つが絶縁膜を挟んで配置された構
成となっている。
【００１１】基板１０には所定の配線パターン１１が形
成されており、その配線パターン１１を覆う状態に絶縁
膜２０が形成されている。なお、基板１０には配線パタ
ーン１１の他に機能素子を形成しておいてもよい。
成されており、その配線パターン１１を覆う状態に絶縁
膜２０が形成されている。なお、基板１０には配線パタ
ーン１１の他に機能素子を形成しておいてもよい。
【００１２】配線パターン１１を覆う絶縁膜２０の上に
は第１の素子チップ２が載置されている。絶縁膜２０上
に搭載されることで、第１の素子チップ２と配線パター
ン１１とは直接接触せず、電気的な絶縁が保たれる。
は第１の素子チップ２が載置されている。絶縁膜２０上
に搭載されることで、第１の素子チップ２と配線パター
ン１１とは直接接触せず、電気的な絶縁が保たれる。
【００１３】第１の素子チップ２の周囲は絶縁膜３０に
よって覆われている。また、第１の素子チップ２と基板
１０の配線パターン１１とは、絶縁膜２０、３０を貫通
する状態で形成されている導体ピラー４を介して電気的
な導通をとっている。
よって覆われている。また、第１の素子チップ２と基板
１０の配線パターン１１とは、絶縁膜２０、３０を貫通
する状態で形成されている導体ピラー４を介して電気的
な導通をとっている。
【００１４】導体ピラー４は、例えば銅を用いて形成さ
れており、第１の素子チップ２の周辺に立設され、基板
１０の配線パターン１１と導通するパッド１２と接触し
ている。この導体ピラー４と第１の素子チップ２とは、
絶縁膜３０の上面に沿って形成される配線５によって導
通状態となっている。
れており、第１の素子チップ２の周辺に立設され、基板
１０の配線パターン１１と導通するパッド１２と接触し
ている。この導体ピラー４と第１の素子チップ２とは、
絶縁膜３０の上面に沿って形成される配線５によって導
通状態となっている。
【００１５】本実施形態の半導体装置１では、この絶縁
膜２０、第１の素子チップ２、絶縁膜３０、導体ピラー
４および配線５から成る構成を、もう一つ積層した構成
となっている。
膜２０、第１の素子チップ２、絶縁膜３０、導体ピラー
４および配線５から成る構成を、もう一つ積層した構成
となっている。
【００１６】すなわち、配線５を覆う状態で絶縁膜４０
が形成され、その上に第２の素子チップ３が搭載され、
さらに第２の素子チップ３が絶縁膜５０で覆われてい
る。また、絶縁膜４０、５０を貫通する状態で導体ピラ
ー４が形成され、その導体ピラー４と第２の素子チップ
３とが配線５によって接続されている。
が形成され、その上に第２の素子チップ３が搭載され、
さらに第２の素子チップ３が絶縁膜５０で覆われてい
る。また、絶縁膜４０、５０を貫通する状態で導体ピラ
ー４が形成され、その導体ピラー４と第２の素子チップ
３とが配線５によって接続されている。
【００１７】また、配線５の上には絶縁膜６０が形成さ
れ、外部との導通のためのパッド６１が絶縁膜６０を貫
通して配線５に接続されている。
れ、外部との導通のためのパッド６１が絶縁膜６０を貫
通して配線５に接続されている。
【００１８】このように、第１の素子チップ２および第
２の素子チップ３が基板１０の上方に絶縁膜を介して積
層され、導体ピラー４によって基板１０の配線パターン
１１と導通していることから、各々の素子チップ２、３
を導体ピラー４に電気的接続すれば各素子チップ２、３
間の電気的接続が完了することになる。
２の素子チップ３が基板１０の上方に絶縁膜を介して積
層され、導体ピラー４によって基板１０の配線パターン
１１と導通していることから、各々の素子チップ２、３
を導体ピラー４に電気的接続すれば各素子チップ２、３
間の電気的接続が完了することになる。
【００１９】また、本実施形態の半導体装置１では、各
素子チップ２、３の外側に設けた導体ピラー４によって
電気的接続を行うため、ワイヤーボンドやバンプを用い
ることなく、しかも素子チップ２、３の大きさに制限さ
れずに配線を行うことができるようになる。
素子チップ２、３の外側に設けた導体ピラー４によって
電気的接続を行うため、ワイヤーボンドやバンプを用い
ることなく、しかも素子チップ２、３の大きさに制限さ
れずに配線を行うことができるようになる。
【００２０】次に、本実施形態に係る半導体装置の製造
方法を説明する。図２〜図５は、本実施形態に係る半導
体装置の製造方法を説明する概略図である。
方法を説明する。図２〜図５は、本実施形態に係る半導
体装置の製造方法を説明する概略図である。
【００２１】先ず、図２に示すように、例えばシリコン
ウェハ１００を用いて配線パターン１１およびパッド１
２の形成を行う。ここでは、図２（ａ）は全体図であ
り、シリコンウェハ１００に同じ配線パターンの群を複
数の配線チップ１０１として形成する。
ウェハ１００を用いて配線パターン１１およびパッド１
２の形成を行う。ここでは、図２（ａ）は全体図であ
り、シリコンウェハ１００に同じ配線パターンの群を複
数の配線チップ１０１として形成する。
【００２２】図２（ｂ）は１つの配線チップを示す図で
ある。配線チップ１０１を構成する配線パターン１１と
しては、例えばアルミニウムをフォトリソグラフィー技
術によってパターニングして、所定のパターン形状に成
形する。なお、この配線チップ１０１としては、配線パ
ターン１１の他に機能素子を組み込むようにしてもよ
い。
ある。配線チップ１０１を構成する配線パターン１１と
しては、例えばアルミニウムをフォトリソグラフィー技
術によってパターニングして、所定のパターン形状に成
形する。なお、この配線チップ１０１としては、配線パ
ターン１１の他に機能素子を組み込むようにしてもよ
い。
【００２３】次に、図３（ａ）に示すように、配線パタ
ーン１１を覆う状態で例えば酸化シリコンから成る絶縁
膜２０を形成する。絶縁膜２０は、例えばＣＶＤ（化学
気相成長法）によってシリコンウェハ１００の状態で全
体に形成する。
ーン１１を覆う状態で例えば酸化シリコンから成る絶縁
膜２０を形成する。絶縁膜２０は、例えばＣＶＤ（化学
気相成長法）によってシリコンウェハ１００の状態で全
体に形成する。
【００２４】次いで、図３（ｂ）に示すように、先に形
成した絶縁膜２０上に第１の素子チップ２を搭載する。
第１の素子チップ２は、絶縁膜２０上に位置合わせした
状態で接着される。ただし、第１の素子チップ２の電気
的な接続は後の工程で行うことから、ここでの位置合わ
せ精度はそれほど高いものでなくてもよい。ここで、第
１の素子チップ２は、シリコンウェハ１００の全ての配
線チップ上に搭載される。
成した絶縁膜２０上に第１の素子チップ２を搭載する。
第１の素子チップ２は、絶縁膜２０上に位置合わせした
状態で接着される。ただし、第１の素子チップ２の電気
的な接続は後の工程で行うことから、ここでの位置合わ
せ精度はそれほど高いものでなくてもよい。ここで、第
１の素子チップ２は、シリコンウェハ１００の全ての配
線チップ上に搭載される。
【００２５】続いて、図３（ｃ）に示すように、第１の
素子チップ２を覆う状態で例えば酸化シリコンから成る
絶縁膜３０を形成する。この絶縁膜３０も、例えばＣＶ
Ｄによってシリコンウェハ１００の状態で全体に形成す
る。
素子チップ２を覆う状態で例えば酸化シリコンから成る
絶縁膜３０を形成する。この絶縁膜３０も、例えばＣＶ
Ｄによってシリコンウェハ１００の状態で全体に形成す
る。
【００２６】次に、図３（ｄ）に示すように、配線パタ
ーン１１と導通するパッド上の絶縁膜２０、３０をエッ
チングして穴を設け、その穴内に導体ピラー４を例えば
銅のめっき処理によって形成する。
ーン１１と導通するパッド上の絶縁膜２０、３０をエッ
チングして穴を設け、その穴内に導体ピラー４を例えば
銅のめっき処理によって形成する。
【００２７】また、第１の素子チップ２のパッド２１上
の絶縁膜３０にもエッチングによって穴を設け、その穴
内に同様な導体ピラー４を形成する。これにより、シリ
コンウェハ１００のパッド１２上と、第１の素子チップ
２のパッド２１上との各々に導体ピラー４が立設され
る。
の絶縁膜３０にもエッチングによって穴を設け、その穴
内に同様な導体ピラー４を形成する。これにより、シリ
コンウェハ１００のパッド１２上と、第１の素子チップ
２のパッド２１上との各々に導体ピラー４が立設され
る。
【００２８】続いて、図４（ａ）に示すように、各パッ
ド１２、２１上の導体ピラー４の上端を配線５で接続す
る。配線５は、例えばアルミニウムをフォトリソグラフ
ィー技術によってパターニングして形成される。また、
図４（ｂ）に示すように、配線５は、回路構成に必要な
パッド１２、２１間を接続するように形成される。
ド１２、２１上の導体ピラー４の上端を配線５で接続す
る。配線５は、例えばアルミニウムをフォトリソグラフ
ィー技術によってパターニングして形成される。また、
図４（ｂ）に示すように、配線５は、回路構成に必要な
パッド１２、２１間を接続するように形成される。
【００２９】その後、配線５を覆う状態に例えば酸化シ
リコンから成る絶縁膜４０を形成する。この絶縁膜４０
も、例えばＣＶＤによってシリコンウェハ１００の状態
で全体に形成する。
リコンから成る絶縁膜４０を形成する。この絶縁膜４０
も、例えばＣＶＤによってシリコンウェハ１００の状態
で全体に形成する。
【００３０】次に、ここまでの工程（絶縁膜形成、素子
チップ搭載、導体ピラー形成、配線接続）を、繰り返し
行う。すなわち、図４（ｃ）に示すように、絶縁膜４０
上に第２の素子チップ３を搭載し、絶縁膜５０で覆い、
パッド１２、２１上の絶縁膜４０、５０をエッチングし
て導体ピラー４を形成する。その後、各導体ピラー４を
配線５で接続し（図４（ｄ）参照）、絶縁膜６０で覆
う。これにより、シリコンウェハ１００上に第１の素子
チップ２と第２の素子チップ３とが積層された状態とな
る。絶縁膜６０を形成した後は、配線５と外部とのコン
タクトをとるためのパッド６１を形成する。
チップ搭載、導体ピラー形成、配線接続）を、繰り返し
行う。すなわち、図４（ｃ）に示すように、絶縁膜４０
上に第２の素子チップ３を搭載し、絶縁膜５０で覆い、
パッド１２、２１上の絶縁膜４０、５０をエッチングし
て導体ピラー４を形成する。その後、各導体ピラー４を
配線５で接続し（図４（ｄ）参照）、絶縁膜６０で覆
う。これにより、シリコンウェハ１００上に第１の素子
チップ２と第２の素子チップ３とが積層された状態とな
る。絶縁膜６０を形成した後は、配線５と外部とのコン
タクトをとるためのパッド６１を形成する。
【００３１】この状態で、配線チップ単位でシリコンウ
ェハ１００のダイシングを行い、配線チップ１０１、第
１の素子チップ２、第２の素子チップ３が各々１つずつ
積層された状態の３次元マルチチップモジュール構造の
半導体装置１が完成する。
ェハ１００のダイシングを行い、配線チップ１０１、第
１の素子チップ２、第２の素子チップ３が各々１つずつ
積層された状態の３次元マルチチップモジュール構造の
半導体装置１が完成する。
【００３２】このような半導体装置の製造方法により、
素子チップの積層、導体ピラーの形成、素子チップ間の
絶縁膜の形成など、シリコンウェハ単位で半導体製造プ
ロセスを用いて実現でき、半導体製造プロセスの精度に
よって３次元配線を正確に施すことが可能となる。
素子チップの積層、導体ピラーの形成、素子チップ間の
絶縁膜の形成など、シリコンウェハ単位で半導体製造プ
ロセスを用いて実現でき、半導体製造プロセスの精度に
よって３次元配線を正確に施すことが可能となる。
【００３３】なお、本実施形態では第１の素子チップ２
と第２の素子チップ３の２つを積層する例を説明した
が、素子チップは２つに限定されず、３つ以上積層して
もよいし、基板と第１の素子チップとの積層構造であっ
てもよい。また、シリコンウェハ以外の半導体ウェハ
（化合物半導体ウェハ、ＳＯＩウェハ等）を基板として
用いてもよい。さらに、基板は半導体ウェハに限らず、
ウェハ形状をしたもの（ガラス基板等）を用いてもよ
い。
と第２の素子チップ３の２つを積層する例を説明した
が、素子チップは２つに限定されず、３つ以上積層して
もよいし、基板と第１の素子チップとの積層構造であっ
てもよい。また、シリコンウェハ以外の半導体ウェハ
（化合物半導体ウェハ、ＳＯＩウェハ等）を基板として
用いてもよい。さらに、基板は半導体ウェハに限らず、
ウェハ形状をしたもの（ガラス基板等）を用いてもよ
い。
【００３４】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。すなわち、３次元マルチチップモ
ジュールを構成するにあたり、ワイヤーボンドやバンプ
を用いることなく素子チップ間の配線を行うことがで
き、しかも半導体製造プロセスを用いて素子チップ間の
絶縁膜や配線部材を形成できることから、多数配線結線
を容易にしかも精度良く行うことが可能となる。
のような効果がある。すなわち、３次元マルチチップモ
ジュールを構成するにあたり、ワイヤーボンドやバンプ
を用いることなく素子チップ間の配線を行うことがで
き、しかも半導体製造プロセスを用いて素子チップ間の
絶縁膜や配線部材を形成できることから、多数配線結線
を容易にしかも精度良く行うことが可能となる。
【図１】本実施形態に係る半導体装置を説明する概略断
面図である。
面図である。
【図２】本実施形態に係る半導体装置の製造方法を説明
する概略図（その１）である。
する概略図（その１）である。
【図３】本実施形態に係る半導体装置の製造方法を説明
する概略図（その２）である。
する概略図（その２）である。
【図４】本実施形態に係る半導体装置の製造方法を説明
する概略図（その３）である。
する概略図（その３）である。
１…半導体装置、２…第１の素子チップ、３…第２の素
子チップ、４…導体ピラー、５…配線、１０…基板、１
１…配線パターン、１２…パッド、２０…絶縁膜、３０
…絶縁膜、４０…絶縁膜、５０…絶縁膜、６０…絶縁
膜、１００…シリコンウェハ
子チップ、４…導体ピラー、５…配線、１０…基板、１
１…配線パターン、１２…パッド、２０…絶縁膜、３０
…絶縁膜、４０…絶縁膜、５０…絶縁膜、６０…絶縁
膜、１００…シリコンウェハ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 ５０１ Ｈ０１Ｌ 23/52 Ｃ 23/52
Claims (12)
- 【請求項１】 基板に形成される配線パターンと、 前記配線パターンを覆う状態で形成される絶縁膜と、 前記絶縁膜上に載置される素子チップと、 前記絶縁膜を貫通し、前記配線パターンと前記素子チッ
プとを電気的に導通させる導体ピラーとを備えることを
特徴とする半導体装置。 - 【請求項２】 前記素子チップの上方に他の絶縁膜を介
して他の素子チップが搭載され、前記他の素子チップと
前記導体ピラーとが導通していることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記基板には、前記配線パターンと導通
する機能素子が形成されていることを特徴とする請求項
１記載の半導体装置。 - 【請求項４】 基板に配線パターンを形成する工程と、 前記配線パターンを絶縁膜で覆う工程と、 前記絶縁膜上に素子チップを搭載する工程と、 前記絶縁膜を貫通し、前記配線パターンと導通する導体
ピラーを形成する工程と、 前記導体ピラーと前記素子チップとを配線する工程とを
備えることを特徴とする半導体装置の製造方法。 - 【請求項５】 前記素子チップの上方に他の絶縁膜を形
成する工程と、 前記他の絶縁膜の上に他の素子チップを搭載し、前記導
体ピラーと導通させる工程とを備えることを特徴とする
請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記基板に前記配線パターンを形成する
工程で、その配線パターンと導通する機能素子を形成す
ることを特徴とする請求項４記載の半導体装置の製造方
法。 - 【請求項７】 基板に、配線パターンを含む複数のチッ
プを形成する工程と、 前記複数のチップを覆う状態で絶縁膜を形成する工程
と、 前記絶縁膜上における前記複数のチップと対応する位置
に複数の素子チップを各々搭載する工程と、 前記絶縁膜を貫通し、前記複数のチップの配線パターン
と各々導通する複数の導体ピラーを形成する工程と、 前記複数の導体ピラーと前記複数の素子チップとを各々
配線する工程と、 前記チップおよびそれに対応する素子チップを１単位と
して個々に分割する工程とを備えることを特徴とする半
導体装置の製造方法。 - 【請求項８】 前記基板は、ウェハ形状をしたものから
成ることを特徴とする請求項７記載の半導体装置の製造
方法。 - 【請求項９】 前記基板は、半導体ウェハから成ること
を特徴とする請求項７記載の半導体装置の製造方法。 - 【請求項１０】 基板に、配線パターンを含む複数のチ
ップを形成する工程と、 前記複数のチップを覆う状態で絶縁膜を形成する工程
と、 前記絶縁膜上における前記複数のチップと対応する位置
に複数の素子チップを各々搭載する工程と、 前記絶縁膜を貫通し、前記複数のチップの配線パターン
と各々導通する複数の導体ピラーを形成する工程と、 前記複数の導体ピラーと前記複数の素子チップとを各々
配線する工程と、 前記複数の素子チップの上方に他の絶縁膜を形成する工
程と、 前記他の絶縁膜の上に前記複数の素子チップと対応する
位置に複数の他の素子チップを搭載し、前記導体ピラー
と各々導通させる工程と、 前記チップおよびそのチップに対応する素子チップなら
びにその素子チップに対応する他の素子チップを１単位
として個々に分割する工程とを備えることを特徴とする
半導体装置の製造方法。 - 【請求項１１】 前記基板は、ウェハ形状をしたものか
ら成ることを特徴とする請求項１０記載の半導体装置の
製造方法。 - 【請求項１２】 前記基板は、半導体ウェハから成るこ
とを特徴とする請求項１０記載の半導体装置の製造方
法。
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|---|---|---|---|
| JP2000139481A JP2001320015A (ja) | 2000-05-12 | 2000-05-12 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139481A JP2001320015A (ja) | 2000-05-12 | 2000-05-12 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001320015A true JP2001320015A (ja) | 2001-11-16 |
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|---|---|---|---|
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|---|---|
| JP (1) | JP2001320015A (ja) |
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- 2000-05-12 JP JP2000139481A patent/JP2001320015A/ja active Pending
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