KR20040092435A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20040092435A
KR20040092435A KR1020040027385A KR20040027385A KR20040092435A KR 20040092435 A KR20040092435 A KR 20040092435A KR 1020040027385 A KR1020040027385 A KR 1020040027385A KR 20040027385 A KR20040027385 A KR 20040027385A KR 20040092435 A KR20040092435 A KR 20040092435A
Authority
KR
South Korea
Prior art keywords
wiring
semiconductor chip
semiconductor device
semiconductor
support
Prior art date
Application number
KR1020040027385A
Other languages
English (en)
Inventor
노마다까시
스즈끼아끼라
시노기히로유끼
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20040092435A publication Critical patent/KR20040092435A/ko

Links

Classifications

    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B7/00—Special arrangements or measures in connection with doors or windows
    • E06B7/16—Sealing arrangements on wings or parts co-operating with the wings
    • E06B7/18—Sealing arrangements on wings or parts co-operating with the wings by means of movable edgings, e.g. draught sealings additionally used for bolting, e.g. by spring force or with operating lever
    • E06B7/20—Sealing arrangements on wings or parts co-operating with the wings by means of movable edgings, e.g. draught sealings additionally used for bolting, e.g. by spring force or with operating lever automatically withdrawn when the wing is opened, e.g. by means of magnetic attraction, a pin or an inclined surface, especially for sills
    • E06B7/215—Sealing arrangements on wings or parts co-operating with the wings by means of movable edgings, e.g. draught sealings additionally used for bolting, e.g. by spring force or with operating lever automatically withdrawn when the wing is opened, e.g. by means of magnetic attraction, a pin or an inclined surface, especially for sills with sealing strip being moved to a retracted position by elastic means, e.g. springs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B7/00—Special arrangements or measures in connection with doors or windows
    • E06B7/28—Other arrangements on doors or windows, e.g. door-plates, windows adapted to carry plants, hooks for window cleaners
    • E06B7/36—Finger guards or other measures preventing harmful access between the door and the door frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • E—FIXED CONSTRUCTIONS
    • E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
    • E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
    • E05Y2800/00—Details, accessories and auxiliary operations not otherwise provided for
    • E05Y2800/40—Physical or chemical protection
    • E05Y2800/41—Physical or chemical protection against finger injury
    • E—FIXED CONSTRUCTIONS
    • E06—DOORS, WINDOWS, SHUTTERS, OR ROLLER BLINDS IN GENERAL; LADDERS
    • E06B—FIXED OR MOVABLE CLOSURES FOR OPENINGS IN BUILDINGS, VEHICLES, FENCES OR LIKE ENCLOSURES IN GENERAL, e.g. DOORS, WINDOWS, BLINDS, GATES
    • E06B3/00—Window sashes, door leaves, or like elements for closing wall or like openings; Layout of fixed or moving closures, e.g. windows in wall or like openings; Features of rigidly-mounted outer frames relating to the mounting of wing frames
    • E06B3/02—Wings made completely of glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H01L2224/06182—On opposite sides of the body with specially adapted redistribution layers [RDL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dicing (AREA)
  • Pressure Sensors (AREA)

Abstract

적층형 MCM을 고가의 장치를 이용하지 않고 낮은 제조 비용으로 제조한다. 제1 반도체 장치(100a)의 반도체 칩(1)의 표면에 절연막(2)을 개재하여 제1 배선(3A) 및 제2 배선(3B)이 형성되어 있다. 이들 제1 배선(3A) 및 제2 배선(3B)이 형성된 반도체 칩(1)의 표면에는 제2 배선(3B)을 노출하는 개구부(12)를 포함한 유리 기판(4)이 접착되어 있다. 또한, 제3 배선(9)은 반도체 칩(10)의 이면으로부터 절연막(7)을 개재하여 반도체 칩(1)의 측면에 연장하고, 제1 배선(3A)에 접속되어 있다. 그리고, 제2 배선(3B)에 개구부(12)를 통하여 다른 반도체 장치(100)b)의 도전 단자(11B)가 접속된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 칩의 패키징 기술에 관한 것이다.
최근, 새로운 패키지 기술로서, MCM(Multi Chip Module: 멀티칩 모듈)이 주목받고 있다. MCM은, 하나의 패키지 내에 복수의 반도체 칩을 내장함으로써, 고기능의 모듈을 실현하는 것이다. MCM에는 반도체 칩의 배치 방법에 따라, 많은 종류가 있다. 그 중에서, 복수의 반도체 칩을 적층하여 이루어지는 「적층형 MCM」이 최근 특히 주목받고 있다.
이 적층형 MCM의 구조의 일례를 도 14에 도시한다. 이 적층형 MCM(200)은 반도체 칩(204)을 복수개 적층한 것이다. 반도체 칩(204)을 관통하는 비어홀(205)을 레이저 가공에 의해 형성하고, 그 비어홀(205)의 측면에 배리어 메탈(202)을 스퍼터법이나 CVD법으로 형성한다. 그 후, 구리 도금에 의해, 상기 비어홀(205) 내에 도전 재료를 매립함으로써, 상하에 인접하여 배치된 반도체 칩(204, 204)을 접속하는 배선을 형성한다.
반도체 칩(204) 사이의 절연은, 열가소성 필름(203)을 삽입함으로써 유지된다. 이러한 제조 공정을 반복하여 행함으로써, 복수의 반도체 칩(204)을 적층할 수 있다. 가장 아래가 되는 반도체 칩(204)에는 도전 단자(206)를 부착함으로써 외부 회로와의 접속을 행한다.
이상의 제조 공정에서 적층형 MCM(200)을 제조할 수 있다. 상술한 적층형 MCM은 특허 문헌 1에 개시되어 있다.
[특허 문헌 1]
일본 특개평9-232503호 공보
상술한 적층형 MCM(200)을 제조하기 위해서는, 수십 ㎛ 정도의 직경, 깊이를 갖는 비어홀의 형성, 및 비어홀 내에의 도전 재료의 매립을 행할 필요가 있다. 그결과, 비어홀 가공용의 레이저 가공기, 배리어 메탈 성막용의 배리어 CVD 장치, 비어홀의 매립을 행하기 위한 구리 도금 장치 등, 종래의 반도체의 패키징에서는 사용되고 있지 않은, 고가의 장치가 필요해져, 제조 비용이 비싸진다고 하는 문제가 있었다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 2는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 4는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 5는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 7은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 8은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 9는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 10은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 11은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 12는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 13은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 단면도.
도 14는 종래의 MCM형 반도체 장치의 단면의 모식도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 칩
2, 7 : 절연막
3A : 제1 배선
3B : 제2 배선
4 : 유리 기판
5 : 수지층
8 : 완충 부재
9 : 제3 배선
10 : 보호막
11, 11B : 도전 단자
12 : 개구부
100a : 제1 반도체 장치
100b : 제2 반도체 장치
본 발명의 반도체 장치는, 반도체 칩의 표면에 제1 절연막을 개재하여 제1 배선 및 제2 배선이 형성되어 있다. 이들 제1 및 제2 배선이 형성된 반도체 칩의 표면에는 제2 배선을 노출하는 개구부를 포함하는 지지체가 접착된다. 또한, 제3 배선은 반도체 칩의 이면으로부터 제2 절연막을 개재하여 반도체 칩의 측면으로 연장하여, 제1 배선에 접속되어 있다.
〈실시예〉
다음으로, 본 발명의 실시예에 따른 반도체 장치 및 그 제조 방법에 대하여, 도 1 내지 도 13을 참조하여 설명한다.
우선, 도 1에 도시한 바와 같이 반도체 웨이퍼(1a)를 준비한다. 이 반도체 웨이퍼(1a)는 후술하는 공정에서, 절단되어 복수의 반도체 칩(1)으로 분리된다. 이들 반도체 칩(1)은, 예를 들면 CCD의 이미지 센서나 반도체 메모리의 칩으로, 반도체의 웨이퍼 프로세스에 의해 형성된다. 그 반도체 웨이퍼(1a)의 표면에 절연막(2)을 사이에 두고 복수의 제1 배선(3A), 복수의 제2 배선(3B)을 동시에 형성한다. 제1 배선(3A)은 반도체 웨이퍼(1a)를 복수의 반도체 칩(1)으로 절단 분리하기 위한 경계 S를 두고, 그 양측에 소정의 간극을 두고 형성된다. 경계 S는 다이싱 라인 또는 스크라이브 라인이라고 하는 것이다.
여기서, 제1 배선(3A)은 반도체 칩(1)의 통상의 본딩 패드 위치로부터, 경계 S 부근까지 확장된 패드이다. 또한, 복수의 제2 배선(3B)은 후의 공정에서, 반도체 칩(1) 상에 적층되는 다른 반도체 장치의 도전 단자와 전기적으로 접속되는 도전 패드이다.
계속해서, 제1 배선(3A) 및 제2 배선(3B)이 형성된 반도체 웨이퍼(1a)의 표면에, 지지체인 유리 기판(4)을 에폭시 수지층(5)을 접착제로서 이용하여 접착한다. 또, 여기서는 지지체로서 유리 기판, 접착제로서 에폭시 수지층을 사용하고 있지만, 실리콘 기판이나 플라스틱의 판 외에 테이프 또는 시트 형상의 것을 지지체로서 이용해도 되고, 접착제는 이들 지지체에 대하여 적절한 접착재를 선택하면 된다.
다음으로, 도 2에 도시한 바와 같이 상기 반도체 웨이퍼(1a)의 유리 기판(4)이 접착되어 있지 않은 면, 즉 그 이면을 백그라인드하여, 반도체 웨이퍼(1a)의 두께를 얇게 가공한다. 백그라인드된 반도체 웨이퍼(1a)의 이면은 스크래치가 발생하여, 폭, 깊이가 수㎛ 정도가 되는 요철이 생긴다. 이를 작게 하기 위해서, 절연막(2)의 재료인 실리콘 산화막(이하 SiO2)보다 반도체 웨이퍼(1a)의 재료인 실리콘(이하 Si)에 대하여 높은 선택비를 갖는 실리콘 에칭액을 이용하여 웨트 에칭을 행한다. 그와 같은 실리콘 에칭액으로서는, 예를 들면 불화수소산 2.5%, 질산 50%, 초산 10% 및 물 37.5%의 혼합 용액이 적합하다.
다음으로, 도 3에 도시한 바와 같이 상기 반도체 웨이퍼(1a)의 이면에 대하여, 경계 S를 따라 개구부를 형성한 도시되지 않은 레지스트 패턴을 마스크로 하여, 등방성 에칭을 행한다. 이에 의해, 경계 S의 부분에서 홈이 형성되어, 절연막(2)이 부분적으로 노출된 상태가 된다. 또, 이 에칭은 드라이 에칭, 웨트 에칭 중 어느 에칭으로 행해도 된다. 이 에칭에 의해, 반도체 웨이퍼(1a)는 복수의 반도체 칩(1)으로 절단되지만, 유리 기판(4)에 의해 지지되어, 반도체 웨이퍼(1a)의 형태를 유지하고 있다.
에칭된 반도체 웨이퍼(1a)의 이면에는, 요철, 잔사, 이물이 존재하고, 또한 도 3의 파선 원 a, b로 나타낸 바와 같은 각부가 형성된다. 따라서, 도 4에 도시한 바와 같이 잔사나 이물을 제거하고, 또한 각부를 라운딩 처리하기 위해서 웨트 에칭을 행한다. 이에 의해, 도 3의 파선 원 a, b로 나타낸 바와 같은 각부는 도 4에서 파선 원 a, b로 나타낸 바와 같이 매끄러운 형상으로 된다.
다음으로, 도 5에 도시한 바와 같이 복수의 반도체 칩(1)의 이면, 및 이들의 에칭된 측면에 절연막(7)을 피착한다. 절연막(7)은, 예를 들면 실란 베이스의 산화막이다.
다음으로, 도 6에 도시한 바와 같이 반도체 칩의 이면에 도시하지 않은 레지스트를 도포하여, 패터닝을 행한다. 그 레지스트막을 마스크로 하여, 절연막(7), 절연막(2)을 에칭하여, 제1 배선(3A)의 단부를 노출시킨다.
다음으로, 후에 도전 단자(11)를 형성하는 위치와 중첩되는 위치에 유연성을 갖는 완충 부재(8)를 형성한다. 또, 완충 부재(8)는 도전 단자(11)에 가해지는 힘을 흡수하여, 도전 단자(11)의 접합 시의 스트레스를 완화하는 기능을 갖는 것이지만, 반드시 필요한 것은 아니다. 다음으로, 절연막(7), 완충 부재(8), 제1 배선(3A)의 노출 부분을 덮는 제3 배선(9)을 형성한다. 이에 의해, 제1 배선(3A)과 제3 배선(9)은 전기적으로 접속된다.
다음으로, 도 7에 도시한 바와 같이 반도체 칩(1)의 이면측에, 도시하지 않은 레지스트를 도포하여, 이 레지스트의 경계 S를 따르는 부분을 개구시키도록 패턴 형성을 행한다. 그리고, 그 레지스트를 마스크로 하여 에칭을 행하여, 경계 S 부근의 제3 배선(9)을 제거한다. 또, 도시하지 않았지만, 제3 배선(9)의 형성 후, 무전해 도금 처리를 행하여, 제3 배선(9)의 표면에 Ni-Au의 도금을 실시해도 된다.
다음으로, 반도체 칩(1)의 이면측에 보호막(10)을 형성한다. 보호막(10)을 형성하기 위해서는, 반도체 칩(1)의 이면측을 위로 향하여, 열 경화성의 유기계 수지를 상방으로부터 적하하여, 복수의 반도체 칩(1)을 갖고, 유리 기판(4)이 접착된 반도체 웨이퍼(1a)를 회전시킨다. 이 회전에 의해 발생하는 원심력에 의해, 유기계 수지는 반도체 웨이퍼(1a)의 면 위로 확대된다. 이에 의해, 제3 배선(9)의 표면에 보호막(10)을 형성할 수 있다.
다음으로, 도 8에 도시한 바와 같이 도전 단자(11)를 형성하는 부분의 보호막(10)을, 레지스트 마스크를 이용한 에칭에 의해 선택적으로 제거하여, 제3 배선(9)을 노출시키고, 이 노출된 제3 배선(9) 상에 접촉하는 도전 단자(11)를 형성한다. 도전 단자(11)는, 예를 들면 땜납 범프나 금 범프와 같은 돌기 전극 단자로 형성할 수 있다. 도전 단자(11)의 두께는, 땜납 범프를 이용하는 경우에는 160㎛이지만, 금 범프를 이용하는 경우에는 수 ㎛∼수십 ㎛로 감소시킬 수 있다. 도전 단자(11)는 반도체 칩(1)의 이면에 마찬가지의 구조로, 복수개 설치하여, 볼 그리드 어레이(Ball Grid Array)를 구성할 수 있다.
다음으로, 유리 기판(4)의 표면을 깎음으로써, 그 두께를 얇게 한다. 이에 의해, 후술하는 유리 기판(4)에 개구부를 형성하기 위한 가공 시간을 단축할 수 있다. 유리 기판의 두께는 50㎛ 내지 100㎛가 적당하다. 유리 기판(4)을 얇게 하는 방법으로서는, (1) 백그라인드 장치로 유리 기판(4)을 연삭하는 방법, (2) CMP 장치로 유리 기판(4)을 연마하는 방법, (3) 레지스트 도포와 같이 유리 기판(4) 상에 에칭액을 적하하여, 유리 기판(4)이 접착된 반도체 웨이퍼(1a)를 회전시킴으로써 에칭액을 유리 기판(4)의 전체에 퍼뜨려, 유리 기판(4)의 에칭을 행하는 방법, (4) 드라이 에칭을 이용하여 유리 기판(4)을 에칭하는 방법을 들 수 있다. 또, 본 발명에서는 유리 기판(4)을 얇게 하는 공정을 포함하고 있지만, 처음부터 소정 두께의 판재나 테이프 또는 시트 형상의 것으로 이루어지는 지지체의 사용을 제한하는 것은 아니다.
다음으로, 도 10에 도시한 바와 같이 제2 배선(3B)의 일부 상의 유리 기판(4)과 수지층(5)을 에칭 등에 의해 제거하여, 제2 배선(3B)의 표면을 노출하는 개구부(12)를 형성한다. 또, 반대로 개구부(12)를 형성한 후에, 유리 기판(4)을 깎아 얇게 해도 되지만, 개구부(12)를 형성하기 위한 가공 시간이 길어진다. 다음으로, 개구부(12)에 의해 노출된 제2 배선(3B)의 표면에 도금층(13)을 형성한다. 도금층(13)은 제2 배선(3B)의 일부를 구성한다. 도금층(13)은, 예를 들면 Ni 도금층과 Au 도금층을 적층하여 형성된다.
다음으로, 도 12에 도시한 바와 같이 다이싱 장치를 이용하여, 경계 S를 따라서 반도체 웨이퍼(1a)를 절단하여, 복수의 반도체 칩(1)으로 분리한다. 이 때, 경계 S를 따라 유리 기판(4), 수지층(5), 보호막(10)이 절단되게 된다. 이에 의해, 반도체 칩(1a)을 내장한 BGA형의 반도체 장치(100)가 완성한다. 이 BGA형의 반도체 장치(100)에 따르면, 반도체 칩(1)을 지지하는 유리 기판(4)을 한 장만 반도체 칩(1)에 접착하고, 또한 그 유리 기판(4)을 얇게 가공하고 있기 때문에 패키지 전체를 얇게 할 수 있다. 또한, 유리 기판(4)에는 반도체 칩(1)의 제2 배선(3B)을 노출하는 개구부(12)를 형성하고 있기 때문에, 이 개구부(12)를 통해서, 외부의 전자 회로와의 필요한 전기적 접속을 얻을 수 있다.
도 13은 그와 같은 전기적 접속 구조의 일례로서, 적층형 MCM의 구조를 도시하는 단면도이다. 이 적층형 MCM에서는 제1 반도체 장치(100a)와 제2 반도체 장치(100b)를 적층한 것이다. 제1 반도체 장치(100a)와 제2 반도체 장치(100b)는 상술한 반도체 장치(100)와 마찬가지의 구조를 갖고 있다. 제1 반도체 장치(100a)의 제2 배선(3B)에는 개구부(12)를 통해서, 제2 반도체 장치(100b)의 도전 단자(11B)가 전기적 및 기계적으로 접속되어 있다. 그 접속 강도가 부족한 경우에는, 언더필 등의 유기계의 접착제를 보조적으로 이용해도 된다. 또한, 적층된 반도체 장치의 수는 필요에 따라 선택할 수 있다.
본 발명에 따르면, 적층형 MCM을 고가의 장치를 이용하지 않고 낮은 제조 비용으로 제조할 수 있다.

Claims (12)

  1. 반도체 칩의 표면에 제1 절연막을 개재하여 형성된 제1 배선 및 제2 배선과,
    상기 제1 및 제2 배선이 형성된 상기 반도체 칩의 표면에 접착되고, 상기 제2 배선을 노출하는 개구부를 갖는 지지체와,
    상기 반도체 칩의 이면으로부터 제2 절연막을 개재하여 상기 반도체 칩의 측면으로 연장하며, 상기 제1 배선에 접속된 제3 배선을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1 반도체 장치와, 상기 제1 반도체 장치 상에 배치된 제2 반도체 장치를 구비하고, 상기 제1 반도체 장치는, 제1 반도체 칩의 표면에 형성된 제1 배선 및 제2 배선과, 상기 제1 및 제2 배선이 형성된 상기 반도체 칩의 표면에 접착되고 상기 제2 배선을 노출하는 개구부를 갖는 지지체와, 상기 반도체 칩의 이면으로부터 상기 반도체 칩의 측면으로 연장하며, 상기 제1 배선에 접속된 제3 배선을 구비하며, 상기 제2 반도체 장치는, 제2 반도체 칩과, 상기 제2 반도체 칩의 이면에 형성된 도전 단자를 구비하고, 상기 제2 반도체 장치의 상기 도전 단자가 상기 제1 반도체 장치의 개구부를 통하여 상기 제2 배선에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제3 배선 상에 형성된 도전 단자를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 도전 단자가 돌기 전극 단자인 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 돌기 전극 단자가 땜납 범프 또는 금 범프인 것을 특징으로 하는 반도체 장치.
  6. 제1 절연막을 개재하여 제1 배선 및 제2 배선이 형성된 복수의 반도체 칩을 갖는 반도체 웨이퍼를 준비하고,
    상기 제1 및 제2 배선이 형성된 상기 반도체 칩의 표면에 지지체를 접착하는 공정과,
    상기 반도체 칩의 이면으로부터 제2 절연막을 개재하여 상기 반도체 칩의 측면으로 연장하며, 상기 제1 배선에 접속된 제3 배선을 형성하는 공정과,
    상기 지지체에 상기 제2 배선을 노출하는 개구부를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 지지체의 표면을 깎는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 지지체의 표면을 깎는 공정은 상기 지지체의 표면에 에칭액을 적하하고, 상기 지지체를 회전시키는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 반도체 웨이퍼를 복수의 반도체 칩으로 절단 분리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 제3 배선 상에 도전 단자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제6항에 있어서,
    상기 지지체에 제2 배선을 노출하는 개구부를 형성하는 공정 후에, 상기 제2 배선 상에 도금층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 제2 배선에 상기 개구부를 통하여 다른 반도체 장치의 도전 단자를 접속하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020040027385A 2003-04-24 2004-04-21 반도체 장치 및 그 제조 방법 KR20040092435A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003120228 2003-04-24
JPJP-P-2003-00120228 2003-04-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020060059179A Division KR100938970B1 (ko) 2003-04-24 2006-06-29 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20040092435A true KR20040092435A (ko) 2004-11-03

Family

ID=32959661

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020040027385A KR20040092435A (ko) 2003-04-24 2004-04-21 반도체 장치 및 그 제조 방법
KR1020060059179A KR100938970B1 (ko) 2003-04-24 2006-06-29 반도체 장치 및 그 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020060059179A KR100938970B1 (ko) 2003-04-24 2006-06-29 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (2) US7102238B2 (ko)
EP (1) EP1471571B1 (ko)
KR (2) KR20040092435A (ko)
CN (1) CN100334723C (ko)
TW (1) TWI229890B (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100840070B1 (ko) * 2005-12-15 2008-06-19 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
KR100855702B1 (ko) * 2006-04-05 2008-09-04 엠텍비젼 주식회사 웨이퍼 레벨 패키지 제조방법
US7944015B2 (en) 2007-07-27 2011-05-17 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US7986021B2 (en) 2005-12-15 2011-07-26 Sanyo Electric Co., Ltd. Semiconductor device
US8018071B2 (en) 2007-02-07 2011-09-13 Samsung Electronics Co., Ltd. Stacked structure using semiconductor devices and semiconductor device package including the same
US8410577B2 (en) 2007-04-20 2013-04-02 Sanyo Semiconductor Co., Ltd. Semiconductor device

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI232560B (en) 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
TWI227550B (en) * 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP4401181B2 (ja) 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP4322181B2 (ja) * 2004-07-29 2009-08-26 三洋電機株式会社 半導体装置の製造方法
SG120200A1 (en) * 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US20060138626A1 (en) * 2004-12-29 2006-06-29 Tessera, Inc. Microelectronic packages using a ceramic substrate having a window and a conductive surface region
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
TWI313914B (en) * 2005-01-31 2009-08-21 Sanyo Electric Co Semiconductor device and a method for manufacturing thereof
JP4955264B2 (ja) * 2005-03-11 2012-06-20 エルピーダメモリ株式会社 多孔質単結晶層を備えた半導体チップおよびその製造方法
EP1880422B1 (en) * 2005-05-04 2011-08-03 Nxp B.V. A device comprising a sensor module
US7393770B2 (en) * 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7589406B2 (en) * 2005-06-27 2009-09-15 Micron Technology, Inc. Stacked semiconductor component
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
KR100629498B1 (ko) * 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
JP4235835B2 (ja) * 2005-08-08 2009-03-11 セイコーエプソン株式会社 半導体装置
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US8153464B2 (en) * 2005-10-18 2012-04-10 International Rectifier Corporation Wafer singulation process
US7307348B2 (en) 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
TWI324800B (en) 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
US7737539B2 (en) * 2006-01-12 2010-06-15 Stats Chippac Ltd. Integrated circuit package system including honeycomb molding
US8409921B2 (en) * 2006-01-12 2013-04-02 Stats Chippac Ltd. Integrated circuit package system including honeycomb molding
TW200737506A (en) 2006-03-07 2007-10-01 Sanyo Electric Co Semiconductor device and manufacturing method of the same
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
JP5143382B2 (ja) * 2006-07-27 2013-02-13 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
WO2008018524A1 (en) * 2006-08-11 2008-02-14 Sanyo Electric Co., Ltd. Semiconductor device and its manufacturing method
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
CN100423250C (zh) * 2006-10-17 2008-10-01 晶方半导体科技（苏州）有限公司 双层引线封装结构及其制造方法
CN100423249C (zh) * 2006-10-17 2008-10-01 晶方半导体科技（苏州）有限公司 “n”形电连接晶圆级芯片尺寸封装结构及其制造方法
US7807508B2 (en) * 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
JP5010247B2 (ja) * 2006-11-20 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7468544B2 (en) * 2006-12-07 2008-12-23 Advanced Chip Engineering Technology Inc. Structure and process for WL-CSP with metal cover
JP2008166381A (ja) * 2006-12-27 2008-07-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2008294405A (ja) * 2007-04-25 2008-12-04 Sanyo Electric Co Ltd 半導体装置及びその製造方法
TW200845339A (en) * 2007-05-07 2008-11-16 Sanyo Electric Co Semiconductor device and manufacturing method thereof
JP5101157B2 (ja) * 2007-05-07 2012-12-19 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
US20110304430A1 (en) * 2007-07-30 2011-12-15 Bae Systems Information And Electronic Systems Integration Inc. Method of tracking a container using microradios
JP4548459B2 (ja) * 2007-08-21 2010-09-22 セイコーエプソン株式会社 電子部品の実装構造体
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
JP5536322B2 (ja) 2007-10-09 2014-07-02 新光電気工業株式会社 基板の製造方法
TW200924148A (en) * 2007-11-26 2009-06-01 Ind Tech Res Inst Structure of three-dimensional stacked dies with vertical electrical self-interconnections and method for manufacturing the same
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7800238B2 (en) 2008-06-27 2010-09-21 Micron Technology, Inc. Surface depressions for die-to-die interconnects and associated systems and methods
JP2010103300A (ja) * 2008-10-23 2010-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8298917B2 (en) * 2009-04-14 2012-10-30 International Business Machines Corporation Process for wet singulation using a dicing singulation structure
JP2012039005A (ja) * 2010-08-10 2012-02-23 Toshiba Corp 半導体装置およびその製造方法
DE102011112659B4 (de) * 2011-09-06 2022-01-27 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
WO2017047713A1 (ja) * 2015-09-15 2017-03-23 日産化学工業株式会社 湿式処理による表面粗化方法
JP7364343B2 (ja) * 2019-02-26 2023-10-18 浜松ホトニクス株式会社 光検出装置の製造方法、及び光検出装置
CN110498386B (zh) * 2019-08-29 2022-09-27 深迪半导体(绍兴)有限公司 一种半导体芯片及其加工方法
CN111446194B (zh) * 2020-03-05 2023-08-01 绍兴同芯成集成电路有限公司 一种用于晶圆加工的玻璃载板
CN111446192A (zh) * 2020-03-05 2020-07-24 绍兴同芯成集成电路有限公司 一种具槽形窗孔的玻璃载板
CN111446193B (zh) * 2020-03-05 2023-06-02 绍兴同芯成集成电路有限公司 一种中央部分去除的玻璃载板
CN111599740A (zh) * 2020-04-16 2020-08-28 绍兴同芯成集成电路有限公司 一种阶梯状/缓坡状晶圆键合玻璃载板架构
CN111524820B (zh) * 2020-04-29 2021-08-31 绍兴同芯成集成电路有限公司 晶圆双面铅锡合金凸块形成工艺
CN111430325A (zh) * 2020-04-29 2020-07-17 绍兴同芯成集成电路有限公司 一种晶圆双面合金凸块的工艺结构
CN111599743B (zh) * 2020-07-06 2024-05-28 绍兴同芯成集成电路有限公司 复合式胶膜结合通孔玻璃载板结构生产晶圆的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
JP3610661B2 (ja) 1996-02-21 2005-01-19 株式会社日立製作所 三次元積層モジュール
JP3437369B2 (ja) * 1996-03-19 2003-08-18 松下電器産業株式会社 チップキャリアおよびこれを用いた半導体装置
US6054760A (en) * 1996-12-23 2000-04-25 Scb Technologies Inc. Surface-connectable semiconductor bridge elements and devices including the same
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
US5888884A (en) * 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
US6326689B1 (en) * 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
JP4329235B2 (ja) 2000-06-27 2009-09-09 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2002093942A (ja) * 2000-09-14 2002-03-29 Nec Corp 半導体装置およびその製造方法
US6693358B2 (en) 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP3433193B2 (ja) * 2000-10-23 2003-08-04 松下電器産業株式会社 半導体チップおよびその製造方法
US6910268B2 (en) * 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via
SG102639A1 (en) * 2001-10-08 2004-03-26 Micron Technology Inc Apparatus and method for packing circuits

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100840070B1 (ko) * 2005-12-15 2008-06-19 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
US7633133B2 (en) 2005-12-15 2009-12-15 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method of the same
US7986021B2 (en) 2005-12-15 2011-07-26 Sanyo Electric Co., Ltd. Semiconductor device
KR100855702B1 (ko) * 2006-04-05 2008-09-04 엠텍비젼 주식회사 웨이퍼 레벨 패키지 제조방법
US8018071B2 (en) 2007-02-07 2011-09-13 Samsung Electronics Co., Ltd. Stacked structure using semiconductor devices and semiconductor device package including the same
US8410577B2 (en) 2007-04-20 2013-04-02 Sanyo Semiconductor Co., Ltd. Semiconductor device
US7944015B2 (en) 2007-07-27 2011-05-17 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
CN100334723C (zh) 2007-08-29
TWI229890B (en) 2005-03-21
KR100938970B1 (ko) 2010-01-26
EP1471571A1 (en) 2004-10-27
KR20060088518A (ko) 2006-08-04
US7102238B2 (en) 2006-09-05
US20060270093A1 (en) 2006-11-30
CN1551347A (zh) 2004-12-01
US20040262732A1 (en) 2004-12-30
TW200425245A (en) 2004-11-16
US7256073B2 (en) 2007-08-14
EP1471571B1 (en) 2013-09-04

Similar Documents

Publication Publication Date Title
KR100938970B1 (ko) 반도체 장치 및 그 제조 방법
KR100636770B1 (ko) 반도체 장치 및 그 제조 방법
KR100621438B1 (ko) 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
US7312521B2 (en) Semiconductor device with holding member
JP4123682B2 (ja) 半導体装置及びその製造方法
US7445963B2 (en) Semiconductor package having an interfacial adhesive layer
US7075181B2 (en) Semiconductor package having semiconductor constructing body and method of manufacturing the same
KR100661042B1 (ko) 반도체 장치의 제조 방법
KR101245928B1 (ko) 극박 적층 칩 패키징
JP4100936B2 (ja) 半導体装置の製造方法
KR20030002476A (ko) 트렌치가 형성된 상부 칩을 구비하는 칩 적층형 패키지소자 및 그 제조 방법
JP5942823B2 (ja) 電子部品装置の製造方法、電子部品装置及び電子装置
WO2009052150A1 (en) Chip scale stacked die package
KR20090131258A (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP4093018B2 (ja) 半導体装置及びその製造方法
EP1478021A1 (en) Semiconductor device and manufacturing method thereof
JP4334397B2 (ja) 半導体装置及びその製造方法
TWI266375B (en) Semiconductor device and manufacture method thereof
JP3877700B2 (ja) 半導体装置及びその製造方法
JP2010016395A (ja) 半導体装置の製造方法
JP5264640B2 (ja) 積層型半導体装置及びその製造方法
JP4371719B2 (ja) 半導体装置及びその製造方法
JP2001085363A (ja) 半導体装置の製造方法
JP2006041512A (ja) マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ
JP4522213B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040421

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20051222

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20060429

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20051222

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20060530

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20060429

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20070921

Appeal identifier: 2006101004629

Request date: 20060530

A107 Divisional application of patent
AMND Amendment
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20060629

Patent event code: PA01071R01D

PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20060629

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20060530

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20060222

Patent event code: PB09011R02I

E801 Decision on dismissal of amendment
PE0801 Dismissal of amendment

Patent event code: PE08012E01D

Comment text: Decision on Dismissal of Amendment

Patent event date: 20060721

Patent event code: PE08011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20060629

Patent event code: PE08011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20060222

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20060530

Effective date: 20070921

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20070921

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20060530

Decision date: 20070921

Appeal identifier: 2006101004629