JP4955264B2 - 多孔質単結晶層を備えた半導体チップおよびその製造方法 - Google Patents
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Description
本発明は、多孔質単結晶層を備えた半導体チップおよびその製造方法に関する。
半導体ウエハを製造、加工等する工程において前記半導体ウエハに多孔質単結晶層が生
じることがある。係る多孔質単結晶層は前記半導体ウエハから得られる半導体チップにプ
ラグを設置する際の接合の妨げ等となるため、前記多孔質単結晶層は前記半導体ウエハを
製造、加工等する工程において除去される。このため前記半導体チップは前記多孔質単結
晶層を備えていないことが通常である（特許文献１）。
しかしながらフォトダイオード等、ごく限定された用途向けの半導体チップの場合では
、前記半導体チップに多孔質単結晶層を備えたものが提案されている。前記多孔質単結晶
層は短波長の光線を可視光線に転換する性質を有する。この性質を活用するために前記多
孔質単結晶層を、前記半導体チップの主表面部に備えられた不純物領域に接して設けるこ
とが必須の構成要件とされている（特許文献２）。
特開平１０−３３５６３２号公報
特開２００４−２１４５９８号公報
じることがある。係る多孔質単結晶層は前記半導体ウエハから得られる半導体チップにプ
ラグを設置する際の接合の妨げ等となるため、前記多孔質単結晶層は前記半導体ウエハを
製造、加工等する工程において除去される。このため前記半導体チップは前記多孔質単結
晶層を備えていないことが通常である（特許文献１）。
しかしながらフォトダイオード等、ごく限定された用途向けの半導体チップの場合では
、前記半導体チップに多孔質単結晶層を備えたものが提案されている。前記多孔質単結晶
層は短波長の光線を可視光線に転換する性質を有する。この性質を活用するために前記多
孔質単結晶層を、前記半導体チップの主表面部に備えられた不純物領域に接して設けるこ
とが必須の構成要件とされている（特許文献２）。
一方、電気・電子製品の一層の小型軽量化の進展に伴い、近年の半導体装置は、より一
層の小型軽量化を図ることが要求されてきている。このため前記半導体装置に搭載する半
導体チップの厚みをより薄くすることが求められてきている。
ところが前記半導体チップの厚みを薄くすると、前記半導体装置の組立の際や組立後に
前記半導体チップが破損し易くなるばかりか、前記半導体装置の組立後に前記半導体装置
が動作不良を起こすことが多くなる傾向があった。
本発明の目的は、破損が少なく、信頼性の高い半導体チップおよびその製造方法を提供
することにある。
層の小型軽量化を図ることが要求されてきている。このため前記半導体装置に搭載する半
導体チップの厚みをより薄くすることが求められてきている。
ところが前記半導体チップの厚みを薄くすると、前記半導体装置の組立の際や組立後に
前記半導体チップが破損し易くなるばかりか、前記半導体装置の組立後に前記半導体装置
が動作不良を起こすことが多くなる傾向があった。
本発明の目的は、破損が少なく、信頼性の高い半導体チップおよびその製造方法を提供
することにある。
本発明者らは上記課題を解決するため鋭意検討した結果、不純物領域が形成された主表
面部とは反対側の、裏面の内部領域に多孔質単結晶層を備えた半導体チップが本発明の目
的に適うことを見出し、本発明を完成するに至った。
面部とは反対側の、裏面の内部領域に多孔質単結晶層を備えた半導体チップが本発明の目
的に適うことを見出し、本発明を完成するに至った。
すなわち本発明は、
［１］不純物領域と多孔質単結晶層とを備えた半導体基板を含む半導体チップであって、
前記不純物領域は、前記半導体基板の主表面部に形成され、
前記多孔質単結晶層は、前記半導体基板の裏面の内部領域に形成され、
かつ、前記多孔質単結晶層は、前記半導体基板の裏面から前記半導体基板の内部方向に
連続する侵食孔、前記侵食孔内部表面に形成された酸化膜、および単結晶部分からなるこ
とを特徴とする半導体チップを提供するものであり、
［２］前記多孔質単結晶層は、その厚みが、前記半導体基板の表面に対する法線方向を基
準に、前記半導体基板の裏面からの値として０．０２μｍ〜５μｍの範囲であり、
前記単結晶部分は、その体積割合が、前記多孔質単結晶層における、前記侵食孔、前記
酸化膜および前記単結晶部分との合計体積に対して２５〜９５体積％の範囲であることを
特徴とする上記［１］に記載の半導体チップを提供するものであり、
［３］前記単結晶部分はホウ素を含むシリコンからなり、かつ前記ホウ素の濃度は前記シ
リコンに対して１×１０１８／ｃｍ３以上の範囲であることを特徴とする上記［１］また
は［２］のいずれかに記載の半導体チップを提供するものであり、
［４］ 下記（１）〜（４）の工程を含み、かつ下記（３）の工程がステインエッチング
法を含む工程であることを特徴とする半導体チップの製造方法を提供するものであり、
（１）半導体ウエハの主表面の所定の位置にそれぞれ不純物領域を形成する工程
（２）前記半導体ウエハの裏面を所定の厚みまで研削する工程
（３）前記半導体ウエハの裏面に多孔質単結晶層を設ける工程
（４）上記（１）〜（３）の工程により得られた加工済み半導体ウエハをダイシングする
工程
［５］前記工程（２）の後であって前記工程（３）の前に、前記半導体ウエハの裏面に対
してポリッシュ工程および／またはウエットエッチング工程を行なうことを特徴とする上
記［４］に記載の半導体チップの製造方法を提供するものであり、
［６］上記［４］または［５］に記載の製造方法により得られた半導体チップを提供する
ものであり、
［７］上記［１］、［２］、［３］または［６］のいずれかに記載の半導体チップを含む
ことを特徴とする半導体装置を提供するものである。
［１］不純物領域と多孔質単結晶層とを備えた半導体基板を含む半導体チップであって、
前記不純物領域は、前記半導体基板の主表面部に形成され、
前記多孔質単結晶層は、前記半導体基板の裏面の内部領域に形成され、
かつ、前記多孔質単結晶層は、前記半導体基板の裏面から前記半導体基板の内部方向に
連続する侵食孔、前記侵食孔内部表面に形成された酸化膜、および単結晶部分からなるこ
とを特徴とする半導体チップを提供するものであり、
［２］前記多孔質単結晶層は、その厚みが、前記半導体基板の表面に対する法線方向を基
準に、前記半導体基板の裏面からの値として０．０２μｍ〜５μｍの範囲であり、
前記単結晶部分は、その体積割合が、前記多孔質単結晶層における、前記侵食孔、前記
酸化膜および前記単結晶部分との合計体積に対して２５〜９５体積％の範囲であることを
特徴とする上記［１］に記載の半導体チップを提供するものであり、
［３］前記単結晶部分はホウ素を含むシリコンからなり、かつ前記ホウ素の濃度は前記シ
リコンに対して１×１０１８／ｃｍ３以上の範囲であることを特徴とする上記［１］また
は［２］のいずれかに記載の半導体チップを提供するものであり、
［４］ 下記（１）〜（４）の工程を含み、かつ下記（３）の工程がステインエッチング
法を含む工程であることを特徴とする半導体チップの製造方法を提供するものであり、
（１）半導体ウエハの主表面の所定の位置にそれぞれ不純物領域を形成する工程
（２）前記半導体ウエハの裏面を所定の厚みまで研削する工程
（３）前記半導体ウエハの裏面に多孔質単結晶層を設ける工程
（４）上記（１）〜（３）の工程により得られた加工済み半導体ウエハをダイシングする
工程
［５］前記工程（２）の後であって前記工程（３）の前に、前記半導体ウエハの裏面に対
してポリッシュ工程および／またはウエットエッチング工程を行なうことを特徴とする上
記［４］に記載の半導体チップの製造方法を提供するものであり、
［６］上記［４］または［５］に記載の製造方法により得られた半導体チップを提供する
ものであり、
［７］上記［１］、［２］、［３］または［６］のいずれかに記載の半導体チップを含む
ことを特徴とする半導体装置を提供するものである。
本発明によれば、破損が少なく、信頼性の高い半導体チップおよびその製造方法を提供
することができる。
することができる。
本発明を実施するための最良の形態について、図面を参照して具体的かつ詳細に説明す
る。
まず本発明の半導体チップについて説明する。
図１は、本発明の半導体チップの一実施態様を例示したものである。
図１に例示される様に、本発明の半導体チップは、通常加工済み半導体ウエハをダイシ
ングすることにより得られる半導体基板１を含むものである。
る。
まず本発明の半導体チップについて説明する。
図１は、本発明の半導体チップの一実施態様を例示したものである。
図１に例示される様に、本発明の半導体チップは、通常加工済み半導体ウエハをダイシ
ングすることにより得られる半導体基板１を含むものである。
かかる前記加工済み半導体ウエハの原材料となる半導体ウエハは特に限定されるもので
はなく、例えば、具体的にはシリコンウエハ、ガリウムヒ素ウエハ、窒化ガリウムウエハ
等、通常半導体ウエハとして使用されているものであればいかなるものであっても本発明
に使用することができる。
本発明に使用する前記半導体ウエハは、取り扱い性等の観点からシリコンウエハであれ
ば好ましい。
はなく、例えば、具体的にはシリコンウエハ、ガリウムヒ素ウエハ、窒化ガリウムウエハ
等、通常半導体ウエハとして使用されているものであればいかなるものであっても本発明
に使用することができる。
本発明に使用する前記半導体ウエハは、取り扱い性等の観点からシリコンウエハであれ
ば好ましい。
次に本発明の半導体チップは、その主表面部に不純物領域２が形成されていることが必
要である。
前記不純物領域２は、前記半導体チップを半導体デバイスとして機能させるものであれ
ば特に限定はなく、例えば、前記半導体チップを形成する半導体基板１の主表面部に対し
、ホウ素、ガリウム、インジウム等のIII価の元素や、リン、ヒ素、アンチモン等のV価の
元素等の不純物元素等を含有するものであり、また前記不純物元素等に加えて、目的とす
る半導体チップの性質に応じて、適宜エピタキシャル層、絶縁膜、電極、層間絶縁膜、プ
ラグ構造、バリヤ層、金属配線層、反射防止膜、パッシベーション層等の構造の一種もし
くは二種以上を含有するものである。
要である。
前記不純物領域２は、前記半導体チップを半導体デバイスとして機能させるものであれ
ば特に限定はなく、例えば、前記半導体チップを形成する半導体基板１の主表面部に対し
、ホウ素、ガリウム、インジウム等のIII価の元素や、リン、ヒ素、アンチモン等のV価の
元素等の不純物元素等を含有するものであり、また前記不純物元素等に加えて、目的とす
る半導体チップの性質に応じて、適宜エピタキシャル層、絶縁膜、電極、層間絶縁膜、プ
ラグ構造、バリヤ層、金属配線層、反射防止膜、パッシベーション層等の構造の一種もし
くは二種以上を含有するものである。
前記不純物元素を前記半導体基板１に対し導入する操作等を適宜組み合わせることによ
り、例えば、バイポーラ構造、ｎチャネル、ｐチャネル等の単一チャネルＭＯＳ構造、ｐ
ウエル、ｎウエル、ツインウエル等のＣＭＯＳ構造等を前記半導体チップの主表面部に形
成することができる。これらの構造の一種もしくは二種以上を適宜組み合わせることによ
り、前記半導体チップを、例えばメモリデバイス、ロジックデバイス等の半導体デバイス
として機能させることができる。
り、例えば、バイポーラ構造、ｎチャネル、ｐチャネル等の単一チャネルＭＯＳ構造、ｐ
ウエル、ｎウエル、ツインウエル等のＣＭＯＳ構造等を前記半導体チップの主表面部に形
成することができる。これらの構造の一種もしくは二種以上を適宜組み合わせることによ
り、前記半導体チップを、例えばメモリデバイス、ロジックデバイス等の半導体デバイス
として機能させることができる。
なお、前記主表面部とは、図１における前記不純物領域２を含む領域を意味し、通常、
前記半導体基板１の表面に対する法線方向を基準として、前記半導体基板１の表面から前
記半導体基板１の厚み５０％までの領域を意味する。前記領域は、前記表面から前記厚み
２０％までの領域であれば好ましく、前記表面から前記厚み１０％までの領域であればさ
らに好ましい。
前記半導体基板１の表面に対する法線方向を基準として、前記半導体基板１の表面から前
記半導体基板１の厚み５０％までの領域を意味する。前記領域は、前記表面から前記厚み
２０％までの領域であれば好ましく、前記表面から前記厚み１０％までの領域であればさ
らに好ましい。
本発明に使用する半導体基板１は、図１に例示する様に、前記不純物領域２に加えて、
領域３に前記不純物元素が存在するものを使用することができる。
前記領域３の具体例としては、例えば、ｐ＋型領域、ｐ−型領域、ｎ＋型領域、ｎ−型
領域等を挙げることができる。
領域３に前記不純物元素が存在するものを使用することができる。
前記領域３の具体例としては、例えば、ｐ＋型領域、ｐ−型領域、ｎ＋型領域、ｎ−型
領域等を挙げることができる。
ｐ＋型領域および／またはｐ−型領域に含まれる不純物元素としては、例えば、ホウ素
、ガリウム、インジウム等のIII価の元素が挙げられる。
また、ｎ＋型領域および／またはｎ−型領域に含まれる不純物元素としては、例えば、
リン、ヒ素、アンチモン等のV価の元素等が挙げられる。
、ガリウム、インジウム等のIII価の元素が挙げられる。
また、ｎ＋型領域および／またはｎ−型領域に含まれる不純物元素としては、例えば、
リン、ヒ素、アンチモン等のV価の元素等が挙げられる。
前記ｐ＋型領域の不純物元素濃度は、通常１×１０１７／ｃｍ３〜５×１０２０／ｃｍ
３の範囲であり、前記ｐ−型領域の不純物元素濃度は、通常１×１０１７／ｃｍ３未満の
範囲である。
また、前記ｎ＋型領域の不純物元素濃度は、通常１×１０１７／ｃｍ３〜５×１０２０
／ｃｍ３の範囲であり、前記ｎ−型領域の不純物元素濃度は、通常１×１０１７／ｃｍ３
未満の範囲である。
前記ｐ−型領域および前記ｎ−型領域の不純物元素濃度は、それぞれ１×１０１３／ｃ
ｍ３〜１×１０１７／ｃｍ３の範囲であれば好ましい。
３の範囲であり、前記ｐ−型領域の不純物元素濃度は、通常１×１０１７／ｃｍ３未満の
範囲である。
また、前記ｎ＋型領域の不純物元素濃度は、通常１×１０１７／ｃｍ３〜５×１０２０
／ｃｍ３の範囲であり、前記ｎ−型領域の不純物元素濃度は、通常１×１０１７／ｃｍ３
未満の範囲である。
前記ｐ−型領域および前記ｎ−型領域の不純物元素濃度は、それぞれ１×１０１３／ｃ
ｍ３〜１×１０１７／ｃｍ３の範囲であれば好ましい。
前記領域３は、ｐ＋型領域であれば好ましい。またｐ＋型領域に含まれる不純物元素は
ホウ素であればより好ましい。前記領域３におけるホウ素濃度は、１×１０１８／ｃｍ３
以上の範囲であればさらに好ましい。
ホウ素であればより好ましい。前記領域３におけるホウ素濃度は、１×１０１８／ｃｍ３
以上の範囲であればさらに好ましい。
次に本発明に使用する半導体基板１は、その裏面の内部領域４に多孔質単結晶層５を備
えることが必要である。
図１に例示される様に、前記多孔質単結晶層５は前記半導体基板１の前記裏面の内部領
域４に設けられている。
えることが必要である。
図１に例示される様に、前記多孔質単結晶層５は前記半導体基板１の前記裏面の内部領
域４に設けられている。
図２は図１の前記多孔質単結晶層５を拡大したものである。図２に例示される通り、前
記多孔質単結晶層５は、前記半導体基板１の裏面から前記半導体チップの内部方向に連続
する侵食孔６、前記侵食孔６の表面に形成された酸化膜（図示せず）、および単結晶部分
７からなるものである。
前記単結晶部分７は、前記半導体ウエハ部分に由来するものであり、例えば、前記半導
体ウエハにシリコンウエハを使用した場合には、前記単結晶部分７は前記内部領域４のシ
リコン結晶部分を意味する。また前記酸化膜は、通常は前記単結晶部分７が酸化したもの
である。
記多孔質単結晶層５は、前記半導体基板１の裏面から前記半導体チップの内部方向に連続
する侵食孔６、前記侵食孔６の表面に形成された酸化膜（図示せず）、および単結晶部分
７からなるものである。
前記単結晶部分７は、前記半導体ウエハ部分に由来するものであり、例えば、前記半導
体ウエハにシリコンウエハを使用した場合には、前記単結晶部分７は前記内部領域４のシ
リコン結晶部分を意味する。また前記酸化膜は、通常は前記単結晶部分７が酸化したもの
である。
また、前記単結晶部分７は不純物元素を含むことができる。かかる不純物元素は先に説
明したものと同様であるが、前記不純物元素はホウ素であればより好ましい。前記ホウ素
の濃度は、１×１０１８／ｃｍ３以上の範囲であればさらに好ましい。
明したものと同様であるが、前記不純物元素はホウ素であればより好ましい。前記ホウ素
の濃度は、１×１０１８／ｃｍ３以上の範囲であればさらに好ましい。
前記多孔質単結晶層５の厚みは、前記半導体基板の表面に対する法線方向を基準に、前
記半導体基板の裏面からの値として０．０２μｍ〜５μｍの範囲であることが好ましい。
前記厚みが前記裏面から０．０２μｍ未満の場合には、前記半導体チップの信頼性が低
下する傾向があり、前記厚みが前記裏面から５μｍを超える場合には、前記半導体チップ
が破損しやすくなる傾向がある。
前記厚みは前記半導体基板の裏面からの値として０．１μｍ〜０．５μｍの範囲であれ
ばさらに好ましい。
記半導体基板の裏面からの値として０．０２μｍ〜５μｍの範囲であることが好ましい。
前記厚みが前記裏面から０．０２μｍ未満の場合には、前記半導体チップの信頼性が低
下する傾向があり、前記厚みが前記裏面から５μｍを超える場合には、前記半導体チップ
が破損しやすくなる傾向がある。
前記厚みは前記半導体基板の裏面からの値として０．１μｍ〜０．５μｍの範囲であれ
ばさらに好ましい。
なお、本発明の目的を損なわない範囲で、前記半導体チップの裏面から５μｍ以下の前
記半導体基板１の裏面の内部領域４には、部分的に前記多孔質単結晶層が設けられてない
場所があっても良い。
記半導体基板１の裏面の内部領域４には、部分的に前記多孔質単結晶層が設けられてない
場所があっても良い。
前記多孔質単結晶層５における、前記侵食孔６、前記酸化膜（図示せず）、および単結
晶部分７との合計体積に対する単結晶部分７の割合は２５〜９５体積％の範囲であること
が好ましく、５０〜９０体積％の範囲であればより好ましく、７５〜８５体積％の範囲で
あればさらに好ましい。
前記範囲が２５体積％未満の場合には前記半導体チップの裏面強度不足により前記半導
体チップが破損しやすくなる傾向があり、前記範囲が９５体積％を超える場合には、前記
半導体チップ１の信頼性が低下する傾向がある。
晶部分７との合計体積に対する単結晶部分７の割合は２５〜９５体積％の範囲であること
が好ましく、５０〜９０体積％の範囲であればより好ましく、７５〜８５体積％の範囲で
あればさらに好ましい。
前記範囲が２５体積％未満の場合には前記半導体チップの裏面強度不足により前記半導
体チップが破損しやすくなる傾向があり、前記範囲が９５体積％を超える場合には、前記
半導体チップ１の信頼性が低下する傾向がある。
また、前記多孔質単結晶層５における、前記侵食孔６、前記酸化膜（図示せず）および
単結晶部分７との合計体積に対する前記侵食孔６の割合は５〜７０体積％の範囲であるこ
とが好ましく、５〜４５体積％の範囲であればより好ましく、１０〜２０体積％の範囲で
あればさらに好ましい。
単結晶部分７との合計体積に対する前記侵食孔６の割合は５〜７０体積％の範囲であるこ
とが好ましく、５〜４５体積％の範囲であればより好ましく、１０〜２０体積％の範囲で
あればさらに好ましい。
次に本発明の半導体チップの製造方法について説明する。
本発明の半導体チップを製造するためには、例えば、図３に示される通り、まず前記半
導体ウエハの主表面の所定の位置にそれぞれ前記不純物領域２を形成する工程が必要であ
る。
前記不純物領域２は、例えばメモリデバイス、ロジックデバイス等の半導体デバイスと
して機能する構造のものであればその形成方法に限定はなく、通常実施される方法に従っ
て形成することができる。
例えば、具体的にはデポジション用装置、ドライブ・イン装置等を用いて行なう熱拡散
法、イオン打ち込み装置、アニール装置等を用いて行なうイオン打ち込み法等の方法の一
種もしくは二種以上を組み合わせることにより前記不純物領域２を前記半導体ウエハの主
表面に形成することができる。
本発明の半導体チップを製造するためには、例えば、図３に示される通り、まず前記半
導体ウエハの主表面の所定の位置にそれぞれ前記不純物領域２を形成する工程が必要であ
る。
前記不純物領域２は、例えばメモリデバイス、ロジックデバイス等の半導体デバイスと
して機能する構造のものであればその形成方法に限定はなく、通常実施される方法に従っ
て形成することができる。
例えば、具体的にはデポジション用装置、ドライブ・イン装置等を用いて行なう熱拡散
法、イオン打ち込み装置、アニール装置等を用いて行なうイオン打ち込み法等の方法の一
種もしくは二種以上を組み合わせることにより前記不純物領域２を前記半導体ウエハの主
表面に形成することができる。
また前記不純物領域２の形成には、適宜、エピタキシャル層の形成、絶縁膜の形成、電
極の形成、層間絶縁膜の形成、プラグ構造の形成、バリヤ層の形成、金属配線層の形成、
反射防止膜の形成、パッシベーション層の形成等の操作の一種もしくは二種以上を組み合
わせて実施することができる。
極の形成、層間絶縁膜の形成、プラグ構造の形成、バリヤ層の形成、金属配線層の形成、
反射防止膜の形成、パッシベーション層の形成等の操作の一種もしくは二種以上を組み合
わせて実施することができる。
これらの操作の条件や、前記操作を実施する際のリソグラフィー技術等の条件等につい
ては特に限定はなく、通常半導体チップを製造する際に採用されるものを適宜選択するこ
とができる。
ては特に限定はなく、通常半導体チップを製造する際に採用されるものを適宜選択するこ
とができる。
次に本発明の半導体チップを製造するためには、前記半導体ウエハの裏面を所定の厚み
まで研削する工程が必要である。
前記所定の厚みは、通常３０〜１５００μｍの範囲であり、５０〜３００μｍの範囲で
あれば好ましく、６０〜１５０μｍの範囲であればより好ましく、７０〜１２０μｍの範
囲であれはさらに好ましい。
前記半導体ウエハの裏面を研削する方法に限定はなく、通常実施されている方法に従っ
て実施することができる。
まで研削する工程が必要である。
前記所定の厚みは、通常３０〜１５００μｍの範囲であり、５０〜３００μｍの範囲で
あれば好ましく、６０〜１５０μｍの範囲であればより好ましく、７０〜１２０μｍの範
囲であれはさらに好ましい。
前記半導体ウエハの裏面を研削する方法に限定はなく、通常実施されている方法に従っ
て実施することができる。
本発明の半導体チップを製造する際には、前記研削工程に加えて、前記半導体ウエハの
裏面をさらにポリッシュ仕上げする工程を実施することができる。
前記ポリッシュ仕上げの方法に限定はなく、通常実施されている方法に従って実施する
ことができる。例えば、具体的には、ＣＭＰ等の方法により実施することができる。
裏面をさらにポリッシュ仕上げする工程を実施することができる。
前記ポリッシュ仕上げの方法に限定はなく、通常実施されている方法に従って実施する
ことができる。例えば、具体的には、ＣＭＰ等の方法により実施することができる。
さらに前記ポリッシュ仕上げする工程に替えて、または前記ポリッシュ仕上げをする工
程を実施した後に、前記半導体ウエハの裏面をエッチングすることができる。
程を実施した後に、前記半導体ウエハの裏面をエッチングすることができる。
前記エッチングの方法に限定はないが、例えば、具体的にはドライエッチング、ウエッ
トエッチング等の方法を挙げることができる。前記エッチングの方法は、ウエットエッチ
ングの方法であることが好ましい。
トエッチング等の方法を挙げることができる。前記エッチングの方法は、ウエットエッチ
ングの方法であることが好ましい。
前記ウエットエッチングに用いるエッチング液としては、例えば、ＨＦ／ＨＮＯ３水溶
液等を挙げることができる。
かかるＨＦ／ＨＮＯ３水溶液としては、例えば、４９％ＨＦ水溶液と濃硝酸を混合した
水溶液等を挙げることができる。この場合、混合前の濃硝酸の体積を、４９％ＨＦ水溶液
の体積よりも大きいものを使用することが好ましい。
液等を挙げることができる。
かかるＨＦ／ＨＮＯ３水溶液としては、例えば、４９％ＨＦ水溶液と濃硝酸を混合した
水溶液等を挙げることができる。この場合、混合前の濃硝酸の体積を、４９％ＨＦ水溶液
の体積よりも大きいものを使用することが好ましい。
本発明の半導体チップを製造するためには、前記半導体ウエハの裏面の内部領域４に多
孔質単結晶層５を設ける工程が必要である。
かかる多孔質単結晶層５を設ける方法としては、例えば、具体的には、ステインエッチ
ング法、陽極化成法等の方法を挙げることができる。
得られる半導体チップの特性面等から前記多孔質単結晶層５を設ける方法としてはステ
インエッチング法が好ましい。
孔質単結晶層５を設ける工程が必要である。
かかる多孔質単結晶層５を設ける方法としては、例えば、具体的には、ステインエッチ
ング法、陽極化成法等の方法を挙げることができる。
得られる半導体チップの特性面等から前記多孔質単結晶層５を設ける方法としてはステ
インエッチング法が好ましい。
前記ステインエッチング法としては、例えば、具体的には、前記半導体ウエハの裏面に
対して、ＨＦ／ＨＮＯ３水溶液等を作用させる方法等を挙げることができる。
前記ＨＦ／ＨＮＯ３水溶液としては、例えば、４９％ＨＦ水溶液と濃硝酸を混合した水
溶液等を挙げることができる。この場合、混合前の濃硝酸の体積を、４９％ＨＦ水溶液の
体積よりも小さくすることが好ましい。
前記４９％ＨＦ水溶液と濃硝酸との体積割合は、混合前の体積を基準として、１０：１
〜５０００：１の範囲であれば好ましい。
前記ＨＦの割合が大きい程、ステインエッチングに時間を要することから、前記４９％
ＨＦ水溶液と濃硝酸との体積割合は、混合前の体積を基準として、１００：１〜１０００
：１の範囲であればさらに好ましい。
対して、ＨＦ／ＨＮＯ３水溶液等を作用させる方法等を挙げることができる。
前記ＨＦ／ＨＮＯ３水溶液としては、例えば、４９％ＨＦ水溶液と濃硝酸を混合した水
溶液等を挙げることができる。この場合、混合前の濃硝酸の体積を、４９％ＨＦ水溶液の
体積よりも小さくすることが好ましい。
前記４９％ＨＦ水溶液と濃硝酸との体積割合は、混合前の体積を基準として、１０：１
〜５０００：１の範囲であれば好ましい。
前記ＨＦの割合が大きい程、ステインエッチングに時間を要することから、前記４９％
ＨＦ水溶液と濃硝酸との体積割合は、混合前の体積を基準として、１００：１〜１０００
：１の範囲であればさらに好ましい。
また、前記ＨＦ／ＨＮＯ３水溶液に対して、ＮａＮＯ２等の界面活性剤を添加すること
ができる。前記界面活性剤の使用量は前記ＨＦ／ＨＮＯ３水溶液１リットルに対して通常
０．１〜１ｇの範囲である。
ができる。前記界面活性剤の使用量は前記ＨＦ／ＨＮＯ３水溶液１リットルに対して通常
０．１〜１ｇの範囲である。
前記半導体ウエハの裏面に対して、ＨＦ／ＨＮＯ３水溶液等を作用させる際の温度は、
通常０〜８０℃の範囲である。
この温度が０℃未満であるとステインエッチングの速度が遅くなる傾向があり、この温
度が８０℃を超えると、ステインエッチングの作業性が低下する傾向がある。
温度が高くなるに従って、ステインエッチングの速度は速くなる傾向があるが、ステイ
ンエッチングの作業性の面から、前期温度は４０〜６０℃の範囲であれば好ましい。
通常０〜８０℃の範囲である。
この温度が０℃未満であるとステインエッチングの速度が遅くなる傾向があり、この温
度が８０℃を超えると、ステインエッチングの作業性が低下する傾向がある。
温度が高くなるに従って、ステインエッチングの速度は速くなる傾向があるが、ステイ
ンエッチングの作業性の面から、前期温度は４０〜６０℃の範囲であれば好ましい。
さらに前記半導体ウエハの裏面に対して、前記ＨＦ／ＨＮＯ３水溶液等を作用させる際
には、前記半導体ウエハの裏面および前記ＨＦ／ＨＮＯ３水溶液等に対して光を照射する
ことが必要である。
前記光の光源としては、例えば、水銀灯、ハロゲン灯、アークランプ灯、蛍光灯等を挙
げることができる。前記光源は蛍光灯であれば好ましい。
には、前記半導体ウエハの裏面および前記ＨＦ／ＨＮＯ３水溶液等に対して光を照射する
ことが必要である。
前記光の光源としては、例えば、水銀灯、ハロゲン灯、アークランプ灯、蛍光灯等を挙
げることができる。前記光源は蛍光灯であれば好ましい。
ステインエッチングの速度は、例えば、具体的にはシリコンウエハの場合であれば、温
度３０℃の条件下、蛍光灯の照射の下、前記４９％ＨＦ水溶液と濃硝酸との体積割合が、
混合前の体積を基準として、５００：１のＨＦ／ＨＮＯ３水溶液を用いた場合には、前記
ｐ＋型領域を備えた前記シリコンウエハの場合であれば通常１０００〜１５００ｎｍ／分
の速度の範囲であり、前記ｐ−型領域を備えた前記シリコンウエハの場合であれば通常１
００〜２００ｎｍ／分の速度の範囲であり、前記ｎ＋型領域を備えた前記シリコンウエハ
の場合であれば通常２００〜３００ｎｍ／分の速度の範囲であり、前記ｎ−型領域を備え
た前記シリコンウエハの場合であれば通常２００〜３００ｎｍ／分の速度の範囲である。
度３０℃の条件下、蛍光灯の照射の下、前記４９％ＨＦ水溶液と濃硝酸との体積割合が、
混合前の体積を基準として、５００：１のＨＦ／ＨＮＯ３水溶液を用いた場合には、前記
ｐ＋型領域を備えた前記シリコンウエハの場合であれば通常１０００〜１５００ｎｍ／分
の速度の範囲であり、前記ｐ−型領域を備えた前記シリコンウエハの場合であれば通常１
００〜２００ｎｍ／分の速度の範囲であり、前記ｎ＋型領域を備えた前記シリコンウエハ
の場合であれば通常２００〜３００ｎｍ／分の速度の範囲であり、前記ｎ−型領域を備え
た前記シリコンウエハの場合であれば通常２００〜３００ｎｍ／分の速度の範囲である。
前記ステインエッチング法等により、前記半導体チップの裏面から前記半導体チップの
内部方向に連続した侵食孔を形成することができる。図２に例示される様に、この侵食孔
６の内部表面には、ステインエッチング法を実施した際に酸化膜（図示せず）が形成され
る。この様にして、図１に例示される様に、前記半導体チップ１の裏面の内部領域４に多
孔質単結晶層５を形成することができる。
内部方向に連続した侵食孔を形成することができる。図２に例示される様に、この侵食孔
６の内部表面には、ステインエッチング法を実施した際に酸化膜（図示せず）が形成され
る。この様にして、図１に例示される様に、前記半導体チップ１の裏面の内部領域４に多
孔質単結晶層５を形成することができる。
前記半導体ウエハの裏面に対して、前記ＨＦ／ＨＮＯ３水溶液等を作用させた後、純水
にて前記半導体ウエハの裏面を洗浄後、加温による方法、回転による遠心力を利用する方
法、気体をブローする方法等により前記半導体ウエハを乾燥させることができる。
これにより、図３に例示する通り、主表面の所定の位置にそれぞれ前記不純物領域２を
備え、かつ前記裏面の内部領域４に多孔質単結晶層５を備えた加工済み半導体ウエハ８を
得ることができる。
前記加工済み半導体ウエハ８をダイシングする工程により、本発明の半導体チップを得
ることができる。
なお、前記ダイシングを行なう方法に制限はなく、通常実施される条件に従って実施す
ることができる。
にて前記半導体ウエハの裏面を洗浄後、加温による方法、回転による遠心力を利用する方
法、気体をブローする方法等により前記半導体ウエハを乾燥させることができる。
これにより、図３に例示する通り、主表面の所定の位置にそれぞれ前記不純物領域２を
備え、かつ前記裏面の内部領域４に多孔質単結晶層５を備えた加工済み半導体ウエハ８を
得ることができる。
前記加工済み半導体ウエハ８をダイシングする工程により、本発明の半導体チップを得
ることができる。
なお、前記ダイシングを行なう方法に制限はなく、通常実施される条件に従って実施す
ることができる。
この様にして得られた前記半導体チップを用いて、ＢＧＡ、ＴＣＰ、ＴＳＯＰ、ＴＱＦ
Ｐ等の各種半導体装置を製造することができる。
例えば、ＢＧＡの場合であれば、ＢＧＡ基板上に前記半導体チップを接着テープ等で貼
着した後、半田ボールを前記ＢＧＡ基板上に設置し、前記半導体チップと前記半田ボール
等とに対し必要なワイヤーボンディング操作を施してから、前記半導体チップにパッシベ
ーション保護膜を設置した後、前記半導体チップを半導体封止用樹脂により封止し、半田
ボールを適宜設置することにより、本発明の半導体チップを搭載したＢＧＡを得ることが
できる。
前記ＢＧＡ以外の前記半導体装置についても、上記の場合と同様、通常行われている方
法に従って得ることができる。
Ｐ等の各種半導体装置を製造することができる。
例えば、ＢＧＡの場合であれば、ＢＧＡ基板上に前記半導体チップを接着テープ等で貼
着した後、半田ボールを前記ＢＧＡ基板上に設置し、前記半導体チップと前記半田ボール
等とに対し必要なワイヤーボンディング操作を施してから、前記半導体チップにパッシベ
ーション保護膜を設置した後、前記半導体チップを半導体封止用樹脂により封止し、半田
ボールを適宜設置することにより、本発明の半導体チップを搭載したＢＧＡを得ることが
できる。
前記ＢＧＡ以外の前記半導体装置についても、上記の場合と同様、通常行われている方
法に従って得ることができる。
［作用］
本発明の半導体チップは、その裏面に図１に例示される多孔質単結晶層５を有すること
から、半導体装置に応力が掛かった場合であっても、図２に例示される様に、前記多孔質
単結晶層に設けられた前記侵食孔６同士の間に存在する単結晶部分７により応力が緩和さ
れ、前記半導体チップが破損することを防止することができる。
また、図２に例示される様に、前記侵食孔６および前記侵食孔６の表面に設けられた前
記酸化膜（図示せず）はゲッタリング層として有効に働くことから、前記半導体チップの
裏面に金属が付着した等の場合であっても、これらの金属が前記半導体チップ内部に拡散
したり固溶したりして前記半導体チップの主表面の不純物領域２に到達することを防止す
ることができる。
これにより前記半導体チップが前記半導体装置に組み込まれた場合であっても、前記半
導体装置が動作不良を起こすことを防止することができる信頼性の高い半導体チップを提
供することができる。
本発明の半導体チップは、その裏面に図１に例示される多孔質単結晶層５を有すること
から、半導体装置に応力が掛かった場合であっても、図２に例示される様に、前記多孔質
単結晶層に設けられた前記侵食孔６同士の間に存在する単結晶部分７により応力が緩和さ
れ、前記半導体チップが破損することを防止することができる。
また、図２に例示される様に、前記侵食孔６および前記侵食孔６の表面に設けられた前
記酸化膜（図示せず）はゲッタリング層として有効に働くことから、前記半導体チップの
裏面に金属が付着した等の場合であっても、これらの金属が前記半導体チップ内部に拡散
したり固溶したりして前記半導体チップの主表面の不純物領域２に到達することを防止す
ることができる。
これにより前記半導体チップが前記半導体装置に組み込まれた場合であっても、前記半
導体装置が動作不良を起こすことを防止することができる信頼性の高い半導体チップを提
供することができる。
以下に本発明の詳細につき実施例を用いてさらに詳細に説明するが、本発明はこれらの
実施例により何ら限定されるものではない。
実施例により何ら限定されるものではない。
１×１０１５／ｃｍ３のホウ素を含んだシリコンウエハを用いて、図４に示す通り、前
記シリコンウエハの主表面にＤＲＡＭとして機能する不純物領域２を設けた。図４は便宜
上前記不純物領域２としてメモリセル部のみを図示しているが、前記メモリセル部に近接
して、周辺回路等のＤＲＡＭとしての基本的構成が当然に設けられている。
前記メモリセル部はゲート酸化膜９、ゲート電極１０および拡散層１１とからなるセル
トランジスタと、前記拡散層１１上に形成されたプラグ１２およびプラグ１３を介して接
続されたキャパシタ１４と、前記プラグ１２を介して接続されたビット線１５とから構成
される。なお、前記セルトランジスタは浅溝素子分離１６により電気的に分離されている
。
前記ＤＲＡＭとして機能する不純物領域２を作成後、＃４００メッシュの粒度を持つ砥
石を装着した半導体ウエハ研削用装置により前記シリコンウエハの裏面に対して荒削り研
削工程を実施し、前記シリコンウエハを１６０μｍの厚さまで研削した。
続いて＃２０００メッシュの粒度を持つ砥石を装着した半導体ウエハ研削用装置により
前記シリコンウエハの裏面に対して仕上げ研削工程を実施し、前記シリコンウエハを１４
０μｍの厚さまで研削した。
次に、前記シリコンウエハの裏面に対して前記ＨＦ／ＨＮＯ３系のエッチング液を用い
て４０μｍ／分のエッチング速度で一分間スピンエッチングを行い、続いて前記シリコン
ウエハの裏面に対して前記ＨＦ／ＨＮＯ３系のエッチング液を用いて１０μｍ／分のエッ
チング速度で１０秒間スピンエッチングを行なった。続いて純水により前記エッチング液
を洗浄、除去した。この時点で、前記シリコンウエハの厚みは１００μｍであった。
次に、蛍光灯の照射下にＨＦ／ＨＮＯ３系のステインエッチング液を用いて、前記シリ
コンウエハの裏面に対してスピンエッチングを１分間行った。これにより、前記シリコン
ウエハの裏面に多孔質単結晶層５を形成した。続いて純水により前記エッチング液を洗浄
、除去し、加工済みシリコンウエハ８を得た。
さらに前記加工済みシリコンウエハ８をダイシングすることにより、半導体チップａを
得た。
なお、図４においては、前記半導体チップａの裏面に滑らかな凹凸が存在する様子が便
宜上強調して描写されている。
記シリコンウエハの主表面にＤＲＡＭとして機能する不純物領域２を設けた。図４は便宜
上前記不純物領域２としてメモリセル部のみを図示しているが、前記メモリセル部に近接
して、周辺回路等のＤＲＡＭとしての基本的構成が当然に設けられている。
前記メモリセル部はゲート酸化膜９、ゲート電極１０および拡散層１１とからなるセル
トランジスタと、前記拡散層１１上に形成されたプラグ１２およびプラグ１３を介して接
続されたキャパシタ１４と、前記プラグ１２を介して接続されたビット線１５とから構成
される。なお、前記セルトランジスタは浅溝素子分離１６により電気的に分離されている
。
前記ＤＲＡＭとして機能する不純物領域２を作成後、＃４００メッシュの粒度を持つ砥
石を装着した半導体ウエハ研削用装置により前記シリコンウエハの裏面に対して荒削り研
削工程を実施し、前記シリコンウエハを１６０μｍの厚さまで研削した。
続いて＃２０００メッシュの粒度を持つ砥石を装着した半導体ウエハ研削用装置により
前記シリコンウエハの裏面に対して仕上げ研削工程を実施し、前記シリコンウエハを１４
０μｍの厚さまで研削した。
次に、前記シリコンウエハの裏面に対して前記ＨＦ／ＨＮＯ３系のエッチング液を用い
て４０μｍ／分のエッチング速度で一分間スピンエッチングを行い、続いて前記シリコン
ウエハの裏面に対して前記ＨＦ／ＨＮＯ３系のエッチング液を用いて１０μｍ／分のエッ
チング速度で１０秒間スピンエッチングを行なった。続いて純水により前記エッチング液
を洗浄、除去した。この時点で、前記シリコンウエハの厚みは１００μｍであった。
次に、蛍光灯の照射下にＨＦ／ＨＮＯ３系のステインエッチング液を用いて、前記シリ
コンウエハの裏面に対してスピンエッチングを１分間行った。これにより、前記シリコン
ウエハの裏面に多孔質単結晶層５を形成した。続いて純水により前記エッチング液を洗浄
、除去し、加工済みシリコンウエハ８を得た。
さらに前記加工済みシリコンウエハ８をダイシングすることにより、半導体チップａを
得た。
なお、図４においては、前記半導体チップａの裏面に滑らかな凹凸が存在する様子が便
宜上強調して描写されている。
次に、前記半導体チップａを用いて、次に示す半導体装置組立工程により半導体装置を
作製した。
まずＢＧＡ基板に前記半導体チップａを接着した。続いてワイヤボンディング工程によ
り、前記半導体チップａおよび前記ＢＧＡ基板との間に配線を設けた。
続いて、前記半導体チップａを接着したＢＧＡ基板を金型に装着し、１７５〜１９０℃
の温度範囲でトランスファーモールド成形装置により半導体封止用熱硬化性樹脂組成物を
用いて封止を行い、ＢＧＡ半導体装置Ａを得た。
作製した。
まずＢＧＡ基板に前記半導体チップａを接着した。続いてワイヤボンディング工程によ
り、前記半導体チップａおよび前記ＢＧＡ基板との間に配線を設けた。
続いて、前記半導体チップａを接着したＢＧＡ基板を金型に装着し、１７５〜１９０℃
の温度範囲でトランスファーモールド成形装置により半導体封止用熱硬化性樹脂組成物を
用いて封止を行い、ＢＧＡ半導体装置Ａを得た。
一定条件下における前記ＢＧＡ半導体装置Ａの情報保持特性の不良発生率を調べた。そ
の結果を表１に記載した。
の結果を表１に記載した。
１×１０１５／ｃｍ３のホウ素を含んだシリコンウエハに替えて、図５に示す通り、３
〜７×１０１８／ｃｍ３のホウ素を含んだ母体シリコン基板１７の上に１×１０１５／ｃ
ｍ３のホウ素を含んだエピタキシャル成長層１８を５μｍ設けた基板を用いた他は、実施
例１の場合と全く同様の操作により半導体チップｂおよびＢＧＡ半導体装置Ｂを得た。
なお、図５においては、前記半導体チップｂの裏面に滑らかな凹凸が存在する様子が便
宜上強調して描写されている。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｂの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
〜７×１０１８／ｃｍ３のホウ素を含んだ母体シリコン基板１７の上に１×１０１５／ｃ
ｍ３のホウ素を含んだエピタキシャル成長層１８を５μｍ設けた基板を用いた他は、実施
例１の場合と全く同様の操作により半導体チップｂおよびＢＧＡ半導体装置Ｂを得た。
なお、図５においては、前記半導体チップｂの裏面に滑らかな凹凸が存在する様子が便
宜上強調して描写されている。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｂの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
１×１０１５／ｃｍ３のホウ素を含んだシリコンウエハを用いて、図６に示す通り、実
施例１の場合と同様に、前記シリコンウエハの主表面にＤＲＡＭとして機能する不純物領
域２を設けた。
前記ＤＲＡＭとして機能する不純物領域２を作成後、＃４００メッシュの粒度を持つ砥
石を装着した半導体ウエハ研削用装置により前記シリコンウエハの裏面に対して荒削り研
削工程を実施し、前記シリコンウエハを１６２μｍの厚さまで研削した。
続いて＃２０００メッシュの粒度を持つ砥石を装着した半導体ウエハ研削用装置により
前記前記シリコンウエハの裏面に対して仕上げ研削工程を実施し、前記前記シリコンウエ
ハを１０２μｍの厚さまで研削した。
次に、前記シリコンウエハの裏面に対してポリッシュ仕上げ工程を実施した。この操作
により得られた前記シリコンウエハの厚みは１００μｍであった。
前記荒削り工程および前記仕上げ研削工程により前記シリコンウエハの裏面に生じた研
削損傷はほとんど除去することができたが、前記荒削り工程および前記仕上げ研削工程に
より前記シリコンウエハの裏面に生じたクラックは、前記シリコンウエハの裏面を２μｍ
削る前記ポリッシュ仕上げ工程によっては完全には除去することができなかった。
次に、蛍光灯の照射下にＨＦ／ＨＮＯ３系のステインエッチング液を用いて、前記シリ
コンウエハの裏面に対してスピンエッチングを１分間行った。これにより、前記前記シリ
コンウエハの裏面に多孔質単結晶層５を形成した。続いて純水により前記エッチング液を
洗浄、除去し、加工済み半導体ウエハ８を得た。
さらに前記半導体ウエハ１をダイシングすることにより、半導体チップｃを得た。
施例１の場合と同様に、前記シリコンウエハの主表面にＤＲＡＭとして機能する不純物領
域２を設けた。
前記ＤＲＡＭとして機能する不純物領域２を作成後、＃４００メッシュの粒度を持つ砥
石を装着した半導体ウエハ研削用装置により前記シリコンウエハの裏面に対して荒削り研
削工程を実施し、前記シリコンウエハを１６２μｍの厚さまで研削した。
続いて＃２０００メッシュの粒度を持つ砥石を装着した半導体ウエハ研削用装置により
前記前記シリコンウエハの裏面に対して仕上げ研削工程を実施し、前記前記シリコンウエ
ハを１０２μｍの厚さまで研削した。
次に、前記シリコンウエハの裏面に対してポリッシュ仕上げ工程を実施した。この操作
により得られた前記シリコンウエハの厚みは１００μｍであった。
前記荒削り工程および前記仕上げ研削工程により前記シリコンウエハの裏面に生じた研
削損傷はほとんど除去することができたが、前記荒削り工程および前記仕上げ研削工程に
より前記シリコンウエハの裏面に生じたクラックは、前記シリコンウエハの裏面を２μｍ
削る前記ポリッシュ仕上げ工程によっては完全には除去することができなかった。
次に、蛍光灯の照射下にＨＦ／ＨＮＯ３系のステインエッチング液を用いて、前記シリ
コンウエハの裏面に対してスピンエッチングを１分間行った。これにより、前記前記シリ
コンウエハの裏面に多孔質単結晶層５を形成した。続いて純水により前記エッチング液を
洗浄、除去し、加工済み半導体ウエハ８を得た。
さらに前記半導体ウエハ１をダイシングすることにより、半導体チップｃを得た。
次に、前記半導体チップｃを用いて、次に示す半導体装置組立工程により半導体装置を
作製した。
まずＢＧＡ基板に前記半導体チップｃを接着した。続いてワイヤボンディング工程によ
り、前記半導体チップｃおよび前記ＢＧＡ基板との間に配線を設けた。
続いて、前記半導体チップｃを接着したＢＧＡ基板を金型に装着し、１７５〜１９０℃
の温度範囲でトランスファーモールド成形装置により半導体封止用熱硬化性樹脂組成物を
用いて封止を行い、ＢＧＡ半導体装置Ｃを得た。
作製した。
まずＢＧＡ基板に前記半導体チップｃを接着した。続いてワイヤボンディング工程によ
り、前記半導体チップｃおよび前記ＢＧＡ基板との間に配線を設けた。
続いて、前記半導体チップｃを接着したＢＧＡ基板を金型に装着し、１７５〜１９０℃
の温度範囲でトランスファーモールド成形装置により半導体封止用熱硬化性樹脂組成物を
用いて封止を行い、ＢＧＡ半導体装置Ｃを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｃの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
生率を調べ、その結果を表１に記載した。
１×１０１５／ｃｍ３のホウ素を含んだシリコンウエハに替えて、図７に示す通り、３
〜７×１０１８／ｃｍ３のホウ素を含んだ母体シリコン基板１７の上に１×１０１５／ｃ
ｍ３のホウ素を含んだエピタキシャル成長層１８を５μｍ設けた基板を用いた他は、実施
例３の場合と全く同様の操作により半導体チップｄおよびＢＧＡ半導体装置Ｄを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｄの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
〜７×１０１８／ｃｍ３のホウ素を含んだ母体シリコン基板１７の上に１×１０１５／ｃ
ｍ３のホウ素を含んだエピタキシャル成長層１８を５μｍ設けた基板を用いた他は、実施
例３の場合と全く同様の操作により半導体チップｄおよびＢＧＡ半導体装置Ｄを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｄの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
１×１０１５／ｃｍ３のホウ素を含んだシリコンウエハを用いて、図８に示す通り、実
施例１の場合と同様に、前記シリコンウエハの主表面にＤＲＡＭとして機能する不純物領
域２を設けた。
前記ＤＲＡＭとして機能する不純物領域２を作成後、＃４００メッシュの粒度を持つ砥
石を装着した半導体ウエハ研削用装置により前記シリコンウエハの裏面に対して荒削り研
削工程を実施し、前記シリコンウエハを１２０μｍの厚さまで研削した。
続いて＃２０００メッシュの粒度を持つ砥石を装着した半導体ウエハ研削用装置により
前記シリコンウエハの裏面に対して仕上げ研削工程を実施し、前記シリコンウエハを１０
０μｍの厚さまで研削した。
次に、蛍光灯の照射下にＨＦ／ＨＮＯ３系のステインエッチング液を用いて、前記シリ
コンウエハの裏面に対してスピンエッチングを１分間行った。これにより、前記シリコン
ウエハの裏面に多孔質単結晶層５を形成した。続いて純水により前記エッチング液を洗浄
、除去し、加工済み半導体ウエハ８を得た。
さらに前記半導体ウエハ８をダイシングすることにより、半導体チップｅを得た。
なお、図８においては、前記半導体チップｅの裏面に角のある凹凸が存在する様子が便
宜上強調して描写されている。
施例１の場合と同様に、前記シリコンウエハの主表面にＤＲＡＭとして機能する不純物領
域２を設けた。
前記ＤＲＡＭとして機能する不純物領域２を作成後、＃４００メッシュの粒度を持つ砥
石を装着した半導体ウエハ研削用装置により前記シリコンウエハの裏面に対して荒削り研
削工程を実施し、前記シリコンウエハを１２０μｍの厚さまで研削した。
続いて＃２０００メッシュの粒度を持つ砥石を装着した半導体ウエハ研削用装置により
前記シリコンウエハの裏面に対して仕上げ研削工程を実施し、前記シリコンウエハを１０
０μｍの厚さまで研削した。
次に、蛍光灯の照射下にＨＦ／ＨＮＯ３系のステインエッチング液を用いて、前記シリ
コンウエハの裏面に対してスピンエッチングを１分間行った。これにより、前記シリコン
ウエハの裏面に多孔質単結晶層５を形成した。続いて純水により前記エッチング液を洗浄
、除去し、加工済み半導体ウエハ８を得た。
さらに前記半導体ウエハ８をダイシングすることにより、半導体チップｅを得た。
なお、図８においては、前記半導体チップｅの裏面に角のある凹凸が存在する様子が便
宜上強調して描写されている。
次に、前記半導体チップｅを用いて、次に示す半導体装置組立工程により半導体装置を
作製した。
まずＢＧＡ基板に前記半導体チップｅを接着した。続いてワイヤボンディング工程によ
り、前記半導体チップおよび前記ＢＧＡ基板との間に配線を設けた。
続いて、前記半導体チップｅを接着したＢＧＡ基板を金型に装着し、１７５〜１９０℃
の温度範囲でトランスファーモールド成形装置により半導体封止用熱硬化性樹脂組成物を
用いて封止を行い、ＢＧＡ半導体装置Ｅを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｅの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
作製した。
まずＢＧＡ基板に前記半導体チップｅを接着した。続いてワイヤボンディング工程によ
り、前記半導体チップおよび前記ＢＧＡ基板との間に配線を設けた。
続いて、前記半導体チップｅを接着したＢＧＡ基板を金型に装着し、１７５〜１９０℃
の温度範囲でトランスファーモールド成形装置により半導体封止用熱硬化性樹脂組成物を
用いて封止を行い、ＢＧＡ半導体装置Ｅを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｅの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
１×１０１５／ｃｍ３のホウ素を含んだシリコンウエハに替えて、図９に示される通り
、３〜７×１０１８／ｃｍ３のホウ素を含んだ母体シリコン基板１７の上に１×１０１５
／ｃｍ３のホウ素を含んだエピタキシャル成長層１８を５μｍ設けた基板を用いた他は、
実施例５の場合と全く同様の操作により半導体チップｆおよびＢＧＡ半導体装置Ｆを得た
。
なお、図９においては、前記半導体チップｆの裏面に角のある凹凸が存在する様子が便
宜上強調して描写されている。
、３〜７×１０１８／ｃｍ３のホウ素を含んだ母体シリコン基板１７の上に１×１０１５
／ｃｍ３のホウ素を含んだエピタキシャル成長層１８を５μｍ設けた基板を用いた他は、
実施例５の場合と全く同様の操作により半導体チップｆおよびＢＧＡ半導体装置Ｆを得た
。
なお、図９においては、前記半導体チップｆの裏面に角のある凹凸が存在する様子が便
宜上強調して描写されている。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｆの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
生率を調べ、その結果を表１に記載した。
実施例１〜６にそれぞれ記載された半導体チップａ〜ｆを製造する操作と同様の操作に
より同じ外形形状の半導体チップをそれぞれ複数作製し、これらの機械強度を調べた。多
孔質単結晶層を有しない同じ外形形状の半導体チップの機械強度を１としたときの、前記
複数の半導体チップの機械強度と、
図２の前記多孔質単結晶層５における、前記単結晶部分７、前記侵食孔６および前記酸
化膜（図示せず）との合計体積に対する前記単結晶部分７の割合と、
の相対関係を調べた。
前記機械強度と前記割合との相対関係は、図１０のグラフに示される傾向を示した。
より同じ外形形状の半導体チップをそれぞれ複数作製し、これらの機械強度を調べた。多
孔質単結晶層を有しない同じ外形形状の半導体チップの機械強度を１としたときの、前記
複数の半導体チップの機械強度と、
図２の前記多孔質単結晶層５における、前記単結晶部分７、前記侵食孔６および前記酸
化膜（図示せず）との合計体積に対する前記単結晶部分７の割合と、
の相対関係を調べた。
前記機械強度と前記割合との相対関係は、図１０のグラフに示される傾向を示した。
実施例１〜６にそれぞれ記載された半導体チップａ〜ｆを製造する操作と同様の操作に
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップの裏面に付着した銅等の金属に対するブロック力を調べた。
ここでブロック力とは、前記半導体チップにおける半導体基板の裏面に付着した銅等の
金属量を一定にしておき、２００℃の温度で一定時間加熱した場合、図２に示される前記
多孔質単結晶層５を設けなかった場合の、前記銅等の金属が前記半導体基板の主表面に設
けられた不純物領域に到達したときの前記銅等の金属量を１として、このときのブロック
力を０と定めた。また前記銅等の金属量が０の場合はブロック力が１であるものとした。
なお、前記半導体チップの裏面に最初に付着させる銅等の金属量の総量は各実験毎に一
定量とした。
従って、同じ条件において、例えば、前記不純物領域に到達した前記銅等の金属量が０
．３のときは、ブロック力は０．７と評価され、前記不純物領域に到達した前記銅等の金
属量が０．７のときは、ブロック力は０．３と評価される。
なお前記銅等の金属量は全反射蛍光Ｘ線分析法により調べたが、前記銅等の金属量を測
定することができる手段であればどの方法を採用しても同様の結果が得られる。
以下、ブロック力の評価について同様である。
上記の基準により前記ブロック力と、
図２の前記多孔質単結晶層５における、前記単結晶部分７、前記侵食孔６および前記酸
化膜（図示せず）との合計体積に対する前記単結晶部分７の割合と、
の相対関係を調べた。
前記ブロック力と前記割合との相対関係は、図１１のグラフに示される傾向を示した。
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップの裏面に付着した銅等の金属に対するブロック力を調べた。
ここでブロック力とは、前記半導体チップにおける半導体基板の裏面に付着した銅等の
金属量を一定にしておき、２００℃の温度で一定時間加熱した場合、図２に示される前記
多孔質単結晶層５を設けなかった場合の、前記銅等の金属が前記半導体基板の主表面に設
けられた不純物領域に到達したときの前記銅等の金属量を１として、このときのブロック
力を０と定めた。また前記銅等の金属量が０の場合はブロック力が１であるものとした。
なお、前記半導体チップの裏面に最初に付着させる銅等の金属量の総量は各実験毎に一
定量とした。
従って、同じ条件において、例えば、前記不純物領域に到達した前記銅等の金属量が０
．３のときは、ブロック力は０．７と評価され、前記不純物領域に到達した前記銅等の金
属量が０．７のときは、ブロック力は０．３と評価される。
なお前記銅等の金属量は全反射蛍光Ｘ線分析法により調べたが、前記銅等の金属量を測
定することができる手段であればどの方法を採用しても同様の結果が得られる。
以下、ブロック力の評価について同様である。
上記の基準により前記ブロック力と、
図２の前記多孔質単結晶層５における、前記単結晶部分７、前記侵食孔６および前記酸
化膜（図示せず）との合計体積に対する前記単結晶部分７の割合と、
の相対関係を調べた。
前記ブロック力と前記割合との相対関係は、図１１のグラフに示される傾向を示した。
実施例１〜６にそれぞれ記載された半導体チップａ〜ｆを製造する操作と同様の操作に
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップにおける半導体基板の裏面に付着した銅等の金属に対する金属捕獲力を調べた。
ここで金属捕獲力とは、前記半導体基板の表面に対する法線方向を基準とした、前記半
導体基板の断面における前記銅等の金属の分布状態を調べ、前記銅等の金属のその分布総
量を１としたときの、前記半導体基板の多孔質単結晶層に存在する前記銅等の金属量の割
合をいう。以下、金属捕獲力の評価について同様である。
なお前記銅等の金属量は全反射蛍光Ｘ線分析法により調べたが、前記銅等の金属量を測
定することができる手段であれば特にどの方法を採用しても同様の結果が得られる。
前記銅等の金属に対する金属捕獲力と、
図２の前記多孔質単結晶層５における、単結晶部分７、前記侵食孔６および前記酸化膜（
図示せず）との合計体積に対する単結晶部分７の割合と、
の相対関係を調べた。
前記金属捕獲力と前記割合との相対関係は、図１２のグラフに示される傾向を示した。
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップにおける半導体基板の裏面に付着した銅等の金属に対する金属捕獲力を調べた。
ここで金属捕獲力とは、前記半導体基板の表面に対する法線方向を基準とした、前記半
導体基板の断面における前記銅等の金属の分布状態を調べ、前記銅等の金属のその分布総
量を１としたときの、前記半導体基板の多孔質単結晶層に存在する前記銅等の金属量の割
合をいう。以下、金属捕獲力の評価について同様である。
なお前記銅等の金属量は全反射蛍光Ｘ線分析法により調べたが、前記銅等の金属量を測
定することができる手段であれば特にどの方法を採用しても同様の結果が得られる。
前記銅等の金属に対する金属捕獲力と、
図２の前記多孔質単結晶層５における、単結晶部分７、前記侵食孔６および前記酸化膜（
図示せず）との合計体積に対する単結晶部分７の割合と、
の相対関係を調べた。
前記金属捕獲力と前記割合との相対関係は、図１２のグラフに示される傾向を示した。
実施例１〜６にそれぞれ記載された半導体チップａ〜ｆを製造する操作と同様の操作に
より同じ外形形状の半導体チップを複数作製し、これらの機械強度を調べた。多孔質単結
晶層を有しない同じ外形形状の半導体チップの機械強度を１としたときの、前記複数の半
導体チップの機械強度と、
図２の前記多孔質単結晶層５における、前記単結晶部分７、前記侵食孔６および前記酸
化膜（図示せず）との合計体積に対する前記侵食孔６の割合と、
の相対関係を調べた。
前記機械強度と前記割合との相対関係は、図１３のグラフに示される傾向を示した。
より同じ外形形状の半導体チップを複数作製し、これらの機械強度を調べた。多孔質単結
晶層を有しない同じ外形形状の半導体チップの機械強度を１としたときの、前記複数の半
導体チップの機械強度と、
図２の前記多孔質単結晶層５における、前記単結晶部分７、前記侵食孔６および前記酸
化膜（図示せず）との合計体積に対する前記侵食孔６の割合と、
の相対関係を調べた。
前記機械強度と前記割合との相対関係は、図１３のグラフに示される傾向を示した。
実施例１〜６にそれぞれ記載された半導体チップａ〜ｆを製造する操作と同様の操作に
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップにおける前記半導体基板の裏面に付着した銅等の金属に対するブロック力を調べ
た。
前記ブロック力と、
図２の前記多孔質単結晶層５における、前記単結晶部分７、前記侵食孔６および前記酸
化膜（図示せず）との合計体積に対する前記侵食孔６の割合と、
の相対関係を調べた。
前記ブロック力と前記割合との相対関係は、図１４のグラフに示される傾向を示した。
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップにおける前記半導体基板の裏面に付着した銅等の金属に対するブロック力を調べ
た。
前記ブロック力と、
図２の前記多孔質単結晶層５における、前記単結晶部分７、前記侵食孔６および前記酸
化膜（図示せず）との合計体積に対する前記侵食孔６の割合と、
の相対関係を調べた。
前記ブロック力と前記割合との相対関係は、図１４のグラフに示される傾向を示した。
実施例１〜６にそれぞれ記載された半導体チップａ〜ｆを製造する操作と同様の操作に
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップにおける前記半導体基板の裏面に付着した銅等の金属に対する金属捕獲力を調べ
た。
前記銅等の金属に対する金属捕獲力と、
図２の前記多孔質単結晶層５における、前記単結晶部分７、前記侵食孔６および前記酸
化膜（図示せず）との合計体積に対する前記侵食孔６の割合と、
の相対関係を調べた。
前記金属捕獲力と前記割合との相対関係は、図１５のグラフに示される傾向を示した。
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップにおける前記半導体基板の裏面に付着した銅等の金属に対する金属捕獲力を調べ
た。
前記銅等の金属に対する金属捕獲力と、
図２の前記多孔質単結晶層５における、前記単結晶部分７、前記侵食孔６および前記酸
化膜（図示せず）との合計体積に対する前記侵食孔６の割合と、
の相対関係を調べた。
前記金属捕獲力と前記割合との相対関係は、図１５のグラフに示される傾向を示した。
実施例１〜６にそれぞれ記載された半導体チップａ〜ｆを製造する操作と同様の操作に
より同じ外形形状の半導体チップを複数作製し、これらの機械強度を調べた。多孔質単結
晶層を有しない同じ外形形状の半導体チップの機械強度を１としたときの、前記複数の半
導体チップの機械強度と、
図２の前記多孔質単結晶層５の厚みと、
の相対関係を調べた。
前記機械強度と前記厚みとの相対関係は、図１６のグラフに示される傾向を示した。
より同じ外形形状の半導体チップを複数作製し、これらの機械強度を調べた。多孔質単結
晶層を有しない同じ外形形状の半導体チップの機械強度を１としたときの、前記複数の半
導体チップの機械強度と、
図２の前記多孔質単結晶層５の厚みと、
の相対関係を調べた。
前記機械強度と前記厚みとの相対関係は、図１６のグラフに示される傾向を示した。
実施例１〜６にそれぞれ記載された半導体チップａ〜ｆを製造する操作と同様の操作に
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップにおける前記半導体基板の裏面に付着した銅等の金属に対するブロック力を調べ
た。
前記ブロック力と、
図２の前記多孔質単結晶層５の厚みと、
の相対関係を調べた。
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップにおける前記半導体基板の裏面に付着した銅等の金属に対するブロック力を調べ
た。
前記ブロック力と、
図２の前記多孔質単結晶層５の厚みと、
の相対関係を調べた。
前記金属に対するブロック力と前記割合との相対関係は、図１７のグラフに示される傾
向を示した。
向を示した。
実施例１〜６にそれぞれ記載された半導体チップａ〜ｆを製造する操作と同様の操作に
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップの裏面に付着した銅等の金属に対する金属捕獲力を調べた。
前記銅等の金属に対する金属捕獲力と、
図２の前記多孔質単結晶層５の厚みと、
の相対関係を調べた。
前記金属捕獲力と前記厚みとの相対関係は、図１８のグラフに示される傾向を示した。
より同じ外形形状の半導体チップを複数作製し、前記半導体チップの製造の際に前記半導
体チップの裏面に付着した銅等の金属に対する金属捕獲力を調べた。
前記銅等の金属に対する金属捕獲力と、
図２の前記多孔質単結晶層５の厚みと、
の相対関係を調べた。
前記金属捕獲力と前記厚みとの相対関係は、図１８のグラフに示される傾向を示した。
［比較例１］
実施例１の場合において、前記ＨＦ／ＨＮＯ３系のステインエッチング液によるスピン
エッチングを省略し、多孔質単結晶層を形成しなかった他は実施例１の場合と全く同様の
操作により、半導体チップｇおよびＢＧＡ半導体装置Ｇを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｇの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
実施例１の場合において、前記ＨＦ／ＨＮＯ３系のステインエッチング液によるスピン
エッチングを省略し、多孔質単結晶層を形成しなかった他は実施例１の場合と全く同様の
操作により、半導体チップｇおよびＢＧＡ半導体装置Ｇを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｇの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
［比較例２］
実施例２の場合において、前記ＨＦ／ＨＮＯ３系のステインエッチング液によるスピン
エッチングを省略し、多孔質単結晶層を形成しなかった他は実施例２の場合と全く同様の
操作により半導体チップｈおよびＢＧＡ半導体装置Ｈを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｈの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
実施例２の場合において、前記ＨＦ／ＨＮＯ３系のステインエッチング液によるスピン
エッチングを省略し、多孔質単結晶層を形成しなかった他は実施例２の場合と全く同様の
操作により半導体チップｈおよびＢＧＡ半導体装置Ｈを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｈの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
［比較例３］
実施例３の場合において、前記ＨＦ／ＨＮＯ３系のステインエッチング液によるスピン
エッチングを省略し、多孔質単結晶層を形成しなかった他は実施例３の場合と全く同様の
操作により半導体チップｉおよびＢＧＡ半導体装置Ｉを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｉの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
実施例３の場合において、前記ＨＦ／ＨＮＯ３系のステインエッチング液によるスピン
エッチングを省略し、多孔質単結晶層を形成しなかった他は実施例３の場合と全く同様の
操作により半導体チップｉおよびＢＧＡ半導体装置Ｉを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｉの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
［比較例４］
実施例４の場合において、前記ＨＦ／ＨＮＯ３系のステインエッチング液によるスピン
エッチングを省略し、多孔質単結晶層を形成しなかった他は実施例４の場合と全く同様の
操作により半導体チップｊおよびＢＧＡ半導体装置Ｊを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｊの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
実施例４の場合において、前記ＨＦ／ＨＮＯ３系のステインエッチング液によるスピン
エッチングを省略し、多孔質単結晶層を形成しなかった他は実施例４の場合と全く同様の
操作により半導体チップｊおよびＢＧＡ半導体装置Ｊを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｊの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
［比較例５］
実施例５の場合において、ＨＦ／ＨＮＯ３系のステインエッチング液によるスピンエッ
チング工程を省略し、多孔質単結晶層を形成しなかった他は実施例５の場合と全く同様の
操作により半導体チップｋおよびＢＧＡ半導体装置Ｋを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｋの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
実施例５の場合において、ＨＦ／ＨＮＯ３系のステインエッチング液によるスピンエッ
チング工程を省略し、多孔質単結晶層を形成しなかった他は実施例５の場合と全く同様の
操作により半導体チップｋおよびＢＧＡ半導体装置Ｋを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｋの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
［比較例６］
実施例６の場合において、ＨＦ／ＨＮＯ３系のステインエッチング液によるスピンエッ
チング工程を省略し、多孔質単結晶層を形成しなかった他は実施例６の場合と全く同様の
操作により半導体チップｌおよびＢＧＡ半導体装置Ｌを得た。
実施例６の場合において、ＨＦ／ＨＮＯ３系のステインエッチング液によるスピンエッ
チング工程を省略し、多孔質単結晶層を形成しなかった他は実施例６の場合と全く同様の
操作により半導体チップｌおよびＢＧＡ半導体装置Ｌを得た。
実施例１の場合と同一条件下における前記ＢＧＡ半導体装置Ｌの情報保持特性の不良発
生率を調べ、その結果を表１に記載した。
生率を調べ、その結果を表１に記載した。
［参考例］
参考例として、本発明に使用される前記多孔質単結晶層のデータを示す。
図１９は、本発明に使用する半導体シリコン基板の裏面における前記ｐ−型領域に設け
られた多孔質単結晶層の断面を電子顕微鏡（ＴＥＭ）により撮影した図面代用写真である
。
図１９の多孔質単結晶層の下は半導体シリコン基板を表す。
図２０は、本発明に使用する半導体シリコン基板の裏面における前記ｐ−型領域に設け
られた多孔質単結晶層の断面を電子顕微鏡（ＳＥＭ）により撮影した図面代用写真である
。
図２１は、本発明に使用する半導体シリコン基板の裏面における前記ｐ−型領域に設け
られた多孔質単結晶層の断面を電子顕微鏡（ＳＥＭ）により撮影した図面代用写真であり
、前記図２０のコントラストを明りょうにしたものである。
図２２は、本発明に使用する半導体シリコン基板の裏面における前記ｐ−型領域に設け
られた多孔質単結晶層のＸＰＳ分析結果を示すチャートである。
縦軸は光電子強度を表したものであり、横軸は各原子間の結合エネルギー（ｅＶ）を表
したものである。
図２３は、本発明に使用する半導体シリコン基板の裏面における前記ｐ＋型領域に設け
られた多孔質単結晶層の断面を電子顕微鏡（ＴＥＭ）により撮影した図面代用写真である
。
図２３の多孔質単結晶層の下は半導体シリコン基板を表す。
図２４は、本発明に使用する半導体シリコン基板の裏面における前記ｐ＋型領域に設け
られた多孔質単結晶層の電子線回折像を撮影した図面代用写真である。
図２５は、本発明に使用する半導体シリコン基板の裏面における前記ｐ＋型領域に設け
られた多孔質単結晶層のＸＰＳ分析結果を示すチャートである。
縦軸は光電子強度を表したものであり、横軸は各原子間の結合エネルギー（ｅＶ）を表
したものである。
図２６は、前記図２２および図２５の多孔質単結晶層についてのＸＰＳ分析分析結果を
整理した表である。
参考例として、本発明に使用される前記多孔質単結晶層のデータを示す。
図１９は、本発明に使用する半導体シリコン基板の裏面における前記ｐ−型領域に設け
られた多孔質単結晶層の断面を電子顕微鏡（ＴＥＭ）により撮影した図面代用写真である
。
図１９の多孔質単結晶層の下は半導体シリコン基板を表す。
図２０は、本発明に使用する半導体シリコン基板の裏面における前記ｐ−型領域に設け
られた多孔質単結晶層の断面を電子顕微鏡（ＳＥＭ）により撮影した図面代用写真である
。
図２１は、本発明に使用する半導体シリコン基板の裏面における前記ｐ−型領域に設け
られた多孔質単結晶層の断面を電子顕微鏡（ＳＥＭ）により撮影した図面代用写真であり
、前記図２０のコントラストを明りょうにしたものである。
図２２は、本発明に使用する半導体シリコン基板の裏面における前記ｐ−型領域に設け
られた多孔質単結晶層のＸＰＳ分析結果を示すチャートである。
縦軸は光電子強度を表したものであり、横軸は各原子間の結合エネルギー（ｅＶ）を表
したものである。
図２３は、本発明に使用する半導体シリコン基板の裏面における前記ｐ＋型領域に設け
られた多孔質単結晶層の断面を電子顕微鏡（ＴＥＭ）により撮影した図面代用写真である
。
図２３の多孔質単結晶層の下は半導体シリコン基板を表す。
図２４は、本発明に使用する半導体シリコン基板の裏面における前記ｐ＋型領域に設け
られた多孔質単結晶層の電子線回折像を撮影した図面代用写真である。
図２５は、本発明に使用する半導体シリコン基板の裏面における前記ｐ＋型領域に設け
られた多孔質単結晶層のＸＰＳ分析結果を示すチャートである。
縦軸は光電子強度を表したものであり、横軸は各原子間の結合エネルギー（ｅＶ）を表
したものである。
図２６は、前記図２２および図２５の多孔質単結晶層についてのＸＰＳ分析分析結果を
整理した表である。
１ 半導体基板
２ 不純物領域
３ 不純物領域以外の領域
４ 半導体基板の裏面の内部領域
５ 多孔質単結晶層
６ 侵食孔
７ 単結晶部分
８ 加工済み半導体ウエハ
９ ゲート酸化膜
１０ ゲート電極
１１ 拡散層
１２、１３ プラグ
１４ キャパシタ
１５ ビット線
１６ 浅溝素子分離
１７ 母体シリコン基板
１８ エピタキシャル成長層
２ 不純物領域
３ 不純物領域以外の領域
４ 半導体基板の裏面の内部領域
５ 多孔質単結晶層
６ 侵食孔
７ 単結晶部分
８ 加工済み半導体ウエハ
９ ゲート酸化膜
１０ ゲート電極
１１ 拡散層
１２、１３ プラグ
１４ キャパシタ
１５ ビット線
１６ 浅溝素子分離
１７ 母体シリコン基板
１８ エピタキシャル成長層
Claims (9)
- （１）半導体ウエハの主表面の所定の位置にそれぞれ不純物領域を形成する工程と、
（２）前記半導体ウエハの裏面を所定の厚みまで研削する工程と、
（３）前記半導体ウエハの裏面に多孔質単結晶層を設ける工程と、
（４）上記（１）〜（３）の工程により得られた加工済み半導体ウエハをダイシングする工程とを備え、
前記多孔質単結晶層を設ける工程は前記半導体ウエハの裏面にＨＦ／ＨＮＯ 3 水溶液を浸して反応させるステインエッチング法による工程を有し、前記ＨＦ／ＨＮＯ 3 水溶液は４９％ＨＦ水溶液と濃硝酸を混合した水溶液であり、前記４９％ＨＦ水溶液と混合前の前記濃硝酸の体積との体積割合は混合前の体積を基準として、１０：１〜５０００：１の範囲であることを特徴とする半導体チップの製造方法。 - 前記工程（２）の後であって前記工程（３）の前に、前記半導体ウエハの裏面に対してポリッシュ工程および／またはウエットエッチング工程を行なうことを特徴とする請求項１に記載の半導体チップの製造方法。
- 請求項１または２に記載の製造方法により得られた半導体チップ。
- 請求項３に記載の半導体チップを含むことを特徴とする半導体装置。
- 前記ステインエッチング法による工程を行う際に、前記半導体ウエハの裏面或いは前記ＨＦ／ＨＮＯ 3 水溶液に対して光を照射することを特徴とする請求項１記載の半導体チップの製造方法。
- 前記ＨＦ／ＨＮＯ 3 水溶液に界面活性剤を添加することを特徴とする請求項１記載の半導体チップの製造方法。
- 前記半導体ウエハの単結晶部分に不純物元素として１×１０ 15 ／ｃｍ 3 以上のホウ素を含むことを特徴とする請求項１記載の半導体チップの製造方法。
- 前記半導体ウエハの単結晶部分に不純物元素として１×１０ 18 ／ｃｍ 3 以上のホウ素を含むことを特徴とする請求項１記載の半導体チップの製造方法。
- 前記半導体ウエハの表面或いは裏面にエピタキシャル成長を設ける工程を含むことを特徴とする請求項１記載の半導体チップの製造方法。
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| US6453440B1 (en) * | 1999-08-04 | 2002-09-17 | Sun Microsystems, Inc. | System and method for detecting double-bit errors and for correcting errors due to component failures |
| JP2001257368A (ja) * | 2000-03-09 | 2001-09-21 | Matsushita Research Institute Tokyo Inc | 光電子材料及び応用素子、並びに光電子材料の製造方法 |
| KR20040057238A (ko) * | 2002-12-26 | 2004-07-02 | 삼성전기주식회사 | 포토다이오드, 이를 구비한 광전자 집적회로장치 및 그제조방법 |
| TWI229890B (en) * | 2003-04-24 | 2005-03-21 | Sanyo Electric Co | Semiconductor device and method of manufacturing same |
-
2005
- 2005-12-14 JP JP2005361123A patent/JP4955264B2/ja not_active Expired - Fee Related
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2006
- 2006-02-10 TW TW095104550A patent/TWI303086B/zh active
- 2006-03-10 US US11/372,351 patent/US7632696B2/en active Active - Reinstated
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