KR100899905B1 - 섬 분산 구조를 갖는 반도체 칩 및 그 제조 방법, 및 반도체 장치 - Google Patents

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엘피다 메모리, 아이엔씨.
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Abstract

본 발명은 파손 위험이 적은 고신뢰성의 반도체 칩을 제공하기 위한 것이다. 특히, 본 발명은, 반도체 장치층 및 다공성 실리콘 영역층을 포함한 반도체 실리콘 기판을 갖고, 반도체 장치층은 반도체 실리콘 기판의 일면 상의 주표면 영역에 제공되고, 다공성 실리콘 영역층은 반도체 실리콘 기판의 다른 표면인 이면 상의 주표면 영역에 제공되고, 다공성 실리콘 영역층은 반도체 실리콘 기판의 이면에 섬 형상으로 분산된 다공성 실리콘 영역을 갖는, 반도체 칩을 제공한다.
반도체 칩, 반도체 장치층, 다공성, 실리콘 영역, 실리콘 기판

Description

섬 분산 구조를 갖는 반도체 칩 및 그 제조 방법, 및 반도체 장치{SEMICONDUCTOR CHIP HAVING ISLAND DISPERSION STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 개략적으로 나타낸 주요부 단면도.
도 2는 반도체 실리콘 기판의 확대된 이면을 개략적으로 나타낸 주요부 도면.
도 3은 반도체 실리콘 기판의 이면에서 본 다공성 실리콘 영역을 개략적으로 나타낸 주요부 도면.
도 4는 반도체 실리콘 기판의 이면에서 본 다공성 실리콘 영역을 개략적으로 나타낸 주요부 도면.
도 5는 반도체 실리콘 기판의 이면에서 본 다공성 실리콘 영역을 개략적으로 나타낸 주요부 도면.
도 6은 반도체 칩의 다공성 실리콘 영역층의 확대된 단면을 개략적으로 나타낸 주요부 단면도.
도 7은 본 발명의 다른 실시예에 따른 반도체 칩을 개략적으로 나타낸 주요부 단면도.
도 8은 다공성 실리콘 영역층에서 확대된 실리콘 영역을 개략적으로 나타낸 주요부 단면도.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 칩을 개략적으로 나타낸 주요부 단면도.
도 10은 확대된 딤플층을 개략적으로 나타낸 주요부 단면도.
도 11은 반도체 실리콘 기판의 이면에서 본 딤플의 형상을 개략적으로 나타낸 주요부 도면.
도 12는 반도체 실리콘 기판의 이면에서 본 딤플의 형상을 개략적으로 나타낸 주요부 도면.
도 13은 반도체 실리콘 기판의 이면에서 본 딤플의 형상을 개략적으로 나타낸 주요부 도면.
도 14는 반도체 실리콘 기판의 이면에서 본 딤플의 형상을 개략적으로 나타낸 주요부 도면.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 칩을 개략적으로 나타낸 주요부 단면도.
도 16은 반도체 실리콘 웨이퍼(13)를 개략적으로 나타낸 주요부 단면도.
도 17은 반도체 실리콘 웨이퍼(14)를 개략적으로 나타낸 주요부 단면도.
도 18은 습식 에칭 단계를 설명하기 위한 반도체 실리콘 웨이퍼의 주요부 단면도.
도 19는 플라스마 에칭 단계를 설명하기 위한 반도체 실리콘 웨이퍼의 주요부 단면도.
도 20은 가공된 반도체 실리콘 웨이퍼의 확대된 딤플층을 개략적으로 나타낸 주요부 단면도.
도 21은 가공된 반도체 실리콘 웨이퍼 상에 형성된 확대된 다공성 실리콘층을 개략적으로 나타낸 주요부 단면도.
도 22는 가공된 반도체 실리콘 웨이퍼 상에 형성된 확대된 다공성 실리콘층을 개략적으로 나타낸 주요부 단면도.
도 23은 확대된 다공성 실리콘층(9)의 주요부 단면도.
도 24는 예 1의 단계를 설명하기 위한 공정 흐름도.
도 25는 예 1에서 얻어진 가공된 실리콘 웨이퍼를 개략적으로 나타낸 주요부 단면도.
도 26은 반도체 칩이 장착된 μBGA 반도체 장치를 개략적으로 나타낸 단면도.
도 27은 불화수소산과 질산의 혼합 증기의 접촉 시간과, 다공성 실리콘 영역의 전체 면적과 반도체 실리콘 기판의 이면의 비율 간의 관계를 나타낸 그래프.
도 28은, 가로축은 반도체 실리콘 웨이퍼의 온도와 불화수소산과 질산의 혼합 증기의 온도 간의 차이를 표시하고, 세로축은 다공성 실리콘 영역의 평균 직경을 표시한 그래프.
도 29는 다공성 실리콘 영역의 전체 면적과 반도체 실리콘 기판의 이면의 비율과, 반도체 칩의 파손 결함 간의 관계를 나타낸 그래프.
도 30은 반도체 실리콘 기판의 이면 상에 나타나는 다공성 실리콘 영역의 평 균 직경의 비율과 반도체 칩의 파손 결함 간의 관계를 나타낸 그래프.
도 31은 전자현미경으로 촬영한 p+ 반도체 실리콘 기판 상에 제공된 다공성 실리콘층의 단면 사진(TEM).
도 32는 전자현미경으로 촬영한 p- 반도체 실리콘 기판 상에 제공된 다공성 실리콘층의 단면 사진(SEM).
도 33은 전자현미경으로 촬영한 p+ 반도체 실리콘 기판 상에 제공된 다공성 실리콘층의 단면 사진(TEM)
※도면의 주요 부분에 대한 부호의 설명※
1 : 반도체 실리콘 기판
2 : 주표면 영역
3 : 반도체 장치층
100 : 반도체 칩
본 발명은 반도체 실리콘 기판의 이면 상에 섬 분산 구조를 갖는 반도체 칩 및 그 제조 방법에 관한 것이다.
반도체 실리콘 웨이퍼를 제조하거나 가공할 때, 반도체 실리콘 웨이퍼 상에 증착된 다공성 실리콘층이 종종 존재한다.
반도체 실리콘 웨이퍼에서 얻어진 반도체 칩에 플러그 형성시, 상기 다공성 실리콘층이 플러그 접합에 방해가 될 수도 있으므로, 반도체 실리콘 웨이퍼의 제조 및 가공 동안 다공성 실리콘층을 제거한다. 이러한 이유로, 통상, 반도체 칩은 어떤 다공성 단결정층도 갖지 않게 된다(일본국 특개평10-335632호 공보 참조).
그러나, 매우 제한된 응용의 반도체 칩, 예를 들어, 포토다이오드의 경우에는, 다공성 실리콘층을 갖는 반도체 칩을 제안한다. 이러한 다공성 실리콘층은 단파장의 빛을 가시광선으로 변환하는 특성을 갖는다. 상기 특성을 효과적으로 이용하기 위해서는, 필수적인 구성 요건으로서, 반도체 장치층과 같은 쪽의 반도체 칩 상에 다공성 실리콘층을 제공한다(일본국 특개2004-214598호 공보 참조).
한편, 전기 또는 전자 장치의 소형화와 경량화에 있어 상당한 진보가 이루어짐에 따라, 반도체 장치를 더 소형화할 필요가 있다. 이러한 이유로, 반도체 장치상에 장착된 각 반도체 칩의 두께를 줄이는 것이 필요하다.
그러나, 반도체 칩의 두께를 줄이면, 반도체 장치의 조립시 또는 조립 후, 반도체 칩이 더 잘 파손되고, 반도체 장치의 조립 후, 반도체 장치의 고장이 종종 발생한다.
따라서, 본 발명은 파손 위험이 적은 고신뢰성의 반도체 칩 및 그 제조 방법을 제공하기 위한 것이다.
상술한 문제를 해결하기 위한 예리한 고찰 결과로서, 본 발명의 발명자(들)는, 반도체 장치층이 형성되는 주표면 영역과 마주보는 이면 상의 주표면 영역에 섬 형상으로 형성된 다공성 실리콘 영역을 갖는 반도체 칩에 의해 상기 문제를 해결할 수 있음을 발견하였다.
또한, 본 발명의 발명자는, 섬 형상으로 형성된 딤플을 갖는 반도체 칩에 의해 상기 문제를 해결할 수 있음을 발견하였고, 본 발명을 완성하였다.
특히, 본 발명은,
[1] 반도체 장치층과 다공성 실리콘 영역층을 갖는 반도체 실리콘 기판을 포함하는 반도체 칩으로서,
상기 반도체 장치층은 반도체 실리콘 기판의 일면 상의 주표면 영역에 제공되고,
상기 다공성 실리콘 영역층은 반도체 실리콘 기판의 다른 표면인 이면 상의 주표면 영역에 제공되고,
상기 다공성 실리콘 영역층은 반도체 실리콘 기판의 이면에 섬 형상으로 분산된 다공성 실리콘 영역을 갖는, 반도체 칩을 제공한다.
또한, 본 발명은,
[2] 상기 항목 [1]에 있어서, 상기 다공성 실리콘 영역층에서 반도체 실리콘 기판의 이면 상에 나타나는 다공성 실리콘 영역은, 각 다공성 실리콘 영역의 형상이 동일 면적의 원으로 대체되면, 0.2 내지 800 ㎛의 범위인 평균 직경을 갖는, 반도체 칩을 제공한다.
또한, 본 발명은,
[3] 상기 항목 [1] 또는 [2]에 있어서, 상기 다공성 실리콘 영역층에서 반도체 실리콘 기판의 이면 영역 상에 나타나는 다공성 실리콘 영역의 전체 면적이 이 면 면적의 10% 내지 90% 범위인, 반도체 칩을 제공한다.
또한, 본 발명은,
[4] 반도체 장치층 및 딤플층을 갖는 반도체 실리콘 기판을 포함하는 반도체 칩으로서,
상기 반도체 장치층은 반도체 실리콘 기판의 일면 상의 주표면 영역에 제공되고,
상기 딤플층은 반도체 실리콘 기판의 다른 표면인 이면 상의 주표면 영역에 제공되고,
상기 딤플층은 반도체 실리콘 기판의 이면에 섬 형상으로 분산된 딤플을 갖는, 반도체 칩을 제공한다.
또한, 본 발명은,
[5] 상기 항목 [4]에 있어서, 딤플 외관은, 각 딤플의 형상이 동일 면적의 원으로 대체되면, 0.2 내지 800 ㎛의 범위인 평균 직경을 갖는, 반도체 칩을 제공한다.
또한, 본 발명은,
[6] 상기 항목 [4] 또는 [5]에 있어서, 딤플의 전체 면적은 이면 면적의 10% 내지 90%의 범위인, 반도체 칩을 제공한다.
또한, 본 발명은,
[7] 상기 항목 [1] 내지 [6] 중 어느 한 항목에 있어서, 이면 상에 다공성 실리콘층을 더 포함하는, 반도체 칩을 제공한다.
또한, 본 발명은,
[8] (1) 반도체 실리콘 웨이퍼의 일면 상의 주표면 영역에 반도체 장치층을 형성하는 단계;
(2) 반도체 실리콘 웨이퍼의 다른 표면인 이면을 소정의 두께까지 연마하는 단계;
(3) 반도체 실리콘 웨이퍼의 이면에 섬 형상으로 분산된 다공성 실리콘 영역을 갖는 다공성 실리콘 영역층을 형성하는 단계; 및
(4) 상기 단계 (1) 내지 (3)에서 얻어진 가공된 반도체 웨이퍼를 다이싱하는 단계를 포함하고,
상기 단계 (3)은 불화수소산과 질산의 혼합 증기를 반도체 실리콘 웨이퍼의 이면과 접촉시키는 단계를 포함하는, 반도체 칩 제조 방법을 제공한다.
또한, 본 발명은,
[9] 상기 항목 [8]에 있어서, 상기 단계 (3)과 (4) 간에, 다공성 실리콘 영역층에서 다공성 실리콘 영역을 제거하는 단계 (5)를 더 포함하는, 반도체 칩 제조 방법을 제공한다.
또한, 본 발명은,
[10] 상기 항목 [8]에 있어서, 상기 단계 (3)과 (4) 간에, 반도체 실리콘 웨이퍼의 이면 상에 다공성 실리콘층을 형성하는 단계를 더 포함하는, 반도체 칩 제조 방법을 제공한다.
또한, 본 발명은,
[11] 상기 항목 [9]에 있어서, 상기 단계 (5)와 (4) 간에, 반도체 실리콘 웨이퍼의 이면 상에 다공성 실리콘층을 형성하는 단계를 더 포함하는, 반도체 칩 제조 방법을 제공한다.
또한, 본 발명은,
[12] (ⅰ) 반도체 실리콘 웨이퍼의 일면 상의 주표면 영역에 반도체 장치층을 형성하는 단계;
(ⅱ) 반도체 실리콘 웨이퍼의 다른 표면인 이면을 소정의 두께까지 연마하는 단계;
(ⅲ) 반도체 실리콘 웨이퍼의 이면에 섬 형상으로 분산된 딤플을 갖는 딤플층을 형성하는 단계; 및
(ⅳ) 상기 단계 (ⅰ) 내지 (ⅲ)에서 얻어진 가공된 반도체 웨이퍼를 다이싱하는 단계를 포함하고,
상기 단계 (ⅲ)은 반도체 실리콘 웨이퍼의 이면 상에서 습식 에칭 및/또는 건식 에칭을 수행하는 단계를 포함하는, 반도체 칩 제조 방법을 제공한다.
또한, 본 발명은,
[13] 상기 항목 [12]에 있어서, 상기 단계 (ⅲ)과 (ⅳ) 간에, 반도체 실리콘 웨이퍼의 이면 상에 다공성 실리콘층을 형성하는 단계를 더 포함하는, 반도체 칩 제조 방법을 제공한다.
또한, 본 발명은,
[14] 상기 항목 [8] 내지 [13] 중 어느 한 항목의 방법으로 얻어진 반도체 칩을 제공한다.
또한, 본 발명은,
[15] 상기 항목 [1], [2], [3], [4], [5], [6], [7] 및 [14] 중 어느 한 항목의 반도체 칩을 포함한 반도체 장치를 제공한다.
본 발명은 파손 위험이 적은 고신뢰성의 반도체 칩 및 그 제조 방법을 제공할 수 있다.
이하, 첨부된 도면과 함께 다음 설명을 참조하여, 본 발명의 상기 및 다른 목적과 특징을 명확하게 알 수 있고, 일 예는 예시적인 것으로서 설명된다.
이하, 도면을 참조하여, 본 발명을 실시하기 위한 바람직한 실시예를 상세하게 설명한다.
처음 설명은 반도체 칩에 관한 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩을 개략적으로 나타낸 주요부 단면도이다.
도 1에 도시된 바와 같이, 통상, 본 발명의 반도체 칩(100)은 가공된 반도체 실리콘 웨이퍼를 다이싱함으로써 얻어진 반도체 실리콘 기판(1)을 포함한다.
본 발명에서, 상기 가공된 반도체 실리콘 웨이퍼(100)의 원재료로서 반도체 실리콘 웨이퍼에 대한 제한은 없고, 통상, 반도체 실리콘 웨이퍼로서 이용되는 임의의 반도체 실리콘 웨이퍼를 이용할 수 있다.
본 발명에서 이용된 반도체 실리콘 웨이퍼는 상업적으로 입수가능한 웨이퍼 일 수 있다.
본 발명의 반도체 칩(100)은, 반도체 실리콘 기판(1)의 일면인 주표면 영역(2) 상에 제공된 반도체 장치층(3)을 가져야 한다.
반도체 칩(100)이 반도체 장치로서 기능하게 만들 수 있는 한, 반도체 장치층(3)에 대한 어떤 특별한 제한도 없다. 예를 들어, 반도체 장치층(3)은, 붕소, 갈륨 또는 인듐과 같은 3가 원소나 인, 비화물 또는 안티몬과 같은 5가 원소의 불순물 원소의 불순물층을 반도체 칩(100)의 반도체 실리콘 기판(1)의 주표면 영역(2) 상에 형성될 수도 있다. 또한, 바람직한 반도체 칩(100)의 특성에 따르면, 반도체 장치층(3)은, 필요에 따라, 에피택셜층, 절연막, 전극, 층간 절연막, 플러그 구조, 장벽층, 금속 배선층, 무반사층 및 패시베이션층 중 하나 이상을 포함할 수도 있다.
상술한 불순물층 등을 결합함으로써, 반도체 칩(100)의 주표면 영역(2) 상에 바이폴라 구조나, n 채널, p 채널 등의 단일 채널 MOS 구조, p 웰이나, n 웰, 트윈 웰 등의 CMOS 구조를 형성할 수도 있다. 이들 구조 중 하나 이상을 적절히 결합하여, 메모리 장치나 논리 장치와 같은 반도체 장치로서 반도체 칩이 기능하게 할 수도 있다.
여기서, 주표면 영역(2)은 도 1의 반도체 장치층(3)을 포함한 영역을 의미하는 것으로, 반도체 칩(100)의 표면에 수직인 방향에 대하여 반도체 칩(100)의 표면부터 반도체 칩(100)의 50% 두께까지의 영역이다. 바람직하게는, 상기 영역은 반도체 칩(100)의 표면부터 반도체 칩(100)의 20% 두께까지이거나, 더 바람직하게는, 반도체 칩(100)의 10% 두께까지이다.
도 1에 도시된 바와 같이, 본 발명의 반도체 칩(100)은 반도체 실리콘 기판(1)의 영역(4) 상에 불순물 원소를 포함할 수도 있다.
영역(4)의 특정 예는 p+ 영역, p- 영역, n+ 영역, n- 영역 등을 포함한다.
p+ 및/또는 p- 영역에 포함된 불순물 원소는 붕소, 갈륨 및 인듐과 같은 3가 원소를 포함한다.
n+ 영역 및/또는 n- 영역에 포함된 불순물 원소는 인, 비화물 및 안티몬과 같은 5가 원소를 포함한다.
통상, p+ 영역의 불순물 농도는 1 × 1017/㎤ 내지 5 × 1020/㎤의 범위이지만, 통상, p- 영역의 불순물 농도는 1 × 1017/㎤보다 낮다.
통상, n+ 영역의 불순물 농도는 1 × 1017/㎤ 내지 5 × 1020/㎤의 범위이지만, 통상, n- 영역의 불순물 농도는 1 × 1017/㎤보다 낮다.
바람직하게는, p- 영역과 n- 영역 모두의 불순물 농도는 1 × 1013/㎤ 내지 1 × 1017/㎤의 범위이다.
바람직하게는, 주표면 영역(2)은 p+ 영역이다. 더 바람직하게는, p+ 영역에 포함된 불순물 원소는 붕소이다. 더 바람직하게는, 주표면 영역(2)의 붕소 농도는 1 × 1018/㎤ 이상이다.
또한, 본 발명의 반도체 칩(100)은, 반도체 실리콘 기판(1)의 다른 표면인 이면 상의 주표면 영역(5)에 다공성 실리콘 영역층(6)을 가져야 한다.
도 2는 도 1의 반도체 실리콘 기판(1)의 확대된 이면을 나타낸 주요부의 개략도이다. 도 2에 도시된 바와 같이, 다공성 실리콘 영역층(6)의 다공성 실리콘 영역(7)은 반도체 실리콘 기판(1)의 이면 상에 섬 형상으로 분산된 다공성 실리콘이다.
도 2에 도시된 바와 같이, 다공성 실리콘 영역층(6)에서, 반도체 실리콘 기판의 실리콘 단결정(8)은 다공성 실리콘 영역(7) 주위에 존재한다.
도 2에 도시된 바와 같이, 반도체 실리콘 기판(1)의 이면에서 본 다공성 실리콘 영역(7)은 대략 원형이지만, 모든 다공성 실리콘 영역(7)의 형상은 완전한 원형에 한정되지 않는다. 예를 들어, 도 3에 도시된 바와 같이, 하나의 다공성 실리콘 영역(7)의 형상은 결합한 원의 형상이나 타원 형상일 수도 있다. 도 4에 도시된 바와 같이, 하나의 다공성 실리콘 영역(7)의 형상은 일정 높이에서 반도체 실리콘 기판(1)의 이면으로 떨어지는 액체 형상이거나, 도 5에 도시된 바와 같이, 다공성 실리콘 영역(7)의 형상은 반도체 실리콘 기판(1)의 경사진 이면 상에 흐르는 액체 형상일 수도 있다.
또한, 실리콘 단결정(8)은 불순물 원소를 포함할 수 있다. 불순물 원소는 상술한 것과 같지만, 바람직하게는, 붕소이다. 더 바람직하게는, 붕소의 농도는 1 × 1018/㎤ 이상이다.
도 6은 반도체 칩(100)의 다공성 실리콘 영역층(6)의 확대된 단면을 개략적 으로 나타낸 주요부 단면도이다.
다공성 실리콘 영역층(6)의 다공성 실리콘 영역(7) 중, 반도체 실리콘 기판(1)의 이면 상에 나타나는 다공성 실리콘 영역(7)의 평균 직경은, 바람직하게는 각 다공성 실리콘 영역(7)의 형상이 동일한 면적의 원으로 대체된다는 가정하에, 0.2 내지 800 ㎛의 범위이다.
이러한 평균 직경이 0.2 ㎛보다 작거나 800 ㎛보다 크면, 반도체 칩(100) 상의 다공성 실리콘 영역층(6)의 응력 완화 효과를 감소시킴으로써, 얻어진 반도체 칩(100)의 신뢰성을 감소시키게 된다.
여기서, 반도체 칩(100)의 경우, 평균 직경은 반도체 실리콘 기판(1)의 이면에서 실리콘 단결정(8)의 가장 바깥쪽 표면에 대하여 계산된다.
예를 들어, 컴퓨터를 이용한 촬영 화상의 화상 처리를 수행하기 전, 반도체 실리콘 기판(1)의 이면을 촬영함으로써, 다공성 실리콘 영역(7)의 형상을 동일한 면적의 원으로 대체하는 것이 수행된다.
바람직하게는, 반도체 실리콘 기판(1)의 이면 상의 다공성 실리콘 영역층(6)에 나타나는 다공성 실리콘 영역(7)의 전체 면적은 반도체 실리콘 기판(1)의 이면의 전체 면적의 10 내지 90%의 범위이다.
다공성 실리콘 영역(7)의 전체 면적이 이면의 10%보다 작거나 90%보다 크면, 반도체 칩(100) 상의 다공성 실리콘 영역층(6)의 응력 완화 효과를 감소시킴으로써, 얻어진 반도체 칩(100)의 신뢰성을 감소시키게 된다.
바람직하게는, 각 다공성 실리콘 영역(7)의 두께는 반도체 칩(100)의 표면에 수직인 방향에 대하여 다공성 실리콘 영역(7)의 평균 직경과 같거나 작다. 상술한 바와 같이, 여기서 이용된 평균 직경은, 같은 면적의 원으로 다공성 실리콘 영역(7)을 대체함으로써 얻어진 원의 직경이다.
이하, 도 6을 참조하여 설명한다. 반도체 실리콘 기판(1)의 이면 상의 다공성 실리콘 영역층(6)에 나타나는 각 다공성 실리콘 영역(7)의 형상이 원이면, 다공성 실리콘 영역(7)의 직경은, 양쪽 선이 반도체 칩(100)의 표면에 수직인 방향을 나타내는 1점 쇄선(a-a)과 1점 쇄선(b-b) 간의 거리로 표시된다. 1점 쇄선(c-c)은, 다공성 실리콘 영역(7)의 최심부를 관통하고 반도체 칩(100)의 표면에 수직인 방향을 나타내는 선이다. 다공성 실리콘 영역(7)의 두께는 다공성 실리콘 영역(7)에서 1점 쇄선(c-c)의 거리로 표시된다. 바람직하게는, 다공성 실리콘 영역(7)의 두께는 다공성 실리콘 영역(7)의 직경의 절반과 같거나 작다.
도 7은 본 발명의 다른 실시예에 따른 반도체 칩을 개략적으로 나타낸 주요부 단면도이다.
즉, 도 7은 본 발명의 반도체 칩(101)의 확대된 다공성 실리콘 영역층(6)을 개략적으로 나타낸 주요부 단면도이고, 다공성 실리콘 영역층(6) 이외의 구성은 반도체 칩(100)에서의 구성과 같다.
도 7에 도시된 바와 같이, 각 다공성 실리콘 영역(700)은 상술한 반도체 실리콘 기판(1)의 이면에서 외부까지 볼록 형상으로 상승한다.
또한, 다공성 실리콘 영역(700)을 제외하고 반도체 실리콘 기판(1)의 이면 상에 다공성 실리콘층(9)이 형성된다.
도 8은 도 7의 다공성 실리콘 영역층(6)의 확대된 다공성 실리콘 영역(700)을 개략적으로 나타낸 주요부 단면도이다.
바람직하게는, 반도체 실리콘 기판의 이면 상의 다공성 실리콘 영역층(6) 상에 나타나는 각 다공성 실리콘 영역(700)의 평균 직경은, 다공성 실리콘 영역(700)으로 절단한 최외곽 표면의 길이인, 다공성 실리콘층(9)의 최외곽 표면에 대하여 0.2 내지 800 ㎛의 범위이다.
이러한 평균 직경이 0.2 ㎛보다 작거나 800 ㎛보다 크면, 반도체 칩(101) 상의 다공성 실리콘 영역층(6)의 응력 완화 효과를 감소시킴으로써, 얻어진 반도체 칩(100)의 신뢰성을 감소시키게 된다.
이하, 도 8을 참조하여, 다공성 실리콘 영역(700)의 평균 직경을 설명한다. 반도체 실리콘 기판(1)의 이면 상의 다공성 실리콘 영역층(6)에 나타나는 각 다공성 실리콘 영역(700)이 원이면, 다공성 실리콘 영역(700)의 직경은, 양쪽 선이 반도체 칩(101)의 표면에 수직인 방향을 나타내는 1점 쇄선(d-d)과 1점 쇄선(e-e) 간의 거리로 표시된다. 여기서, 도 8에서, 직경(10)은 파선으로 표시된다.
1점 쇄선(f-f)은 다공성 실리콘 영역(700)의 최심부를 관통하고 반도체 칩(101)의 표면에 수직인 방향을 나타내는 선이다. 다공성 실리콘 영역(700)의 두께는 다공성 실리콘 영역(700)에서 1점 쇄선(f-f)의 거리로 표시된다.
도 8에 도시된 바와 같이, 다공성 실리콘 영역(700)이 다공성 실리콘층(9)의 외측으로 볼록 형상으로 상승하면, 바람직하게는, 다공성 실리콘 영역(700)의 두께는 다공성 실리콘 영역(7)의 직경의 4분의 1과 같거나 작다.
바람직하게는, 반도체 실리콘 기판(1)의 이면 상의 다공성 실리콘 영역층(6)에 나타나는 다공성 실리콘 영역(7)의 전체 면적은 반도체 실리콘 기판(1)의 이면의 전체 면적의 10 내지 90%의 범위이다.
다공성 실리콘 영역(7)의 전체 면적이 이면의 전체 면적의 10%보다 작거나 90%보가 크면, 반도체 칩(101) 상의 다공성 실리콘 영역층(6)의 응력 완화 효과를 감소시킴으로써, 얻어진 반도체 칩(101)의 신뢰성을 감소시키게 된다.
통상, 도 8에 도시된 다공성 실리콘층(9)의 두께는 0.01 내지 0.2 ㎛의 범위이고, 바람직하게는, 0.05 내지 0.1 ㎛의 범위이다.
다공성 실리콘층(9)의 두께가 0.01 ㎛보다 작으면, 고장이 종종 발생한다. 다공성 실리콘층(9)의 두께가 0.2 ㎛보다 크면, 그 두께가 다공성 실리콘 영역층(6)의 두께와 가까워져, 다공성 실리콘 영역층(6)의 응력 완화 효과의 감소를 일으키게 된다.
도 9는 본 발명의 다른 실시예에 따른 반도체 칩을 개략적으로 나타낸 주요부 단면도이다.
도 9에 도시된 것과 같은 반도체 칩(102)의 구성은, 다공성 실리콘 영역층(6) 대신 반도체 실리콘 기판(1)의 다른 표면인 이면 상의 주표면 영역(5)에 제공된 딤플층(11)을 제외하고는 도 1에 도시된 반도체 칩(100)의 구성과 같다.
도 10은, 도 9의 딤플층(11)의 주요부 단면도로서, 딤플층(11)을 확대하여 도시한다.
도 10에 도시된 바와 같이, 딤플층(11)은 그 위에 딤플(12)이 제공된다.
도 11은 딤플(12)의 형상을 나타낸 주요부의 개략도이다.
도 11에 도시된 바와 같이, 딤플(12)은 반도체 실리콘 기판(1)의 이면 상에 섬 형상으로 분산된다. 딤플(12)은 실리콘 단결정(8)에 형성된 오목부이다.
상술한 도 2 내지 도 5의 다공성 실리콘 영역(7)의 경우와 같이, 각 딤플(12)은 도 11 내지 도 14에 도시된 여러 형상을 갖는다.
그 평균 직경과 깊이 등은 상술한 도 6의 다공성 실리콘 영역(7)의 것들과 같다.
이하, 도 10을 참조하여 설명한다. 반도체 실리콘 기판(1)의 이면 상에 나타나는 각 딤플(12)이 원이면, 딤플(12)의 직경은, 양쪽 선이 반도체 칩(102)의 표면에 수직인 방향을 나타내는 1점 쇄선(g-g)과 1점 쇄선(h-h) 간의 거리로 표시된다.
1점 쇄선(i-i)은 딤플(12)의 최심부를 관통하고 반도체 칩(102)의 표면에 수직인 방향을 나타내는 선이다. 딤플(12)의 두께는 딤플(12)에서 1점 쇄선(i-i)의 거리로 표시된다.
도 15는 본 발명의 다른 반도체 칩을 개략적으로 나타낸 주요부 단면도이다.
도 15에 도시된 주요부 단면도에 있어서, 반도체 칩(103)의 반도체 실리콘 기판(1)의 이면을 확대하여 도시하고, 그 구성은 이면 상에 제공된 다공성 실리콘층(9)을 제외하고는 도 10에 도시된 반도체 칩(102)의 구성과 같다.
통상, 도 15에 도시된 다공성 실리콘층(9)의 두께는 0.01 내지 0.5 ㎛의 범위이고, 바람직하게는, 0.05 내지 0.2 ㎛이다.
다공성 실리콘층(9)의 두께가 0.01 ㎛보다 작으면, 고장이 종종 발생한다. 한편, 그 두께가 0.5 ㎛를 초과하면, 다공성 실리콘층(9)의 기계적 강도가 열악해져, 패키징시 다공성 실리콘층(9)의 파손과 고장을 일으키게 된다.
다음으로, 상술한 바와 같은 다공성 실리콘 영역층을 갖는 본 발명의 제조 방법에 관하여 설명한다.
도 16은 반도체 실리콘 웨이퍼(13)의 주요부 단면도이다.
우선, 예를 들어, 도 16에 도시된 바와 같이, 본 발명의 반도체 칩을 제조하기 위해, 반도체 실리콘 웨이퍼(13)의 표면, 즉, 일면 상의 주표면 영역(2) 상에 반도체 장치층(3)을 형성하는 것이 필요하다.
반도체 장치층(3)이 메모리 장치나 논리 장치와 같은 반도체 장치로서 기능을 하도록 구성되는 한, 반도체 장치층(3)의 형성 방법에는 어떤 제한도 없고, 반도체 장치층(3)은 임의의 통상적으로 수행된 방법에 따라 형성될 수 있다.
예를 들어, 불순물층은, 증착 장치나 장치에서의 구동 등을 이용한 열 분산 방법 또는 이온 주입 장치나 어닐링 장치 등을 이용한 이온 주입 방법에 의해 반도체 실리콘 웨이퍼(13)의 주표면 영역(2) 상에 형성된다. 이들 방법에 부가하여, 에피택셜층의 형성, 절연막의 형성, 전극의 형성, 층간 절연막의 형성, 플러그 구조의 형성, 장벽층의 형성, 금선 배선층의 형성, 무반사막의 형성, 패시베이션막의 형성 등 중 하나 또는 두 개의 형성을 수행하거나, 조합하여 수행함으로써, 반도체 실리콘 웨이퍼(13)의 주표면 영역(2) 상에 반도체 장치층(3)을 형성한다.
이들 방법을 수행하는 조건이나 그 방법을 수행하는 리소그래피 조건 등에는 어떤 특별한 제한도 없고, 반도체 칩의 제조에 통상 채용된 어떤 조건도 적절히 선택할 수 있다.
다음으로, 본 발명의 반도체 칩을 제조하기 위해, 소정의 두께까지 반도체 실리콘 웨이퍼(13)의 이면이나 다른 표면을 연마하는 것이 필요하다.
통상, 소정의 두께는 30 내지 1500 ㎛의 범위이고, 바람직하게는, 50 내지 300 ㎛의 범위이고, 더 바람직하게는, 60 내지 150 ㎛의 범위이고, 더 바람직하게는, 70 내지 120 ㎛의 범위이다.
반도체 실리콘 웨이퍼(13)의 이면을 연마하는 방법에는 어떤 제한도 없고, 임의의 통상 수행되는 방법을 채용하여 연마를 수행할 수 있다.
본 발명의 반도체 칩을 제조하기 위해, 연마에 부가하여, 반도체 실리콘 웨이퍼(13)의 이면의 폴리싱을 수행하는 것이 가능하다.
폴리싱에는 어떤 제한도 없고, 임의의 통상 수행되는 방법으로 수행될 수 있다. 예를 들어, 폴리싱은 CMP 등에 의해 수행될 수 있다.
또한, 본 발명의 반도체 칩을 제조하기 위해, 상술한 반도체 실리콘 웨이퍼(13)의 이면 상에 다공성 실리콘 영역층(6)을 형성하는 것이 필요하다.
다공성 실리콘 영역층(6)의 형성은, 폴리싱을 생략하거나 폴리싱 후에도 수행될 수 있다.
예를 들어, 다공성 실리콘 영역층(6)의 형성은, 불화수소산과 질산의 혼합 증기를 반도체 실리콘 웨이퍼(13)의 이면과 접촉시키는 방법에 의해 수행될 수 있다.
예를 들어, 상기 방법에 이용된 불화수소산과 질산의 혼합 증기는, 49% 불화수소산 용액과 농축 질산의 혼합 액체로부터 생성된 증기일 수도 있다.
혼합 액체를 준비할 때, 바람직하게는, 49% 불화수소산 용액과 농축 질산의 혼합 비율은 혼합 전 체적에 기초하여 1:1 내지 1:100의 범위이고, 더 바람직하게는, 1:5 내지 1:10의 범위이다.
불화수소산과 질산으로부터 혼합 증기를 생성할 때, 바람직하게는, 혼합 액체의 온도는 30 내지 60 ℃의 범위이고, 더 바람직하게는, 40 내지 55 ℃의 범위이다. 또한, 바람직하게는, 혼합 증기의 온도는 40 내지 45 ℃의 범위이다.
또한, 불화수소산과 질산의 혼합 증기를 반도체 실리콘 웨이퍼(13)의 이면과 접촉시킬 때, 바람직하게는, 반도체 실리콘 웨이퍼(13)의 온도는 0 내지 40 ℃의 범위이고, 더 바람직하게는, 10 내지 35 ℃의 범위이다. 더 바람직하게는, 그 온도는 20 내지 30 ℃의 범위이다.
또한, 반도체 실리콘 웨이퍼(13)의 이면을 불화수소산과 질산의 혼합 증기와 접촉시킬 때, 반도체 실리콘 웨이퍼(13)의 이면과 불화수소산과 질산의 혼합 증기를 빛으로 조사할 수 있다.
예를 들어, 빛의 광원은 수은등이나, 할로겐등, 아크등, 형광등 등일 수도 있다. 바람직하게는, 광원은 형광등이다.
반도체 실리콘 웨이퍼(13)의 이면을 불화수소산과 질산의 혼합 증기와 접촉시키는 시간을 제어하면, 도 7에 도시된 다공성 실리콘 영역층(7) 상에 나타나는 다공성 실리콘 영역(700)의 수를 제어하는 것이 가능하다.
특히, 다공성 실리콘 영역층에서 반도체 실리콘 기판의 이면 상에 나타나는 다공성 실리콘 영역의 전체 면적을 이면의 10 내지 90%의 범위로 제어하는 것이 가능하다.
도 27은, 불화수소산과 질산의 혼합 증기와 반도체 실리콘 웨이퍼(13)의 이면과의 접촉 시간과, 반도체 실리콘 기판의 이면에 대한 다공성 실리콘 영역의 전체 면적의 비율 간의 관계를 나타낸 그래프이다.
그래프에 도시된 바와 같이, 불화수소산과 질산의 혼합 증기의 접촉 시간이 길어지면, 다공성 실리콘 영역의 전체 면적의 비율은 증가하게 된다.
한편, 반도체 실리콘 웨이퍼(13)의 온도와 불화수소산과 질산의 혼합 증기의 온도 간의 온도차를 제어함으로써, 각 다공성 실리콘 영역(700)의 직경 크기를 제어하는 것이 가능하다.
특히, 온도차를 더 작게 제어함으로써, 반도체 실리콘 웨이퍼(13) 상의 혼합 증기의 이슬 응축을 감소시키고, 각 다공성 실리콘 영역(700)의 직경을 감소시키는 것이 가능하다.
한편, 온도차를 더 크게 제어함으로써, 반도체 실리콘 웨이퍼(13) 상의 혼합 증기의 이슬 응축을 확대하고, 각 다공성 실리콘 영역(700)의 직경을 증가시키는 것이 가능하다.
도 28은 가로축이 반도체 실리콘 웨이퍼의 온도와 불화수소산과 질산의 혼합 증기 사이의 온도 차이를 표시하고, 세로축이 다공성 실리콘 영역의 평균 직경을 표시한 그래프이다. 상술한 경향은 상기 그래프에 의해 뒷받침된다.
이러한 방법으로, 도 7에 도시된 다공성 실리콘 영역층(6)을 형성할 수 있 다.
도 7에 도시된 바와 같이, 불화수소산과 질산의 혼합 증기의 이슬 응축을 볼 수 있는 부분에서, 다공성 실리콘 영역(700)은 섬 형상으로 두껍게 형성되고, 다른 부분에서, 다공성 실리콘 영역(9)은 더 얇게 형성된다.
예를 들어, 도 7에 도시된 것과 같은 다공성 실리콘 영역층을 폴리싱 처리하면, 도 6에 도시된 다공성 실리콘 영역층(6)을 형성할 수 있다.
예를 들어, 도 2에 도시된 다공성 실리콘 영역(7)의 둥근 형상은, 반도체 실리콘 웨이퍼(13)의 이면을 불화수소산과 질산의 혼합 증기와 접촉시킬 때, 반도체 실리콘 웨이퍼(13)를 안정하게 유지함으로써 얻을 수 있다.
또한, 예를 들어, 도 3에 도시된 다공성 실리콘 영역(7)의 조합된 원 형상은, 반도체 실리콘 웨이퍼(13)의 이면을 불화수소산과 질산의 혼합 증기와 접촉시킬 때, 반도체 실리콘 웨이퍼(13)를 적절히 회전시킴으로써 얻을 수 있다.
또한, 예를 들어, 도 4에 도시된 것과 같은 이면까지 일정 높이에서 액체를 떨어뜨림으로써 얻은 것과 같은 다공성 실리콘 영역(7)의 형상은, 반도체 실리콘 웨이퍼(13)의 이면을 불화수소산과 질산의 혼합 증기와 접촉시킬 때, 반도체 실리콘 웨이퍼(13)를 약간 회전시킴으로써 얻을 수 있다.
또한, 예를 들어, 도 5에 도시된 것과 같은 경사진 표면상에 액체 방울을 흐르게 함으로써 얻은 것과 같은 다공성 실리콘 영역(7)의 형상은, 반도체 실리콘 웨이퍼(13)의 이면을 불화수소산과 질산의 혼합 증기와 접촉시킬 때, 반도체 실리콘 웨이퍼(13)를 적절히 기울임으로써 얻을 수 있다.
다음으로, 본 발명의 반도체 칩을 제조하기 위해, 반도체 장치층을 형성하는 단계, 연마하는 단계 및 다공성 실리콘 영역층을 형성하는 단계 등을 수행함으로써 얻어진 가공된 반도체 실리콘 웨이퍼 상에서 다이싱을 수행하는 것이 필요하다.
가공된 반도체 실리콘 웨이퍼를 다이싱하는 방법은 제한되지 않고, 임의의 상업적으로 입수가능한 다이싱 장치를 이용함으로써 다이싱을 수행할 수 있다.
이들 단계 후, 본 발명의 반도체 칩을 얻을 수 있다.
다음 설명은, 상술한 바와 같은 딤플층을 갖는 본 발명의 반도체 칩을 제조하는 방법에 관한 것이다.
도 17은 반도체 실리콘 웨이퍼(14)를 개략적으로 나타낸 주요부 단면도이다.
반도체 실리콘 웨이퍼(14)는, 반도체 실리콘 웨이퍼(14)가 반도체 실리콘 웨이퍼(13)의 다공성 실리콘 영역층(6) 대신 딤플층(11)을 갖는다는 점에서, 도 16에 도시된 반도체 실리콘 웨이퍼(13)와 다르다.
딤플층(11)을 형성하는 단계는, 상술한 단계에 의해 얻어진 반도체 실리콘 웨이퍼의 이면 상에 형성된 다공성 실리콘 영역층에서 다공성 실리콘 영역을 제거하는 단계, 다공성 실리콘 영역층을 형성하기 전, 반도체 실리콘 웨이퍼(14)의 이면 상에 습식 에칭을 수행하는 단계 및 다공성 실리콘 영역층이 형성되는 반도체 실리콘 웨이퍼(14)의 이면 상에 건식 에칭을 수행하는 단계 등을 포함한다.
예를 들어, 다공성 실리콘 영역층에서 다공성 실리콘 영역을 제거하는 것은, 예를 들어, 연마, 폴리싱 및 브러시 클리닝 중 하나 이상에 의해 수행된다.
이들 단계는 함께 수행되거나, 불화수소산을 이용한 무전해 습식 화학 에칭으로 대체함으로써, 다공성 실리콘 영역을 제거할 수 있다.
이들 단계를 수행함으로써, 반도체 실리콘 웨이퍼(13)의 이면 상에 형성된 다공성 실리콘 영역층(6)에서 다공성 실리콘 영역을 제거하고, 이에 따라, 딤플층(11)을 형성한다.
또한, 예를 들어, 다공성 실리콘 영역층을 형성하기 전, 반도체 실리콘 웨이퍼의 이면 상에서의 습식 에칭은, 불화수소산과 질산의 혼합 증기를 도 18에 도시된 반도체 실리콘 웨이퍼(16)의 이면과 접촉시킴으로써 수행된다.
여기서, 도 18은 습식 에칭을 형성하는 단계를 설명하기 위해 반도체 실리콘 웨이퍼(16)를 개략적으로 나타낸 주요부 단면도이다.
반도체 실리콘 기판(16)의 이면 상에, 널리 공지된 레지스트를 이용한 포토리소그래피에 의해 레지스트층(5)을 형성한다. 여기서, 레지스트층(5)은, 반도체 실리콘 웨이퍼(16)가 반도체 실리콘 웨이퍼(16)의 이면 상에서 섬 형상으로 보이도록 형성된다. 그 다음에, 레지스트층(5)을 마스크로서 이용하고 반도체 실리콘 웨이퍼(16)의 이면을 불화수소산과 질산의 혼합 증기와 접촉시킴으로써, 도 11 내지 도 14에 도시된 딤플을 갖는 딤플층을 형성한다.
예를 들어, 상술한 방법에 이용된 불화수소산 용액과 농축 질산의 혼합 액체는 49% 불화수소산 용액과 농축 질산의 혼합물이다. 바람직하게는, 49% 불화수소산 용액과 농축 질산의 혼합 비율은, 혼합 전, 체적에 기초하여 1:1 내지 1:500의 범위이고, 더 바람직하게는, 1:10 내지 1:100의 범위이다.
불화수소산과 질산의 혼합 액체를 반도체 실리콘 웨이퍼(16)의 이면과 접촉시킬 때, 반도체 실리콘 웨이퍼(16)의 온도는 0 내지 40 ℃의 범위이다.
상기 온도가 0 ℃보다 낮으면, 습식 에칭의 속도가 감소하지만, 온도가 40 ℃를 초과하면, 습식 에칭의 가동성이 감소하게 된다.
더 바람직하게는, 상기 온도는 20 내지 30 ℃의 범위이다.
예를 들어, 건식 에칭은, 습식 에칭의 경우와 같이 도 18에 도시된 반도체 실리콘 웨이퍼(16)의 이면 상에 플라스마 에칭을 수행함으로써, 다공성 실리콘 영역층을 형성하기 전, 반도체 실리콘 웨이퍼의 이면 상에서 수행된다.
예를 들어, 플라스마 에칭은, 황 헥사플루오라이드, 산소 및 아르곤 등의 혼합 기체의 존재 및 감압하에서, 수행될 수 있다.
바람직하게는, 황 헥사플루오라이드/산소/아르곤의 혼합 기체의 혼합 비율은 단위 시간당 체적 흐름 속도에 기초하여 1 내지 5/0.1 내지 2/10 내지 3이다. 더 바람직하게는, 상기 비율은 2 내지 4/0.5 내지 1.5/15 내지 25이다.
바람직하게는, 플라스마 에칭 수행시 압력은 200 내지 800 Pa의 범위이고, 더 바람직하게는, 400 내지 600 Pa의 범위이다.
플라스마 에칭을 수행한 후, 산소의 존재하에 플라스마 에칭을 수행하는 애싱을 행하여 레지스트층(5)을 제거한다.
상술한 단계에서, 도 11 내지 도 14에 도시된 것과 같은 딤플(12)을 갖는 딤플층을 형성할 수 있다.
플라스마 에칭 수행시, 도 18에 도시된 레지스트층(5)은 수지 마스크(18)로 대체될 수 있다. 특히, 도 19에 도시된 바와 같이, 플라스마 에칭은, 수지 마스 크(18)를 갖는 반도체 실리콘 웨이퍼의 이면 상에 수행될 수 있다.
바람직하게는, 플라스마 에칭은 반도체 실리콘 기판(19)의 방향으로 수지 마스크(18)를 누르면서 수행된다.
예를 들어, 수지 마스크(18)는, 폴리에틸렌과 폴리프로필렌 등을 포함한 한 가지 이상의 열가소성 수지로 이루어진다. 더 바람직하게는, 수지 마스크는 폴리에틸렌으로 이루어진다.
또한, 수지 마스크(18)에는 둥근 돌출부가 제공된다. 돌출부의 형상을 적절히 선택함으로써, 도 11 내지 도 14에 도시된 딤플(12) 등을 갖는 딤플층을 형성하는 것이 가능하다.
도 20은 가공된 반도체 실리콘 웨이퍼(19)의 확대된 딤플층(11)을 개략적으로 나타낸 주요부 단면도이다.
도 20에 도시된 바와 같이, 반도체 실리콘 웨이퍼(14)의 이면 상에서 습식 에칭을 수행하는 단계와 반도체 실리콘 웨이퍼(14)의 이면 상에서 건식 에칭을 수행하는 단계 등에 의해 얻어진 가공된 반도체 실리콘 웨이퍼(19)는 오목한 딤플(120)을 갖는 단면을 갖는다.
여기서, 플라스마 에칭 단계에 더하여, 산소를 이용한 플라스마 에칭 단계와 질소를 이용한 플라스마 에칭 단계 등을 수행하여, 딤플층 상에 하나 이상의 산화막과 질화막 등을 형성하는 것을 수행할 수 있다(도시안함).
딤플층을 형성한 후, 딤플층 바로 위에 다공성 실리콘층을 형성할 수 있다.
도 21은, 반도체 실리콘 웨이퍼의 이면 상에 형성된 다공성 실리콘 영역층에 서 다공성 실리콘 영역을 제거함으로써 얻어진 딤플(12)을 갖는 가공된 반도체 실리콘(20)의 주요부 단면도로서, 가공된 반도체 실리콘(20) 상에 형성된 다공성 실리콘층(9)을 확대하여 도시한다.
도 22는, 반도체 실리콘 웨이퍼의 이면 상에서 습식 에칭과 건식 에칭 등을 수행함으로써 얻어진 가공된 반도체 실리콘(21)의 주요부 단면도로서, 반도체 실리콘(21) 상에 형성된 다공성 실리콘층(9)을 확대하여 도시한다.
다공성 실리콘층(9)은 스테인 에칭 방법과 양극산화 방법과 같은 방법으로 제공될 수 있다.
바람직하게는, 얻어진 반도체 칩의 특성을 고려하여, 다공성 실리콘층(9)을 스테인 에칭 방법에 의해 형성한다.
특히, 스테인 에칭 방법은, 반도체 실리콘 웨이퍼의 이면 상의 불화수소산 용액과 농축 질산 등의 혼합 액체의 작용에 의해 수행된다.
예를 들어, 불화수소산 용액과 농축 질산의 혼합 액체는, 49% 불화수소산 용액과 농축 질산의 혼합물일 수도 있다. 이 경우, 혼합 전, 농축 질산의 체적은 49% 불화수소산 용액의 체적보다 작은 것이 바람직하다.
바람직하게는, 49% 불화수소산 용액과 질산의 체적 비율은, 혼합 전 체적에 기초하여 10:1 내지 5000:1의 범위이다.
불화수소산의 비율의 커지면, 스테인 에칭이 더 많은 시간을 소비하므로, 바람직하게는, 49% 불화수소산 용액과 농축 질산의 체적 비율은 혼합 전 체적에 기초하여 100:1 내지 1000:1의 범위이다.
또한, 불화수소산 용액과 농축 질산의 혼합물에 NaNO2와 같은 합성세제를 첨가할 수도 있다. 통상, 상기 합성세제의 이용량은 불화수소산과 농축 질산의 혼합물의 1 리터당 0.1 내지 1 g의 범위이다.
통상, 반도체 실리콘 웨이퍼의 이면 상에 작용하는 불화수소산 용액과 농축 질산의 혼합물의 온도는 0 내지 80 ℃의 범위이다.
상기 온도가 0℃보다 낮으면, 스테인 에칭의 속도가 느려지는 반면, 온도가 80℃를 초과하면, 스테인 에칭의 가동성이 감소하게 된다.
상기 온도가 높아짐에 따라, 스테인 에칭의 속도는 빨라지게 된다. 그러나, 바람직하게는, 상기 온도는 스테인 에칭의 가동성을 고려하여 40 내지 60℃의 범위이다.
또한, 불화수소산 용액과 농축 질산의 혼합물이 반도체 실리콘 웨이퍼의 이면 상에 작용하면, 반도체 실리콘 웨이퍼의 이면 및 불화수소산 용액과 농축 질산의 혼합물을 빛으로 조사할 수 있다.
빛의 광원은 수은등, 할로겐등, 아크등 및 형광등을 포함한다. 바람직하게는, 광원은 형광등이다.
예를 들어, 온도가 30℃ 이하이고, 형광등의 빛으로 조사하고, 49% 불화수소산 용액과 농축 질산의 혼합물을 혼합 전 체적에 기초하여 500:1의 체적 비율로 이용하는 조건하에서, 반도체 실리콘 웨이퍼를 이용하면, 스테인 에칭의 속도는 p+ 영역을 갖는 반도체 실리콘 웨이퍼의 경우 1000 내지 1500 ㎚/m이고, p- 영역을 갖는 반도체 실리콘 웨이퍼의 경우 100 내지 200 ㎚/m이고, n+ 영역을 갖는 반도체 실리콘 웨이퍼의 경우 200 내지 300 ㎚/m이고, n- 영역을 갖는 반도체 실리콘 웨이퍼의 경우 200 내지 300 ㎚/m이다.
상술한 스테인 에칭 방법을 실행함으로써, 반도체 실리콘 웨이퍼의 내측 방향으로 부식이 계속 형성된다. 예를 들어, 상기 구조는, 도 6에 도시된 다공성 실리콘 영역(7)의 구조나 도 7에 도시된 다공성 실리콘 영역(700)의 구조 등과 같다.
도 23은 도 21 또는 도 22의 확대된 다공성 실리콘층(9)을 개략적으로 나타낸 주요부 단면도이다.
도 23에 도시된 바와 같이, 스테인 에칭 수행시, 각 부식(22)의 내면 상에, 산화막(도시안함)이 형성된다. 이 방법으로, 도 21 또는 도 22에 도시된 바와 같이, 다공성 실리콘층(9)을 형성할 수 있다.
반도체 실리콘 웨이퍼의 이면에 불화수소산 용액과 농축 질산의 혼합물을 작용시킨 후, 정수한 물을 이용하여 반도체 실리콘 웨이퍼의 이면을 세척한 후, 가열 방법, 회전을 이용한 원심력을 이용한 방법 및 가스 분사 방법 등에 의해 가공된 실리콘 웨이퍼를 건조할 수 있다.
이 방법으로, 가공된 반도체 실리콘 웨이퍼를 얻을 수 있다.
또한, 본 발명의 반도체 칩을 제조하기 위해, 상술한 경우에서와 같이, 반도체 장치층의 형성, 연마, 및 딤플층의 형성 등에 의해 얻어진 가공된 반도체 실리콘 웨이퍼를 다이싱 처리할 필요가 있다.
가공된 실리콘 웨이퍼의 다이싱 방법에는 어떤 제한도 없고, 임의의 상업적 으로 입수가능한 다이싱 장치를 이용함으로써 다이싱을 수행할 수 있다.
이들 단계를 수행함으로써, 본 발명의 반도체 칩을 얻을 수 있다.
상기와 같이 얻어진 본 발명의 반도체 칩을 이용하여, BGA, TCP, TSOP 및 TQFP를 포함한 여러 반도체 장치를 제조할 수 있다.
예를 들어, BGA의 경우, 반도체 칩을 접착 테이프 등에 의해 BGA 기판에 부착한 후, BGA 기판 상에 땜납 볼을 증착시킨다. 반도체 칩과 땜납 볼 등에 필요한 배선 본딩 동작을 수행하고, 반도체 칩 상에 패시베이션막을 증착시키고, 반도체 밀봉 수지에 의해 반도체 칩을 밀봉한 후, 필요에 따라 땜납 볼을 배치함으로써, 본 발명의 반도체 칩이 장착된 BGA를 얻게 된다.
상기와 동일한 내용은 BGA 이외의 반도체 장치에도 적용되고, 그 반도체 장치는 통상 수행되는 방법에 의해 얻을 수 있다.
이 방법으로 얻어진 반도체 장치는, 특히, DRAM(Dynamic Random Access Memory) 등에도 효과적으로 이용될 수 있다.
[동작]
도 10 등에 도시된 바와 같이, 본 발명의 반도체 칩은 다공성 실리콘 영역(700)과 딤플층(11)을 갖기 때문에, 반도체 장치에 응력이 인가되더라도, 다공성 실리콘 영역(700)과 딤플층(11) 등에 의해 응력을 줄이고, 반도체 칩이 손상되는 것을 방지할 수 있다.
또한, 도 7, 도 15, 도 21 및 도 22 등에 도시된 바와 같이, 다공성 실리콘 영역(700)과 다공성 실리콘층(9)은 게터링층으로서 효과적으로 기능을 한다. 반도 체 칩의 이면에 금속이 부착되더라도, 이들 금속이 반도체 칩 내부로 확산되어 녹는 것을 방지함으로써, 반도체 칩의 주표면 영역에서 반도체 장치층(3)에 도달하게 된다.
상기 구성에 따르면, 반도체 장치에서 발생하는 고장을 방지할 수 있는 반도체 칩을 제공하는 것이 가능하고, 반도체 장치에 매립되는 경우에도 신뢰성이 높은 반도체 칩을 제공하는 것이 가능하다.
다음 설명은, 본 발명의 실시예에 관한 것으로, 예를 참조하여 상세히 설명한다. 그러나, 이들 예는 본 발명을 제한하려는 것은 아니다.
[예 1]
도 24는 본 예의 단계를 나타낸 공정 흐름도이다. 상기 공정 흐름을 이용하여 실험을 행하였다.
1 × 1015㎤의 붕소를 포함한 에피택셜 성장층을 3 내지 7 × 1018㎤의 붕소를 포함한 모 실리콘 웨이퍼 상에 5 ㎛로 증착하여, 반도체 실리콘 웨이퍼(23)를 준비하였다. 그 다음에, 도 25에 도시된 바와 같이, 반도체 실리콘 웨이퍼(23)의 에피택셜 성장층 쪽 표면의 주표면 영역 상에, DRAM으로서 기능을 하도록 반도체 장치층(3)을 제공하였다. 물론, 반도체 장치층(3)에는, 메모리 셀 부분과 주변 회로를 포함한 DRAM으로서 기능을 하는 기본 구성이 제공되었다.
DRAM으로서 기능을 하는 반도체 장치층(3)을 준비한 후, 반도체 실리콘 웨이퍼의 이면에 #400 메시의 입자 크기의 연마석을 갖는 반도체 웨이퍼 연마 장치를 이용하여 대강 연마를 수행하였고, 반도체 실리콘 웨이퍼를 160 ㎛의 두께까지 연마하였다.
그 다음에, 반도체 실리콘 웨이퍼의 이면에 #2000 메시의 입자 크기의 연마석을 갖는 반도체 웨이퍼 연마 장치를 이용하여 마무리 연마를 수행하였고, 반도체 실리콘 웨이퍼를 140 ㎛의 두께까지 연마하였다.
다음 단계에서, 반도체 실리콘 웨이퍼의 이면에 49% 불화수소산과 농축 질산의 혼합 액체로 이루어진 에칭액을 이용하여 40 ㎛/m의 에칭 속도로 1분 동안 스핀 에칭을 수행하였다. 그 다음에, 반도체 실리콘 웨이퍼의 이면에 49% 불화수소산 용액과 농축 질산의 혼합 액체로 이루어진 에칭액을 이용하여 10 ㎛/m의 에칭 속도로 10분 동안 스핀 에칭을 수행하였다. 그 다음에, 정수한 물로 에칭액을 세척하고 제거하였다. 이때, 반도체 실리콘 웨이퍼의 두께는 100 ㎛이었다.
다음으로, 반도체 실리콘 웨이퍼를 실온(23℃)에서 유지하였고, 반도체 실리콘 기판의 이면을 수평으로 유지하여, 혼합 전 체적에 기초하여 1 내지 10의 체적 비율로 49% 불화수소산과 농축 질산을 혼합함으로써 얻어진 스테인 에칭액의 증기로 스프레잉하였다.
스테인 에칭액의 온도는 80℃이었고, 스테인 에칭액의 증기 온도는 60 내지 70℃의 범위이었다. 또한, 증기의 스프레이 시간은 1분이었다.
그 다음에, 정수한 물로 에칭액을 세척하고 제거함으로써, 가공된 실리콘 웨이퍼(23)를 얻었다.
상기와 같이 얻어진 가공된 실리콘 웨이퍼는 도 7에 도시된 다공성 실리콘 영역(700)을 갖는 다공성 실리콘 영역층을 포함하였다. 다공성 실리콘 영역층의 두께는 약 200 ㎚이었다.
도 2에 도시된 바와 같이, 다공성 실리콘 영역층의 다공성 실리콘 영역은 반도체 실리콘 기판의 이면에 섬 형상으로 확산되었다. 각 다공성 실리콘 영역의 형상은 거의 원형이었고, 평균 직경은 수십 ㎛이었다.
또한, 도 7의 다공성 실리콘층(9)에 대응하는 부분의 두께는 몇 나노미터이었다.
그 다음에, 가공된 실리콘 웨이퍼를 소정의 형상으로 다이싱함으로써, 본 발명의 반도체 칩(104)을 얻었다.
다음으로, 상술한 반도체 칩이 장착된 반도체 장치에 관한 설명을 한다.
도 26은 반도체 칩이 장착된 μBGA 반도체 장치를 개략적으로 나타낸 단면도이다.
우선, 접착 테이프(24)를 이용하여 반도체 칩(104)을 TAB 테이프(25)에 부착하였고, 내부 리드를 접착하였다. 반도체 칩(104)을 TAB 테이프(25)에 접착한 후, 175℃에서 수십 분 동안 구웠다. 그 다음에, 반도체 밀봉 열경화성 수지(28)를 이용하여, 반도체 칩(104)과 TAB 테이프(25)의 주위를 밀봉한 후, 그 다음에 175℃에서 5 시간 동안 후 경화(after cure)를 수행하였다.
또한, 땜납 볼(27)을 TAB 테이프(25)에 고정하여 μBGA 반도체 장치를 제조하였다.
여기서, 도 26에서, 반도체 칩(104)의 다공성 실리콘 영역층은 TAB 테이프(25)의 반대 쪽에 증착되었다.
그 다음에, 상기와 같이 얻어진 μBGA 반도체 장치에, 장착된 반도체 칩의 특성 결함을 보유한 정보와 파손 결함의 측정을 수행하였다.
표 1에는 그 결과가 도시되어 있다.
[예 2]
예 2에서는, 도 24의 공정 흐름에서 다공성 실리콘 영역층을 형성하는 단계가 아래에 설명하는 바와 같이 변경되었다는 것을 제외하고는, 예 1에서의 단계와 동일한 단계를 수행하였다.
특히, 다공성 실리콘 영역층을 형성하는 단계에서 스테인 에칭액으로 스프레잉하는 조건은 다음과 같이 변경되었다: 스테인 에칭액의 온도는 50℃이었고, 스테인 에칭액의 증기 온도는 40 내지 45℃의 범위이었고, 증기의 스프레이 시간은 3분이었다.
그 다음에, 상기 단계를 통하여 얻어진 다공성 실리콘 영역층에 브러시 클리닝을 수행하여, 다공성 실리콘 영역층에서 다공성 실리콘 영역을 제거하였다.
상기 단계를 통하여, 도 10에 도시된 바와 같이, 반도체 실리콘 웨이퍼의 이면에 섬 형상으로 분산된 딤플(12)을 갖는 가공된 실리콘 웨이퍼를 얻었다.
여기서, 딤플(12)은 반도체 실리콘 웨이퍼의 이면에 대하여 약 100 ㎚만큼 오목하게 들어갔다. 또한, 얻어진 딤플(12)은 거의 원 형상을 갖고, 그 평균 직경은 수 마이크로미터이었다.
가공된 실리콘 웨이퍼에 예 1에서와 거의 동일한 처리를 수행함으로써, 반도 체 칩과 반도체 칩이 장착된 μBGA 반도체 장치를 얻었다.
그 다음에, 상기와 같이 얻어진 μBGA 반도체 장치에, 장착된 반도체 장치의 특성 결함을 보유한 정보와 파손 결함의 측정을 수행하였다.
표 1에는 그 결과가 도시되어 있다.
[예 3]
예 2에서 얻어진, 반도체 실리콘 웨이퍼의 이면에 섬 형상으로 분산된 딤플(12)을 갖는, 가공된 반도체 실리콘 웨이퍼에 스테인 에칭을 수행하였다. 이로 인해, 도 15에 도시된 바와 같이, 실리콘 웨이퍼의 이면 상에 다공성 실리콘층(9)이 더 형성된 가공된 실리콘 웨이퍼를 얻었다.
예 2에서 얻어진 가공된 실리콘 웨이퍼의 딤플 형태의 표면에 불화수소산 용액과 질산을 기초로 한 스테인 에칭액을 이용하여 1분 동안 스핀 에칭을 수행하면서 형광등 빛으로 조사하였다. 이로 인해, 딤플층 상에 다공성 실리콘층이 형성되었다. 다공성 실리콘층의 두께는 100 ㎛이었다.
그 다음에, 가공된 실리콘 웨이퍼에 예 1에서와 거의 동일한 처리를 수행함으로써, 반도체 칩과 반도체 칩이 장착된 μBGA 반도체 장치를 얻었다.
그 다음에, 상기와 같이 얻어진 μBGA 반도체 장치에, 장착된 반도체 칩의 특성 결함을 보유한 정보와 파손 결함의 측정을 수행하였다.
표 1에는 그 결과가 도시되어 있다.
[예 4]
예 1에서, 다공성 실리콘 영역의 전체 면적과 반도체 칩(104)의 이면의 비율 을 변경하여, 얻어진 반도체 칩(104)의 전체 면적과 파손 결함 간의 관계를 측정하였다.
도 29에는 그 결과가 도시되어 있다.
[예 5]
예 1에서, 다공성 실리콘 영역의 평균 직경과 반도체 칩(104)의 이면의 비율을 변경하여, 얻어진 반도체 칩(104)의 전체 면적과 파손 결함 간의 관계를 측정하였다.
도 30에는 그 결과가 도시되어 있다.
[비교예 1]
다공성 실리콘 영역층을 형성하는 단계를 생략한 것을 제외하고는, 예 1에서와 거의 동일한 처리를 수행함으로써, 반도체 칩과 반도체 칩이 장착된 μBGA 반도체 장치를 얻었다.
그 다음에, 상기와 같이 얻어진 μBGA 반도체 장치에, 장착된 반도체 칩의 특성 결함을 보유한 정보와 파손 결함의 측정을 수행하였다.
표 1에는 그 결과가 도시되어 있다.
[비교예 2]
다공성 실리콘 영역층을 형성하는 단계를 두께 100 ㎛의 상술한 반도체 실리콘 웨이퍼의 이면 상에 다공성 실리콘층을 형성하는 단계로 대체하는 것을 제외하고는, 예 1에서와 거의 동일한 처리를 수행함으로써, 반도체 칩과 반도체 칩이 장착된 μBGA 반도체 장치를 얻었다.
특히, 딤플 형태의 표면에, 불화수소산 용액과 질산을 기초로 한 스테인 에칭액을 이용하여 1분 동안 스핀 에칭을 수행하면서 형광등 빛으로 조사하였다. 이로 인해, 상술한 두께 100 ㎛의 반도체 실리콘 웨이퍼의 모든 이면 상에 다공성 실리콘층이 형성되었다.
그 다음에, 상기와 같이 얻어진 μBGA 반도체 장치에, 장착된 반도체 칩의 특성 결함을 보유한 정보와 파손 결함의 측정을 수행하였다.
표 1에는 그 결과가 도시되어 있다.
칩 파손 결함 특성 결함을 보유한 정보
예 1 0.4 0.5
예 2 0.2 1.0
예 3 0.2 0.5
비교예 1 1.0 1.0
비교예 2 0.8 0.5
본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 사상으로부터 일탈함이 없이 여러 변형과 수정이 가능할 수도 있다.
본 출원은, 그 전체 내용을 여기서 참조로써 명확하게 병합하고 있는, 2005 11월 30일 출원된, 일본국 특허 출원 번호 2005-345056에 기초하고 있다.
본 발명은 파손 위험이 적은 고신뢰성의 반도체 칩 및 그 제조 방법을 제공할 수 있다.

Claims (20)

  1. 반도체 장치층과 다공성 실리콘 영역층을 갖는 반도체 실리콘 기판을 포함하는 반도체 칩으로서,
    상기 반도체 장치층은 상기 반도체 실리콘 기판의 일면 상의 주표면 영역에 제공되고,
    상기 다공성 실리콘 영역층은 상기 반도체 실리콘 기판의 상기 일면과는 반대 측의, 상기 반도체 실리콘 기판의 이면 상의 주표면 영역에 제공되고,
    상기 다공성 실리콘 영역층은 상기 반도체 실리콘 기판의 이면에 섬 형상으로 분산된 다공성 실리콘 영역들을 갖는 반도체 칩.
  2. 제1항에 있어서,
    상기 반도체 실리콘 기판의 이면 상에 나타나는 상기 다공성 실리콘 영역층 내의 다공성 실리콘 영역들은, 다공성 실리콘 영역들 각각의 형상이 동일 면적의 원으로 대체될 경우, 0.2 내지 800 ㎛의 범위의 평균 직경을 갖는 반도체 칩.
  3. 제1항에 있어서,
    상기 반도체 실리콘 기판의 이면 영역 상에 나타나는 상기 다공성 실리콘 영역층 내의 다공성 실리콘 영역들의 전체 면적이, 상기 이면 면적의 10% 내지 90%의 범위인 반도체 칩.
  4. 반도체 장치층 및 딤플(dimple)층을 갖는 반도체 실리콘 기판을 포함하는 반도체 칩으로서,
    상기 반도체 장치층은 상기 반도체 실리콘 기판의 일면 상의 주표면 영역에 제공되고,
    상기 딤플층은 상기 반도체 실리콘 기판의 상기 일면과는 반대 측의, 상기 반도체 실리콘 기판의 이면 상의 주표면 영역에 제공되고,
    상기 딤플층은 상기 반도체 실리콘 기판의 이면에 섬 형상으로 분산된 딤플들을 갖는 반도체 칩.
  5. 제4항에 있어서,
    상기 딤플들의 외관은, 각 딤플의 형상이 동일 면적의 원으로 대체될 경우, 0.2 내지 800 ㎛의 범위의 평균 직경을 갖는 반도체 칩.
  6. 제4항에 있어서,
    상기 딤플들의 전체 면적은 상기 이면 면적의 10% 내지 90%의 범위인 반도체 칩.
  7. 제1항에 있어서,
    상기 이면 상에 다공성 실리콘층을 더 포함하는 반도체 칩.
  8. 제4항에 있어서,
    상기 이면 상에 다공성 실리콘층을 더 포함하는 반도체 칩.
  9. (1) 반도체 실리콘 웨이퍼의 일면 상의 주표면 영역에 반도체 장치층을 형성하는 단계;
    (2) 상기 반도체 실리콘 웨이퍼의 다른 면인 이면을 소정의 두께까지 연마하는 단계;
    (3) 상기 반도체 실리콘 웨이퍼의 이면에 섬 형상으로 분산된 다공성 실리콘 영역들을 갖는 다공성 실리콘 영역층을 형성하는 단계; 및
    (4) 상기 단계 (1) 내지 (3)을 통해 얻어진 가공된 반도체 웨이퍼를 다이싱하는 단계
    를 포함하고,
    상기 단계 (3)은 불화수소산과 질산의 혼합 증기를 상기 반도체 실리콘 웨이퍼의 이면과 접촉시키는 단계를 포함하는 반도체 칩 제조 방법.
  10. 제9항에 있어서,
    상기 단계 (3)과 (4) 사이에, 상기 다공성 실리콘 영역층에서 다공성 실리콘 영역들을 제거하는 단계 (5)를 더 포함하는 반도체 칩 제조 방법.
  11. 제9항에 있어서,
    상기 단계 (3)과 (4) 사이에, 상기 반도체 실리콘 웨이퍼의 이면 상에 다공 성 실리콘층을 형성하는 단계를 더 포함하는 반도체 칩 제조 방법.
  12. 제10항에 있어서,
    상기 단계 (5)와 (4) 사이에, 상기 반도체 실리콘 웨이퍼의 이면 상에 다공성 실리콘층을 형성하는 단계를 더 포함하는 반도체 칩 제조 방법.
  13. (ⅰ) 반도체 실리콘 웨이퍼의 일면 상의 주표면 영역에 반도체 장치층을 형성하는 단계;
    (ⅱ) 상기 반도체 실리콘 웨이퍼의 다른 면인 이면을 소정의 두께까지 연마하는 단계;
    (ⅲ) 상기 반도체 실리콘 웨이퍼의 이면에 섬 형상으로 분산된 딤플들을 갖는 딤플층을 형성하는 단계; 및
    (ⅳ) 상기 단계 (ⅰ) 내지 (ⅲ)을 통해 가공된 반도체 웨이퍼를 다이싱하는 단계
    를 포함하고,
    상기 단계 (ⅲ)은 상기 반도체 실리콘 웨이퍼의 이면 상에 습식 에칭 및/또는 건식 에칭을 수행하는 단계를 포함하는 반도체 칩 제조 방법.
  14. 제13항에 있어서,
    상기 단계 (ⅲ)과 (ⅳ) 사이에, 상기 반도체 실리콘 웨이퍼의 이면 상에 다 공성 실리콘층을 형성하는 단계를 더 포함하는 반도체 칩 제조 방법.
  15. 제9항의 방법으로 얻어진 반도체 칩.
  16. TAB 테이프와,
    접착용 테이프를 통해서 상기 TAB 테이프에 부착된 반도체 칩과,
    상기 TAB 테이프 및 반도체 칩을 밀봉하도록 형성된 반도체 밀봉용 열경화성 수지
    를 갖고,
    상기 반도체 칩은,
    반도체 소자층과 다공성 실리콘 영역층을 갖는 반도체 실리콘 기판을 포함하고,
    상기 반도체 소자층은, 상기 반도체 실리콘 기판의 일면 상의 주표면 영역에 형성되고,
    상기 다공성 실리콘 영역층은, 상기 반도체 실리콘 기판의 다른 면인 이면의 주표면 영역에 형성되고,
    상기 다공성 실리콘 영역층에서의 다공성 실리콘 영역은, 상기 반도체 실리콘 기판의 이면에 섬 형상으로 분산된 것이며,
    상기 반도체 칩은, 상기 다공성 실리콘 영역층이 상기 TAB 테이프의 측과는 반대측에 있도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  17. TAB 테이프와,
    접착용 테이프를 통하여 상기 TAB 테이프에 부착된 반도체 칩과,
    상기 TAB 테이프 및 반도체 칩을 밀봉하도록 형성된 반도체 밀봉용 열경화성 수지
    를 갖고,
    상기 반도체 칩은,
    반도체 소자층과 딤플층을 구비한 반도체 실리콘 기판을 포함하고,
    상기 반도체 소자층은, 상기 반도체 실리콘 기판의 일면 상의 주표면 영역에 형성되고,
    상기 딤플층은, 상기 반도체 실리콘 기판의 다른 면인 이면의 주표면 영역에 형성되고,
    상기 딤플층에서의 딤플은, 상기 반도체 실리콘 기판의 이면에 섬 형상으로 분산된 것이며,
    상기 반도체 칩은, 상기 딤플층이 상기 TAB 테이프의 측과는 반대측에 있도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 이면에는, 다공성 실리콘층을 더 구비하는 것을 특징으로 하는 반도체장치.
  19. 제17항에 있어서,
    상기 이면에는, 다공성 실리콘층을 더 구비하는 것을 특징으로 하는 반도체 장치.
  20. 삭제
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