JP2001358154A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 製造時間及びコストの低減が可能な半導体装
置の製造方法を提供する。 【解決手段】 ウエットエッチングにより、ウエハの裏
面に凹凸部１９が形成された後、加速エネルギーが例え
ば１９０ｋｅＶ、平均投影飛程が例えば０．２４μｍの
条件で、例えばリン（Ｐ）がイオン注入される。続い
て、ウエハの裏面に、加速エネルギーが例えば２０ｋｅ
Ｖ、平均投影飛程が例えば０．０６μｍの条件で、例え
ばボロン（Ｂ）がイオン注入される。その後、熱処理が
行われ、イオンが活性化される。その結果、ウエハの裏
面にｎ+バッファ層２０及びＰ+型のアノード層２１が形
成される。
置の製造方法を提供する。 【解決手段】 ウエットエッチングにより、ウエハの裏
面に凹凸部１９が形成された後、加速エネルギーが例え
ば１９０ｋｅＶ、平均投影飛程が例えば０．２４μｍの
条件で、例えばリン（Ｐ）がイオン注入される。続い
て、ウエハの裏面に、加速エネルギーが例えば２０ｋｅ
Ｖ、平均投影飛程が例えば０．０６μｍの条件で、例え
ばボロン（Ｂ）がイオン注入される。その後、熱処理が
行われ、イオンが活性化される。その結果、ウエハの裏
面にｎ+バッファ層２０及びＰ+型のアノード層２１が形
成される。
Description
【０００１】
【発明の属する技術分野】本発明は、パンチスルー構造
のＩＧＢＴのような高耐圧半導体素子に係わる半導体装
置の製造方法に関する。
のＩＧＢＴのような高耐圧半導体素子に係わる半導体装
置の製造方法に関する。
【０００２】
【従来の技術】従来、ＩＧＢＴ（Insulated Gate Bipol
ar Transistor）においては、ｐ+領域に隣接してｎ+領
域が設けられたパンチスルー構造が用いられている。こ
のパンチスルー構造のＩＧＢＴは、空乏層がｎ+領域に
よりｐ+領域まで伸びにくいため、ノンパンチスルー構
造のＩＧＢＴよりもｎ-領域の厚みは薄く、比抵抗は低
く設定することができる。以下、従来技術におけるパン
チスルー構造のＩＧＢＴの製造方法について説明する。
ar Transistor）においては、ｐ+領域に隣接してｎ+領
域が設けられたパンチスルー構造が用いられている。こ
のパンチスルー構造のＩＧＢＴは、空乏層がｎ+領域に
よりｐ+領域まで伸びにくいため、ノンパンチスルー構
造のＩＧＢＴよりもｎ-領域の厚みは薄く、比抵抗は低
く設定することができる。以下、従来技術におけるパン
チスルー構造のＩＧＢＴの製造方法について説明する。
【０００３】図７に示すように、Ｐ+アノード層２１及
びｎ+バッファ層２０が形成されたエピタキシャル成長
させて形成されたＮ-層（以下、Ｎ-エピウエハと称す）
１１を用いる。このＮ-エピウエハの表面にＰ-型拡散層
１２が形成され、このＰ-型拡散層１２上にＮ+型拡散層
１３、Ｐ+型拡散層１４が選択的に形成される。次に、
Ｎ-エピウエハ１１に達する深さまでトレンチ１５が形
成される。次に、全面にゲート絶縁膜１６が形成され、
このゲート絶縁膜１６上に金属膜が形成される。次に、
ゲート絶縁膜１６及び金属膜が除去され、トレンチ１５
内にゲート電極１７が形成される。次に、Ｎ+型拡散層
１３、Ｐ+型拡散層１４上に、ゲート電極１７と電気的
に絶縁されたエミッタ電極３１が選択的に形成される。
その後、Ｐ+アノード層２１の裏面に、金属膜からなる
コレクタ電極２２が形成される。
びｎ+バッファ層２０が形成されたエピタキシャル成長
させて形成されたＮ-層（以下、Ｎ-エピウエハと称す）
１１を用いる。このＮ-エピウエハの表面にＰ-型拡散層
１２が形成され、このＰ-型拡散層１２上にＮ+型拡散層
１３、Ｐ+型拡散層１４が選択的に形成される。次に、
Ｎ-エピウエハ１１に達する深さまでトレンチ１５が形
成される。次に、全面にゲート絶縁膜１６が形成され、
このゲート絶縁膜１６上に金属膜が形成される。次に、
ゲート絶縁膜１６及び金属膜が除去され、トレンチ１５
内にゲート電極１７が形成される。次に、Ｎ+型拡散層
１３、Ｐ+型拡散層１４上に、ゲート電極１７と電気的
に絶縁されたエミッタ電極３１が選択的に形成される。
その後、Ｐ+アノード層２１の裏面に、金属膜からなる
コレクタ電極２２が形成される。
【０００４】ここで、上記のようなエピウエハを用い
ず、Ｒａｗウエハを用いた場合、Ｐ+アノード層２１及
びｎ+バッファ層２０の形成は、以下の方法が考えられ
る。
ず、Ｒａｗウエハを用いた場合、Ｐ+アノード層２１及
びｎ+バッファ層２０の形成は、以下の方法が考えられ
る。
【０００５】まず、Ｒａｗウエハの裏面に、加速エネル
ギーが例えば２８０ｋｅＶ、平均投影飛程が例えば０．
３６μｍの条件で、例えばリン（Ｐ）がイオン注入され
る。続いて、Ｒａｗウエハの裏面に、加速エネルギーが
例えば５０ｋｅＶ、平均投影飛程が例えば０．１６μｍ
の条件で、例えばボロン（Ｂ）がイオン注入される。そ
の後、例えばＲＴＡ（Rapid Thermal Annealing）によ
り熱処理が行われ、イオンが活性化される。その結果、
ウエハの裏面にｎ+バッファ層２０及びＰ+型のアノード
層２１が形成される。
ギーが例えば２８０ｋｅＶ、平均投影飛程が例えば０．
３６μｍの条件で、例えばリン（Ｐ）がイオン注入され
る。続いて、Ｒａｗウエハの裏面に、加速エネルギーが
例えば５０ｋｅＶ、平均投影飛程が例えば０．１６μｍ
の条件で、例えばボロン（Ｂ）がイオン注入される。そ
の後、例えばＲＴＡ（Rapid Thermal Annealing）によ
り熱処理が行われ、イオンが活性化される。その結果、
ウエハの裏面にｎ+バッファ層２０及びＰ+型のアノード
層２１が形成される。
【０００６】
【発明が解決しようとする課題】上記従来のパンチスル
ー構造のＩＧＢＴにおいて、図８に示すように、ウエハ
の裏面からｎ+バッファ層２０が形成される領域までの
距離は非常に深く、例えば０．３５μｍの距離を有して
いる。従って、ｎ+バッファ層２０形成のためのイオン
は、２価のイオン（例えばＰ++）が用いられ、さらに高
加速エネルギーにより深く注入する必要がある。このた
め、製造時間及びコストが増大するという問題が生じて
いた。
ー構造のＩＧＢＴにおいて、図８に示すように、ウエハ
の裏面からｎ+バッファ層２０が形成される領域までの
距離は非常に深く、例えば０．３５μｍの距離を有して
いる。従って、ｎ+バッファ層２０形成のためのイオン
は、２価のイオン（例えばＰ++）が用いられ、さらに高
加速エネルギーにより深く注入する必要がある。このた
め、製造時間及びコストが増大するという問題が生じて
いた。
【０００７】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、製造時間及び
コストの低減が可能な半導体装置の製造方法を提供する
ことにある。
たものであり、その目的とするところは、製造時間及び
コストの低減が可能な半導体装置の製造方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【０００９】本発明の半導体装置の製造方法は、第１導
電型の半導体基板の表面に第２導電型の第１の拡散領域
を形成する工程と、前記半導体基板の表面の前記第１の
拡散領域上に第１導電型の第２の拡散領域及び第２導電
型の第３の拡散領域を選択的に形成する工程と、前記半
導体基板内にゲート電極を選択的に形成する工程と、前
記半導体基板上にエミッタ電極を選択的に形成する工程
と、前記半導体基板の裏面に凹凸部を形成する工程と、
前記半導体基板の裏面にイオンを注入した後に熱処理を
行うことにより、前記半導体基板の裏面に第１導電型の
バッファ層と、前記バッファ層の裏面に第２導電型のア
ノード層とを形成する工程と、前記アノード層の裏面に
コレクタ電極を形成する工程とを含んでいる。
電型の半導体基板の表面に第２導電型の第１の拡散領域
を形成する工程と、前記半導体基板の表面の前記第１の
拡散領域上に第１導電型の第２の拡散領域及び第２導電
型の第３の拡散領域を選択的に形成する工程と、前記半
導体基板内にゲート電極を選択的に形成する工程と、前
記半導体基板上にエミッタ電極を選択的に形成する工程
と、前記半導体基板の裏面に凹凸部を形成する工程と、
前記半導体基板の裏面にイオンを注入した後に熱処理を
行うことにより、前記半導体基板の裏面に第１導電型の
バッファ層と、前記バッファ層の裏面に第２導電型のア
ノード層とを形成する工程と、前記アノード層の裏面に
コレクタ電極を形成する工程とを含んでいる。
【００１０】前記凹凸部の形成は、ウエットエッチング
により行われてもよいし、研削により行われてもよい。
ここで、ウエットエッチングの場合は、Ｈ2ＳＯ4／ＨＦ
／Ｈ 2Ｏ＝８５％／５％／１０％の条件で行われること
が望ましい。
により行われてもよいし、研削により行われてもよい。
ここで、ウエットエッチングの場合は、Ｈ2ＳＯ4／ＨＦ
／Ｈ 2Ｏ＝８５％／５％／１０％の条件で行われること
が望ましい。
【００１１】前記凹凸部の凹凸差は、０．０５乃至０．
２μｍであることが望ましい。また、前記凹凸部は、前
記半導体基板の裏面の全体に一様に分散して形成される
ことが望ましい。
２μｍであることが望ましい。また、前記凹凸部は、前
記半導体基板の裏面の全体に一様に分散して形成される
ことが望ましい。
【００１２】また、上記本発明の半導体装置の製造方法
において、前記半導体基板の裏面に第１のイオンを注入
する工程と、前記半導体基板の裏面に第２のイオンを注
入する工程と、熱処理を行うことにより、前記半導体基
板の裏面に第１導電型のバッファ層と、前記バッファ層
の裏面に第２導電型のアノード層とを形成する工程とを
含んでもよい。この場合、前記バッファ層は加速エネル
ギーが１９０ｋｅＶ以下で第１のイオンをイオン注入し
て形成され、前記アノード層は加速エネルギーが２０ｋ
ｅＶ以下で第２のイオンをイオン注入して形成される。
において、前記半導体基板の裏面に第１のイオンを注入
する工程と、前記半導体基板の裏面に第２のイオンを注
入する工程と、熱処理を行うことにより、前記半導体基
板の裏面に第１導電型のバッファ層と、前記バッファ層
の裏面に第２導電型のアノード層とを形成する工程とを
含んでもよい。この場合、前記バッファ層は加速エネル
ギーが１９０ｋｅＶ以下で第１のイオンをイオン注入し
て形成され、前記アノード層は加速エネルギーが２０ｋ
ｅＶ以下で第２のイオンをイオン注入して形成される。
【００１３】
【発明の実施の形態】本発明の実施の形態は、ウエハの
裏面に凹凸部が形成された後、ｎ+バッファ層とＰ+型の
アノード層が形成されることに特徴がある。以下、本発
明の実施の形態に係るＩＧＢＴの製造方法について、図
面を参照して説明する。
裏面に凹凸部が形成された後、ｎ+バッファ層とＰ+型の
アノード層が形成されることに特徴がある。以下、本発
明の実施の形態に係るＩＧＢＴの製造方法について、図
面を参照して説明する。
【００１４】まず、図１に示すように、Ｎ-型のシリコ
ン基板（以下、Ｎ-層と称す）１１の表面にＰ-型拡散層
１２が形成され、このＰ-型拡散層１２上にＮ+型拡散層
１３、Ｐ+型拡散層１４が選択的に形成される。次に、
Ｎ-層１１に達する深さまでトレンチ１５が形成され
る。次に、全面にゲート絶縁膜１６が形成され、このゲ
ート絶縁膜１６上に金属膜が形成される。その後、ゲー
ト絶縁膜１６及び金属膜が除去され、トレンチ１５内に
ゲート電極１７が形成される。その後、Ｎ+型拡散層１
３、Ｐ+型拡散層１４上に、ゲート電極１７と電気的に
絶縁されたエミッタ電極３１が選択的に形成され、ウエ
ハの表面構造の形成が終了する。尚、ウエハの表面構造
は、上記方法により形成された構造に限定されず、他の
方法により形成された構造であっても本発明の効果には
影響を及ぼさない。例えば、ゲート電極１７は、Ｎ-層
１１上に形成されてもよい。
ン基板（以下、Ｎ-層と称す）１１の表面にＰ-型拡散層
１２が形成され、このＰ-型拡散層１２上にＮ+型拡散層
１３、Ｐ+型拡散層１４が選択的に形成される。次に、
Ｎ-層１１に達する深さまでトレンチ１５が形成され
る。次に、全面にゲート絶縁膜１６が形成され、このゲ
ート絶縁膜１６上に金属膜が形成される。その後、ゲー
ト絶縁膜１６及び金属膜が除去され、トレンチ１５内に
ゲート電極１７が形成される。その後、Ｎ+型拡散層１
３、Ｐ+型拡散層１４上に、ゲート電極１７と電気的に
絶縁されたエミッタ電極３１が選択的に形成され、ウエ
ハの表面構造の形成が終了する。尚、ウエハの表面構造
は、上記方法により形成された構造に限定されず、他の
方法により形成された構造であっても本発明の効果には
影響を及ぼさない。例えば、ゲート電極１７は、Ｎ-層
１１上に形成されてもよい。
【００１５】次に、図２に示すように、例えば、Ｈ2Ｓ
Ｏ4／ＨＦ／Ｈ2Ｏ＝８５％／５％／１０％の条件のウエ
ットエッチングにより、ウエハの裏面に凹凸部１９が形
成される。尚、凹凸部１９は、ウエットエッチングによ
り形成されることに限定されず、例えば研削により形成
されてもよい。また、凹凸部１９は、本発明の効果を十
分に得るために、ウエハの裏面全体に一様に分散して形
成することが望ましい。さらに、図５に示すように、凹
凸部１９の凹凸差Ｒａは、例えば０．１２μｍとなる。
尚、凹凸差Ｒａは、例えば０．０５乃至０．２μｍの範
囲であれば、本発明の効果は十分得られる。
Ｏ4／ＨＦ／Ｈ2Ｏ＝８５％／５％／１０％の条件のウエ
ットエッチングにより、ウエハの裏面に凹凸部１９が形
成される。尚、凹凸部１９は、ウエットエッチングによ
り形成されることに限定されず、例えば研削により形成
されてもよい。また、凹凸部１９は、本発明の効果を十
分に得るために、ウエハの裏面全体に一様に分散して形
成することが望ましい。さらに、図５に示すように、凹
凸部１９の凹凸差Ｒａは、例えば０．１２μｍとなる。
尚、凹凸差Ｒａは、例えば０．０５乃至０．２μｍの範
囲であれば、本発明の効果は十分得られる。
【００１６】次に、図３に示すように、ウエハの裏面
に、加速エネルギーが例えば１９０ｋｅＶ、平均投影飛
程が例えば０．２４μｍの条件で、例えばリン（Ｐ）が
イオン注入される。続いて、ウエハの裏面に、加速エネ
ルギーが例えば２０ｋｅＶ、平均投影飛程が例えば０．
０６μｍの条件で、例えばボロン（Ｂ）がイオン注入さ
れる。その後、例えばＲＴＡ（Rapid Thermal Annealin
g）により熱処理が行われ、イオンが活性化される。そ
の結果、ウエハの裏面にｎ+バッファ層２０が形成さ
れ、このｎ+バッファ層２０の裏面にＰ+型のアノード層
２１が形成される。尚、イオン注入時の加速エネルギー
は、１９０ｋｅＶ又は２０ｋｅＶに限定されず、１９０
以下ｋｅＶ又は２０ｋｅＶ以下でもよい。
に、加速エネルギーが例えば１９０ｋｅＶ、平均投影飛
程が例えば０．２４μｍの条件で、例えばリン（Ｐ）が
イオン注入される。続いて、ウエハの裏面に、加速エネ
ルギーが例えば２０ｋｅＶ、平均投影飛程が例えば０．
０６μｍの条件で、例えばボロン（Ｂ）がイオン注入さ
れる。その後、例えばＲＴＡ（Rapid Thermal Annealin
g）により熱処理が行われ、イオンが活性化される。そ
の結果、ウエハの裏面にｎ+バッファ層２０が形成さ
れ、このｎ+バッファ層２０の裏面にＰ+型のアノード層
２１が形成される。尚、イオン注入時の加速エネルギー
は、１９０ｋｅＶ又は２０ｋｅＶに限定されず、１９０
以下ｋｅＶ又は２０ｋｅＶ以下でもよい。
【００１７】次に、図４に示すように、Ｐ+アノード層
２１の裏面に、金属膜からなるコレクタ電極２２が形成
される。
２１の裏面に、金属膜からなるコレクタ電極２２が形成
される。
【００１８】上記本発明の実施の形態によれば、ウエハ
の裏面に凹凸部１９が形成されている。このため、プロ
ファイルの重ね合わせにより深いイオン注入と同じ効果
を実効的に得ることができる。従って、ｎ+バッファ層
２０の形成時の加速エネルギーを、Ｐの場合は従来の例
えば２８０ｋｅＶに対し１９０ｋｅＶ、Ｂの場合は従来
の例えば５０ｋｅＶに対し２０ｋｅＶに低減することが
可能となるため、製造時間及びコストの低減を図ること
ができる。
の裏面に凹凸部１９が形成されている。このため、プロ
ファイルの重ね合わせにより深いイオン注入と同じ効果
を実効的に得ることができる。従って、ｎ+バッファ層
２０の形成時の加速エネルギーを、Ｐの場合は従来の例
えば２８０ｋｅＶに対し１９０ｋｅＶ、Ｂの場合は従来
の例えば５０ｋｅＶに対し２０ｋｅＶに低減することが
可能となるため、製造時間及びコストの低減を図ること
ができる。
【００１９】さらに、図６に示すように、凸部１９ａか
らイオン注入した場合の濃度プロファイルＡと、凹部１
９ｂからイオン注入した場合の濃度プロファイルＢと
は、凹凸部１９の凹凸差Ｒａの距離だけ濃度のピークが
ずれている。このため、従来は平坦な濃度プロファイル
を形成するために複数回のイオン注入を行っていたのに
対し、１回のイオン注入により平坦な濃度プロファイル
を形成できる。従って、格子間隔の急激な変化を伴わな
いため、結晶欠陥の発生を防止できる。
らイオン注入した場合の濃度プロファイルＡと、凹部１
９ｂからイオン注入した場合の濃度プロファイルＢと
は、凹凸部１９の凹凸差Ｒａの距離だけ濃度のピークが
ずれている。このため、従来は平坦な濃度プロファイル
を形成するために複数回のイオン注入を行っていたのに
対し、１回のイオン注入により平坦な濃度プロファイル
を形成できる。従って、格子間隔の急激な変化を伴わな
いため、結晶欠陥の発生を防止できる。
【００２０】尚、本発明は、上記実施の形態に限定され
るものではない。例えば、パンチスルー構造のパワーＭ
ＯＳＦＥＴやＩＥＧＴ（Injection Enhancement Gate T
ransistor）等にも適用され、上記本発明の実施の形態
と同様の効果が得られる。
るものではない。例えば、パンチスルー構造のパワーＭ
ＯＳＦＥＴやＩＥＧＴ（Injection Enhancement Gate T
ransistor）等にも適用され、上記本発明の実施の形態
と同様の効果が得られる。
【００２１】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００２２】
【発明の効果】以上説明したように本発明によれば、製
造時間及びコストの低減が可能な半導体装置の製造方法
を提供できる。
造時間及びコストの低減が可能な半導体装置の製造方法
を提供できる。
【図１】本発明の第１の実施形態に係わる半導体装置の
製造工程を示す断面図。
製造工程を示す断面図。
【図２】図１に続く、本発明の実施形態に係わる半導体
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図３】図２に続く、本発明の実施形態に係わる半導体
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図４】図３に続く、本発明の実施形態に係わる半導体
装置の製造工程を示す断面図。
装置の製造工程を示す断面図。
【図５】本発明の実施形態に係わるウエハ裏面の凹凸部
を示す一部断面図。
を示す一部断面図。
【図６】本発明の実施形態に係わるウエハ裏面の凹凸部
と濃度プロファイルの関係を示す図。
と濃度プロファイルの関係を示す図。
【図７】従来技術による半導体装置の製造工程を示す断
面図。
面図。
【図８】従来技術による半導体装置の製造工程を示す断
面図。
面図。
１１…シリコン基板、 １２…Ｐ-型拡散層、 １３…Ｎ+型拡散層、 １４…Ｐ+型拡散層、 １５…トレンチ、 １６…ゲート絶縁膜、 １７…ゲート電極、 １８…エミッタ電極、 １９…凹凸部、 １９ａ…凸部、 １９ｂ…凹部、 ２０…ｎ+バッファ層、 ２１…Ｐ+アノード層、 ２２…コレクタ電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５５ Ｈ０１Ｌ 21/265 Ｚ 21/306 Ｂ 29/78 ６５８Ｚ ６５８Ｇ (72)発明者 野崎 秀樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F043 AA02 BB02 GG10
Claims (8)
- 【請求項１】 第１導電型の半導体基板の表面に第２導
電型の第１の拡散領域を形成する工程と、 前記半導体基板の表面の前記第１の拡散領域上に第１導
電型の第２の拡散領域及び第２導電型の第３の拡散領域
を選択的に形成する工程と、 前記半導体基板内にゲート電極を選択的に形成する工程
と、 前記半導体基板上にエミッタ電極を選択的に形成する工
程と、 前記半導体基板の裏面に凹凸部を形成する工程と、 前記半導体基板の裏面にイオンを注入した後に熱処理を
行うことにより、前記半導体基板の裏面に第１導電型の
バッファ層と、前記バッファ層の裏面に第２導電型のア
ノード層とを形成する工程と、 前記アノード層の裏面にコレクタ電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記凹凸部の形成は、ウエットエッチン
グにより行われることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項３】 前記ウエットエッチングは、Ｈ2ＳＯ4／
ＨＦ／Ｈ2Ｏ＝８５％／５％／１０％の条件で行われる
ことを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項４】 前記凹凸部の形成は、研削により行われ
ることを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項５】 前記凹凸部の凹凸差は、０．０５乃至
０．２μｍであることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項６】 前記凹凸部は、前記半導体基板の裏面の
全体に一様に分散して形成されることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項７】 前記半導体基板の裏面に第１のイオンを
注入する工程と、 前記半導体基板の裏面に第２のイオンを注入する工程
と、 熱処理を行うことにより、前記半導体基板の裏面に第１
導電型のバッファ層と、前記バッファ層の裏面に第２導
電型のアノード層とを形成する工程とを含むことを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項８】 前記バッファ層は加速エネルギーが１９
０ｋｅＶ以下で第１のイオンをイオン注入して形成さ
れ、前記アノード層は加速エネルギーが２０ｋｅＶ以下
で第２のイオンをイオン注入して形成されることを特徴
とする請求項７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181863A JP2001358154A (ja) | 2000-06-16 | 2000-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000181863A JP2001358154A (ja) | 2000-06-16 | 2000-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001358154A true JP2001358154A (ja) | 2001-12-26 |
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ID=18682726
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000181863A Pending JP2001358154A (ja) | 2000-06-16 | 2000-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001358154A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150129A (ja) * | 2005-11-30 | 2007-06-14 | Elpida Memory Inc | 島状の分散構造を備えた半導体チップおよびその製造方法 |
| JP2009218543A (ja) * | 2008-02-15 | 2009-09-24 | Toshiba Corp | 半導体装置 |
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2000
- 2000-06-16 JP JP2000181863A patent/JP2001358154A/ja active Pending
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