TW201906168A - 引入外延層場闌區的反向傳導igbt及其製備方法 - Google Patents

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Abstract

本發明涉及引入外延層場闌區的反向傳導IGBT及其製備方法。提供的一種反向傳導的絕緣閘雙極電晶體 (RC-IGBT)，包括具有基極區的半導體本體，半導體本體中引入場闌區，其中基極區和場闌區都利用外延製程製成。另外，外延層場闌區具有改良的摻雜結構，實現了半導體元件改良的軟切換性能。在可選實施例中，含有外延層場闌區的RC-IGBT元件，僅使用正面處理的製備製程即可實現，以製備背部接觸區和正面元件區。製備方法利用正面處理製備RC-IGBT元件，製備背部接觸區，然後利用晶圓結合製程，在載體晶圓上翻轉半導體結構，以便再次利用正面處理，製備元件區。

Description

引入外延層場闌區的反向傳導IGBT及其製備方法
本發明涉及IGBT元件，特別是涉及一種引入外延層場闌區的反向傳導IGBT及其製備方法。
獨立的二極體和獨立的絕緣閘雙極電晶體等半導體元件通常形成在半導體本體中，半導體本體包括一個輕摻雜的基極區，形成在重摻雜基材上方，作為背部陰極/集電極。元件區，例如半導體元件的pn接面，形成在半導體本體的頂面或正面。為了在這些半導體元件中實現軟切換操作，尤其是當基極區的厚度必須保持很薄時，半導體本體通常引入一個遠離元件區、靠近背部基材的場闌區(field stop zone)。場闌區是一個摻雜類型與基極區相同的區域，但是與基極區相比，其摻雜濃度較高。場闌區具有阻止pn接面的空間電荷區在輕摻雜基極區中傳播得太遠。確切地說，場闌區防止pn接面的空間電荷區觸及背部陰極/集電極。在這種情況下，基極區可以利用所需的低摻雜濃度構成，帶有所需的厚度，同時對所形成的半導體元件實現軟切換。
製備場闌區的傳統方法通常包括使用高能背部摻雜注入。晶圓藉由正面處理，形成元件區，然後將晶圓進行背部研磨，獲得所需厚度。然後，為了形成場闌區，要進行一次或多次背部注入，在遠離元件區的基極區域內引入摻雜物。例如，傳統的方法通常從晶圓背面使用質子注入或多次氦或氫注入，以形成場闌區。然後，進行熱退火，激活與氫相關的施體。第1圖複製的是美國專利7,538,412中的第1圖，表示一個IGBT，含有藉由高能背部注入形成的場闌區26。第2圖複製的是美國專利7,538,412中的第2a圖，表示多次背部注入後，場闌區的摻雜結構的一個實施例。
在半導體本體中製備場闌區的傳統方法，具有許多不足。首先，當使用高能背部注入時，很難形成延伸很深的場闌區，這需要注入非常高的能量，或者受到注入設備的限制而不可行，或者無法製備，或者與高昂的成本有關。
其次，當使用高能背部注入時，製備所需場闌區摻雜結構的能力有限。在一些情況下，需要大量的注入，形成所需的摻雜結構。大量的注入不是必要的，而且非常昂貴。
最後，由於在完成正面處理之後，要進行背部注入和退火，所以背部注入的退火溫度不能太高。例如，由於金屬層形成在正面，因此背部注入的退火溫度不能超過500℃或550℃。適當的退火溫度範圍限制了背部注入可以使用的注入劑量和能量，其原因在於較高的注入劑量或較高的注入能量需要較長的加熱過程，以便對注入損壞或缺陷進行退火。
本發明提供一種引入外延層場闌區的反向傳導IGBT及其製備方法，用以解決習知技術中所面臨的問題。
為了達到上述目的，本發明提供一種反向傳導的絕緣閘雙極電晶體（RC-IGBT）元件，其特徵包含：
半導體層，包括一個或多個第一導電類型的重摻雜區，以及一個或多個與第一導電類型相反的第二導電類型的摻雜區；
形成在半導體層上的第一導電類型的外延層，形成在半導體層附近的第一部分外延層中的場闌區，以及形成在第二部分外延層中的基極區，場闌區具有第一邊在半導體層附近，第二邊在基極區附近，基極區具有第一邊在場闌區附近，第二邊在第一邊對面；
第二導電類型的本體區，形成在基極區的第二邊內；
第一導電類型的源極區，形成在本體區中；
閘極介電層和導電閘極，形成在基極區第二邊的外延層之上，
其中形成在第一部分外延層中的場闌區具有一摻雜結構，在場闌區中包括不穩定的、變化的摻雜濃度，基極區具有穩定的摻雜濃度。
較佳地，其中閘極介電層和導電閘極包括溝槽閘極介電層和溝槽閘極，溝槽閘極介電層和溝槽閘極形成在溝槽中，溝槽形成在基極區第二邊上的外延層中。
較佳地，其中場闌區包括分級摻雜結構，在場闌區的第一邊上具有第一摻雜濃度，在場闌區的第二邊上具有第二摻雜濃度，摻雜濃度在場闌區的第一邊和第二邊之間線性變化，從第一摻雜濃度變化到第二摻雜濃度。
較佳地，其中場闌區包括多步進平板頂區摻雜結構，具有第一摻雜濃度作為背景摻雜濃度，具有多平板頂區，其摻雜濃度從第一摻雜濃度開始步進增大，多平板頂區在場闌區內間隔開。
較佳地，其中場闌區包括多尖峰摻雜結構，具有第一摻雜濃度，作為背景摻雜濃度，具有多尖峰摻雜區，從第一摻雜濃度開始，在摻雜濃度上有尖峰增大，多尖峰摻雜區在場闌區內間隔開。
較佳地，其中第一導電類型由N-型導電類型構成，第二導電類型由P-型導電類型構成。
一種用於製備含有場闌區的反向傳導的絕緣閘雙極電晶體（RC-IGBT）元件的製備方法，該方法包括：
提供輕摻雜的第一半導體基材；
藉由外延製程，在第一個半導體基材上製備第一導電類型的第一個外延層，第一個外延層具有穩定的摻雜濃度，第一個外延層構成RC-IGBT元件的基極區；
藉由外延製程，在第一個半導體基材上製備第一導電類型的第二個外延層，第二個外延層具有包括不穩定的、變化的摻雜濃度，第二個外延層構成RC-IGBT元件的場闌區；
在第二外延層上製備緩衝層；
藉由離子注入，在緩衝層中製備第一導電類型的第一區域和與第一導電類型相反的第二導電類型的第二區域；
在緩衝層上製備結合層；
將載體晶圓貼到緩衝層上的結合層上，構成半導體結構，具有第一邊是第一個半導體基材，第二邊是載體晶圓的背面；
從第一邊研磨半導體結構，除去第一半導體基材以及至少一部分第一個外延層，使第一個外延層裸露出來，構成半導體結構的正面；
從半導體結構的正面，形成第二導電類型的本體區，在本體區中形成第一導電類型的源極區；
在半導體結構的正面，製備閘極介電層和導電閘極；並且
除去載體晶圓和結合層，使緩衝層中第一導電類型的第一區域以及第二導電類型的第二區域裸露出來。
較佳地，其中藉由外延製程，在第一個外延層上製備第一導電類型的第二個外延層，包括：
製備具有分級摻雜結構的第二個外延層，第二個外延層具有靠近第一個外延層的第一邊，以及靠近緩衝層的第二邊，分級摻雜結構具有在第二個外延層的第一邊上的第一摻雜濃度，以及在第二個外延層的第二邊上的第二摻雜濃度，摻雜濃度在第二個外延層的第一邊和第二邊之間線性變化，從第一摻雜濃度到第二摻雜濃度。
較佳地，其中第一摻雜濃度低於第二摻雜濃度。
較佳地，其中第一摻雜濃度高於或等於第一個外延層穩定的摻雜濃度。
較佳地，其中藉由外延製程，在第一個外延層上製備第一導電類型的第二個外延層，包括：
製備具有多步進平板頂區摻雜結構的第二個外延層，具有第一摻雜濃度作為背景摻雜濃度，並且具有多平板頂區，摻雜濃度從第一摻雜濃度開始步進增大，多平板頂區在第二個外延層內間隔開。
較佳地，其中多平板頂區具有相同的或不同的摻雜濃度。
較佳地，其中多平板頂區具有不斷增大的摻雜濃度，從第二個外延層的第一邊附近的第一平板頂區開始，到第二個外延層的第二邊附近的最後一個平板頂區。
較佳地，其中各平板頂區都具有厚度，多平板頂區的厚度是相同的或不同的。
較佳地，其中多平板頂區具有遞減的厚度，從第二個外延層的第一邊附近的第一個平板頂區開始，到第二個外延層第二邊附近的最後一個平板頂區。
較佳地，其中背景摻雜濃度高於或等於第一個外延層穩定的摻雜濃度。
較佳地，其中藉由外延製程，在第一個外延層上製備第一導電類型的第二個外延層，包括：
製備具有多尖峰摻雜結構的第二個外延層，具有第一摻雜濃度，作為背景摻雜濃度，具有多尖峰摻雜區，在摻雜濃度上有尖峰增大，從第一摻雜濃度開始，多尖峰摻雜區在第二個外延層中間隔開。
較佳地，其中在半導體結構的正面製備閘極介電層和導電閘極，包括：
製備溝槽閘極介電層和溝槽閘極，溝槽閘極介電層和溝槽閘極形成在半導體結構正面的溝槽中。
較佳地，其中在第二個外延層上製備緩衝層，包括製備第三個外延層，作為緩衝層，第三個外延層具有第一導電類型。
較佳地，其中在緩衝層上製備結合層，包括在緩衝層上製備一熱氧化層。
較佳地，其中第一導電類型由N-型導電類型構成，第二導電類型由P-型導電類型構成。
本發明提供的一種引入外延層場闌區的反向傳導IGBT及其製備方法，含有外延層場闌區的RC-IGBT元件，僅使用正面處理的製備製程即可實現，以製備背部接觸區和正面元件區。製備方法利用正面處理製備RC-IGBT元件，製備背部接觸區，然後利用晶圓結合製程，在載體晶圓上翻轉半導體結構，以便再次藉由正面處理，製備元件區。
以下結合圖式，藉由詳細說明一個較佳的具體實施例，對本發明做進一步闡述。
本發明可以以各種方式實現，包括作為一個製程；一種元件；一個系統；和/或一種物質組成。在本說明書中，這些實現方式或本發明可能採用的任意一種其他方式，都可以稱為技術。一般來說，可以在本發明的範圍內變換所述製程步驟的順序。
本發明的一個或多個實施例的詳細說明以及圖式解釋了本發明的原理。雖然，本發明與這些實施例一起提出，但是本發明的範圍並不侷限於任何實施例。本發明的範圍僅由申請專利範圍限定，本發明包含多種可選方案、修正以及等效方案。在以下說明中，所提出的各種具體細節用於全面理解本發明。這些細節用於解釋說明，無需這些詳細細節中的部分細節或全部細節，依據申請專利範圍，就可以實現本發明。為了簡便，本發明相關技術領域中習知的技術材料並沒有詳細說明，以免對本發明產生不必要的混淆。
在本發明的實施例中，一個半導體元件包括一個半導體本體，具有一個引入了場闌區的基極區，其中基極區和場闌區都由一個外延製程製成。此外，利用改良的摻雜結構形成的外延層場闌區，實現了半導體元件優良的軟切換性能。在一些實施例中，形成在場闌區中的改良摻雜結構包括各種不穩定的摻雜濃度。在一些實施例中，改良的摻雜結構包括一個延長的分級摻雜結構、一多步進平板摻雜結構或一多尖峰摻雜結構的其中一個。本發明所述的外延層場闌區使得複雜的場闌區摻雜結構，實現了半導體元件中所需的軟切換性能。
在本發明的實施例中，該半導體元件可以利用外延層場闌區製成，包括單獨的PN結二極體和絕緣閘雙極電晶體（IGBT）元件。另外，在一些實施例中，該半導體元件是一個反向傳導IGBT（RC-IGBT）元件，其中引入帶有改良摻雜結構的場闌區，以提高RC-IGBT的軟切換性能。
帶有形成在半導體元件中改良摻雜結構的外延層場闌區，比利用背部離子注入形成在傳統的場闌區具有更多優勢。確切地說，外延製程可以藉由複雜的摻雜結構，製備場闌區，這是使用背部離子注入方法不可能或很難實現的。在這種情況下，場闌區的摻雜結構可以應用於有特殊要求的半導體元件，實現半導體元件特殊的電學性能。帶有改良摻雜結構的外延層場闌區，提高了IGBT和二極體元件的軟切換性能，減少了電流振鈴和反向電壓尖峰。帶有改良摻雜結構的外延層場闌區還有利於在改良的短路耐用性和所需的IGBT元件的漏電流性能之間取得平衡。從而大幅提高半導體元件的電學性能。
第二，依據本發明的實施例，利用外延層場闌區，可以不需要使用薄晶圓上的背部處理，就能製成半導體元件，而且場闌區製程與現有的正面處理相兼容。利用外延製程製成的場闌區性價比更高，與背部離子注入的傳統方法相比，製程更加良好。
第三，利用外延製程製備場闌區和基極區，基極區的厚度就是場闌區的深度，可以藉由良好地控制基極區厚度，製備所需的場闌區深度。利用傳統的背部注入方法，無法輕鬆地控制場闌區的深度。
外延場闌區
第3a圖至第3c圖，表示在本發明的實施例中，利用外延層場闌區，製成的半導體元件的剖面圖。參見第3a圖，單獨的PN接面二極體10形成在半導體本體中，包括一個重摻雜的N+基材12和一個形成在它上面的N-型外延層13。N+基材12構成二極體10的背部陰極。N-型基極區（N-基極）15和場闌區14形成在N-型外延層13中，其中利用改良的摻雜結構製備場闌區14，例如延長的分級摻雜結構或多步進平板摻雜結構或其他結構等。場闌區14形成在外延層13的底部，靠近基材12，N-型基極區15形成在場闌區14上。本體區16形成在N-型基極區15的頂面或正面，遠離場闌區14。重摻雜P-型區17（或P+區）形成在P-本體區16中，作為二極體10的陽極。這樣一來，PN結形成在P-本體16和N-型基極區15之間。場闌區14用作二極體10的漂流區，防止形成在P本體和N-基極結之間的空間電荷區延伸到N+基材12上。可以為場闌區14選擇特定的場闌區摻雜結構，以實現所需的軟切換性能。在本發明的實施例中，場闌區的摻雜結構在場闌區中變化。也就是說，場闌區中的摻雜水平在整個場闌區上是不一樣的。
參見第3b圖，一個單獨的IGBT 20形成在半導體本體中，包括一個P-型基材22和一個形成在它上面的N-型外延層23。P-型基材22構成IGBT 20的背部集電極/汲極。N-型基極區（N-基極）25和場闌區24形成在N-型外延層23中，場闌區24是利用改良摻雜結構製成的，例如延長的分級摻雜結構或多步進平板摻雜結構或其他結構。場闌區24形成在外延層23的底部，靠近基材22，N-型基極區25形成在場闌區24上。P-本體區26形成在N-型基極區25的頂面和正面，遠離場闌區24。P-本體區26承載一個重摻雜N+發射極/源極區27。IGBT的導電閘極29形成在外延層23的頂面或正面上，並藉由一個閘極介電層28，與外延層23絕緣。導電閘極29通常是一個多晶矽層，閘極介電層28通常是一個薄閘極氧化層。在本例中，導電閘極29位於半導體本體正面的中心位置，N+源極區27和P-本體區26形成在閘極29的一邊，或包圍著閘極29。這樣一來，所形成在IGBT 20在P-本體26和N-型基極區25之間有一個PN接面。場闌區24用作IGBT 20的漂流區，防止形成在P-本體和N-基極結處的空間電荷區延伸到P-型基材22上。可以為場闌區24選擇特定的場闌區摻雜結構，以實現軟切換性能。在本發明的實施例中，場闌區的摻雜結構的摻雜濃度在場闌區內變化。也就是說，場闌區中的摻雜濃度在整個場闌區上是不一樣的。
參見第3c圖，一個單獨的溝槽IGBT 30形成在半導體本體中，包括一個P-型基材32和一個形成在它上面的N-型外延層33。P-型基材32構成溝槽閘極IGBT 30的背部集電極/汲極。N-型基極區（N-基極）35和場闌區34形成在N-型外延層33中，場闌區34是利用改良摻雜結構製成的，例如延長的分級摻雜結構或多步進平板摻雜結構或其他結構。場闌區34形成在外延層33的底部，靠近基材32，N-型基極區35形成在場闌區34上。P-本體區36形成在N-型基極區35的頂面和正面，遠離場闌區34。P-本體區36承載一個重摻雜N+發射極/源極區37。IGBT30的溝槽閘極39形成在外延層33的頂面或正面上，並藉由一個閘極介電層38，與外延層33絕緣。溝槽閘極39通常是一個多晶矽層，閘極介電層38通常是一個薄閘極氧化層。在本例中，溝槽閘極39位於半導體本體正面的中心位置，N+源極區37和P-本體區36形成在溝槽閘極39的一邊，或包圍著溝槽閘極39。這樣一來，所形成在溝槽閘極IGBT 30在P-本體區36和N-型基極區35之間有一個PN接面。場闌區34用作溝槽閘極IGBT 30的漂流區，防止形成在P-本體和N-基極結處的空間電荷區延伸到P-型基材32上。可以為場闌區34選擇特定的場闌區摻雜結構，以實現軟切換性能。在本發明的實施例中，場闌區的摻雜結構的摻雜濃度在場闌區內變化。也就是說，場闌區中的摻雜濃度在整個場闌區上是不一樣的。
第4a圖至第4b圖，表示在本發明的實施例中，半導體本體中引入了一個可以用作製備半導體元件的外延層場闌區的實施例剖面圖。參見第4a圖，半導體本體40具有一個N+基材42和一個N-型外延層43，藉由外延製程，形成在上面。N-型外延層43用於包括一個形成在N+基材42上的場闌區44外延層，以及一個形成在場闌區44外延層上的N-型基極區（N-基極）45。更確切地說，外延製程在N+基材42上生長N-型外延層43。藉由調節N-型摻雜濃度，進行外延製程，為場闌區44製備所需的摻雜結構，然後為N-型基極區45，形成穩定的摻雜濃度。
更確切地說，在外延製程的第一部分中，調節或改變N-型摻雜濃度，為具有所需摻雜結構的場闌區44製備外延層。摻雜濃度在整個場闌區44上不穩定，而是使用一種變化的摻雜濃度，產生一種摻雜結構，用於支持要形成的半導體元件中魯棒的軟切換性能。然後，當場闌區44外延層完成時，外延製程繼續進行，利用穩定的N-型摻雜濃度，製備基極區外延層。在一些實施例中，基極區外延層輕摻雜，N-型基極區45的摻雜濃度確定了場闌區的最小摻雜濃度。場闌區44包括摻雜濃度高於N-基極區的區域，選擇特定的摻雜結構，以實現要製備的半導體元件所需的軟切換性能。另外，場闌區44中的摻雜濃度不是穩定的，而是在場闌區內變化的，以實現所需的軟切換性能。
在第4a圖所示的實施例中，半導體本體40包括一個N+基材42，用於製備PN接面二極體元件。在其他實施例中，外延層場闌區可用於含有其他類型基材的半導體本體，例如N-型或P-型基材，以及其他摻雜物極性的重摻雜或輕摻雜基材。在本說明書中使用的特定基材僅用於解釋說明，不用於侷限。例如，第4b圖表示一個含有P-型基材41的半導體本體48。N-型外延層43形成在P-型基材41中，與上述第4a圖所示方式相同，以形成場闌區外延層和N-型基極區45外延層。半導體本體48用於製備IGBT元件，包括溝槽閘極IGBT元件。
這樣一來，藉由N-型基極區45的晶圓表面進行正面處理，半導體本體40或41可用於製備所需的半導體元件。由於已經形成了場闌區，所以半導體元件不需要進行背部處理。在本發明的實施例中，利用改良摻雜結構製備外延層場闌區，以便在要製備的半導體元件中實現軟切換性能。以下說明提供了摻雜結構的實施例，可以製備在場闌區中。以下的摻雜結構實施例僅用於解釋說明，不用於侷限。所屬技術領域具有通常知識者應明確藉由調節外延製程過程中的N-型摻雜濃度，可以實現場闌區不同的摻雜結構。
（1）延長的分級摻雜場闌區
第5a圖和第5b圖，表示在本發明的實施例中，半導體基材中引入了一個外延場闌區和一個可以製備在場闌區中的分級摻雜結構。第5a圖複製的是第4a圖，表示含有N+基材42和形成在它上面的N-型外延層43的半導體本體40。第5b圖表示在本例中，一個延長的分級摻雜結構50，形成在外延場闌區中。第5b圖所示的摻雜結構表示從左到右，從N+基材42到N-型基極區45的N-型摻雜濃度。
在本例中，基材42是一個重摻雜的N-型基材，因此基材42具有很高的N-型摻雜濃度。外延製程在基材42上生長N-型外延層43。場闌區具有延長的分級摻雜結構50。也就是說，場闌區具有一個初始的摻雜濃度，低於N+基材的摻雜濃度，場闌區的摻雜水平線性降低到最終的摻雜濃度。N-型基極區45帶有外延層，外延層具有穩定的摻雜濃度。N-型基極區45通常為輕摻雜，因此N-型基極區45具有很低的N-型摻雜濃度。場闌區44的最終摻雜濃度可以與N-型基極區45的摻雜濃度相同或者高於它。
在本發明的實施例中，可以調節場闌區的分級摻雜結構，以獲得場闌區所需的層厚度以及摻雜濃度。另外，可以調節N-型基極區45的層厚度，以獲得從晶圓表面開始的場闌區深度。因此，利用外延製程，帶有深度延長的分級摻雜結構的場闌區可以形成在從晶圓表面開始的所需深處。場闌區44的厚度和摻雜濃度定義了耗盡層深度，決定了要形成的半導體元件的工作電壓。藉由引入帶有分級摻雜濃度的場闌區，很大的工作電壓變化將不會在耗盡層深度上產生巨大的變化。在這種情況下，電壓尖峰和電流振動都會減少，所形成的半導體元件具有改良的軟切換性能。
在一個實施例中，用於製備N-型外延層43的外延製程在外延生長過程中，使用了兩種N-型摻雜濃度，以形成場闌區。外延製程在場闌區初始摻雜濃度下開始外延生長。外延生長速度是固定的，而摻雜氣體流動逐漸減少，使得當場闌區達到所需厚度時，外延製程處於場闌區最終的摻雜濃度。因此，摻雜氣體流動速度的減少是所需分級摻雜和場闌區厚度的函數。形成場闌區之後，外延製程在穩定的N-型摻雜濃度設置點下繼續進行，以形成基極區外延層。基極區穩定的N-型摻雜濃度設置點可以與場闌區最終摻雜濃度相同或低於它。
（2）具有多步進平板摻雜結構的場闌區
第6a圖至第6c圖，表示在本發明的實施例中，半導體本體中引入了一個外延層場闌區和一個可以形成在場闌區中的步進摻雜結構。第6a圖複製了第4a圖，表示含有N+基材42和形成在上面的N-型外延層43的半導體本體40。第6b圖和第6c圖表示步進摻雜結構的實施例，在本發明的實施例中，它們可以形成在外延層場闌區中。第6b圖和第6c圖所示的摻雜結構表示從左到右，從N+基材42到N-型基極區45的N-型摻雜濃度。
在第6b圖所示的實施例中，基材42是重摻雜N-型基材，因此，基材42具有很高的N-型摻雜濃度。外延製程在基材42上生長N-型外延層43。場闌區44具有多步進平板摻雜結構55。也就是說，場闌區具有背景摻雜濃度和多平板頂區，帶有摻雜濃度的步進提高。平板頂區在場闌區中間隔開。然後，形成帶有外延層的N-型基極區45，具有穩定的摻雜濃度。N-型基極區45通常輕摻雜，因此N-型基極區45具有很低的N-型摻雜濃度。場闌區44的背景摻雜濃度可以與N-型基極區45的摻雜濃度相同或高於它。
在第6b圖所示的實施例中，場闌區包括三個平板頂區，具有基本相同的厚度或相同的外延層厚度，以及增高的摻雜濃度。也就是說，靠近基材的平板頂區的摻雜濃度比距離基材最遠的平板頂區的摻雜濃度更低，摻雜濃度從基材附近的第一平板頂區開始到N-基極區附近最後一個平板頂區逐漸增大。
在其他實施例中，可以調節平板頂區的寬度或厚度、平板頂區的間距以及平板頂區的摻雜濃度，以獲得場闌區所需的摻雜結構。確切地說，可以根據要製備的半導體元件的應用電壓，選擇平板頂區的摻雜濃度或厚度。例如，在其他實施例中，所有的平板頂區都可以具有相同的摻雜濃度。在其他實施例中，平板頂區可以具有不同的寬度或外延層厚度，同時具有相同的或不同的摻雜濃度。摻雜濃度可以朝向N-基極區升高或朝向N-基極區降低。在一個實施例中，與靠近基材的平板頂區相比，靠近N-基極區的平板頂區可以具有更高的摻雜濃度，或較大的厚度，以終止耗盡層在特定的應用電壓位準下擴散，從而減少電流振鈴。
第6c圖表示步進平板摻雜結構60的一個可選實施例，其中場闌區包括多步進平板頂區，具有相同的摻雜濃度，但是外延層厚度不同。在第6c圖所示的實施例中，平板頂區增大了層厚度，就像第6c圖中的摻雜結構逐漸增大的寬度一樣，從基材附近的第一平板頂區開始到N-基極區附近的最後一個平板頂區。
所述的多步進平板摻雜結構可用於場闌區，以提高要形成的半導體元件的軟切換性能。可以選擇步進摻雜濃度和平板頂區的厚度以及平板頂區的數量，以調節電場形狀或電場分佈，改善要形成的半導體元件的耐用性。另外，可以調節N-型基極區45的層厚度，以獲得從晶圓表面開始的場闌區所需的深度。因此，利用外延製程，可以在從晶圓表面開始的所需深處，形成帶有多步進平板摻雜結構的場闌區。
在一個實施例中，外延製程藉由設置外延生長摻雜氣體流動到背景摻雜濃度，然後使用並保持平板頂區的摻雜氣體流，製成了多步進平板摻雜結構，作為N-型外延層43中的場闌區。更確切地說，藉由設置摻雜氣體流動到背景摻雜濃度，外延製程開始外延生長。外延生長速度是固定的。當外延生長進行時，增大摻雜氣體流動，形成步進平板頂區，為平板頂區的目標厚度，保持住增大的摻雜氣體流。形成所需的平板頂區之後，摻雜氣體流返回到背景摻雜濃度設置點，外延製程繼續進行直到製成下一個平板頂區為止。形成場闌區之後，外延製程繼續在穩定的N-型摻雜濃度設置點下繼續進行，製成基極區外延層。對於基極區來說，穩定的N-型摻雜濃度設置點，可以與場闌區背景摻雜濃度相同或小於場闌區背景摻雜濃度。
（3）具有多尖峰摻雜結構的場闌區
第7a-7c圖，表示在本發明的實施例中，半導體本體引入了一個外延層場闌區和可以形成在場闌區中的尖峰摻雜結構。第7a圖複製的是第4a圖，表示半導體本體40含有N+基材42和形成在上面的N-型外延層43。第7b圖和第7c圖表示尖峰摻雜結構的實施例，在本實施例中，它們可以形成在外延層場闌區中。第7b圖和第7c圖所示的摻雜結構表示從左到右，從N+基材42到N-型基極區45的N-型摻雜濃度。
在第7b圖所示的實施例中，基材42是重摻雜N-型基材，因此基材42具有很高的N-型摻雜濃度。外延製程在基材42上生長N-型外延層43。場闌區44具有多尖峰摻雜結構65。也就是說，場闌區具有背景摻雜濃度和多尖峰摻雜區，在摻雜濃度上有峰值升高。尖峰摻雜區在場闌區中被分隔開。所形成的N-型基極區45帶有外延層，外延層的摻雜濃度恆定。N-型基極區45通常是輕摻雜的，因此，N-型基極區45具有很低的N-型摻雜濃度。場闌區44的背景摻雜濃度可以與N-型基極區45的摻雜濃度相同或高於N-型基極區45的摻雜濃度。
在第7b圖所示的實施例中，場闌區包括兩個尖峰摻雜區，它們具有相同的寬度或相同的外延層厚度，並且帶有相同的摻雜濃度。在其他實施例中，可以調節場闌區內平板頂區的數量、尖峰摻雜區的寬度或厚度、尖峰摻雜區的間距以及尖峰摻雜區的摻雜濃度，以獲得場闌區所需的摻雜結構。確切地說，可以根據要製備的半導體元件的應用電壓，選擇尖峰摻雜區的摻雜濃度或厚度。例如，在其他實施例中，所有的尖峰摻雜區都可以具有相同的摻雜濃度。在其他實施例中，尖峰摻雜區可以有不同的寬度或外延層厚度，同時具有相同或不同的摻雜濃度。摻雜濃度可以朝向N-基極區增大或者朝向N-基極區減小。在一個實施例中，與靠近基材的尖峰摻雜區相比，靠近N-基極區的尖峰摻雜區可以具有較高的摻雜濃度或增大的厚度，以終止在特定應用電壓位準下耗盡層的擴散，從而減少電流振鈴。
第7c圖表示尖峰摻雜結構70的一個可選實施例，其他場闌區包括三個尖峰摻雜區，帶有增大的摻雜濃度，從基材附近的第一個尖峰摻雜區開始到N-基極區附近最後一個尖峰摻雜區。另外，第7d圖所示的尖峰摻雜區具有增大的厚度，表示第7c圖中摻雜結構的寬度增大，從基材附近的第一個尖峰摻雜區開始到N-基極區附近最後一個尖峰摻雜區。
所述的多尖峰摻雜結構可用於場闌區，以改善要製備的半導體元件的軟切換性能。可以選擇尖峰摻雜區的摻雜濃度和厚度以及尖峰摻雜區的數量，以調節電場形狀或電場分佈，以改善要製成的半導體元件的耐用性。另外，可以調節N-型基極區45的層厚度，以獲得從晶圓表面開始場闌區所需的深度。因此，藉由使用外延製程，從晶圓表面開始的所需深處，可以形成帶有多尖峰摻雜結構的場闌區。
在一個實施例中，藉由將外延設置摻雜氣流設置到背景摻雜濃度，然後快速改變摻雜氣流，外延製程製成了多尖峰摻雜結構，作為N-型外延層43中的場闌區44，構成尖峰摻雜區。更確切地說，藉由將摻雜氣流設置到背景摻雜濃度，外延製程開始外延生長。外延生長速度可以調節或是不穩定的。隨著外延生長的進行，摻雜氣流快速增大，並快速斷開，以構成尖峰摻雜區。製成所需的尖峰摻雜區之後，摻雜氣流返回到背景摻雜濃度設置點，外延製程繼續進行到製成下一個尖峰摻雜區為止。製成場闌區之後，外延製程繼續在穩定的N-型摻雜濃度設置點下進行，構成基極區外延層。對於基極區來說，穩定的N-型摻雜濃度設置點可以與場闌背景摻雜濃度相同或低於場闌背景摻雜濃度。
要說明的是，雖然製備場闌區傳統的背面注入方法可以在摻雜結構中製備一個或多個尖峰，但是傳統的背面注入方法並不能精確的控制位置、寬度或厚度以及尖峰摻雜區的峰值摻雜濃度。當使用高能注入方法時，只能實現多摻雜結構粗略的控制。另外，高能注入方法無法製成平板頂部摻雜區。本發明製成的所述的外延層場闌區可以精確地控制場闌區摻雜結構的位置、厚度和峰值摻雜濃度，確保優良的軟切換性能。
利用所形成的第5-7圖所示的半導體本體，半導體本體中包括帶有改良摻雜結構的外延層場闌區，進行正面處理，製成所需半導體元件的元件區。半導體元件的pn結等元件區，形成在半導體本體的頂面或正面上。例如，藉由在半導體本體的正面製備P-本體和P+區，可以在半導體本體中形成PN結二極體，如第3a圖所示。在另一個實施例中，使用了P-型基材的半導體本體可以用於製備IGBT元件。對半導體本體進行正面處理，包括製備P-本體區、N+源極區、閘極介電層和導電閘極，如第3b圖所示。進一步可以製成溝槽閘極IGBT，如第3c圖所示。
RC-IGBT（反向傳導IGBT）
在本發明的實施例中，RC-IGBT包括半導體本體，具有一個基極區，引入了場闌區，其中基極區和場闌區都是使用外延製程製成的，參照第4-7圖如上所述。所形成的外延層場闌區帶有改良摻雜結構，實現了半導體元件的改良軟切換性能。在一些實施例中，形成在場闌區中的改良摻雜結構包括變化的、不穩定的摻雜濃度。在一些實施例中，形成在場闌區中的改良摻雜結構包括延長的分級摻雜結構、多步進平板摻雜結構或多尖峰摻雜結構中的一個，參照第5-7圖如上所述。
RC-IGBT或反向傳導的IGBT是一種帶有背面N+區的IGBT元件，使得電流從RC-IGBT元件的背面開始傳導。在IGBT中，例如圖3b所示的IGBT 20，包括由P-型基材22、N-漂流/N-基極區24、P-本體區26構成的PNP雙極電晶體、由N+源極區27、閘極29和N-漂流區構成的MOS電晶體，作為汲極。IGBT 20不能傳導來自背面的電流，也就是說，電流不能經由P-本體傳導到N-基極/N-漂流區再到P-基材。
RC-IGBT元件在同一個元件結構中集成了IGBT和轉向二極體，從而允許背面電流基材。第8a圖和第8b圖，表示在本發明的實施例中，利用外延層場闌區可以製成RC-IGBT半導體元件的剖面圖。參見第8a圖，RC-IGBT 80除了在背面增加了N+區831、元件的集電極端作為背面接觸區之外，其製備方式與第3b圖的IGBT 20的製備方式相同。這樣一來，利用P-本體區86和N+區831，可以製成一個二極體，並且背面電流傳導成為可能。參見第8b圖，溝槽閘極RC-IGBT 90除了在背面增加了N+區931、元件的集電極端作為背面接觸區之外，其製備方法都與第3c圖所示的溝槽閘極IGBT 90相同。這樣一來，利用P-本體區96和N+區931可以製成一個二極體，並且背面傳導電流成為可能。
在本發明所述的實施例中，第8a圖所示的RC-IGBT 80形成在半導體本體中，包括一個N-型外延層83，其中N-型外延層83引入了一個場闌區84，其製備方式與第4圖至第7圖所示的製備方法相同。場闌區84改善了RC-IGBT元件的軟切換性能。圖中進一步示出P區82、N-基極區85、N+區87、閘極電介質88、閘極89。與之類似，在本發明的實施例中，第8b圖所示的溝槽閘極RC-IGBT 90形成在半導體本體中，包括一個N-型外延層93，其中N-型外延層93引入了場闌區94，其製備方式與第4圖至第7圖所示的製備方法相同。場闌區94改善了溝槽閘極RC-IGBT元件的軟切換性能。圖中進一步示出P區92、N-基極區95、N+區97、溝槽閘極電介質98、閘極99。
RC-IGBT元件要求N+和P接觸區都在元件結構的背面。在晶圓的正面和背面都製成摻雜區是非常困難的，尤其是對於薄晶圓來說。在本發明的實施例中，帶有表面閘極或溝槽閘極的RC-IGBT，可以利用僅使用正面處理的製備製程實現，形成背面接觸區和正面元件區，引入帶有改良摻雜結構的外延層場闌區。製備製程允許RC-IGBT元件帶有背面接觸區和外延層場闌區，即使對於薄晶圓厚度來說也是如此。
製備RC-IGBT元件的傳統方法，包括進行正面處理，製備元件區（閘極電介質、閘極多晶矽、本體區、源極區、接頭和金屬），在晶圓的正面。然後將晶圓翻轉過來，研磨到所需厚度。進行背部處理，形成N+和P接觸區。場闌區也可以藉由背部注入形成。進行激光退火或低溫退火，激活場闌區以及N+和P區注入的摻雜物。基於上述原因，不再需要製備RC-IGBT元件傳統的背部研磨和背部注入方法，包括必須進行背部處理、無法控制場闌區的結構以及退火溫度的限制等等。確切地說，傳統的方法要求在薄晶圓上進行背部光致抗蝕方法，需要專用的光致抗蝕設備，在晶圓背面形成N+和P區的圖案，專用的薄膜設備，剝去薄晶圓上的光致抗蝕劑，並且改裝注入設備，在薄晶圓上進行注入。另外，傳統方法還需要專用的激光退火設備，控制薄晶圓進行注入N+和P區的退火。
在本發明的實施例中，製備引入外延層場闌區的RC-IGBT的半導體元件的製備方法僅使用正面處理，就能形成背部N+和P接觸區。第9a圖至第9h圖，表示在本發明的實施例中，製備RC-IGBT的半導體元件製備方法。參見第9a圖，該方法從N-型或P-型的輕摻雜晶圓基材120開始。然後，利用外延製程，在基材120上製備N-型外延層122。首先利用穩定的摻雜濃度，進行外延製程，製備第一部分外延層，以便接下來形成N-基極區。然後，繼續使用變化的摻雜濃度進行外延製程，製備第二部分外延層，以便接下來形成場闌區。外延製程的摻雜濃度可以根據上述方式變化，參照第5-7圖，以形成所需的場闌區摻雜結構。例如，可以製備第二部分外延層，以具有延長的分級摻雜結構、多步進平板摻雜結構或多尖峰摻雜結構，適用於RC-IGBT應用。
要注意的是在本實施例的方法中，用於製備N-基極和場闌區的外延製程可以參照第4-7圖進行變換。在上述說明中，為了製備PN接面二極體或IGBT，可以藉由在指定基材上生長外延層來製備半導體本體，其中基材將成為要製備的半導體元件的背面。外延生長從基材上的場闌區開始，然後在N-基極區上方繼續進行。在本發明所述的用於製備RC-IGBT的方法中，輕摻雜基材120是犧牲基材，僅利用正面處理，就行製成RC-IGBT背面N+和P接觸區。因此，本方法逆序進行就能製備半導體本體——藉由先製備N-基極區，再製備場闌區。所屬技術領域具有通常知識者應明確第5-7圖中的摻雜結構可用於外延製程，從N-基極到場闌區生長外延層。在這種情況下，可以藉由調節場闌區的外延摻雜濃度獲得場闌區所需的摻雜結構，當外延製程從N-基極區末端到場闌區內時，其方式從左到右如第5-7圖所示，以實現場闌區結構。
參見第9a圖，該方法生長一個N-型外延層，作為緩衝層124。在一些實施例中，緩衝層的摻雜濃度低於N-基極外延層122的摻雜濃度，但高於輕摻雜N-型晶圓基材的摻雜濃度。參見第9b圖，RC-IGBT的背面N+和P區形成在緩衝層124中，藉由遮罩和選擇性注入N-型和P-型摻雜物。注入的摻雜物將被激活，並將在後續的退火製程中，擴散到緩衝層124中。在本實施例中，背面接觸N+區128，藉由遮罩緩衝層124，使N+區128裸露出來，在N+區128外部形成P接觸區130。注入之後，可以在製備製程的最後進行N+注入和P-型注入的驅動或退火製程，例如與元件區的注入區一起形成在半導體結構的對邊上。
第9c圖表示在後續的退火製程之後，形成的背部N+區128和P接觸區130。可以在製程的後期，進行注入摻雜物的真實退火。圖9c中所示的N+區128和P接觸區130僅用於解釋說明。在緩衝層124中進行N+區和P區的注入步驟之後，對晶圓進行熱氧化製程，在晶圓裸露的表面上形成熱氧化層132。因此，在緩衝層124上以及輕摻雜基材120上形成熱氧化層132。在後續處理過程中，熱氧化層132可用作結合層。這時，本方法僅使用了基材120上製備半導體結構的正面處理。
參見第9d圖，將第9c圖中形成的半導體結構翻轉過來，貼到載體晶圓134上。在緩衝層124上生長熱氧化層132有助於將半導體結構貼到載體晶圓上。半導體結構翻轉後，N-型外延層122將具有第二部分，在底部構成場闌區，第一部分在頂部構成N-基極區。帶有輕摻雜基材120的半導體結構的邊緣成為晶圓的正面。要注意的是，“頂部”、“底部”、“正面”和“背面”等術語是指半導體結構中層的相對方向或位置，不是代表半導體結構的絕對方向或位置。
參見第9e圖，晶圓的正面進行研磨和拋光，除去犧牲基材120，將N-型外延層122減薄至所需的N-基極厚度。雖然N-型外延層122進行了減薄，但是載體晶圓134為半導體結構提供厚度，從而不需要特殊的薄晶圓處理製程或設備。
參見第9f圖，進行正面處理，形成RC-IGBT半導體元件的元件區140。例如，本體區、發射極/源極區、閘極介電層、導電閘極層、中間層電介質、接頭和金屬層等都利用正面處理製成。參見第9g圖，形成元件區140之後，RC-IGBT元件就完成了。然後，對半導體結構進行背部研磨和濕刻蝕，除去載體晶圓134，使之前製備的背部接觸區裸露出來。在背部接觸層和載體晶圓之間的熱氧化層132作為濕刻蝕製程的刻蝕終點，除去載體晶圓。熱氧化層132也要除去，例如藉由濕刻蝕，使背部接觸區裸露出來。
參見第9h圖，背部研磨除去了載體晶圓，終止在熱氧化層處。然後，刻蝕熱氧化層，例如使用濕刻蝕，使形成在元件背面的N+區128和P區接觸130裸露出來。帶有改良摻雜結構的外延層場闌區形成在緩衝層124上方以及N-基極區下方。要注意的是，第9h圖中所示的整個RC-IGBT元件150都只使用正面處理製成，無需薄晶圓設備或製程。也就是說，不需要背部光致抗蝕、背部注入或激光退火等製程。半導體元件製備方法利用正面製程，製備RC-IGBT元件150，形成背部接觸區，然後利用晶圓結合製程，將半導體結構翻轉到載體晶圓上，從而再次利用正面製程形成元件區。載體晶圓為半導體結構提供厚度，使得RC-IGBT元件的製備無需特殊的薄晶圓處理設備或製程。
本發明所述的半導體元件製備方法實現了引入外延層場闌區的RC-IGBT，僅利用正面處理就能製備背部N+和P接觸區。本發明所述的半導體元件製備方法簡化了製備製程，降低了成本，提高了製備製程的效率，同時改善了半導體元件的軟切換性能。
在上述實施例中，利用外延製程，製備緩衝層124。在其他實施例中，藉由在N-型外延層122中注入N-型摻雜物，製備緩衝層，用作N-基極和場闌區。
在上述實施例中，藉由在輕摻雜N-外延緩衝層中注入，製備P接觸區130。在其他實施例中，藉由外延生長，製備P接觸區130，在P-型外延層中注入N-型摻雜物，形成N+區128。
另外，在上述實施例中，提出了一種用於製備表面閘極RC-IGBT的半導體元件製備方法。在其他實施例中，本發明所述的半導體元件製備方法藉由在半導體結構的正面製備一個溝槽，並且在溝槽內部製備溝槽閘極電介質和溝槽閘極，可用於製備溝槽閘極RC-IGBT。僅使用正面處理，相同的晶圓結合方法就能用於製備溝槽閘極RC-IGBT。
雖然為了表述清楚，以上內容對實施例進行了詳細介紹，但是本發明並不侷限於上述細節。實施本發明還有許多可選方案。文中的實施例僅用於解釋說明，不用於侷限。
10‧‧‧二極體
12‧‧‧N+基材
13‧‧‧N-型外延層
14‧‧‧場闌區
15‧‧‧N-型基極區（N-基極）
16‧‧‧本體區
17‧‧‧重摻雜P-型（P+）區
20‧‧‧IGBT
22‧‧‧P-型基材
23‧‧‧外延層
24‧‧‧場闌區
25‧‧‧N-型基極區（N-基極）
26‧‧‧P-本體區
27‧‧‧源極區
28‧‧‧閘極介電層
29‧‧‧閘極
30‧‧‧IGBT
32‧‧‧P-型基材
33‧‧‧N-型外延層
34‧‧‧場闌區
35‧‧‧N-型基極區（N-基極）
36‧‧‧P-本體區
37‧‧‧源極區
38‧‧‧閘極介電層
39‧‧‧溝槽閘極
40、41‧‧‧半導體本體
42‧‧‧基材
43‧‧‧N型外延層
44‧‧‧場闌區
45‧‧‧N-型基極區（N-基極）
48‧‧‧半導體本體
50、55、60、70‧‧‧摻雜結構
80‧‧‧RC-IGBT
82‧‧‧P區
83‧‧‧N-型外延層
831‧‧‧N+區
84‧‧‧場闌區
85‧‧‧N-基極區
86‧‧‧本體區
87‧‧‧N+區
88‧‧‧閘極電介質
89‧‧‧閘極
90‧‧‧RC-IGBT
92‧‧‧P區
93‧‧‧N-型外延層
931‧‧‧N+區
94‧‧‧場闌區
95‧‧‧N-基極區
96‧‧‧P-本體區
97‧‧‧N+區
98‧‧‧溝槽閘極電介質
99‧‧‧閘極
120‧‧‧基材
122‧‧‧外延層
124‧‧‧緩衝層
128‧‧‧N+區
130‧‧‧P接觸區
132‧‧‧熱氧化層
134‧‧‧晶圓
140‧‧‧元件區
150‧‧‧元件
第1圖複製的是美國專利7,538,412中的第1圖，表示一種IGBT，包括一個由高能背部注入形成的場闌區26；
第2圖複製的是美國專利7,538,412中的第2a圖，表示一種藉由多次背部注入，形成的場闌區摻雜結構的一個實施例；
第3a圖至第3c圖，表示在本發明的實施例中，利用外延層場闌區，製成的半導體元件的剖面圖；
第4a圖至第4b圖，表示在本發明的實施例中，半導體本體內引入可以用於製備半導體元件的外延層場闌區，該半導體本體的實施例的剖面圖；
第5a圖至第5b圖，表示在本發明的實施例中，一個半導體本體中引入了一個外延層場闌區和一個可以形成在場闌區中的分級摻雜結構；
第6a圖至第6c圖，表示在本發明的實施例中，一個半導體本體中引入了一個外延層場闌區和一個可以形成在場闌區中的步進摻雜結構；
第7a圖至第7c圖，表示在本發明的實施例中，一個半導體本體中引入了一個外延層場闌區和一個可以形成在場闌區中的尖峰摻雜結構；
第8a圖至第8b圖，表示在本發明的實施例中，利用外延層場闌區製成的RC-IGBT半導體元件的剖面圖；以及
第9a圖至第9h圖，表示在本發明的實施例中，用於製備RC-IGBT的半導體元件製備方法。

Claims (20)

  1. 一種反向傳導的絕緣閘雙極電晶體元件，其包含： 一半導體層，包括一個或多個第一導電類型的重摻雜區，以及一個或多個與第一導電類型相反的第二導電類型的摻雜區； 一形成在半導體層上的第一導電類型的外延層，一形成在半導體層附近的第一部分外延層中的場闌區，以及一個形成在第二部分外延層中的基極區，場闌區具有第一邊在半導體層附近，第二邊在基極區附近，基極區具有第一邊在場闌區附近，第二邊在第一邊對面； 一第二導電類型的本體區，形成在基極區的第二邊內； 一第一導電類型的源極區，形成在本體區中； 一閘極介電層和一導電閘極，形成在基極區第二邊的外延層之上， 其中形成在第一部分外延層中的場闌區具有一摻雜結構，在場闌區中包括不穩定的、變化的摻雜濃度，基極區具有穩定的摻雜濃度。
  2. 如申請專利範圍第1項所述的反向傳導的絕緣閘雙極電晶體元件，其中閘極介電層和導電閘極包括一溝槽閘極介電層和一溝槽閘極，溝槽閘極介電層和溝槽閘極形成在溝槽中，溝槽形成在基極區第二邊上的外延層中。
  3. 如申請專利範圍第1項所述的反向傳導的絕緣閘雙極電晶體元件，其中場闌區包括一分級摻雜結構，在場闌區的第一邊上具有第一摻雜濃度，在場闌區的第二邊上具有第二摻雜濃度，摻雜濃度在場闌區的第一邊和第二邊之間線性變化，從第一摻雜濃度變化到第二摻雜濃度。
  4. 如申請專利範圍第1項所述的反向傳導的絕緣閘雙極電晶體元件，其中場闌區包括一多步進平板頂區摻雜結構，具有第一摻雜濃度作為背景摻雜濃度，具有多平板頂區，其摻雜濃度從第一摻雜濃度開始步進增大，多平板頂區在場闌區內間隔開。
  5. 如申請專利範圍第1項所述的反向傳導的絕緣閘雙極電晶體元件，其中場闌區包括一多尖峰摻雜結構，具有第一摻雜濃度，作為背景摻雜濃度，具有多尖峰摻雜區，從第一摻雜濃度開始，在摻雜濃度上有尖峰增大，多尖峰摻雜區在場闌區內間隔開。
  6. 如申請專利範圍第1項所述的反向傳導的絕緣閘雙極電晶體元件，其中第一導電類型由N-型導電類型構成，第二導電類型由P-型導電類型構成。
  7. 一種含有場闌區的反向傳導的絕緣閘雙極電晶體元件的製備方法，其包括： 提供一輕摻雜的第一半導體基材； 藉由外延製程，在第一個半導體基材上製備一第一導電類型的第一個外延層，第一個外延層具有穩定的摻雜濃度，第一個外延層構成RC-IGBT元件的基極區； 藉由外延製程，在第一個半導體基材上製備一第一導電類型的第二個外延層，第二個外延層具有包括不穩定的、變化的摻雜濃度，第二個外延層構成RC-IGBT元件的場闌區； 在第二外延層上製備一緩衝層； 藉由離子注入，在緩衝層中製備第一導電類型的第一區域和與第一導電類型相反的第二導電類型的第二區域； 在緩衝層上製備一結合層； 將載體晶圓貼到緩衝層上的結合層上，構成一半導體結構，具有第一邊是第一個半導體基材，第二邊是載體晶圓的背面； 從第一邊研磨半導體結構，除去第一半導體基材以及至少一部分第一個外延層，使第一個外延層裸露出來，構成半導體結構的正面； 從半導體結構的正面，形成第二導電類型的本體區，在本體區中形成第一導電類型的源極區； 在半導體結構的正面，製備一閘極介電層和一導電閘極；並且 除去載體晶圓和結合層，使緩衝層中第一導電類型的第一區域以及第二導電類型的第二區域裸露出來。
  8. 如申請專利範圍第7項所述的製備方法，其中藉由外延製程，在第一個外延層上製備第一導電類型的第二個外延層，包括： 製備具有分級摻雜結構的第二個外延層，第二個外延層具有靠近第一個外延層的第一邊，以及靠近緩衝層的第二邊，分級摻雜結構具有在第二個外延層的第一邊上的第一摻雜濃度，以及在第二個外延層的第二邊上的第二摻雜濃度，摻雜濃度在第二個外延層的第一邊和第二邊之間線性變化，從第一摻雜濃度到第二摻雜濃度。
  9. 如申請專利範圍第8項所述的製備方法，其中第一摻雜濃度低於第二摻雜濃度。
  10. 如申請專利範圍第9項所述的製備方法，其中第一摻雜濃度高於或等於第一個外延層穩定的摻雜濃度。
  11. 如申請專利範圍第7項所述的製備方法，其中藉由外延製程，在第一個外延層上製備第一導電類型的第二個外延層，包括： 製備具有多步進平板頂區摻雜結構的第二個外延層，具有第一摻雜濃度作為背景摻雜濃度，並且具有多平板頂區，摻雜濃度從第一摻雜濃度開始步進增大，多平板頂區在第二個外延層內間隔開。
  12. 如申請專利範圍第11項所述的製備方法，其中多平板頂區具有相同的或不同的摻雜濃度。
  13. 如申請專利範圍第12項所述的製備方法，其中多平板頂區具有不斷增大的摻雜濃度，從第二個外延層的第一邊附近的第一平板頂區開始，到第二個外延層的第二邊附近的最後一個平板頂區。
  14. 如申請專利範圍第11項所述的製備方法，其中各平板頂區都具有厚度，多平板頂區的厚度是相同的或不同的。
  15. 如申請專利範圍第14項所述的製備方法，其中多平板頂區具有遞減的厚度，從第二個外延層的第一邊附近的第一個平板頂區開始，到第二個外延層第二邊附近的最後一個平板頂區。
  16. 如申請專利範圍第11項所述的製備方法，其中背景摻雜濃度高於或等於第一個外延層穩定的摻雜濃度。
  17. 如申請專利範圍第7項所述的製備方法，其中藉由外延製程，在第一個外延層上製備第一導電類型的第二個外延層，包括： 製備具有多尖峰摻雜結構的第二個外延層，具有第一摻雜濃度，作為背景摻雜濃度，具有多尖峰摻雜區，在摻雜濃度上有尖峰增大，從第一摻雜濃度開始，多尖峰摻雜區在第二個外延層中間隔開。
  18. 如申請專利範圍第7項所述的製備方法，其中在半導體結構的正面製備一閘極介電層和一導電閘極，包括： 製備一溝槽閘極介電層和一溝槽閘極，溝槽閘極介電層和溝槽閘極形成在半導體結構正面的溝槽中。
  19. 如申請專利範圍第7項所述的製備方法，其中在第二個外延層上製備緩衝層，包括製備第三個外延層，作為緩衝層，第三個外延層具有第一導電類型。
  20. 如申請專利範圍第7項所述的製備方法，其中在緩衝層上製備一結合層，包括在緩衝層上製備一熱氧化層。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016051973A1 (ja) 2014-10-03 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
US10326044B2 (en) * 2017-08-18 2019-06-18 Micron Technology, Inc. Method and apparatus for processing semiconductor device structures
CN111834449B (zh) * 2020-07-27 2024-04-16 重庆邮电大学 一种具有背面双mos结构的快速关断rc-igbt器件
CN112018174A (zh) * 2020-08-19 2020-12-01 广东美的白色家电技术创新中心有限公司 一种半导体器件及其制作方法、家用电器
US11728423B2 (en) 2021-04-22 2023-08-15 Alpha And Omega Semiconductor International Lp Integrated planar-trench gate power MOSFET
US20230049926A1 (en) 2021-08-13 2023-02-16 Semiconductor Components Industries, Llc Epitaxial field stop region for semiconductor devices

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10205323B4 (de) * 2001-02-09 2011-03-24 Fuji Electric Systems Co., Ltd. Verfahren zur Herstellung eines Halbleiterbauelements
DE102004047749B4 (de) 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
DE102005049506B4 (de) 2005-10-13 2011-06-09 Infineon Technologies Austria Ag Vertikales Halbleiterbauelement
US7538412B2 (en) 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
US7932583B2 (en) * 2008-05-13 2011-04-26 Infineon Technologies Austria Ag Reduced free-charge carrier lifetime device
US7910486B2 (en) 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
US8299494B2 (en) 2009-06-12 2012-10-30 Alpha & Omega Semiconductor, Inc. Nanotube semiconductor devices
US8384151B2 (en) * 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
JP5817686B2 (ja) 2011-11-30 2015-11-18 株式会社デンソー 半導体装置
CN103999225B (zh) * 2012-01-19 2017-02-22 富士电机株式会社 半导体装置及其制造方法
CN103839804B (zh) * 2012-11-23 2019-01-11 中国科学院微电子研究所 一种电场阻断型igbt结构的制备方法
CN104425250A (zh) * 2013-08-30 2015-03-18 无锡华润上华半导体有限公司 一种igbt的制造方法
JP6311723B2 (ja) * 2013-12-16 2018-04-18 富士電機株式会社 半導体装置および半導体装置の製造方法
US9240450B2 (en) * 2014-02-12 2016-01-19 Infineon Technologies Ag IGBT with emitter electrode electrically connected with impurity zone
US9385222B2 (en) * 2014-02-14 2016-07-05 Infineon Technologies Ag Semiconductor device with insert structure at a rear side and method of manufacturing
DE102014106594B4 (de) 2014-05-09 2022-05-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements
US9431525B2 (en) * 2014-06-12 2016-08-30 Cree, Inc. IGBT with bidirectional conduction
US9324783B2 (en) * 2014-09-30 2016-04-26 Infineon Technologies Ag Soft switching semiconductor device and method for producing thereof
DE102014115314B4 (de) * 2014-10-21 2018-10-11 Infineon Technologies Austria Ag Bipolartransistor mit isoliertem gate mit einem thermistor mit negativem temperaturkoeffizienten und herstellungsverfahren
JP6524666B2 (ja) 2015-01-15 2019-06-05 富士電機株式会社 半導体装置
DE102015104723B4 (de) * 2015-03-27 2017-09-21 Infineon Technologies Ag Verfahren zum Herstellen von ersten und zweiten dotierten Gebieten und von Rekombinationsgebieten in einem Halbleiterkörper
DE102015208097B4 (de) * 2015-04-30 2022-03-31 Infineon Technologies Ag Herstellen einer Halbleitervorrichtung durch Epitaxie
CN105762077B (zh) * 2016-05-12 2018-09-07 中山汉臣电子科技有限公司 绝缘栅双极晶体管的制造方法

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