JP7182850B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP7182850B2
JP7182850B2 JP2016223538A JP2016223538A JP7182850B2 JP 7182850 B2 JP7182850 B2 JP 7182850B2 JP 2016223538 A JP2016223538 A JP 2016223538A JP 2016223538 A JP2016223538 A JP 2016223538A JP 7182850 B2 JP7182850 B2 JP 7182850B2
Authority
JP
Japan
Prior art keywords
type
region
impurity concentration
silicon carbide
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016223538A
Other languages
English (en)
Other versions
JP2018082057A (ja
Inventor
直之 大瀬
誠 内海
泰彦 大西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2016223538A priority Critical patent/JP7182850B2/ja
Priority to US15/796,896 priority patent/US10304930B2/en
Publication of JP2018082057A publication Critical patent/JP2018082057A/ja
Application granted granted Critical
Publication of JP7182850B2 publication Critical patent/JP7182850B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
従来、炭化珪素（ＳｉＣ）は、低オン抵抗、高速特性、高温特性に優れていることから、特にパワーデバイスへの応用が期待されている。炭化珪素を用いた半導体装置として、ＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）により駆動される縦型ＭＯＳパワーデバイスが提案されている。縦型ＭＯＳパワーデバイスのＭＯＳゲート構造として、半導体基板に形成したトレンチ内に埋め込んだトレンチゲート構造が公知である。トレンチゲート構造は、横方向（素子の深さ方向に垂直な方向）の微細化、すなわちセルピッチの微細化に適しており、かつ構造的に低オン抵抗特性を得やすい。
一般的な縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）のトレンチ付近の構造を図１０に示す。図１０は、一般的な縦型ＭＯＳＦＥＴのトレンチ付近の構造を示す断面図である。通常、トレンチゲート構造は、トレンチ１０５の内壁に沿って形成されたゲート絶縁膜１０６の内側部分をゲート電極１０７となるポリシリコン（ｐｏｌｙ－Ｓｉ）で埋めることで形成される。このとき、素子表面（チップ表面）を平坦化するためにゲート電極１０７（ポリシリコン）をエッチバックすると、トレンチ１０５内にゲート電極１０７が落ち込む。
そこで、トレンチ１０５内でのゲート電極１０７の落ち込み量（以下、ゲート落ち込み量とする）ｔｐ１に対するエッチバックのマージンを確保するために、拡散深さｄ１０１の深いｎ+型ソース領域１０４が形成される。ｎ+型ソース領域１０４の拡散深さｄ１０１を深くするには、リン（Ｐ）や窒素（Ｎ）など拡散しやすいｎ型不純物のイオン注入によりｎ+型ソース領域１０４を形成することが知られている。符号１０２，１０３は、それぞれ、ｎ+型ドレイン層となる炭化珪素のｎ+型支持基板（不図示）上に順にエピタキシャル成長させたｎ-型ドリフト層およびｐ型ベース層である。
トレンチゲート構造の縦型ＭＯＳＦＥＴの製造方法として、ｎ型ソース領域を形成するための工程で、多段階のイオン注入において注入エネルギーが最大となるときの不純物のドーズ量を、注入エネルギーが最大でないときの不純物のドーズ量よりも少なくする方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｎ型ソース領域の深い部分でのｎ型不純物のチャネリングを抑制して、ｐ型ベース領域とｎ型ソース領域との間のｐｎ接合の接合深さがばらつくことを抑制することで、チャネル長やゲート閾値電圧、オン抵抗のばらつきを抑制している。ｎ型ソース領域を形成するためのイオン注入のドーパントとして、窒素（Ｎ）、リン（Ｐ）または砒素（Ａｓ）のいずれか一つの不純物を用いている。
特開２０１４－２３６１２０号公報
しかしながら、上述したようにリンのイオン注入でｎ+型ソース領域１０４を形成した場合、縦方向（素子の深さ方向）のリーク（漏れ電流）を抑制することができない。窒素のイオン注入でｎ+型ソース領域１０４を形成した場合、金属電極（ソース電極：不図示）とのコンタクト抵抗を低くすることができない。これらの問題は、砒素のイオン注入でｎ+型ソース領域を形成することで解消可能である。しかしながら、砒素は、原子半径が大きく拡散しにくいため、ｎ+型ソース領域１０４の拡散深さｄ１０１が浅くなるという新たな問題がある。
ｎ+型ソース領域１０４の拡散深さｄ１０１が浅い場合、ゲート落ち込み量ｔｐ１に対するエッチバックのマージンが狭くなる。このため、ｎ+型ソース領域１０４の、ゲート絶縁膜１０６を挟んでゲート電極１０７と対向する部分の厚さｔｐ２を確保することができない虞があり、歩留り低下につながる。また、ｎ+型ソース領域１０４の拡散深さｄ１０１が浅い場合、エピタキシャル層（ｐ型ベース層１０３）の厚さばらつきや、半導体基体１００のおもて面１００ａに犠牲酸化により生じる凹凸などに対するチャネル長Ｌの制御マージンを確保することが難しい。
砒素のイオン注入により形成するｎ+型ソース領域１０４の拡散深さを深くするには、イオン注入の加速エネルギーを高くすればよい。しかしながら、一般的なイオン注入装置では、最大加速エネルギーが３５０ｋｅＶ～４００ｋｅＶ程度であるため、拡散深さｄ１０１の深いｎ+型ソース領域１０４を形成するのに必要なエネルギーに達するまで砒素イオンを加速させることができない。高加速エネルギーでイオン注入可能なイオン注入装置を用いることも可能であるが、当該装置は高価であり、かつスループットが悪くなるため、量産性が悪いという問題がある。
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低減させるとともに、精度よくチャネル長を制御することができ、かつリークを抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板のおもて面に、炭化珪素からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面に、炭化珪素からなる第２導電型の第２半導体層が設けられている。前記第２半導体層の内部に、第１導電型半導体領域が選択的に設けられている。トレンチは、前記第１導電型半導体領域および前記第２半導体層を貫通して前記第１半導体層に達する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記トレンチの上半部内に埋め込まれて前記ゲート電極を覆う層間絶縁膜が設けられている。第１電極は、前記第１導電型半導体領域および前記第２半導体層に接する。前記半導体基板の裏面に、第２電極が設けられている。前記第１導電型半導体領域のうち、前記第１電極側の領域に砒素による第１不純物濃度分布を有し、前記第１不純物濃度分布よりも前記第２電極側の領域に前記第１不純物濃度分布に一部が重なるように窒素による第２不純物濃度分布を有する。前記第２不純物濃度分布は、前記第１不純物濃度分布のピークよりも前記第２電極側に深い位置で、かつ前記半導体基板のおもて面に平行な方向に前記ゲート絶縁膜を挟んで前記ゲート電極に対向する位置に、前記第１不純物濃度分布のピークと離れて１点のピークを有する。前記第１不純物濃度分布は、前記第２不純物濃度分布のピークよりも前記第１電極側の浅い位置に、深さ方向に所定範囲にわたって不純物濃度が一様に分布するピークを有する。前記ゲート電極は、前記第２半導体層の、前記第１半導体層側に対して反対側の表面から所定の落ち込み量を有し、前記ゲート電極と前記層間絶縁膜との界面が前記トレンチの内部に位置する構造である。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２不純物濃度分布のピークから前記第２電極側への不純物濃度の減少勾配は、前記第１不純物濃度分布のピークから前記第２電極側への不純物濃度の減少勾配よりも急峻であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素からなる半導体基板のおもて面に、炭化珪素からなる第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面に、炭化珪素からなる第２導電型の第２半導体層を形成する第２工程を行う。次に、砒素の第１イオン注入および窒素の第２イオン注入により、前記第２半導体層の内部に第１導電型半導体領域を選択的に形成する第３工程を行う。次に、前記第１導電型半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極を形成し、前記ゲート電極を覆い前記トレンチの上半部内に埋め込まれる層間絶縁膜を形成する第５工程を行う。次に、前記第１導電型半導体領域および前記第２半導体層に接する第１電極を形成する第６工程を行う。次に、前記半導体基板の裏面に第２電極を形成する第７工程を行う。前記第３工程では、前記第１イオン注入により、前記第１導電型半導体領域の前記第１電極側の領域に、深さ方向に所定範囲にわたって不純物濃度が一様に分布するピークが形成されるように砒素による第１不純物濃度分布を形成する。前記第２イオン注入により、前記第１導電型半導体領域の前記第１不純物濃度分布よりも前記第２電極側の領域に、前記第１不純物濃度分布に重なるとともに、前記第１不純物濃度分布のピークよりも深い位置で、かつ前記半導体基板のおもて面に平行な方向に前記ゲート絶縁膜を挟んで前記ゲート電極に対向する位置に、前記第１不純物濃度分布のピークと離れて１点のピークが形成されるように窒素による第２不純物濃度分布を形成する。前記第５工程は、前記トレンチの内壁に沿って前記ゲート絶縁膜を形成する工程と、導電層を堆積して、前記導電層で前記ゲート絶縁膜を介して前記トレンチの内部を埋め込む工程と、前記導電層をエッチバックして、前記トレンチの内部に前記ゲート電極となる前記導電層を残し、前記ゲート電極を前記第２半導体層の、前記第１半導体層側に対して反対側の表面から所定の落ち込み量を有する構造とし、前記ゲート電極を覆う前記層間絶縁膜と前記ゲート電極との界面が前記トレンチの内部に位置する構造とする工程と、を含む。
上述した発明によれば、基体おもて面の表面領域に砒素濃度プロファイルを有し、基体おもて面から比較的深い領域に窒素濃度プロファイルを有する第１導電型半導体領域を形成することができる。これによって、第１導電型半導体領域の表面領域での砒素濃度プロファイルにより第１電極とのコンタクト抵抗を低減させることができ、オン抵抗を低減させることができる。かつ、基体おもて面から比較的深い領域での窒素濃度プロファイルにより、第１導電型半導体領域の拡散深さを制御することができるとともに、第１導電型半導体領域の拡散深さを深くしてゲート落ち込み量に対するエッチバックのマージンを精度よく確保することができる。このため、チャネル長の制御マージンを精度よく確保することができる。また、上述した発明によれば、砒素のイオン注入と窒素のイオン注入とにより第１導電型半導体領域を形成することで、縦方向（素子の深さ方向）のリークを抑制することができる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、オン抵抗を低減させるとともに、精度よくチャネル長を制御することができ、かつリークを抑制することができるという効果を奏する。
実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の要部の不純物濃度分布を示す特性図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 一般的な縦型ＭＯＳＦＥＴのトレンチ付近の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、炭化珪素（ＳｉＣ）を用いた縦型ＭＯＳＦＥＴ（以下、ＳｉＣ－ＭＯＳＦＥＴとする）を例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示す半導体装置は、炭化珪素基体１０のおもて面（ｐ型ベース層３側の面）１０ａ側にＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造を備えたＳｉＣ－ＭＯＳＦＥＴである。炭化珪素基体１０は、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板（半導体チップ）とする）１上にｎ-型ドリフト層（第１半導体層）２およびｐ型ベース層（第２半導体層）３となるエピタキシャル層（炭化珪素層）１０ｂ，１０ｃを順に成長させたエピタキシャル基板である。図１には、１つのＭＯＳゲートからなる１つの単位セル（素子の機能単位）を示す。
ＭＯＳゲート構造は、ｐ型ベース層３、ｎ+型ソース領域（第１導電型半導体領域）４、ｐ+型コンタクト領域（不図示）、トレンチ５、ゲート絶縁膜６およびゲート電極７で構成される。ｎ-型ドリフト層２は、ｎ-型エピタキシャル層１０ｂで構成される。ｎ+型ソース領域４は、隣り合うトレンチ５の側壁間にわたって、ｐ型エピタキシャル層１０ｃの表面領域（基体おもて面１０ａ側の領域）に設けられている。ｎ+型ソース領域４は、砒素（Ａｓ）および窒素（Ｎ）ドープの拡散領域であり、砒素ドープのみの場合よりも深い拡散深さｄ１を有する。ｎ+型ソース領域４の不純物濃度分布については後述する。ｐ+型コンタクト領域は、ｐ型エピタキシャル層１０ｃの表面領域に選択的に設けられている。ｐ型エピタキシャル層１０ｃの、ｎ+型ソース領域４およびｐ+型コンタクト領域以外の部分がｐ型ベース層３である。トレンチ５は、ｎ+型ソース領域４およびｐ型ベース層３を貫通してｎ-型ドリフト層２に達する。
ゲート絶縁膜６は、トレンチ５の内壁に沿って設けられている。トレンチ５のゲート絶縁膜６の内側部分は、例えばポリシリコン（ｐｏｌｙ－Ｓｉ）よりなるゲート電極７で埋め込まれている。ゲート電極７は、後述するエッチバックによりトレンチ５内に落ち込んでいる。トレンチ５内でのゲート電極７の落ち込みとは、ゲート電極７と層間絶縁膜８との界面がトレンチ５の内部に位置することである。図１には、トレンチ５内でのゲート電極７の落ち込み量（ゲート落ち込み量）を符号ｔｐ１で示す。ゲート落ち込み量ｔｐ１とは、炭化珪素基体１０のおもて面（ｎ+型ソース領域４の表面）１０ａからゲート絶縁膜と接する端部までの長さ（すなわちｄ１－ｔｐ２）（深さ）である。
層間絶縁膜８は、トレンチ５の上半部内を埋め込むように、炭化珪素基体１０のおもて面１０ａに設けられている。層間絶縁膜８を深さ方向に貫通するコンタクトホールには、ｎ+型ソース領域４およびｐ+型コンタクト領域が露出されている。ソース電極（第１電極）９は、コンタクトホールを介してｎ+型ソース領域４およびｐ+型コンタクト領域に接する。ソース電極９とゲート電極７とは、トレンチ５の上半部内に埋め込まれてゲート電極７を覆う層間絶縁膜８により電気的に絶縁されている。炭化珪素基体１０の裏面（ｎ+型ドレイン領域であるｎ+型炭化珪素基板１の裏面）には、ドレイン電極（第２電極）１１が設けられている。
次に、ｎ+型ソース領域４の不純物濃度分布について説明する。図２は、実施の形態１にかかる半導体装置の要部の不純物濃度分布を示す特性図である。図２には、図１の砒素および窒素ドープのｎ+型ソース領域４の不純物濃度分布を示す。図２において深さ＝０ｎｍとは、炭化珪素基体１０のおもて面１０ａ、すなわちソース電極９とｎ+型ソース領域４との界面を示している。図２に示すように、ｎ+型ソース領域４は、基体おもて面１０ａから異なる深さに、砒素の不純物濃度分布（以下、砒素濃度プロファイル（第１不純物濃度分布）とする）２１と、窒素の不純物濃度分布（以下、窒素濃度プロファイル（第２不純物濃度分布）とする）２２とを有する。ｎ+型ソース領域４の全体の不純物濃度分布２０は、異なる深さ範囲に互いに重なるように形成された砒素濃度プロファイル２１および窒素濃度プロファイル２２を合算した濃度プロファイルとなる。
具体的には、ｎ+型ソース領域４の表面領域（ソース電極９側の領域）は、所定の不純物濃度で砒素ドープされた領域であり、砒素濃度プロファイル２１を有する。ｎ+型ソース領域４の砒素濃度プロファイル２１は、基体おもて面１０ａから比較的浅い位置に比較的広い深さ範囲２１ａにわたってほぼ平坦にピーク（最大値）Ａが分布する緩やかな山なりの濃度プロファイルとなっている。このような砒素濃度プロファイル２１は、例えば加速エネルギーの異なる複数段（複数回）のイオン注入（以下、多段イオン注入とする）により形成可能である。ｎ+型ソース領域４の表面領域の砒素濃度を例えば１×１０20／ｃｍ3程度とすることで、ソース電極９とのコンタクト抵抗を低くすることができ、ソース電極９とオーミックコンタクトが得られる。
ｎ+型ソース領域４の比較的深い領域（ドレイン電極１１側の領域）は、所定の不純物濃度で窒素ドープされた領域であり、窒素濃度プロファイル２２を有する。ｎ+型ソース領域４の窒素濃度プロファイル２２は、砒素濃度プロファイル２１のピークＡよりも深い位置の略１点をピークＢとする急峻な山なりの濃度プロファイルとなっている。このような窒素濃度プロファイル２２は、例えば砒素のイオン注入よりも高いまたは、同等の加速エネルギーで窒素のイオン注入を行うことにより形成可能である。ｎ+型ソース領域４の全体の不純物濃度分布２０は、砒素濃度プロファイル２１のピークＡから窒素濃度プロファイル２２のピークＢまでの広い深さ範囲２０ａにわたってほぼ平坦にピークＣが分布する緩やかな山なりの濃度プロファイルとなる。すなわち、ｎ+型ソース領域４の拡散深さｄ１は、砒素ドープのみで従来構造（図１０参照）のｎ+型ソース領域１０４（すなわち砒素濃度プロファイル２１のみを有するｎ+型ソース領域１０４）を形成した場合よりも深くなる。
窒素濃度プロファイル２２のピークＢの位置を制御することで、一般的なイオン注入装置を用いた場合においてもｎ+型ソース領域４の拡散深さｄ１を精度よく制御可能であり、ｎ+型ソース領域４の所定の拡散深さｄ１（例えば３５０ｎｍ程度）が得られる。このため、ゲート落ち込み量ｔｐ１に対するエッチバックのマージンを精度よく確保することができ、ｎ+型ソース領域４の、ゲート絶縁膜６を挟んでゲート電極７と対向する部分の厚さｔｐ２を所定厚さで確保することができる。ゲート落ち込み量ｔｐ１に対するエッチバックのマージンとは、ゲート電極７のエッチバックばらつきによるゲート落ち込み量ｔｐ１増加の許容量である。また、ｎ+型ソース領域４の拡散深さｄ１を深くすることができるため、ｐ型ベース層３となるｐ型エピタキシャル層１０ｃの厚さばらつきや、犠牲酸化により生じる基体おもて面１０ａの凹凸などに対するチャネル長Ｌの制御マージンも精度よく確保することができる。
ｎ+型ソース領域４の窒素濃度プロファイル２２のピークＢよりも深い部分２２ｂの減少勾配は、ｎ+型ソース領域４の砒素濃度プロファイル２１のピークＡよりも深い部分２１ｂの不純物濃度の減少勾配よりも急峻である。これは、窒素原子の半径が砒素原子の半径よりも小さいことに由来する。また、ｎ+型ソース領域４の窒素濃度プロファイル２２のピークＢよりも深い部分２２ｂは、ｎ+型ソース領域４の全体の不純物濃度分布２０のピークＣよりも深い部分２０ｂの濃度勾配を形成する。すなわち、ｎ+型ソース領域４の全体の不純物濃度分布２０のピークＣよりも深い部分２０ｂの不純物濃度の減少勾配は、ｎ+型ソース領域４の窒素濃度プロファイル２２に基づいて急峻となる。ｎ+型ソース領域４の全体の不純物濃度分布２０の濃度勾配のうち、ｐ型ベース層３となるｐ型エピタキシャル層１０ｃの不純物濃度（符号２４で示す横線）と一致する深さで、ｐ型ベース層３とｎ+型ソース領域４との間のｐｎ接合１２が形成される。このため、ｎ+型ソース領域４の全体の不純物濃度分布２０のピークＣよりも深い部分２０ｂの不純物濃度の減少勾配が急峻になることで、ｐ型エピタキシャル層１０ｃ中に形成されるｐｎ接合１２の深さのばらつきをより小さくすることができる。
また、ソース電極９とのオーミックコンタクトを形成する際にシリサイド層となる炭化珪素基体１０の表面領域部分（例えば炭化珪素基体１０のおもて面から１００ｎｍ程度の深さｄ２までの部分）の窒素の不純物濃度は、同部分の砒素の不純物濃度の１０分の１以下程度が望ましい。その理由は、同部分の窒素の不純物濃度が砒素の不純物濃度よりも大きい場合、窒素の凝集が発生し、コンタクト抵抗を増大させるからである。
次に、実施の形態１にかかる半導体装置の製造方法について、図１，２を参照しながら説明する。まず、炭化珪素からなるｎ+型支持基板（ｎ+型炭化珪素基板（半導体ウエハ））１上にｎ-型ドリフト層２およびｐ型ベース層３を順にエピタキシャル成長させることで炭化珪素基体１０を作製する。次に、炭化珪素基体１０のおもて面（ｐ型ベース層３側の面）１０ａを覆う酸化膜（不図示）を形成し、この酸化膜をフォトリソグラフィでパターニングしてトレンチ５の形成領域に対応する部分を除去する。
次に、酸化膜の残部（マスク酸化膜）をマスクとしてエッチングを行い、ｐ型ベース層３を貫通してｎ-型ドリフト層２に達するトレンチ５を形成する。次に、エッチングによるダメージ層を除去するために、ソフトエッチングおよび犠牲酸化を行う。犠牲酸化膜およびマスク酸化膜を除去した後に、炭化珪素基体１０のおもて面１０ａを熱酸化して、トレンチ５の内壁に沿ってゲート絶縁膜６を形成する。次に、炭化珪素基体１０のおもて面１０ａにポリシリコン（ｐｏｌｙ－Ｓｉ）層を堆積し、トレンチ５のゲート絶縁膜６の内側部分をポリシリコンで埋める。
次に、炭化珪素基体１０のおもて面１０ａが露出するまでポリシリコンをエッチバックし、トレンチ５の内部にのみゲート電極７となるポリシリコンを残す。このエッチバックによるゲート落ち込み量ｔｐ１は例えば０．２μｍ程度である。次に、フォトリソグラフィおよびイオン注入により、ｐ型ベース層３の表面領域にｎ+型ソース領域４を選択的に形成する。このとき、砒素のイオン注入と、窒素のイオン注入とを順次行い、砒素濃度プロファイル２１と窒素濃度プロファイル２２とを合算させた上記不純物濃度分布２０を有する拡散深さｄ１の深いｎ+型ソース領域４を形成する。
具体的には、ｎ+型ソース領域４を形成するためのイオン注入においては、砒素のイオン注入よりも高い加速エネルギーで窒素のイオン注入を行い、ｎ+型ソース領域４の拡散深さｄ１を制御する。例えば、砒素の多段イオン注入（例えば４段）の後に、窒素のイオン注入（例えば１段）を行ってもよい。また、ｎ+型ソース領域４を形成するための砒素のイオン注入および窒素のイオン注入の順序や段数は種々変更可能である。例えば、少なくとも、砒素のイオン注入によりｎ+型ソース領域４の表面領域の砒素濃度を高くしてソース電極９とのコンタクト抵抗を低減させることができればよく、砒素のイオン注入を１段としてもよいし、窒素を多段イオン注入としてもよい。
次に、フォトリソグラフィおよびイオン注入により、ｐ型ベース層３の表面領域にｐ+型コンタクト領域（不図示）を選択的に形成する。ｎ+型ソース領域４およびｐ+型コンタクト領域は、形成順序を入れ換えてもよいし、トレンチ５の形成前に形成してもよい。次に、各イオン注入でドープされた不純物を熱処理により活性化させる。この熱処理は、ｎ+型ソース領域４およびｐ+型コンタクト領域の各イオン注入を行うごとに行ってもよい。次に、トレンチ５の上半部内を埋め込むように、炭化珪素基体１０のおもて面１０ａに層間絶縁膜８を形成する。
次に、炭化珪素基体１０のおもて面１０ａ上のゲート絶縁膜６および層間絶縁膜８をパターニングしてコンタクトホールを形成し、コンタクトホールにｎ+型ソース領域４およびｐ+型コンタクト領域を露出させる。次に、熱処理（リフロー）により層間絶縁膜８の表面を平坦化させる。次に、コンタクトホールに埋め込むように、炭化珪素基体１０のおもて面１０ａにソース電極９を形成する。また、炭化珪素基体１０の裏面にドレイン電極１１を形成する。その後、半導体ウエハをチップ状に切断（ダイシング）して個片化することで、図１に示す縦型ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、砒素のイオン注入と窒素のイオン注入とを行うことで、基体おもて面の表面領域に砒素濃度プロファイルを有し、基体おもて面から比較的深い領域に窒素濃度プロファイルを有するｎ+型ソース領域を形成することができる。これによって、ｎ+型ソース領域の表面領域での砒素濃度プロファイルによりソース電極とのコンタクト抵抗を低減させることができ、オン抵抗を低減させることができる。かつ、基体おもて面から比較的深い領域での窒素濃度プロファイルにより、ｎ+型ソース領域の拡散深さを制御することができるとともに、ｎ+型ソース領域の拡散深さを深くしてゲート落ち込み量に対するエッチバックのマージンを精度よく確保することができる。このため、チャネル長の制御マージンを精度よく確保することができる。
また、実施の形態１によれば、砒素のイオン注入と窒素のイオン注入とによりｎ+型ソース領域を形成することで、縦方向（素子の深さ方向）のリークを抑制することができる。また、実施の形態１によれば、炭化珪素を用いて半導体装置を作製（製造）することにより、シリコン（Ｓｉ）を用いる場合よりもオン抵抗を低減させることができる。また、実施の形態１によれば、少なくとも砒素のイオン注入によりｎ+型ソース領域とソース電極とのコンタクト抵抗を低減することができればよい。このため、砒素のイオン注入のみでｎ+型ソース領域を形成する場合よりも砒素注入の段数を少なくし、かつ低加速エネルギーで砒素のイオン注入を行うことができる。これにより、スループットを向上させることができ、かつ砒素のイオン注入による素子特性への悪影響を小さくすることができる。
（実施の形態２）
実施の形態２において、実施の形態１にかかる半導体装置の具体的な適用例について説明する。図３は、実施の形態２にかかる半導体装置の構造を示す断面図である。図３には、２つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルおよびエッジ終端領域を図示省略する（図４～９においても同様）。エッジ終端領域とは、活性領域の周囲を囲み、基板おもて面側の電界を緩和して耐圧を保持する領域である。活性領域とは、オン状態のときに電流が流れる領域である。
実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、ｎ-型ドリフト層２とｐ型ベース層３との間にｎ型電流拡散領域３０が設けられている点である。ｎ型電流拡散領域３０は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。トレンチ５は、ｎ+型ソース領域４およびｐ型ベース層３を貫通してｎ型電流拡散領域３０に達する。
２つ目の相違点は、ｎ型電流拡散領域３０の内部には、第１，２ｐ+型領域３１，３２がそれぞれ選択的に設けられている点である。第１ｐ+型領域３１は、例えば、トレンチ５の底面および底面コーナー部を覆うように設けられている。トレンチ５の底面コーナー部とは、トレンチ５の底面と側壁との境界である。第１ｐ+型領域３１は、トレンチ５の底面および底面コーナー部と深さ方向に対向する位置に、トレンチ５と離して配置されていてもよい。第１ｐ+型領域３１を設けることで、トレンチ５の底面付近に、第１ｐ+型領域３１とｎ型電流拡散領域３０との間のｐｎ接合を形成することができる。
第２ｐ+型領域３２は、隣り合うトレンチ５間（メサ部）に、第１ｐ+型領域３１と離して、かつｐ型ベース層３に接するように設けられている。第２ｐ+型領域３２は、ｐ型ベース層３とｎ型電流拡散領域３０との界面から、ｎ型電流拡散領域３０とｎ-型ドリフト層２との界面に達しない深さで設けられている。また、第２ｐ+型領域３２は、その一部をトレンチ５側に延在させて部分的に第１ｐ+型領域３１と接していてもよい。第２ｐ+型領域３２を設けることで、隣り合うトレンチ５間において、トレンチ５の底面よりもドレイン側に深い位置に、第２ｐ+型領域３２とｎ型電流拡散領域３０との間のｐｎ接合を形成することができる。
第１，２ｐ+型領域３１，３２は、ｎ型電流拡散領域３０とｎ-型ドリフト層２との界面に達しない深さで設けられてもよいし、ｎ型電流拡散領域３０とｎ-型ドリフト層２との界面に達していてもよい。図３には、ｎ型電流拡散領域３０とｎ-型ドリフト層２との界面に達しない深さで第１，２ｐ+型領域３１，３２を設けた状態を示す（図３，５～９においても同様）。このように第１，２ｐ+型領域３１，３２とｎ型電流拡散領域３０とでｐｎ接合を形成することで、ゲート絶縁膜６のトレンチ５底面の部分に高電界が印加されることを防止することができる。図３において、符号３３～３５は、それぞれｐ++型コンタクト領域、ソース電極パッド、ドレイン電極パッドである。
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図４～９は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。まず、図４に示すように、ｎ+型ドレイン領域となるｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１は、例えば、窒素ドープの炭化珪素単結晶基板であってもよい。ｎ+型炭化珪素基板１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよい。次に、ｎ+型炭化珪素基板１のおもて面に、例えば窒素などのｎ型不純物をドープしたｎ-型炭化珪素層４１をエピタキシャル成長させる。ｎ-型炭化珪素層４１の不純物濃度および厚さは、例えば、それぞれ３．０×１０15／ｃｍ3程度および１０μｍ程度であってもよい。
次に、図５に示すように、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法等により、ｎ-型炭化珪素層４１の表面に例えば１．５μｍ程度の厚さで酸化膜（ＳｉＯ2膜：不図示）を形成する。次に、フォトリソグラフィにより、第１，２ｐ+型領域３１，３２の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）としてアルミニウム（Ａｌ）などのｐ型不純物をイオン注入し、ｎ-型炭化珪素層４１の表面層に例えば０．５μｍ程度の深さで第１ｐ+型領域３１およびｐ+型領域（以下、ｐ+型部分領域とする）３２ａをそれぞれ選択的に形成する。このｐ+型部分領域３２ａは、第２ｐ+型領域３２の一部である。第１ｐ+型領域３１およびｐ+型部分領域３２ａの不純物濃度は、例えば５．０×１０18／ｃｍ3程度であってもよい。
次に、第１ｐ+型領域３１およびｐ+型部分領域３２ａの形成に用いた酸化膜マスクをフォトリソグラフィによりさらに選択的に除去し、ｎ型電流拡散領域３０の形成領域に対応する部分を開口する。次に、この酸化膜マスクをマスクとして窒素などのｎ型不純物をイオン注入し、ｎ-型炭化珪素層４１の表面層にｎ型領域（以下、ｎ型部分領域とする）３０ａを形成する。このｎ型部分領域３０ａは、ｎ型電流拡散領域３０の一部である。ｎ型部分領域３０ａの不純物濃度は、例えば１．０×１０17／ｃｍ3程度であってもよい。ｎ型部分領域３０ａの深さは、第１ｐ+型領域３１およびｐ+型部分領域３２ａと同じ深さであってもよいし、第１ｐ+型領域３１およびｐ+型部分領域３２ａよりも深くてもよい。
ｎ-型炭化珪素層４１の、ｎ型部分領域３０ａよりもドレイン側の部分がｎ-型ドリフト層２となる。そして、ｎ型部分領域３０ａ、第１ｐ+型領域３１およびｐ+型部分領域３２ａの形成に用いた酸化膜マスクを除去する。第１ｐ+型領域３１およびｐ+型部分領域３２ａは、それぞれ異なる酸化膜マスクを用いて異なるイオン注入工程で形成されてもよい。ｎ型部分領域３０ａと、第１ｐ+型領域３１およびｐ+型部分領域３２ａと、の形成順序を入れ替えてもよい。
次に、図６に示すように、窒素などのｎ型不純物をドープしたｎ-型炭化珪素層４１上に、ｎ-型炭化珪素層４２をエピタキシャル成長させる。ｎ-型炭化珪素層４２の不純物濃度および厚さは、例えば、それぞれ３．０×１０15／ｃｍ3程度および０．５μｍ程度であってもよい。次に、例えばプラズマＣＶＤ法等により、ｎ-型炭化珪素層４２の表面に例えば１．５μｍ程度の厚さで酸化膜（不図示）を形成する。次に、フォトリソグラフィにより、第２ｐ+型領域３２の形成領域に対応する部分の酸化膜を除去する。
次に、酸化膜の残部をマスク（酸化膜マスク）としてアルミニウム（Ａｌ）などのｐ型不純物をイオン注入し、ｎ-型炭化珪素層４２の、深さ方向にｐ+型部分領域３２ａに対向する部分に、ｐ+型部分領域３２ａに達する深さ（すなわち０．５μｍ程度）でｐ+型部分領域３２ｂを選択的に形成する。ｐ+型部分領域３２ｂの幅および不純物濃度は、例えばｐ+型部分領域３２ａと略同じである。ｐ+型部分領域３２ａ，３２ｂが深さ方向（縦方向）に連結されることで、第２ｐ+型領域３２が形成される。
次に、ｐ+型部分領域３２ｂの形成に用いた酸化膜マスクをフォトリソグラフィによりさらに選択的に除去し、ｎ型電流拡散領域３０の形成領域に対応する部分を開口する。次に、この酸化膜マスクをマスクとして窒素などのｎ型不純物をイオン注入し、ｎ-型炭化珪素層４２の表面層に、ｎ型部分領域３０ａに達する深さ（すなわち０．５μｍ程度）でｎ型部分領域３０ｂを形成する。ｎ型部分領域３０ｂの不純物濃度は、ｎ型部分領域３０ａと略同じであってもよい。ｎ型部分領域３０ａ，３０ｂの少なくとも一部同士が深さ方向に連結されることで、ｎ型電流拡散領域３０が形成される。そして、ｐ+型部分領域３２ｂおよびｎ型部分領域３０ｂの形成に用いた酸化膜マスクを除去する。ｐ+型部分領域３２ｂとｎ型部分領域３０ｂとの形成順序を入れ替えてもよい。
次に、図７に示すように、ｎ-型炭化珪素層４２上に、アルミニウムなどのｐ型不純物をドープしたｐ型炭化珪素層４３をエピタキシャル成長させる。ｐ型炭化珪素層４３の不純物濃度および厚さは、例えば、それぞれ４．０×１０17／ｃｍ3程度および１．３μｍ程度であってもよい。ここまでの工程により、ｎ+型炭化珪素基板１上にｎ-型炭化珪素層４１，４２およびｐ型炭化珪素層４３を順に堆積した炭化珪素基体（半導体ウエハ）１０が形成される。
次に、フォトリソグラフィにより、炭化珪素基体１０のおもて面（ｐ型炭化珪素層４３側の面）上に、エッジ終端領域（不図示）の形成領域に対応する部分を開口したレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとして六フッ化硫黄（ＳＦ6）等のフッ素系ガスを用いたドライエッチングを行い、エッジ終端領域におけるｐ型炭化珪素層４３を除去してｎ-型炭化珪素層４２を露出させる。すなわち、炭化珪素基体１０のおもて面には、活性領域にｐ型炭化珪素層４３が露出し、エッジ終端領域にｎ-型炭化珪素層４２が露出した状態となる。そして、エッチング用のレジストマスクを除去する。
次に、例えばプラズマＣＶＤ法等により、炭化珪素基体１０のおもて面に例えば１．５μｍ程度の厚さで酸化膜（不図示）を形成する。次に、フォトリソグラフィにより、ｎ+型ソース領域４の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）として、実施の形態１と同様に、砒素のイオン注入と、窒素のイオン注入とを順次行い、ｐ型炭化珪素層４３の表面層に上記不純物濃度分布２０を有する拡散深さｄ１の深いｎ+型ソース領域４を選択的に形成する（図２参照）。そして、ｎ+型ソース領域４の形成に用いた酸化膜マスクを除去する。
次に、例えばプラズマＣＶＤ法等により、炭化珪素基体１０のおもて面に例えば１．５μｍ程度の厚さで酸化膜（不図示）を形成する。次に、フォトリソグラフィにより、ｐ++型コンタクト領域３３の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）としてアルミニウムなどのｐ型不純物をイオン注入し、ｐ型炭化珪素層４３の表面層にｐ++型コンタクト領域３３を選択的に形成する。ｐ++型コンタクト領域３３の不純物濃度は、例えばｐ型炭化珪素層４３の不純物濃度よりも高くする。そして、ｐ++型コンタクト領域３３の形成に用いた酸化膜マスクを除去する。
次に、例えばプラズマＣＶＤ法等により、炭化珪素基体１０のおもて面に例えば１．５μｍ程度の厚さで酸化膜（不図示）を形成する。次に、フォトリソグラフィにより、エッジ終端領域の耐圧構造の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）としてアルミニウムなどのｐ型不純物をイオン注入し、耐圧構造を構成するｐ-型領域（不図示）を選択的に形成する。
耐圧構造を構成するｐ-型領域は、ｐ型ベース層３に接していればよく、エッジ終端領域においてｎ-型炭化珪素層４２の表面層にのみ形成されてもよいし、ｐ型炭化珪素層４３の、ｎ-型炭化珪素層４２との段差からｎ-型炭化珪素層４２にわたって形成されてもよい。そして、耐圧構造の形成に用いた酸化膜マスクを除去する。ｎ+型ソース領域４、ｐ++型コンタクト領域３３および耐圧構造の形成順序を入れ替えてもよい。
次に、例えば、不活性ガス雰囲気で１７００℃程度の温度の熱処理を行い、上述したすべてのイオン注入で形成した各領域を活性化させる。次に、図８に示すように、例えばプラズマＣＶＤ法等により、炭化珪素基体１０のおもて面に例えば１．５μｍ程度の厚さで酸化膜（不図示）を形成する。次に、フォトリソグラフィにより、トレンチ５の形成領域に対応する部分の酸化膜を除去する。次に、酸化膜の残部をマスク（酸化膜マスク）としてドライエッチングを行い、ｎ+型ソース領域４およびｐ型ベース層３を貫通してｎ型電流拡散領域３０に達するトレンチ５を形成する。トレンチ５は、ｎ型電流拡散領域３０の内部の第１ｐ+型領域３１に達していてもよい。そして、トレンチ５の形成に用いた酸化膜マスクを除去する。
次に、図９に示すように、炭化珪素基体１０のおもて面（ｐ型炭化珪素層４３の表面）およびトレンチ５の内壁に沿ってゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えば、酸素（Ｏ2）雰囲気中で１０００℃程度の温度の熱処理による熱酸化膜であってもよいし、プラズマＣＶＤ法による堆積膜であってもよいし、気相成長法による高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜であってもよい。
次に、トレンチ５に埋め込むように、例えばリンドープのポリシリコン（ｐｏｌｙ－Ｓｉ）を堆積しエッチングすることで、トレンチ５の内部にゲート電極７となるポリシリコンを残す。ゲート電極７は、炭化珪素基体１０のおもて面から外側に突出していてもよい。次に、ゲート電極７を覆うように、炭化珪素基体１０のおもて面全面に例えば１μｍ程度の厚さで層間絶縁膜８を形成する。層間絶縁膜８は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）で形成される。
次に、フォトリソグラフィおよびエッチングにより層間絶縁膜８およびゲート絶縁膜６をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域４およびｐ++型コンタクト領域３３を露出させる。次に、熱処理（リフロー）により、層間絶縁膜８を平坦化させる。ｎ+型ソース領域４およびｐ++型コンタクト領域３３に接するようにソース電極９となるニッケル（Ｎｉ）膜などの導電性膜を形成する。次に、フォトリソグラフィおよびエッチングにより導電性膜をパターニングしてコンタクトホールの内部にのみ残す。
次に、炭化珪素基体１０の裏面（ｎ+型炭化珪素基板１の裏面）に、ドレイン電極１１となるニッケル膜などの導電性膜を形成する。次に、例えば不活性ガス雰囲気で１０００℃程度の温度の熱処理により、炭化珪素基体１０の両面の導電性膜をシリサイド化し、炭化珪素基体１０とのオーミックコンタクトをなすソース電極９およびドレイン電極１１を形成する。
次に、例えばスパッタリング法により、コンタクトホールを埋め込むように層間絶縁膜８の表面に例えば５μｍ程度の厚さでアルミニウム膜を堆積する。次に、フォトリソグラフィおよびエッチングによりアルミニウム膜をパターニングし、活性領域にソース電極パッド３４となるアルミニウム膜を残す。次に、例えばスパッタリング法により、ドレイン電極１１上に例えばチタン（Ｔｉ）膜、ニッケル膜、金（Ａｕ）を順に積層してドレイン電極パッド３５を形成することで、図３に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態では、ＭＯＳＦＥＴを例に説明しているが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）など、トレンチゲート構造を備えたすべてのＭＯＳ型半導体装置に適用した場合においても同様の効果を奏する。また、上述した各実施の形態では、炭化珪素を用いた半導体装置を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体）や、シリコンを用いた半導体装置に適用した場合においても同様の効果を奏する。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、トレンチゲート構造を備えた半導体装置に有用であり、特に炭化珪素を用いた半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ-型ドリフト層
３ ｐ型ベース層
４ ｎ+型ソース領域
５ トレンチ
６ ゲート絶縁膜
７ ゲート電極
７ａ ゲート電極の表面
８ 層間絶縁膜
９ ソース電極
１０ 炭化珪素基体
１０ａ 炭化珪素基体のおもて面
１１ ドレイン電極
１２ ｐ型ベース層とｎ+型ソース領域との間のｐｎ接合
２０ ｎ+型ソース領域の全体の不純物濃度分布
２０ａ ｎ+型ソース領域の全体の不純物濃度分布のピークの深さ範囲
２０ｂ ｎ+型ソース領域の全体の不純物濃度分布のピークよりも深い部分
２１ ｎ+型ソース領域の砒素濃度プロファイル
２１ａ ｎ+型ソース領域の砒素濃度プロファイルのピークの深さ範囲
２１ｂ ｎ+型ソース領域の砒素濃度プロファイルのピークよりも深い部分
２２ ｎ+型ソース領域の窒素濃度プロファイル
２２ｂ ｎ+型ソース領域の窒素濃度プロファイルのピークよりも深い部分
Ａ ｎ+型ソース領域の砒素濃度プロファイルのピーク
Ｂ ｎ+型ソース領域の窒素濃度プロファイルのピーク
Ｃ ｎ+型ソース領域の全体の不純物濃度分布のピーク
ｄ１ ｎ+型ソース領域の拡散深さ
ｄ２ シリサイド層となる炭化珪素基体１０の表面領域部分の基体おもて面からの深さ
Ｌ チャネル長
ｔｐ１ ゲート落ち込み量
ｔｐ２ ｎ+型ソース領域の、ゲート絶縁膜を挟んでゲート電極と対向する部分の厚さ

Claims (3)

  1. 炭化珪素からなる半導体基板のおもて面に設けられた、炭化珪素からなる第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた、炭化珪素からなる第２導電型の第２半導体層と、
    前記第２半導体層の内部に選択的に設けられた第１導電型半導体領域と、
    前記第１導電型半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記トレンチの上半部内に埋め込まれて前記ゲート電極を覆う層間絶縁膜と、
    前記第１導電型半導体領域および前記第２半導体層に接する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第１導電型半導体領域のうち、前記第１電極側の領域に砒素による第１不純物濃度分布を有し、前記第１不純物濃度分布よりも前記第２電極側の領域に前記第１不純物濃度分布に一部が重なるように窒素による第２不純物濃度分布を有し、
    前記第２不純物濃度分布は、前記第１不純物濃度分布のピークよりも前記第２電極側に深い位置で、かつ前記半導体基板のおもて面に平行な方向に前記ゲート絶縁膜を挟んで前記ゲート電極に対向する位置に、前記第１不純物濃度分布のピークと離れて１点のピークを有し、
    前記第１不純物濃度分布は、前記第２不純物濃度分布のピークよりも前記第１電極側の浅い位置に、深さ方向に所定範囲にわたって不純物濃度が一様に分布するピークを有し、
    前記ゲート電極は、前記第２半導体層の、前記第１半導体層側に対して反対側の表面から所定の落ち込み量を有し、前記ゲート電極と前記層間絶縁膜との界面が前記トレンチの内部に位置する構造であることを特徴とする炭化珪素半導体装置。
  2. 前記第２不純物濃度分布のピークから前記第２電極側への不純物濃度の減少勾配は、前記第１不純物濃度分布のピークから前記第２電極側への不純物濃度の減少勾配よりも急峻であることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 炭化珪素からなる半導体基板のおもて面に、炭化珪素からなる第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に、炭化珪素からなる第２導電型の第２半導体層を形成する第２工程と、
    砒素の第１イオン注入および窒素の第２イオン注入により、前記第２半導体層の内部に第１導電型半導体領域を選択的に形成する第３工程と、
    前記第１導電型半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程と、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極を形成し、前記ゲート電極を覆い前記トレンチの上半部内に埋め込まれる層間絶縁膜を形成する第５工程と、
    前記第１導電型半導体領域および前記第２半導体層に接する第１電極を形成する第６工程と、
    前記半導体基板の裏面に第２電極を形成する第７工程と、
    を含み、
    前記第３工程では、
    前記第１イオン注入により、前記第１導電型半導体領域の前記第１電極側の領域に、深さ方向に所定範囲にわたって不純物濃度が一様に分布するピークが形成されるように砒素による第１不純物濃度分布を形成し、
    前記第２イオン注入により、前記第１導電型半導体領域の前記第１不純物濃度分布よりも前記第２電極側の領域に、前記第１不純物濃度分布に一部が重なるとともに、前記第１不純物濃度分布のピークよりも深い位置で、かつ前記半導体基板のおもて面に平行な方向に前記ゲート絶縁膜を挟んで前記ゲート電極に対向する位置に、前記第１不純物濃度分布のピークと離れて１点のピークが形成されるように窒素による第２不純物濃度分布を形成し、
    前記第５工程は、
    前記トレンチの内壁に沿って前記ゲート絶縁膜を形成する工程と、
    導電層を堆積して、前記導電層で前記ゲート絶縁膜を介して前記トレンチの内部を埋め込む工程と、
    前記導電層をエッチバックして、前記トレンチの内部に前記ゲート電極となる前記導電層を残し、前記ゲート電極を前記第２半導体層の、前記第１半導体層側に対して反対側の表面から所定の落ち込み量を有する構造とし、前記ゲート電極を覆う前記層間絶縁膜と前記ゲート電極との界面が前記トレンチの内部に位置する構造とする工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
JP2016223538A 2016-11-16 2016-11-16 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Active JP7182850B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016223538A JP7182850B2 (ja) 2016-11-16 2016-11-16 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US15/796,896 US10304930B2 (en) 2016-11-16 2017-10-30 Semiconductor device implanted with arsenic and nitrogen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016223538A JP7182850B2 (ja) 2016-11-16 2016-11-16 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018082057A JP2018082057A (ja) 2018-05-24
JP7182850B2 true JP7182850B2 (ja) 2022-12-05

Family

ID=62106429

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016223538A Active JP7182850B2 (ja) 2016-11-16 2016-11-16 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10304930B2 (ja)
JP (1) JP7182850B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016181617A (ja) * 2015-03-24 2016-10-13 株式会社デンソー 半導体装置
CN110611011A (zh) * 2018-08-02 2019-12-24 深圳市芯思杰联邦国际科技发展有限公司 Be离子扩散保护环雪崩光电探测器芯片及其制作方法
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
JP7275573B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102019105812B4 (de) 2019-03-07 2022-08-25 Infineon Technologies Ag Grabenstruktur enthaltende halbleitervorrichtung und herstellungsverfahren
JP7310184B2 (ja) * 2019-03-18 2023-07-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20230083106A1 (en) * 2021-09-16 2023-03-16 Infineon Technologies Ag Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188399A (ja) 1998-10-16 2000-07-04 Denso Corp 炭化珪素半導体装置及びその製造方法
WO2010110246A1 (ja) 2009-03-25 2010-09-30 ローム株式会社 半導体装置
JP2013008716A (ja) 2011-06-22 2013-01-10 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法
JP2013214660A (ja) 2012-04-03 2013-10-17 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2015230932A (ja) 2014-06-04 2015-12-21 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261588A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体装置
US6225151B1 (en) * 1997-06-09 2001-05-01 Advanced Micro Devices, Inc. Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion
EP1519419B1 (en) * 2003-09-24 2018-02-21 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
US7279743B2 (en) * 2003-12-02 2007-10-09 Vishay-Siliconix Closed cell trench metal-oxide-semiconductor field effect transistor
JP2007059722A (ja) * 2005-08-25 2007-03-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2009033036A (ja) * 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
JP4877286B2 (ja) * 2008-07-08 2012-02-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5732790B2 (ja) * 2010-09-14 2015-06-10 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2014236120A (ja) 2013-06-03 2014-12-15 トヨタ自動車株式会社 半導体装置及びその製造方法
JP6179409B2 (ja) * 2014-01-24 2017-08-16 株式会社デンソー 炭化珪素半導体装置の製造方法
JP6470214B2 (ja) * 2016-03-16 2019-02-13 株式会社東芝 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188399A (ja) 1998-10-16 2000-07-04 Denso Corp 炭化珪素半導体装置及びその製造方法
WO2010110246A1 (ja) 2009-03-25 2010-09-30 ローム株式会社 半導体装置
JP2013008716A (ja) 2011-06-22 2013-01-10 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法
JP2013214660A (ja) 2012-04-03 2013-10-17 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2015230932A (ja) 2014-06-04 2015-12-21 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
JP2018082057A (ja) 2018-05-24
US20180138271A1 (en) 2018-05-17
US10304930B2 (en) 2019-05-28

Similar Documents

Publication Publication Date Title
JP7182850B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6472776B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20150179764A1 (en) Semiconductor device and method for manufacturing same
JP5102411B2 (ja) 半導体装置およびその製造方法
JP5096739B2 (ja) 半導体装置の製造方法
JP5628462B1 (ja) 半導体装置およびその製造方法
US9825164B2 (en) Silicon carbide semiconductor device and manufacturing method for same
JP6802454B2 (ja) 半導体装置およびその製造方法
CN111200008B (zh) 超结器件及其制造方法
JP6454447B2 (ja) 半導体装置の製造方法
JP7057555B2 (ja) 半導体装置
JP6345378B1 (ja) 半導体装置
JP2016021547A (ja) 半導体装置の製造方法
JP5676923B2 (ja) 半導体装置の製造方法および半導体装置
JP2018537858A (ja) 半導体装置およびその製造方法
KR20160018322A (ko) 반도체 장치의 제조 방법
US20210043765A1 (en) Silicon carbide semiconductor device and manufacturing method of same
JP2020107703A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018152522A (ja) 半導体装置および半導体装置の製造方法
JP2022136894A (ja) 超接合炭化珪素半導体装置の製造方法
JP6606819B2 (ja) 半導体装置
JP2014192191A (ja) 半導体装置及び半導体装置の製造方法
JP7443853B2 (ja) 炭化珪素半導体装置
JP2006210861A (ja) 半導体素子の製造方法
KR20210065759A (ko) 전력 반도체 소자

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191011

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210525

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210719

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20211130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220224

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20220224

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20220304

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20220308

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20220527

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20220531

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20220809

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20220927

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20221025

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20221122

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20221122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221122

R150 Certificate of patent or registration of utility model

Ref document number: 7182850

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150