JP7310184B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP7310184B2
JP7310184B2 JP2019049467A JP2019049467A JP7310184B2 JP 7310184 B2 JP7310184 B2 JP 7310184B2 JP 2019049467 A JP2019049467 A JP 2019049467A JP 2019049467 A JP2019049467 A JP 2019049467A JP 7310184 B2 JP7310184 B2 JP 7310184B2
Authority
JP
Japan
Prior art keywords
region
silicon carbide
semiconductor
type
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019049467A
Other languages
English (en)
Other versions
JP2020155438A (ja
Inventor
啓樹 奥村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2019049467A priority Critical patent/JP7310184B2/ja
Priority to US16/806,669 priority patent/US11114560B2/en
Publication of JP2020155438A publication Critical patent/JP2020155438A/ja
Application granted granted Critical
Publication of JP7310184B2 publication Critical patent/JP7310184B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
その背景には、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる点が挙げられる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されている。高耐圧特性を維持したままより一層の低オン抵抗を有する縦型ＳｉＣ－ＭＯＳＦＥＴが期待できる。
従来の炭化珪素半導体装置の構造について、縦型ＭＯＳＦＥＴを例に説明する。図１０は、従来の炭化珪素半導体装置の構造を模式的に示す断面図である。図１０は、トレンチ型ＭＯＳＦＥＴ１５０の例である。図１０に示すように、ｎ+型炭化珪素基板１０１のおもて面にｎ-型炭化珪素エピタキシャル層１０２が堆積され、ｎ-型炭化珪素エピタキシャル層１０２の表面にｐ型ベース層１０６が堆積されている。
ｐ型ベース層１０６の上層部分にはｎ+型ソース領域１０７やｐ+型コンタクト領域１０８およびｐ型ボディ層１１８が設けられている。ｎ+型ソース領域１０７は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト領域１０８は、ｎ+型ソース領域１０７を挟んでトレンチゲート構造と反対側に備えられている。ｐ型ボディ層１１８は、ｐ+型コンタクト領域１０８の周囲を囲むように配置されており、ｎ+型ソース領域１０７の下部まで入り込んで配置されている。
また、ｐ型ベース層１０６およびｎ+型ソース領域１０７を貫通してｎ-型炭化珪素エピタキシャル層１０２に達するトレンチ１１６が設けられている。このトレンチ１１６の側面と接するようにｎ+型ソース領域１０７が配置されている。
トレンチ１１６の内壁面は酸化膜などによって構成されたゲート絶縁膜１０９にて覆われており、ゲート絶縁膜１０９の表面に形成されたゲート電極１１０により、トレンチ１１６内が埋め尽くされている。このようにして、トレンチゲート構造が構成されている。
また、ｐ型ベース層１０６およびｎ+型ソース領域１０７の表面やゲート電極１１０の表面には、層間絶縁膜１１１を介してソース電極１１２やゲート配線（図示せず）が設けられている。ソース電極１１２とゲート配線とは、層間絶縁膜１１１上において電気的に絶縁されている。層間絶縁膜１１１に形成されたコンタクトホールを通じてソース電極１１２はｐ+型コンタクト領域１０８およびｎ+型ソース領域１０７と電気的に接触させられ、ゲート配線はゲート電極１１０と電気的に接触させられている。
そして、ｎ+型炭化珪素基板１０１の裏面側には、ｎ+型炭化珪素基板１０１と電気的に接続された裏面電極１１３（ドレイン電極）が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
このようなトレンチ型ＭＯＳＦＥＴ１５０において、ｐ型ベース層１０６とｎ-型炭化珪素エピタキシャル層１０２とによるＰＮ接合界面で電界が一番強くなる。また、イオン注入時に発生する点欠陥がＰＮ接合界面に存在するとドレインリークパスを形成する。このため、ＰＮ接合界面よりも点欠陥の位置を浅くすることでドレインリーク電流を低減できる。例えば、ｎ+型ソース領域１０７の表面からの点欠陥の数のピーク位置の深さをＸ、ｎ+型ソース領域１０７の表面からｐ型ベース層１０６とｎ-型炭化珪素エピタキシャル層１０２とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとすることで、ドレインリーク電流を低減できる（例えば、下記特許文献１参照）。
特許第６２８４２９２号公報
ここで、縦型ＭＯＳＦＥＴにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜１０９で覆う構造となり、ゲート絶縁膜１０９のトレンチ１１６の底部の部分がドレイン電極１１３に近づくため、ゲート絶縁膜１０９のトレンチ１１６の底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体（シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素（ＳｉＣ））では超高耐圧素子を作製するため、トレンチ１１６の底部のゲート絶縁膜１０９への悪影響は、信頼性を大きく低下させる。
ｐ型ベース領域１０６に接し、かつトレンチ１１６の底部より深い位置に達するｐ型領域、およびトレンチ１１６の底部にｐ型領域を形成することで、トレンチ１１６の底部の電界強度を緩和させ、信頼性が大きく低下する問題を解消できる。
しかしながら、上記のようにＰＮ接合界面よりも点欠陥の位置を浅くした構造では、点欠陥の数のピーク位置をｐ型ベース層１０６に設けているため、ｐ型領域を形成することができない。このため、トレンチ１１６の底部のゲート絶縁膜１０９に高電界が印加されるため、製造できる炭化珪素半導体装置は、耐圧クラス６５０Ｖ程度までとなる。
この発明は、上述した従来技術による問題点を解消するため、ドレインリーク電流を低減して、１２００Ｖ程度以上の高耐圧が可能となる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の炭化珪素からなる第１導電型の第１半導体層が設けられる。前記第１半導体層の内部に選択的に第２導電型の第１ベース領域が設けられる。前記第１半導体層の、前記炭化珪素半導体基板のおもて面と反対側の表面に炭化珪素からなる第２導電型の第２半導体層が設けられる。前記第２半導体層の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の表面層に選択的に、前記第１半導体領域と接する第２導電型の第２半導体領域が設けられる。前記第１半導体領域および前記第２半導体領域に接触する第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記第１ベース領域は、前記第２半導体領域と深さ方向に対向する位置に設けられ、前記第２半導体領域の、前記炭化珪素半導体基板のおもて面と反対側の表面から深さ方向への点欠陥の分布について、前記第１半導体層と前記第１ベース領域との界面より深い位置に２つのピークを有する。前記２つのピークの中でより深い位置にある第１ピークには、前記２つのピークの中でより浅い位置にある第２ピークより、前記点欠陥の数が多い。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域の、前記炭化珪素半導体基板のおもて面と反対側の表面から深さ方向への点欠陥の分布について、前記第１半導体層と前記第２半導体層との界面より深い位置に１つの第３ピークを有し、前記第３ピークは、前記第１ピークより前記点欠陥の数が少ないことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域は、第１導電型の領域であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域は、ＳＢＤ構造、ＪＢＳ構造、ＰｉＮ構造またはＭＰＳ構造の領域であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域は、ＪＦＥＴ領域であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域は、前記第１半導体領域であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体層および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチと、前記第１半導体層の内部に前記トレンチの底部と接するように選択的に設けられた第２導電型の第２ベース領域と、前記トレンチ内部にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極上に設けられた層間絶縁膜と、を備える。前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域は、前記トレンチの底部と前記炭化珪素半導体基板との間の領域であることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１ベース領域は、不純物としてアルミニウムを含んでいることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体層および前記第１半導体領域は、不純物として窒素またはリンを含んでいることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１ベース領域に含まれる不純物は、前記第１半導体層および前記第１半導体領域に含まれる不純物よりも原子番号が大きいことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１ベース領域の不純物濃度は、前記第２半導体領域の不純物濃度より高いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２ピークの、前記第１半導体層と前記第１ベース領域との界面からの深さは、前記第２半導体層の厚さ以上で、前記第２半導体層の前記炭化珪素半導体基板のおもて面と反対側の表面から、前記第２ベース領域の前記炭化珪素半導体基板のおもて面側の表面までの距離以下であることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の炭化珪素からなる第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の内部に選択的に第２導電型の第１ベース領域を形成する第２工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板のおもて面と反対側の表面に炭化珪素からなる第２導電型の第２半導体層を形成する第３工程を行う。次に、前記第２半導体層の表面層に選択的に第１導電型の第１半導体領域を形成する第４工程を行う。次に、前記第２半導体層の表面層に選択的に、前記第１半導体領域と接する第２導電型の第２半導体領域を形成する第５工程を行う。次に、前記第１半導体領域および前記第２半導体領域に接触する第１電極を形成する第６工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第７工程を行う。前記第２工程では、前記第１ベース領域を、前記第２半導体領域と深さ方向に対向する位置に形成する。前記第２工程および前記第５工程では、前記第２半導体領域の前記炭化珪素半導体基板のおもて面と反対側の表面から深さ方向への点欠陥の分布について、前記第１半導体層と前記第１ベース領域との界面より深い位置に２つのピークを有するように形成し、前記２つのピークの中でより深い位置にある第１ピークを、前記２つのピークの中でより浅い位置にある第２ピークより、前記点欠陥の数が多くなるように形成する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１ベース領域をイオン注入で形成し、前記第５工程では、前記第２半導体領域をイオン注入で形成することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程でのイオン注入の加速エネルギーは、前記第５工程でのイオン注入の加速エネルギーより大きいことを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、２価または３価のイオンを注入することを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、前記第２半導体層をエピタキシャル成長により形成することを特徴とする。
上述した発明によれば、点欠陥のピーク位置を、電界集中箇所である第１導電型の第１半導体層と第２導電型の第２半導体層との界面よりも離している。これにより、ドレインリーク電流を低減できる。また、実施の形態では、点欠陥のピーク位置をｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）内にしている。これにより、ｐ型ベース層（第２導電型の第２半導体層）内に第１ｐ+型ベース領域（第２導電型の第１ベース領域）を形成することができる。このため、トレンチの底部のゲート絶縁膜へ電界強度を緩和でき、例えば１２００Ｖ以上の高耐圧の炭化珪素半導体装置を実現できる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ドレインリーク電流を低減して、１２００Ｖ程度以上の高耐圧が可能になるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構造を模式的に示す断面図である。 実施の形態にかかる炭化珪素半導体装置のｐ+型コンタクト領域の下のＣＬスペクトルの強度分布を示すグラフである。 実施の形態にかかる炭化珪素半導体装置のｎ+型ソース領域線Ｂの下のＣＬスペクトルの強度分布を示すグラフである。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。 従来の炭化珪素半導体装置の構造を模式的に示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を模式的に示す断面図である。図１は、トレンチ型ＭＯＳＦＥＴ５０の例を示す。
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。
ｎ+型炭化珪素基板１は、炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度であり、例えば低濃度ｎ型ドリフト層である。ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型高濃度領域（第１導電型の第１半導体層）５が設けられていてもよい。ｎ型高濃度領域５は、ｎ+型炭化珪素基板１よりも低くｎ-型炭化珪素エピタキシャル層２よりも高い不純物濃度の高濃度ｎ型ドリフト層である。
ｎ-型炭化珪素エピタキシャル層２の、ｎ+型炭化珪素基板１側に対して反対側の表面側には、ｐ型ベース層（第２導電型の第２半導体層）６が設けられている。以下、ｎ+型炭化珪素基板１とｎ-型炭化珪素エピタキシャル層２とｎ型高濃度領域５とｐ型ベース層６とを併せて炭化珪素半導体基体とする。
ｎ+型炭化珪素基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極１３となるドレイン電極が設けられている。裏面電極１３の表面には、ドレイン電極パッド（不図示）が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型ベース層６側）には、トレンチ構造が形成されている。具体的には、トレンチ１６は、ｐ型ベース層６のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型ベース層６を貫通してｎ型高濃度領域５（ｎ型高濃度領域５を設けない場合にはｎ-型炭化珪素エピタキシャル層２、以下単に（２））に達する。トレンチ１６の内壁に沿って、トレンチ１６の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１６内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、ｎ-型炭化珪素エピタキシャル層２およびｐ型ベース層６と絶縁されている。ゲート電極１０の一部は、トレンチ１６の上方（後述するソース電極１２が設けられている側）からソース電極１２側に突出していてもよい。
ｎ型高濃度領域５（２）のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面層には、第１ｐ+型ベース領域３が設けられている。また、ｎ型高濃度領域５（２）内に、トレンチ１６の底部と接する第２ｐ+型ベース領域４が設けられている。第２ｐ+型ベース領域４は、トレンチ１６の底部と深さ方向に対向する位置に形成される。第２ｐ+型ベース領域４の幅は、トレンチ１６の幅と同じかそれよりも広い。トレンチ１６の底部は、第２ｐ+型ベース領域４に達してもよいし、ｐ型ベース層６と第２ｐ+型ベース領域４に挟まれたｎ型高濃度領域５（２）内に位置していてもよい。
第１ｐ+型ベース領域３および第２ｐ+型ベース領域４を設けることで、トレンチ１６の底部と深さ方向（ソース電極１２から裏面電極１３への方向）に近い位置に、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４とｎ型高濃度領域５（２）とのｐｎ接合を形成することができる。このように、第１ｐ+型ベース領域３および第２ｐ+型ベース領域４とｎ型高濃度領域５（２）とのｐｎ接合を形成することで、トレンチ１６の底部のゲート絶縁膜９に高電界が印加されることを防止することができる。このため、ワイドバンドギャップ半導体を半導体材料として用いた場合においても高耐電圧化が可能となる。
実施の形態ではｎ-型炭化珪素エピタキシャル層２内に、トレンチ１６間の第１ｐ+型ベース領域３よりも深い位置にｎ型高濃度領域５（２）よりピーク不純物濃度が高いｎ+型領域１７が設けられる。ｎ+型領域１７はピーク不純物濃度がｎ型高濃度領域５（２）の不純物濃度より高ければよく、ｎ+型領域１７のすべての領域でｎ型高濃度領域５（２）より不純物濃度が高くなくてもよい。また、ｎ型高濃度領域５が設けられない形態では、ｎ+型領域１７はピーク不純物濃度がｎ-型炭化珪素エピタキシャル層２の不純物濃度より高い。
ｎ+型領域１７により、素子の耐圧を決定する部位を、トレンチ１６の底部の第２ｐ+型ベース領域４ではなく、トレンチ１６間の第１ｐ+型ベース領域３とすることができる。すなわち、トレンチ１６の底部の第２ｐ+型ベース領域４の耐圧をトレンチ１６間の第１ｐ+型ベース領域３の耐圧よりも高くすることができる。
また、ｎ+型領域１７は、第１ｐ+型ベース領域３の下方（ソース電極１２からドレイン電極１３への方向）に部分的に設けられていてもよい。この場合、電界が集中する位置を制御することが可能になる。さらに、第１ｐ+型ベース領域３の下方全体にｎ+型領域１７を設けることに比べて、少ない窒素のドーズ量で同じ効果を得ることができ、ドーズ量が少ないためイオン注入の段数を削減できる。
ｐ型ベース層６の内部には、炭化珪素半導体基体の第１主面側にｎ+型ソース領域（第１導電型の第１半導体領域）７およびｐ+型コンタクト領域（第２導電型の第２半導体領域）８が選択的に設けられている。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８は互いに接する。
層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１６に埋め込まれたゲート電極１０を覆うように設けられている。ソース電極１２は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ+型コンタクト領域８に接する。ソース電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。ソース電極１２上には、ソース電極パッド（不図示）が設けられている。ソース電極１２と層間絶縁膜１１との間に、例えばソース電極１２からゲート電極１０側への金属原子の拡散を防止するバリアメタル１４が設けられていてもよい。
図１では、１つのセル（トレンチ１６、ゲート絶縁膜９、ゲート電極１０、層間絶縁膜１１およびソース電極１２からなる構造）のみを図示しているが、さらに多くのセルのＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
実施の形態の炭化珪素半導体装置では、ｐ+型コンタクト領域８のｎ+型炭化珪素基板１のおもて面と反対側の表面から深さ方向（図１のＡ方向）の点欠陥の分布は次のようになっている。第１ｐ+型ベース領域３とｎ+型領域１７とのｐｎ界面（ｎ+型領域１７を設けない場合は第１ｐ+型ベース領域３とｎ-型炭化珪素エピタキシャル層２とのｐｎ界面、以下第１ｐｎ界面と称する）より深い位置に２つの点欠陥のピークを有する。例えば、図１の点Ｘ１、Ｘ２の位置に点欠陥のピークを有する。ここで、点Ｘ２の位置のピークは、点Ｘ１の位置のピークよりｎ+型炭化珪素基板１側に深く設けられている。また、点Ｘ２の位置のピークは、点Ｘ１の位置のピークより点欠陥の数が多くなっている。
点Ｘ１の位置のピークは、ｐ+型コンタクト領域８を形成するためのイオン注入により形成され、点Ｘ２の位置のピークは、第１ｐ+型ベース領域３を形成するためのイオン注入により形成される。例えば、ｐ+型コンタクト領域８は、リン（Ｐ）のイオンを注入することにより形成され、第１ｐ+型ベース領域３はアルミニウム（Ａｌ）のイオンを注入することにより形成される。ｐ+型コンタクト領域８より第１ｐ+型ベース領域３の方が厚いため、大きな加速エネルギーでイオンを注入している。また、第１ｐ+型ベース領域３の不純物濃度は、ｐ+型コンタクト領域８の不純物濃度より高くなっている。このように、第１ｐ+型ベース領域３を形成する際のイオン注入で注入されるイオンの数が多いことと、イオン種の原子番号が大きいことと、加速エネルギーが大きいこととにより、点Ｘ２の位置のピークは、点Ｘ１の位置のピークより点欠陥の数が多くなっている。
また、点Ｘ１の位置は、第１ｐｎ界面より深さｈ１離れている。深さｈ１は、例えば、ｐ型ベース層６の厚さｈｐ１以上であることが好ましい。具体的には、１．０μｍ以上であることが好ましい。また、深さｈ１は、例えば、ｐ型ベース層６のｎ+型炭化珪素基板１のおもて面と反対側の表面と、第１ｐ+型ベース領域３のｎ+型炭化珪素基板１のおもて面側の表面との距離ｈｐ２以下であることが好ましい。具体的には、２．３μｍ以下であることが好ましい。つまり、１．０≦ｈｐ１≦ｈ１≦ｈｐ２≦２．３μｍである。なお、図１は、構造を模式的に示しているため、上記の関係を正確に表していない。
また、点Ｘ２の位置は、第１ｐｎ界面より深さｈ２離れている。深さｈ２は、ｈ１の２倍程度が好ましい。つまり、点Ｘ２は、点Ｘ１より深さｈ１離れていることが好ましい（ｈ２－ｈ１＝ｈ１）。
このように、実施の形態では、点欠陥のピーク位置Ｘ１およびＸ２を、電界集中箇所である第１ｐｎ界面よりも離している。これにより、ドレインリーク電流を低減できる。また、実施の形態では、点欠陥のピーク位置Ｘ１およびＸ２をｎ-型炭化珪素エピタキシャル層２内にしている。これにより、ｎ型高濃度領域５（２）内に第１ｐ+型ベース領域３および第２ｐ+型ベース領域４を形成することができる。このため、トレンチ１６の底部のゲート絶縁膜９へ電界強度を緩和でき、例えば１２００Ｖ以上の高耐圧の炭化珪素半導体装置を実現できる。
さらに実施の形態の炭化珪素半導体装置では、ｐ+型コンタクト領域８が設けられていない領域から深さ方向（図１のＢ方向およびＣ方向）の点欠陥の分布は次のようになっている。ｎ型領域、例えば、ｎ+型ソース領域７が設けられた領域から深さ方向（図１のＢ方向）では、ｐ型ベース層６とｎ型高濃度領域５とのｐｎ界面（ｎ型高濃度領域５を設けない場合はｐ型ベース層６とｎ-型炭化珪素エピタキシャル層２とのｐｎ界面、以下第２ｐｎ界面と称する）より深い位置に１つの点欠陥のピークを有する。例えば、図１の点Ｘ３の位置に点欠陥のピークを有する。また、トレンチ１６の底部からの深さ方向（図１のＣ方向）では、第２ｐ+型ベース領域４とｎ-型炭化珪素エピタキシャル層２とのｐｎ界面（以下第３ｐｎ界面と称する）より深い位置に１つの点欠陥のピークを有する。例えば、図１の点Ｘ４の位置に点欠陥のピークを有する。
点Ｘ３の位置のピークは、ｎ+型ソース領域７を形成するためのイオン注入により形成され、点Ｘ４の位置のピークは、第２ｐ+型ベース領域４を形成するためのイオン注入により形成される。ｎ+型ソース領域７および第２ｐ+型ベース領域４は、第１ｐ+型ベース領域３より薄いため、イオン注入でのドーズ量が少なく点Ｘ３の位置のピークおよび点Ｘ４の位置のピークは、点Ｘ２の位置のピークより点欠陥の数が少なくなっている。
点Ｘ３の位置は、第２ｐｎ界面より深さｈ３の位置に設けられ、点Ｘ４の位置は、第３ｐｎ界面より深さｈ４の位置に設けられている。ｎ+型ソース領域７および第２ｐ+型ベース領域４は、第１ｐ+型ベース領域３より薄く、イオンを注入する加速エネルギーが小さいため、深さｈ３および深さｈ４は、深さｈ２よりも浅くなっている（ｈ３＜ｈ２、ｈ４＜ｈ２）。
このように、実施の形態では、点欠陥のピーク位置Ｘ３およびＸ４の点欠陥の数を位置Ｘ２のピークより少なくしている。これにより、ドレインリーク電流の経路をゲート電極１０から離すことができる。このため、トレンチ１６の底部のゲート絶縁膜９へ電界強度を緩和でき、ゲート絶縁膜９の信頼性を高めることができる。
また、図１はトレンチ型ＭＯＳＦＥＴ５０の例であるが、プレーナ型のＭＯＳＦＥＴでは、ｐ+型コンタクト領域８が設けられていない領域に、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域がある。この場合も、ＪＦＥＴ領域から深さ方向では、点欠陥の分布は、ｐ型ベース層６とｎ-型炭化珪素エピタキシャル層２とのｐｎ界面より深い位置に１つの点欠陥のピークを有する。
また、図１のトレンチ型ＭＯＳＦＥＴ５０にダイオードを内蔵した形態では、ｐ+型コンタクト領域８が設けられていない領域に、内蔵ダイオードの領域がある。例えば、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）用のトレンチを設け、当該トレンチの底にショットキー接合を行う金属を埋め込むことにより、ダイオードを内蔵することができる。この場合、内蔵ダイオードの領域から深さ方向では、点欠陥の分布は、ｐ型ベース層６とｎ-型炭化珪素エピタキシャル層２とのｐｎ界面より深い位置に１つの点欠陥のピークを有する。
また、ＭＯＳＦＥＴではなく、ダイオードに本発明を適用することも可能である。この場合、点欠陥の分布を、ダイオードのｐ領域とｎ領域と界面からｎ領域側に１つの点欠陥のピークを有するようにする。ダイオードとして、ＳＢＤ、ｐｎ接合とショットキー接合を組み合わせたＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）構造のダイオード、ＰｉＮ（Ｐ－ｉｎｔｒｉｎｓｉｃ－Ｎ ｄｉｏｄｅ）とショットキーダイオードを組み合わせたＭＰＳ（Ｍｅｒｇｅｄ ＰｉＮ Ｓｃｈｏｔｔｋｙ）ダイオード等に適用可能である。
図２は、実施の形態にかかる炭化珪素半導体装置のｐ+型コンタクト領域の下のＣＬスペクトルの強度分布を示すグラフである。図２において、縦軸はＣＬ（Ｃａｔｈｏｄｅ Ｌｕｍｉｎｅｓｃｅｎｃｅ）スペクトルの強度を示し、横軸は第１ｐｎ界面からの深さを示し、単位はμｍである。ＣＬ測定は点欠陥の数などを固有のスペクトルにおける強度によって表すものであり、点欠陥固有のスペクトルの強度が大きいほど点欠陥の数が多いことを表している。図２に示すように、２つのピークｐ１、ｐ２が存在し、ピークｐ２の方が大きくなっている。ピークｐ１は、点Ｘ１の位置のピークに対応し、ピークｐ２は、点Ｘ２の位置のピークに対応する。図２は、第１ｐｎ界面からの深さ方向に点欠陥の数のピークが２つ存在し、深い方のピークに点欠陥の数が多いことを示している。
また、図３は、実施の形態にかかる炭化珪素半導体装置のｎ+型ソース領域線Ｂの下のＣＬスペクトルの強度分布を示すグラフである。図３において、縦軸はＣＬスペクトルの強度を示し、横軸は第２ｐｎ界面からの深さを示し、単位はμｍである。図３に示すように、１つのピークｐ３が存在している。ピークｐ３は、点Ｘ３の位置のピークに対応し、図３は、第２ｐｎ界面からの深さ方向に点欠陥の数のピークが１つ存在することを示している。
また、図示はしないが、実施の形態にかかる炭化珪素半導体装置の線Ｃに沿ったＣＬスペクトルの強度分布を示すグラフは、図２のグラフで、ピークｐ１の山の部分を切り取った形をしている。このため、線Ｃに沿ったＣＬスペクトルの強度分布を示すグラフは、第３ｐｎ界面からの深さ方向に点欠陥の数のピークが１つ存在することを示している。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図４～図９は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた第１ｎ-型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図４に示されている。
次に、第１ｎ-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを、例えば酸化膜で形成する。そして、この酸化膜をマスクとしてイオン注入法によってｎ型の不純物、例えば窒素原子をイオン注入してもよい。これによって、第１ｎ-型炭化珪素エピタキシャル層２ａの内部に、ｎ+型領域１７が形成される。
次に、ｎ+型領域１７を形成するためのイオン注入時に用いたマスクを除去する。次に、第１ｎ-型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域３ａを形成する。ｎ+型領域１７を形成した場合の、ｎ+型領域１７のｎ+型炭化珪素基板１と反対側の表面上に、下部第１ｐ+型ベース領域３ａをｎ+型領域１７に重なるように形成する。下部第１ｐ+型ベース領域３ａと同時に、トレンチ１６の底部となる第２ｐ+型ベース領域４を形成してもよい。隣り合う下部第１ｐ+型ベース領域３ａと第２ｐ+型ベース領域４との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。これにより、点Ｘ２の位置および点Ｘ４の位置に点欠陥のピークが形成される。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ-型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域５ａを形成してもよい。下部ｎ型高濃度領域５ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図５に示されている。
次に、第１ｎ-型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ-型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ-型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ-型炭化珪素エピタキシャル層２ａと第２ｎ-型炭化珪素エピタキシャル層２ｂを合わせてｎ-型炭化珪素エピタキシャル層２となる。
次に、第２ｎ-型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域３ｂを、下部第１ｐ+型ベース領域３ａに重なるように形成する。下部第１ｐ+型ベース領域３ａと上部第１ｐ+型ベース領域３ｂは連続した領域を形成し、第１ｐ+型ベース領域３となる。上部第１ｐ+型ベース領域３ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
また、第１ｐ+型ベース領域３ａ、上部第１ｐ+型ベース領域３ｂおよび第２ｐ+型ベース領域４を形成する際に、２価または３価のイオンを注入することが好ましい。２価または３価のイオンは、例えば、Ａｌ++、Ａｌ+++等である。２価または３価のイオンは加速エネルギーが大きくなるため、点欠陥が発生しやすくなるためである。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域５ｂを形成してもよい。上部ｎ型高濃度領域５ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域５ｂと下部ｎ型高濃度領域５ａは少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図６に示されている。
次にｎ-型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型ベース層６を１．１μｍ程度の厚さで形成する。ｐ型ベース層６の不純物濃度は４×１０17／ｃｍ3程度に設定する。ｐ型ベース層６をエピタキシャル成長により形成した後、ｐ型ベース層６にさらにアルミニウム等のｐ型の不純物を、イオン注入してもよい。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ+型ソース領域７を形成する。これにより、点Ｘ３の位置に点欠陥のピークが形成される。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にリン等のｐ型の不純物をイオン注入し、ｐ+型コンタクト領域８を形成する。ｐ+型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。これにより、点Ｘ３の位置に点欠陥のピークが形成される。ここまでの状態が図７に示されている。
また、イオン注入を行う際、ｐ+型コンタクト領域８を形成する際のイオンの加速エネルギーを、下部第１ｐ+型ベース領域３ａおよび上部第１ｐ+型ベース領域３ｂを形成する際のイオンの加速エネルギーより小さくする、またドーズ量を少なくする。これにより、図１に示すような位置Ｘ１およびＸ２に点欠陥のピークが形成され、位置Ｘ１の点欠陥の数が、位置Ｘ２の点欠陥の数よりも少なくなる。
また、下部第１ｐ+型ベース領域３ａおよび上部第１ｐ+型ベース領域３ｂを形成する際の不純物を、ｎ-型炭化珪素エピタキシャル層２およびｎ+型ソース領域７に含まれる不純物よりも原子番号が大きい不純物とすることが好ましい。原子番号が大きいと原子の質量が大きくなり、点欠陥を発生しやすいためである。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域３、第２ｐ+型ベース領域４、ｎ+型ソース領域７、ｐ+型コンタクト領域８およびｎ+型領域１７の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５（２）に達するトレンチ１６を形成する。トレンチ１６の底部はｎ型高濃度領域５（２）に形成された第２ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図８に示されている。
次に、ｎ+型ソース領域７の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１６内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１６内部に残すことによって、ゲート電極１０を形成する。
次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル１４を形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図９に示されている。
層間絶縁膜１１を選択的に除去して炭化珪素半導体基体の表面に、ニッケル（Ｎｉ）かＴｉの膜を成膜する。次に、表面を保護してｎ+型炭化珪素基板１の裏面側にＮｉかＴｉの膜を成膜する。次に１０００℃程度の熱処理を行い炭化珪素半導体基体の表面側とｎ+型炭化珪素基板１の裏面の表面側にオーミック電極を形成する。
次に、上記コンタクトホール内に形成したオーミック電極部分に接触するように、および層間絶縁膜１１上にソース電極１２となる導電性の膜を設ける。この導電性の膜を選択的に除去してコンタクトホール内にのみソース電極１２を残し、ｎ+型ソース領域７およびｐ+型コンタクト領域８とソース電極１２とを接触させる。次に、コンタクトホール以外のソース電極１２を選択的に除去する。
次いで、ｎ+型炭化珪素基板１の第２主面上に、例えばニッケル（Ｎｉ）膜でできた裏面電極１３を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ+型炭化珪素基板１と裏面電極１３とをオーミック接合する。
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のソース電極１２上および層間絶縁膜１１の開口部に、ソース電極パッド（不図示）となる電極パッドを堆積する。電極パッドの層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、ソース電極パッドを選択的に除去する。
次に、ドレイン電極１３の表面に、ドレイン電極パッド（不図示）として例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。以上のようにして、図１に示す半導体装置が完成する。
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、点欠陥のピーク位置を、電界集中箇所である第１ｐｎ界面よりも離している。これにより、ドレインリーク電流を低減できる。また、実施の形態では、点欠陥のピーク位置をｎ-型炭化珪素エピタキシャル層内にしている。これにより、ｐ型ベース層内に第１ｐ+型ベース領域および第２ｐ+型ベース領域を形成することができる。このため、トレンチの底部のゲート絶縁膜へ電界強度を緩和でき、例えば１２００Ｖ以上の高耐圧の炭化珪素半導体装置を実現できる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法には、炭化珪素半導体装置にダイオードを逆並列に接続したインバータ回路で用いられる炭化珪素半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ-型炭化珪素エピタキシャル層
２ａ 第１ｎ-型炭化珪素エピタキシャル層
２ｂ 第２ｎ-型炭化珪素エピタキシャル層
３ 第１ｐ+型ベース領域
３ａ 下部第１ｐ+型ベース領域
３ｂ 上部第１ｐ+型ベース領域
４ 第２ｐ+型ベース領域
５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
６、１０６ ｐ型ベース層
７、１０７ ｎ+型ソース領域
８、１０８ ｐ+型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ ソース電極
１３、１１３ 裏面電極
１４ バリアメタル
１６、１１６ トレンチ
１７ ｎ+型領域
１１８ ｐ型ボディ層
５０、１５０ トレンチ型ＭＯＳＦＥＴ

Claims (17)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の炭化珪素からなる第１導電型の第１半導体層と、
    前記第１半導体層の内部に選択的に設けられた第２導電型の第１ベース領域と、
    前記第１半導体層の、前記炭化珪素半導体基板のおもて面と反対側の表面に設けられた炭化珪素からなる第２導電型の第２半導体層と、
    前記第２半導体層の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層の表面層に選択的に設けられた、前記第１半導体領域と接する第２導電型の第２半導体領域と、
    前記第１半導体領域および前記第２半導体領域に接触する第１電極と、
    前記炭化珪素半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記第１ベース領域は、前記第２半導体領域と深さ方向に対向する位置に設けられ、
    前記第２半導体領域の、前記炭化珪素半導体基板のおもて面と反対側の表面から深さ方向への点欠陥の分布について、前記第１半導体層と前記第１ベース領域との界面より深い位置に２つのピークを有し、
    前記２つのピークの中でより深い位置にある第１ピークには、前記２つのピークの中でより浅い位置にある第２ピークより、前記点欠陥の数が多いことを特徴とする炭化珪素半導体装置。
  2. 前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域の、前記炭化珪素半導体基板のおもて面と反対側の表面から深さ方向への点欠陥の分布について、前記第１半導体層と前記第２半導体層との界面より深い位置に１つの第３ピークを有し、
    前記第３ピークは、前記第１ピークより前記点欠陥の数が少ないことを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域は、第１導電型の領域であることを特徴とする請求項２に記載の炭化珪素半導体装置。
  4. 前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域は、ＳＢＤ構造、ＪＢＳ構造、ＰｉＮ構造またはＭＰＳ構造の領域であることを特徴とする請求項２に記載の炭化珪素半導体装置。
  5. 前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域は、ＪＦＥＴ領域であることを特徴とする請求項２に記載の炭化珪素半導体装置。
  6. 前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域は、前記第１半導体領域であることを特徴とする請求項２に記載の炭化珪素半導体装置。
  7. 前記第２半導体層および前記第１半導体領域を貫通して前記第１半導体層に達するトレンチと、
    前記第１半導体層の内部に前記トレンチの底部と接するように選択的に設けられた第２導電型の第２ベース領域と、
    前記トレンチ内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極上に設けられた層間絶縁膜と、
    を備え、
    前記第２半導体層の表面層の前記第２半導体領域が設けられていない領域は、前記トレンチの底部と前記炭化珪素半導体基板との間の領域であることを特徴とする請求項２に記載の炭化珪素半導体装置。
  8. 前記第１ベース領域は、不純物としてアルミニウムを含んでいることを特徴とする請求項１～７のいずれか一つに記載の炭化珪素半導体装置。
  9. 前記第１半導体層および前記第１半導体領域は、不純物として窒素またはリンを含んでいることを特徴とする請求項１～８のいずれか一つに記載の炭化珪素半導体装置。
  10. 前記第１ベース領域に含まれる不純物は、前記第１半導体層および前記第１半導体領域に含まれる不純物よりも原子番号が大きいことを特徴とする請求項１～８のいずれか一つ
    に記載の炭化珪素半導体装置。
  11. 前記第１ベース領域の不純物濃度は、前記第２半導体領域の不純物濃度より高いことを特徴とする請求項１～１０のいずれか一つに記載の炭化珪素半導体装置。
  12. 前記第２ピークの、前記第１半導体層と前記第１ベース領域との界面からの深さは、前記第２半導体層の厚さ以上で、前記第２半導体層の前記炭化珪素半導体基板のおもて面と反対側の表面から、前記第２ベース領域の前記炭化珪素半導体基板のおもて面側の表面までの距離以下であることを特徴とする請求項７に記載の炭化珪素半導体装置。
  13. 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の炭化珪素からなる第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の内部に選択的に第２導電型の第１ベース領域を形成する第２工程と、
    前記第１半導体層の、前記炭化珪素半導体基板のおもて面と反対側の表面に炭化珪素からなる第２導電型の第２半導体層を形成する第３工程と、
    前記第２半導体層の表面層に選択的に第１導電型の第１半導体領域を形成する第４工程と、
    前記第２半導体層の表面層に選択的に、前記第１半導体領域と接する第２導電型の第２半導体領域を形成する第５工程と、
    前記第１半導体領域および前記第２半導体領域に接触する第１電極を形成する第６工程と、
    前記炭化珪素半導体基板の裏面に第２電極を形成する第７工程と、
    を含み、
    前記第２工程では、前記第１ベース領域を、前記第２半導体領域と深さ方向に対向する位置に形成し、
    前記第２工程および前記第５工程では、前記第２半導体領域の前記炭化珪素半導体基板のおもて面と反対側の表面から深さ方向への点欠陥の分布について、前記第１半導体層と前記第１ベース領域との界面より深い位置に２つのピークを有するように形成し、前記２つのピークの中でより深い位置にある第１ピークを、前記２つのピークの中でより浅い位置にある第２ピークより、前記点欠陥の数が多くなるように形成することを特徴とする炭化珪素半導体装置の製造方法。
  14. 前記第２工程では、前記第１ベース領域をイオン注入で形成し、
    前記第５工程では、前記第２半導体領域をイオン注入で形成することを特徴とする請求項１３に記載の炭化珪素半導体装置の製造方法。
  15. 前記第２工程でのイオン注入の加速エネルギーは、前記第５工程でのイオン注入の加速エネルギーより大きいことを特徴とする請求項１４に記載の炭化珪素半導体装置の製造方法。
  16. 前記第２工程では、２価または３価のイオンを注入することを特徴とする請求項１４または１５に記載の炭化珪素半導体装置の製造方法。
  17. 前記第３工程では、前記第２半導体層をエピタキシャル成長により形成することを特徴とする請求項１３～１６のいずれか一つに記載の炭化珪素半導体装置の製造方法。
JP2019049467A 2019-03-18 2019-03-18 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Active JP7310184B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019049467A JP7310184B2 (ja) 2019-03-18 2019-03-18 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US16/806,669 US11114560B2 (en) 2019-03-18 2020-03-02 Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019049467A JP7310184B2 (ja) 2019-03-18 2019-03-18 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020155438A JP2020155438A (ja) 2020-09-24
JP7310184B2 true JP7310184B2 (ja) 2023-07-19

Family

ID=72514710

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019049467A Active JP7310184B2 (ja) 2019-03-18 2019-03-18 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
US (1) US11114560B2 (ja)
JP (1) JP7310184B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11139394B2 (en) * 2019-08-30 2021-10-05 Semiconductor Components Industries, Llc Silicon carbide field-effect transistors
DE102020004758A1 (de) * 2019-08-30 2021-03-04 Semiconductor Components Industries, Llc Siliciumcarbid-feldeffekttransistoren

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013214660A (ja) 2012-04-03 2013-10-17 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2018082057A (ja) 2016-11-16 2018-05-24 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6822088B2 (ja) * 2016-11-15 2021-01-27 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN109075213B (zh) * 2016-11-16 2021-10-15 富士电机株式会社 半导体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013214660A (ja) 2012-04-03 2013-10-17 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2018082057A (ja) 2016-11-16 2018-05-24 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP2020155438A (ja) 2020-09-24
US11114560B2 (en) 2021-09-07
US20200303541A1 (en) 2020-09-24

Similar Documents

Publication Publication Date Title
US10217858B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6996082B2 (ja) 半導体装置および半導体装置の製造方法
US9793392B2 (en) Semiconductor device
JP7087280B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7176239B2 (ja) 半導体装置
US10096703B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6802454B2 (ja) 半導体装置およびその製造方法
WO2018016208A1 (ja) 半導体装置及びその製造方法
JP7310184B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10453954B2 (en) Semiconductor device having trenches in termination structure region thereof and method for manufacturing the same
US10269952B2 (en) Semiconductor device having steps in a termination region and manufacturing method thereof
JP5607947B2 (ja) 半導体装置およびその製造方法
JP7243173B2 (ja) 半導体装置および半導体装置の製造方法
JP2023101772A (ja) 半導体装置および半導体装置の製造方法
US20220285489A1 (en) Super junction silicon carbide semiconductor device and manufacturing method thereof
JP5059989B1 (ja) 半導体装置とその製造方法
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
JP7106882B2 (ja) 半導体装置および半導体装置の製造方法
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
JP7379880B2 (ja) 半導体装置
JP7439417B2 (ja) 超接合半導体装置および超接合半導体装置の製造方法
JP7371426B2 (ja) 半導体装置
JP2023114929A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2021002652A (ja) 半導体装置および半導体装置の製造方法
JP2022120263A (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230606

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230619

R150 Certificate of patent or registration of utility model

Ref document number: 7310184

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150