ワイドバンドギャップ半導体はパワー素子(パワーデバイスともいう)、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワーデバイスへの応用が注目されている。
ワイドバンドギャップ半導体のなかでも炭化珪素(シリコンカーバイド:SiC)を用いたパワーデバイス(SiCパワーデバイス)の開発は、SiC基板の製造が比較的容易であることと、SiCの熱酸化によって良質のゲート絶縁膜である酸化珪素(SiO2)を形成できることから、盛んに行われている。
SiCを用いたパワーデバイスの代表的なスイッチング素子として、金属−絶縁体−半導体電界効果トランジスタ(Metal Insulator Semiconductor Field Effect Transistor、以下「MISFET」)、金属−半導体電界効果トランジスタ(Metal Semiconductor Field Effect Transistor、以下「MESFET」)等の電界効果トランジスタがある。このようなスイッチング素子では、ゲート電極−ソース電極間に印加する電圧によって、数A(アンペア)以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とを切り替えることができる。また、オフ状態のとき、数百V以上の高耐圧を実現できる。
SiCは、Siよりも高い絶縁破壊電界および熱伝導度を有するので、SiCを用いたパワーデバイス(SiCパワーデバイス)では、Siパワーデバイスよりも高耐圧化、低損失化が容易である。このため、Siパワーデバイスよりも高温動作、高耐圧動作、大電流動作が可能となる。
MISFETなどのパワーデバイスで更なる大電流を流すためには、チャネル密度を高くすることが有効である。このため、従来のプレーナゲート構造に代わって、トレンチゲート構造の縦型パワーMISFETが提案されている。プレーナゲート構造では、半導体層表面にチャネル領域が形成されるのに対し、トレンチゲート構造では、半導体層に形成されたトレンチの側面にチャネル領域が形成される(例えば、特許文献3参照)。
以下、トレンチゲート構造を有する縦型MISFETの断面構造を、図面を参照しながら説明する。縦型MISFETは、一般に、二次元に配列された複数のユニットセルを備えている。各ユニットセルにはトレンチゲートが設けられている。
図5は、トレンチゲート構造を有する従来の縦型MISFETの1セルピッチ(すなわち1個のユニットセル)を示す断面図である。ここでは、各ユニットセルに、基板の主面に略垂直な側面を有するトレンチゲートが設けられた例を示す。
図5に示す縦型MISFETは、炭化珪素によって構成される基板1と、基板1の主面に形成された炭化珪素層2とを有している。炭化珪素層2は、基板1の主面上に形成されたn型のドリフト領域2dと、ドリフト領域2dの上に形成されたp型のボディ領域3とを有している。ボディ領域3の表面領域の一部には、n型のソース領域4が配置されている。炭化珪素層2には、ボディ領域3を貫通し、ドリフト領域2dに達するトレンチ5が形成されている。この例では、トレンチ5は、基板1の主面に垂直な側面を有している。トレンチ5内には、ゲート電極7、および、ゲート電極7と炭化珪素層2とを絶縁するためのゲート絶縁膜6が配置されている。また、炭化珪素層2の上には、ソース領域4に接するようにソース電極8が設けられている。基板1の裏面にはドレイン電極9が設けられている。
このような縦型MISFETは、例えば次のようにして製造される。
まず、低抵抗のn型の基板1の主面上に、基板1と同様の結晶構造を持つ炭化珪素層2を形成する。例えば、基板1の主面上に、エピタキシャル成長によりn型のドリフト領域2dとp型のボディ領域3とをこの順で形成し、炭化珪素層2を得る。この後、炭化珪素層2の所定領域上にシリコン酸化膜からなるマスク層(図示せず)を配置し、これをマスクとしてn型の不純物イオン(例えばN(窒素)イオン)をボディ領域3に注入することにより、ボディ領域3内にソース領域4を形成する。
マスク層を除去した後、ソース領域4の一部の上に、酸化膜を介してAl膜(図示せず)を形成し、これをマスクとして、ドリフト領域2dに達する垂直なトレンチ5を形成する。
続いて、トレンチ5内に、ゲート絶縁膜6およびゲート電極7を形成する。ゲート絶縁膜6は、例えば炭化珪素層2の熱酸化によって形成された酸化膜である。
ゲート電極7は、ゲート絶縁膜6上に、例えばLP−CVD(Low Pressure Chemical Vapor Deposition)法によりポリシリコンを堆積した後、パターニングすることによって形成される。また、炭化珪素層2の上に、ボディ領域3およびソース領域4の両方に跨るようにソース電極8を形成し、基板1の裏面上にドレイン電極9を形成する。このようにしてトレンチゲート構造を有する縦型MISFETが完成する。
トレンチゲート構造を有するMISFETでは、ソース電極8がアース電位に接続され、かつ、ゲート電極7がアース電位に接続されている時もしくはゲート電極7に負バイアスが印加されている時には、ソース領域4とドリフト領域2dとの間において、ボディ領域3とゲート絶縁膜6との界面近傍の領域に正孔が誘起された蓄積状態となり、伝導キャリアである電子の経路が遮断されるため電流が流れない(オフ状態)。この時、ドレイン電極9とソース電極8との間にドレイン電極9側が正となる高電圧を印加すると、ボディ領域3とドリフト領域2dとの間のPN接合が逆バイアス状態になるので、ボディ領域3およびドリフト領域2d内に空乏層が広がり、高電圧が維持される。
また、ゲート電極7に閾値以上の正バイアスを印加すると、ソース領域4とドリフト領域2dとの間において、ボディ領域3とゲート絶縁膜6との界面近傍に電子が誘起されて反転状態となり、反転層が形成される。この結果、ソース電極8、ソース領域4、ボディ領域3に形成され、ゲート絶縁膜6と接する反転層(図示せず)、ドリフト領域2d、基板1およびドレイン電極9の順にキャリアが流れる(オン状態)。
プレーナ構造の縦型MISFETでは、隣接するユニットセルの間で寄生的に接合型電界効果トランジスタ(Junction Field Effect Transistor、以下「JFET」と略す)が形成され、抵抗成分(JFET抵抗)となる。JFET抵抗は、隣接するボディ領域3の間に挟まれたドリフト領域2dを電流が流れるときの抵抗であり、ユニットセルの間隔(隣接するボディ領域3の間隔)が狭くなるほど大きくなる。従って、微細化のためにセルピッチを小さくするとJFET抵抗の増加に伴ってオン抵抗が増大する。
これに対し、トレンチゲート構造のMISFETでは、JFET抵抗が存在しないため、セルピッチを小さくすれば単調にオン抵抗が減少するという長所がある。このため、ユニットセルのサイズの微細化に有利である。
しかしながら、トレンチゲート構造のMISFETでは、ゲート絶縁膜6に印加される電界強度が非常に高くなるという問題がある。以下に、図面を参照しながら詳しく説明する。
図6(a)は、図5に示す従来のMISFETの破線A内の構造を示す拡大断面図である。また、図6(b)および(c)は、それぞれ、図6(a)に破線で示すPN接合部30およびMIS構造部40におけるオフ状態(ドレイン電圧印加時)での電界強度分布を示す図である。PN接合部30は、ボディ領域3およびドリフト領域2dによって形成されている。MIS構造部40は、ゲート電極7、ゲート絶縁膜6およびドリフト領域2dによって形成されている。
パワーデバイスとしてMISFETを用いる場合、MISFETは、理想的には、PN接合部30にかかるピーク電界強度がSiCの絶縁破壊電界強度(4H−SiCで約3MV/cm)を超えるとブレイクダウンが発生するように設計される。しかしながら、PN接合部30にかかる電界強度が絶縁破壊電界強度に達する前に、トレンチ5の底部においてゲート絶縁膜(例えばSiO2膜)6にかかる電界強度が絶縁破壊電界強度に先に到達するおそれがある。このため、理論耐圧よりも低い電圧でブレイクダウンを起こす可能性がある。
これは、SiCの比誘電率(4H−SiCで9.7)とSiO2膜の比誘電率(3.8)との差が、Siの比誘電率(11.9)とSiO2膜の比誘電率(3.8)との差より小さいため、SiCパワーデバイスでは、Siパワーデバイスよりも、MIS構造部40のゲート絶縁膜6に大きな電界強度がかかるからである。また、一般に、ゲート絶縁膜6のうちトレンチの底部およびコーナー部に位置する部分には電界が集中し、他の部分よりも高い電界がかかるからである。さらに、Siデバイスにおいては、Siの絶縁破壊電界強度が0.2MV/cmであり、SiO2膜の10MV/cmよりも2桁低いので、ほとんどの場合、ゲート絶縁膜で絶縁破壊が生じる前に、PN接合部でブレイクダウンが起きる。これに対し、SiCパワーデバイスでは、SiC(4H−SiC)の絶縁破壊電界強度は3MV/cmと大きく、SiO2膜の絶縁破壊電界強度との差が小さい(0.5〜1桁程度)。従って、PN接合部30でブレイクダウンが起きる前に、MIS構造部40において、ゲート絶縁膜6の絶縁破壊によるブレイクダウンが生じる可能性があり、MIS構造部40でのゲート絶縁膜6の絶縁破壊の問題がより顕著になる。このように、ゲート絶縁膜6の絶縁破壊によってMISFETの耐圧が制限されるおそれがある。
この問題を解決するため、特許文献1および2には、トレンチの底部でゲート絶縁膜を厚くして絶縁破壊電界を高める方法が提案されている。
特許文献1には、酸化速度の速い(0001)カーボン面をトレンチ底面として使用することにより、ゲート絶縁膜(熱酸化膜)のトレンチの底部に位置する部分の厚さを、トレンチの側部に位置する部分の厚さよりも大きくすることが提案されている。また、特許文献2に提案された方法では、まず、トレンチ内部にゲート絶縁膜、ポリシリコン膜およびシリコン窒化膜を順次形成する。次に、シリコン窒化膜をエッチングして、トレンチ底部においてポリシリコン膜を露出させる。続いて、露出したポリシリコン膜を酸化してシリコン酸化膜を形成する。この後、トレンチ側壁に残るシリコン窒化膜およびポリシリコン膜を除去する。これにより、トレンチ底面のゲート絶縁膜をシリコン酸化膜の分だけ厚くすることができる。
図7は、本発明者によるシミュレーション結果を示す図であり、トレンチ底部におけるゲート絶縁膜(熱酸化膜)の厚さとトレンチ底部にかかる電界強度との関係を示している。ここでは、ドレイン電圧に1200Vを印加した場合に、トレンチ底部におけるゲート絶縁膜の厚さによって、トレンチ底部にかかる電界の強さがどのように変化するのかを計算している。トレンチ側面のチャネル部分におけるゲート絶縁膜の厚さを70nm、ドリフト領域とボディ領域とのジャンクション耐圧を1200V以上とする。
通常、熱酸化膜の破壊電界強度は10MV/cm以上であるが、電子デバイスに適用する場合には、長期間使用時の信頼性を担保するため、許容しうる電界強度を実際の破壊電界よりも十分に小さな値、例えば3〜4MV/cmに設定する。つまり、トレンチ底部近傍にかかる電界強度を少なくとも4MV/cm以下に抑えることが好ましい。
図7に示すグラフから、トレンチ底部におけるゲート絶縁膜の厚さが、トレンチ側面におけるゲート絶縁膜の厚さと同程度(70nm)のとき、電界強度は9MV/cmを超えることが分かる。トレンチ底部におけるゲート絶縁膜の厚さをトレンチ側面における厚さの2倍(140nm)に設定しても、6MV/cmの電界がトレンチ底部にかかることが分かる。トレンチ底部にかかる電界強度を4MV/cm以下にするためには、トレンチ底部におけるゲート絶縁膜の厚さを350nm以上、すなわちトレンチ側面(チャネル部分)における厚さの5倍以上に設定すればよい。
特許文献1に提案された方法では、炭化珪素の酸化速度の面方位依存性を利用して、トレンチ底面におけるゲート絶縁膜の厚さを選択的に大きくする。この方法では、ゲート絶縁膜の厚さをトレンチ底部でトレンチ側面よりも大幅に(例えば5倍以上)大きくすることは困難である。その上、トレンチ底部および側面におけるゲート絶縁膜の厚さをそれぞれ独立して制御することができない。このため、トランジスタ特性を確保しつつ、トレンチ底部にかかる電界を所定の値以下まで緩和することは難しく、ゲート絶縁膜の絶縁破壊を確実に抑制できないおそれがある。
特許文献2に提案された方法では、プロセスが複雑であるとともに、ポリシリコン膜を酸化した膜をゲート絶縁膜として使用することから、ゲート絶縁膜そのものの絶縁破壊電界強度が低くなってしまうという問題がある。従って、絶縁破壊を確実に抑制するためには、より厚いポリシリコン膜を酸化させる必要がある。しかし、ポリシリコン膜が厚くなると熱酸化膜の形成が困難になるため、トレンチ底部におけるゲート絶縁膜の厚さを、トレンチ側面における厚さよりも大幅に大きくすることは難しい。
一方、トレンチに対し絶縁膜を埋め込むことによってゲート絶縁膜を形成する方法も考えられるが、埋め込み膜はトレンチ角部とトレンチの中央部で膜厚はほぼ一様になる。したがってこの方法では、トレンチ底部におけるゲート絶縁膜の厚さを、トレンチ側面における厚さよりも大幅に大きくすることは難しく、それぞれの厚さを独立に制御することもできない。
なお、上記では炭化珪素MISFETを例に説明したが、炭化珪素以外の他の半導体(GaN、AlN、ダイヤモンド等の他のワイドバンドギャップ半導体)を用いた半導体装置も同様の課題を有する。
そこで、本発明者らは、素子特性を確保しつつ、トレンチ底部にかかる電界強度を抑制できる構成を検討し、本願発明に至った。
(第1の実施形態)
以下、図面を参照しながら、本発明による半導体装置の第1の実施形態を説明する。本実施形態の半導体装置は、トレンチゲート構造を有する炭化珪素MISFETである。なお、本実施形態は、炭化珪素MISFETに限定されず、炭化珪素MESFETなどの他の炭化珪素半導体装置や炭化珪素以外のワイドバンドギャップ半導体(例えばGaN、AlN、ダイヤモンドなど)を用いた半導体装置にも適用され得る。
本実施形態の半導体装置は、二次元に配列された複数のユニットセルを備えている。図1(a)は、半導体装置100の一部を示す断面図である。図1(b)は、半導体装置100の炭化珪素層表面において、ユニットセル100Uの配置の一例を示す平面図である。図1(a)は、図1(b)のI−I’線に沿った断面図である。
半導体装置100のユニットセル100Uは、炭化珪素を含む基板1と、基板1の表面(主面)に配置された、炭化珪素により構成される炭化珪素層(半導体層)2を有している。炭化珪素層2は、基板1の主面上に形成された第1導電型(ここではn型)のドリフト領域2dと、ドリフト領域2dの上に形成された第2導電型(ここではp型)のボディ領域3とを有している。また、ボディ領域3の表面領域の一部には、第1導電型(n型)のソース領域4が配置されている。図示する例では、ソース領域4は、炭化珪素層2の上面においてボディ領域3に包囲されている。ソース領域4は、本発明における第1導電型の不純物領域に相当する。
炭化珪素層2には、ボディ領域3およびソース領域4を貫通し、ドリフト領域2dに達するトレンチ5が設けられている。トレンチ5の底面上および側面上には、絶縁領域11が配置されている。また、トレンチ5内には、ゲート電極7として機能する導電層が配置されている。ゲート電極(導電層)7と炭化珪素層2とは、絶縁領域11によって絶縁されている。
本実施形態における絶縁領域11は、トレンチ5の側面および底面上に配置されたゲート絶縁膜6と、トレンチ5の底部においてゲート絶縁膜6とゲート電極7との間に配置された空隙10とによって構成されている。ゲート絶縁膜6は、トレンチ5の側面の一部上においてゲート電極7と接している。空隙10は、例えばエアギャップであり、ゲート絶縁膜6のうちトレンチ5の底面上に位置する第1部分6bとゲート電極7との間に配置されている。このため、ゲート絶縁膜6の第1部分6bはゲート電極7とは接していない。また、トレンチ5の底面における絶縁領域11の厚さ、すなわちトレンチ5の底面からゲート電極7の下面までの絶縁領域11の厚さは、トレンチ5の中央部で、トレンチ5の側面の近傍よりも大きい。言い換えると、ゲート電極7の下面(トレンチ5の底面と対向する面)のうちトレンチ5の側面の近傍に位置する部分qは、トレンチ5の中央に位置する部分pよりも深い。
このように、トレンチ5の底部においてゲート絶縁膜6とゲート電極7との間に空隙10を配置し、ゲート絶縁膜6と空隙10とを含む絶縁領域11を形成することにより、トレンチ5の底部に生じる電界集中を緩和できる。また、トレンチ5の底部における絶縁領域11をトレンチ5の中央部でトレンチ5の側面近傍よりも厚くすることにより、トレンチ5の底面の中央付近で電界集中が生じることを抑制できる。
ゲート電極7の下面のうちトレンチ5の側面の近傍に位置する部分qは、ボディ領域3とドリフト領域2dとの界面rよりも深い位置にあることが好ましい。これにより、ソース領域4とドリフト領域2dとの間にチャネルを確実に形成できるので、オン抵抗を増大させることなく、トレンチ5の底部にかかる電界集中を抑制できる。
図示する例では、ゲート電極7の下面は空隙10と接している。ゲート電極7と空隙10との界面のうちトレンチ5の側面近傍に位置する部分qは、ボディ領域3とドリフト領域2dとの界面rよりも深い位置にある。従って、ゲート絶縁膜6のうち、トレンチ5の側面で露出したボディ領域3(チャネル部)上に位置する第2部分6cとゲート電極7との間には空隙10が存在しておらず、ゲート絶縁膜6のうち少なくとも第2部分6cはゲート電極7と接している。このため、ゲート絶縁膜6の厚さを制御することにより、閾値電圧などの特性を確保できる。
ゲート電極7の下面のうちトレンチ5の中央部に位置する部分pは、ボディ領域3とドリフト領域2dとの界面rよりも浅い位置にあることが好ましい。これにより、トレンチ5の中央部において絶縁領域11をより厚くできるので、トレンチ5の底部にかかる電界集中をより効果的に抑制できる。
さらに好ましくは、ボディ領域3とドリフト領域2dとの界面rは、上記部分pよりも深く、部分qよりも浅い位置にある(部分pの深さ<界面rの深さ<部分qの深さ)。これにより、トランジスタ特性(オン特性)をより確実に確保しつつ、トレンチ5の底部にかかる電界集中を効果的に抑制できる。
空隙10は、トレンチ5の中央部で、トレンチ5の側面の近傍よりも厚いことが好ましい。これにより、トレンチ5の底面の形状やトレンチ5の底面におけるゲート絶縁膜6の厚さにかかわらず、トレンチ5の底面における絶縁領域11の厚さをトレンチ5の中央部で、トレンチ5の側面の近傍よりも厚くできる。図示する例では、空隙10は、ゲート電極7側に向かって凸形状を有している。このような空隙10は、後述するプロセスにより簡便に形成され得る。
なお、図1(a)に示す例では、トレンチ5の底面は基板1の主面に略平行であり、トレンチ5の側面は基板1の主面に略垂直であるが、トレンチ5の断面形状はこの形状に限定されない。例えばトレンチ5の底面は、トレンチ5の中央部で側面の近傍よりも深くなっていてもよい。この場合、トレンチ5の底面はより深い方に向かって(基板1側に)凸となり、ゲート電極7の下面はより浅い方に向かって凸となる。従って、トレンチ5の底面における絶縁領域11をトレンチ5の中央部でより厚くできるので、電界集中をさらに効果的に緩和できる。
ゲート絶縁膜6は、例えばシリコン酸化膜、または窒素(N)を含むシリコン酸化膜である。あるいは、窒化膜、酸化膜、あるいはこれらのうち少なくとも一方を含む積層膜であってもよい。ゲート絶縁膜6は、炭化珪素層2に対する熱処理によって形成された熱酸化膜であることが好ましいが、堆積膜であってもよい。空隙10は、ゲート絶縁膜6とゲート電極7との間隙(ギャップ)を指し、ギャップ層ともいう。ギャップ層は、例えば空気などの気体によって構成されている気体層であってもよい。空隙10に含まれる気体は空気であってもよいし、ゲート電極7を形成する際に使用された雰囲気ガスであってもよい。ゲート電極7は、例えば1×1020cm-3以上の濃度でリンを含むドープされたポリシリコン層である。
図7を参照しながら前述したように、絶縁領域11は、トレンチ5の底面上で、トレンチ5の側面上(ボディ領域3上)よりも厚いことが好ましい。トレンチ5の底面における絶縁領域11の最小厚さ(ここではトレンチ5の側面近傍における、トレンチ5の底面からゲート電極7の下面までの厚さ)をt1、トレンチ5の側面における絶縁領域11の厚さをt2とすると、厚さt1は厚さt2の5倍以上であることが好ましい。図示する例では、トレンチ5の底面における絶縁領域11の厚さt1は、ゲート絶縁膜6の第1部分6bの厚さと空隙10の厚さDvとの合計厚さである。なお、本明細書において、トレンチ5の側面における絶縁領域11の厚さt2とは、トレンチ5の側面に露出したボディ領域3の表面(チャネル部)上における絶縁領域11の厚さを指すものとする。図示する例では、厚さt2はゲート絶縁膜6の第2部分6cの厚さである。厚さt1は、トレンチ5の底面における絶縁領域11の厚さの最小値を指すものとする。また、空隙10の厚さDvは、ゲート絶縁膜6のうち第1部分6bの上面からゲート電極7の下面までの、基板1の主面の法線に沿った距離を意味する。ゲート電極7の下面やゲート絶縁膜6の上面が平坦でない場合には、上記距離の最小値を指す。本実施形態におけるゲート電極7は、本発明における導電層に相当する。
半導体装置100は、また、炭化珪素層2の上に設けられたソース電極8と、基板1の裏面に形成されたドレイン電極9とを備えている。ソース電極8は、ソース領域4およびボディ領域3と電気的に接続されている。ソース電極8およびゲート電極7の上には、層間絶縁膜(図示せず)が形成されている。層間絶縁膜の上にはソース配線(図示せず)が設けられている。ソース配線は、層間絶縁膜に形成されたコンタクトホール内で、ソース電極8と電気的に接続されている。
本実施形態の半導体装置100では、トレンチ5の底部に選択的に空隙10を設けることにより、トレンチ5の底面上でトレンチ5の側面上よりも厚い絶縁領域11を形成することができる。また、トレンチ5側面およびトレンチ5底部における絶縁領域11の厚さを、互いに独立して、任意に制御することができる。さらに、トレンチ5底部における絶縁領域11を、トレンチ5の中央部でトレンチ5の側面近傍よりも厚くすることにより、トレンチ5の中央部に生じる電界集中を緩和できる。従って、素子特性を維持しつつ、トレンチ5の底部に生じる電界強度を容易に低減でき、絶縁破壊を抑制できる。また、トレンチ5の底部に厚い酸化膜を形成する必要がないので、酸化膜形成時のストレスによるドリフト領域2dへの結晶欠陥の導入を従来よりも抑制できる。この理由を以下に説明する。
特許文献1および2に提案された半導体装置では、トレンチ底部においてゲート絶縁膜を厚くするために、トレンチ底部に厚い熱酸化膜を形成する必要がある。本発明者が検討したところ、トレンチ底部に比較的厚い熱酸化膜(例えばトレンチの底面における厚さが、側壁における厚さの2倍以上)を形成する場合、炭化珪素層に欠陥が導入されやすくなることを見出した。熱酸化膜の形成プロセスにおいて、炭化珪素層の表面部分の体積が酸化により増大するので、トレンチ底部のコーナー部分にストレスがかかり、コーナー部分の結晶性が乱れる可能性がある。この結果、炭化珪素層に欠陥が生じやすくなり、半導体装置の耐圧が低下したり、リーク電流が増大するおそれがある。これに対し、本実施形態によると、トレンチ5の底部に空隙10を配置することによって、トレンチ5の底面における絶縁領域11の厚さt1を大きくできるので、トレンチ5の底部の炭化珪素を酸化させて厚い熱酸化膜を形成する必要がない。よって、炭化珪素層2の表面部分の酸化に伴うストレスが炭化珪素層2に発生しにくいので、熱酸化膜の形成に起因する炭化珪素層2への欠陥の導入を抑制できる。この結果、長期信頼性を確保することが容易となる。
さらに、本実施形態によると、ゲート絶縁膜6の厚さを制御することにより、所望の厚さのゲート絶縁膜を得ることができるので、閾値電圧などの特性を確保できる。一方、トレンチ5の底面上における絶縁領域11の厚さt1を、空隙10の厚さを制御することにより、ゲート絶縁膜6の厚さとは独立して制御できる。このように、トレンチ5の側面(特にチャネル部)における絶縁領域11の厚さt2と、トレンチ5の底面における絶縁領域11の厚さt1とを、互いに独立して、かつ、任意に設定できる。
また、従来のワイドバンドギャップ半導体を用いた半導体装置では、トレンチの底面上に配置された絶縁膜とゲート電極とが直接接している。このため、高い温度で使用すると、絶縁膜の材料およびゲート電極の材料との膨張係数が異なることによって絶縁膜にストレスがかかるという問題がある。これに対し、本実施形態によると、ゲート絶縁膜6の第1部分6bとゲート電極7との間には空隙10が介在しており、第1部分6bとゲート電極7とが接していない。従って、膨張係数の差によってゲート絶縁膜6にかかるストレスを従来よりも大幅に低減でき、ゲート絶縁膜6の劣化を抑制できる。
ゲート絶縁膜6は、炭化珪素層2の表面部分を酸化することによって形成された熱酸化膜であることが好ましい。なお、熱酸化膜の厚さは結晶方位に依存することから、トレンチ5の底面上で側面上よりも薄くなる場合がある。この場合、ゲート絶縁膜6のうちトレンチ5の底面上に位置する部分6bの厚さおよび炭化珪素層2の表面上に位置する部分6aの厚さは、トレンチ5の側面上に位置する部分(チャネル部に位置する部分)6cの厚さよりも小さくなる。このようなゲート絶縁膜6を有する半導体装置において、トレンチ5の底部に空隙10を配置すると、トレンチ5の底部に生じる絶縁破壊を防止する効果が特に顕著に得られる。
<半導体装置100の製造方法>
次に、図面を参照しながら、本実施形態の半導体装置100の製造方法の一例を説明する。
図2A〜図2Fは、それぞれ、本実施形態の半導体装置の製造方法を説明するための工程断面図である。
まず、図2Aに示すように、基板1の主面上に、炭化珪素をエピタキシャル成長させることによって、第1導電型(ここではn型)のドリフト領域2dと、第2導電型(ここではp型)のボディ領域3とをこの順で形成し、炭化珪素層2を得る。この後、ボディ領域3内にソース領域4を形成する。
基板1として、例えば3×1018cm-3の濃度で窒素を含む低抵抗のn型SiC基板を用いることができる。ドリフト領域2dには、例えば8×1015cm-3の濃度で窒素がドープされている。ドリフト領域2dの厚さは例えば12μmである。なお、ドリフト領域2dの厚さおよび濃度は、所望される耐圧によって決定されるものであり、上記に例示した厚さおよび濃度に限定されない。
ボディ領域3には、例えば2×1018cm-3の濃度でアルミニウムがドープされている。ボディ領域3の厚さは例えば700nm以上800nm以下である。
なお、ここでは、ボディ領域3をエピタキシャル成長によって形成しているが、代わりにイオン注入によって形成してもよい。具体的には、n型の炭化珪素層2をエピタキシャル成長によって形成した後、その表面領域にp型不純物をイオン注入することによってボディ領域3を形成してもよい。その場合、炭化珪素層2のうちp型不純物が注入されなかった領域がドリフト領域2dとなる。
ソース領域4は、例えばイオン注入によって形成される。まず、炭化珪素層2の所定領域上に、例えばシリコン酸化膜からなるマスク層(図示せず)を配置する。次いで、マスク層を注入マスクとして、ボディ領域3のうちソース領域を形成しようとする部分にn型の不純物イオン(例えば窒素イオン)を注入する。ここでは、例えば、加速エネルギーを100keV、ドーズ量を5×1015cm-2とする。マスク層を除去した後、不活性ガス雰囲気中、例えば1700℃の温度で30分程度のアニール処理を行う。これにより、注入された不純物イオンが活性化され、ソース領域4が得られる。ソース領域4の厚さは例えば200nm以上300nm以下である。
次いで、図2Bに示すように、炭化珪素層2に、ソース領域4およびボディ領域3を貫通し、ドリフト領域2d内に底面を有するトレンチ(凹部)5を形成する。本実施形態では、まず、ソース領域4の一部の上に、例えば酸化膜(図示せず)を形成し、これをマスクとして反応性イオンエッチング(Reactive Ion Etching;RIE)を行う。これにより、炭化珪素層2にトレンチ(深さ:例えば1.5μm、幅:例えば1μm)12を形成する。図示する例では、トレンチ5の側面は、基板1の主面に対して略垂直であるが、トレンチ5は基板1の主面の法線方向に対して傾斜した側面を有してもよい(テーパー形状、逆テーパー形状)。
続いて、図2Cに示すように、トレンチ5の側面上および底面上にゲート絶縁膜(厚さ:例えば30nm以上100nm以下)6を形成する。ここでは、例えばドライ酸化雰囲気で1200℃、0.5時間の処理を行うことにより、ゲート絶縁膜6として、トレンチ5の側面および底面上にシリコン酸化膜を形成する。シリコン酸化膜の厚さは、トレンチ6の側面上で例えば70nmである。なお、ゲート絶縁膜6として窒素を含んだシリコン酸化膜を形成してもよい。これにより、ゲート絶縁膜界面の界面準位が低減され、チャネル移動度の向上が期待できる。
次いで、図2Dに示すように、トレンチ5の内部および炭化珪素層2の上面上に、ゲート電極となる電極材料、例えばドープされたポリシリコンを堆積し、導電膜7aを得る。導電膜7aは、ゲート絶縁膜6のうちボディ領域3上に位置する部分6cと接するように形成される。堆積方法としては、基板表面に対する被覆性よりも、トレンチ5の底面および側面に対する被覆性が低くなるような方法を用い、トレンチ5の底面および底面から側面にかけてのコーナー部に選択的に電極材料が堆積されないようにする。この結果、トレンチ5の底部において、ゲート絶縁膜6と導電膜7aとの間に空隙10が生じる。空隙10は、トレンチ5の底部に形成され、ゲート絶縁膜6の上面と導電膜7aの下面とによって画定されている。従って、空隙10は、トレンチを埋め込むように膜を形成する際に膜内に生じるスリットやボイドとは異なる。空隙10が形成されたことにより、導電膜7aはゲート絶縁膜6のうちトレンチ5の底面上に位置する第1部分6bと接しない。このようにして、ゲート絶縁膜6および空隙10によって構成される絶縁領域11が得られる。
本実施形態では、スパッタリング法を用いて導電膜7aを形成する。このとき、基板1(ウエハ)の表面の法線に対して傾斜した方向(以下、「スパッタ方向」)から電極材料を堆積させてもよい(斜めスパッタリング)。斜めスパッタリングは、基板1の主面と平行な面内で基板1(ウエハ)を回転させながら行ってもよいし、基板1を静止させた状態で複数の所定の方向から行ってもよい。基板1を静止させた状態で所定の方向(スパッタ方向)から斜めスパッタリングを行う場合、スパッタ方向は、トレンチ5の側面のうちチャネルとなる領域上に導電材料が堆積されるように設定される。
図示する例では、基板1を回転させながら、所定の方向(第1の方向)Eからスパッタリングを行う。このとき、スパッタ方向Eの基板1の主面に対する角度(以下、「スパッタ角」と呼ぶ。)をθ(0°<θ<90°)、トレンチ5の幅をa、トレンチ5の深さをb、ゲート電極7の深さをc、ボディ領域3の深さをdとすると、ゲート電極7の深さcはa×tanθとなる(c=a×tanθ)。なお、ゲート電極7の深さcは、ゲート電極7の下面の最も深い部分の深さ(最大深さ)を指し、ここでは、トレンチ5の側面における導電膜7aの深さに相当する。また、上記深さb、c、dは何れも、炭化珪素層2の上面からの深さとする。
スパッタ角θは、下記式
b>a×tanθ>d
を満たすように設定されることが好ましい。上記式を満たすようにスパッタ角θを設定することにより、トレンチ5の底面および底面から側面にかけてのコーナー部に電極材料が堆積されないようにしながら、ドリフト領域2dとボディ領域3との界面よりも深い位置まで電極材料を堆積させることが可能になる。この結果、オン状態において、トレンチ5の側面に露出したボディ領域3の表面近傍に、より確実にチャネル(反転層)を形成できる。従って、ドリフト領域2dとソース領域4とをチャネルで接続させて電流を流すことができる。また、スパッタ角θを制御することにより、ゲート電極7の深さc(言い換えると空隙10の厚さ)を所望の値に制御することができる。
本実施形態では、空隙10がトレンチ5の底面および底面から側面にかけてのコーナー部のゲート絶縁膜6上に形成されるため、空隙10およびゲート絶縁膜6の両方の層が、絶縁領域として働く。従って、例えば角度θを制御することによって空隙10の厚さを調整し、トレンチ5の底面における絶縁領域11の厚さ(見かけ上の絶縁層の厚さ)を例えば350nmより大きくなるように設定すると(b−c>350(nm))、トレンチ5の底部にかかる電界強度を4MV/cm以下まで抑制することが可能となる。なお、「トレンチ5の底面における絶縁領域11の厚さ」は、トレンチ5の底面からゲート電極7の下面までの絶縁領域11の厚さの最小値を指す。本実施形態によると、トレンチ5の底部に厚い酸化膜を別途形成することなく、上記の効果が得られるので有利である。
ここでは、スパッタ角θを例えば45°に設定する。この場合、ゲート電極7の深さcは、トレンチ5の幅a(1μm)×tan45°=1μmとなる。ゲート電極7の深さcは、トレンチ5の深さb(1.5μm)より浅く、ドリフト領域2dとボディ領域3との界面rの深さd(700〜800nm)より深い。このため、トレンチ5の側面におけるボディ領域3上にチャネル(反転層)を形成し、ソース領域4およびドリフト領域2dとチャネルとをより確実に接続できる。また、トレンチ5の底面における絶縁領域11の厚さ(空隙10とゲート絶縁膜6との合計厚さ)は、トレンチ5の中央部において約1μm、トレンチ5の側面の近傍で500nm(=b−c)となる。
なお、基板1を回転させる場合には、基板1の主面の法線方向から見て、全方位から斜めスパッタリングが行われる。このため、トレンチ5は、基板1の主面に垂直であり、かつ、任意の方向に沿った断面におけるトレンチ5の最大幅がほぼ同じ長さ(=a)となるような形状を有することが好ましい。
一方、上述したように、基板1を静止させた状態で斜めスパッタリングを行ってもよい。この場合、好ましくは、基板1の主面の法線方向から見て、少なくとも対向する2方向から斜めスパッタリングを行う。例えばストライプ形状のトレンチ5を用いる場合には、トレンチ5の長軸方向に対して、法線方向から斜めスパッタリングを行うことができる。基板1を回転させながらスパッタリングを行うと、基板1の主面の法線方向から見て、トレンチ5が長手にのびる長軸方向からもスパッタされることになる。トレンチ5の長軸方向の寸法が大きいと、長軸方向からスパッタされる際に、トレンチ5の底面まで粒子が到達する可能性がある。これに対し、基板1の主面の法線方向から見たスパッタ方向を、トレンチ5の長軸方向に垂直な2方向に限定すると、より確実にトレンチ底面に空隙10を形成することができる。
基板1の主面の法線方向から見て、トレンチ5の長軸方向に垂直な方向(第1の方向)、および第1の方向と対向する第2の方向からスパッタリングを行う場合、各スパッタ方向の基板1の主面に対する角度(スパッタ角)をθ(0°<θ<90°)、これらのスパッタ方向を含む断面におけるトレンチ5の幅(ここでは短軸方向に沿った幅)をa’、トレンチ5の深さをb、ゲート電極7の深さをc、ボディ領域3の深さをdとすると、ゲート電極7の深さ(最大深さ)cはa’×tanθとなる(c=a’×tanθ)。スパッタ角θは、下記式
b>a’×tanθ>d
を満たすように設定されることが好ましい。これにより、トレンチ5の底面および底面から側面にかけてのコーナー部に電極材料が堆積されないようにしながら、ドリフト領域2dとボディ領域3との界面よりも深い位置まで電極材料を堆積させることが可能になる。さらに、トレンチ5の底面における絶縁領域11の厚さが例えば350nmより大きくなるようにスパッタ角θを設定すると(b−c(=b−a'×tanθ)>350(nm))、トレンチ5の底部にかかる電界強度を4MV/cm以下まで抑制することが可能となる。
図示する例では、空隙10の厚さDvは、ゲート絶縁膜6の第1部分6bと導電膜7aとのトレンチ5の側面近傍における距離(基板1の主面の法線に沿った距離)となる。厚さDvは、特に限定しないが、トレンチ5の底部に生じる電界集中をより効果的に低減するためには例えば200nm以上であることが好ましい。
続いて、図2Eに示すように、導電膜7a上に、トレンチ5を含む領域以外を開口させたレジスト13を形成する。この後、レジスト13をマスクとして導電膜7aのドライエッチングを行うことにより、ゲート電極7を得る。ここでは、ゲート電極7は、トレンチ5の側面のうち少なくともボディ領域3上においてゲート絶縁膜6と接するように形成される。
続いて、図2Fに示すように、ボディ領域3およびソース領域4と接するようにソース電極8を形成する。ソース電極8は、炭化珪素層2の上面上に、ボディ領域3とソース領域4とに跨るように配置される。具体的には、まず、炭化珪素層2およびゲート電極7を覆うように層間絶縁膜(図示せず)を形成する。次いで、層間絶縁膜に、ソース領域4の一部およびボディ領域3の一部を露出する開口部を設ける。この開口部内に導電膜(例えばTiなどの金属膜)を形成し、必要に応じてアニール処理を行う。これにより、ソース領域4およびボディ領域3とオーミック接触するソース電極8が得られる。
また、基板1の裏面(主面と反対側)上にドレイン電極9を形成する。これにより、トレンチゲート構造を有するMISFETが得られる。
ここで、トレンチ5の形状とスパッタ方向との関係を、例を挙げて説明する。
図3(a)〜(c)は、それぞれ、レイアウトの異なるトレンチ5の平面形状を例示する図である。何れの例でも、トレンチ5の側面は基板の主面に垂直とする。
図3(a)に示すように、基板1の主面の法線方向から見て円形状を有するトレンチ5では、基板の主面に垂直であり、かつ、任意の方向に沿った断面(例えば方向u1〜u3に沿った断面)におけるトレンチ5の最大幅は、断面を切る方向によらず等しくなる。また、図3(b)に示すように、上方から見て正多角形状(ここでは正六角形)を有するトレンチ5でも、基板の主面に垂直であり、かつ、任意の方向に沿った断面(例えば方向u4〜u6に沿った断面)におけるトレンチ5の最大幅は、断面を切る方向によらず略等しくなる。このような場合、前述した式b>a×tanθ>d(ただし、a:トレンチ幅、b:トレンチ5の深さ、d:ボディ領域とドリフト領域との界面の深さ)を満たすスパッタ角θは、図中の破線で示すどの断面(方向u1〜u3、あるいは方向u4〜u6に沿った断面)においても略等しい。従って、ウエハを回転させながら、トレンチ5の側面全体に所定のスパッタ方向からスパッタリングを行うことにより、トレンチ5の底部に所望の厚さの空隙を形成することが可能になる。
一方、図3(c)に示すように、ストライプ形状のトレンチ5では、長軸方向(ストライプ形状の延びている方向)u7に沿ったトレンチ5の幅は、長軸方向u7に垂直な短軸方向u8に沿ったトレンチ5の幅a’よりも大きい(例えば10倍以上)。従って、この例では、短軸方向u8に沿ったトレンチ5の幅a’を上記式に入力して角度をスパッタ角θとして、短軸方向に沿った2方向v1、v2から斜めスパッタリングを行うことが好ましい。これにより、トレンチ5の底部に所望の空隙を形成することが可能になる。
図2を参照しながら前述した方法では、基板1に垂直な側面を有するトレンチ5を形成しているが、トレンチ5はテーパー形状を有していてもよい。図示する例では、トレンチ5の側面と底面とが垂直に交わって角部(コーナー部)が形成されているが、トレンチ5が順テーパー形状または逆テーパー形状を有する場合には、側面と底面とは垂直に交わらなくてもよい。また、角部がエッチングもしくはエッチング以外の工程で丸みを帯びていても、上記と同様の効果を得ることができる。なお、トレンチ5がテーパー形状を有する場合でも、テーパー角を幾何学的に考慮して前述の式b>a×tanθ>dを変形し、スパッタ角θを算出することにより、トレンチ5の底部に所定の厚さの空隙を形成できる。
上記方法によると、トレンチ5の底面とゲート電極7との間に、ゲート絶縁膜6および空隙10が形成され、これらの両方の層が絶縁領域(絶縁層)11として機能する。従って、トレンチ5の底面における絶縁領域11の厚さを例えば400nm以上まで大きくすることが可能となり、トレンチ5の底部近傍にかかる電界強度を4MV/cm以下まで抑制できる。一方、トレンチ5の側面に露出したボディ領域3の表面領域(チャネル部分)における絶縁領域11の厚さは、ゲート絶縁膜6の厚さによって規定され、例えば70nmである。
このように、トレンチ5の底部に選択的に空隙10を配置することによって、トレンチ5の底面における絶縁領域11の厚さを、トレンチ5の側面における絶縁領域11の厚さよりも大きくできる。例えばトレンチ5の側面における厚さの3倍以上、好ましくは5倍以上にできる。また、トレンチ5側面およびトレンチ5底部における絶縁領域11の厚さを、互いに独立して、任意に制御することができる。従って、トランジスタ特性を低下させることなく、トレンチ5の底部において絶縁領域11に生じる電界強度を低減でき、絶縁破壊を抑制することが可能となる。
また、トレンチ5の底部の炭化珪素を酸化して厚い熱酸化膜を形成することがないので、酸化に伴う基板1へのストレスが発生しにくく、炭化珪素層2への欠陥の導入が抑制される。その結果、長期信頼性を確保することが容易となる。
本実施形態におけるトレンチ5の形状は図示する例に限定されない。トレンチ5の側面全体が略一定の傾斜角度を有する逆テーパー形状を有していてもよい。あるいは、トレンチは、例えば、中央付近で上部および底部よりも幅の狭い(開口の小さい)、くびれのある形状を有していてもよい。
本発明の半導体装置の構成および製造方法は、上述した実施形態で説明した構成および製造方法に限定されない。例えば本発明におけるトレンチ5の深さは、ドリフト領域2dに達し、且つトレンチ5の底面に所望の絶縁領域11を形成できる深さであればよく、上記実施形態で例示した深さに限定されない。また、ドリフト領域2dの厚さおよび不純物濃度も、所望される耐圧により決定されるものであり、上述した数値に限定されるものではない。上述した製造方法では、ゲート絶縁膜6として炭化珪素を熱酸化して熱酸化膜を形成したが、トレンチ5の形成後、CVD法などを用いてゲート絶縁膜6を形成しても同様の効果を得ることができる。
上記では、各実施形態の半導体装置の構成をnチャネル型のMISFETを例に説明したが、本発明の半導体装置はpチャネル型のMISFETであってもよい。pチャネル型のMISFETでは、SiC基板1、ドリフト領域2d、ソース領域4の導電型はp型、ボディ領域3の導電型はn型となる。
また、上述した実施形態では、基板1として4H−SiC基板を用いたが、他の結晶面や他のポリタイプのSiC基板を用いてもよい。また、4H−SiC基板を用いる場合、そのSi面に炭化珪素層2を形成し、C面にドレイン電極9を形成してもよいし、C面に炭化珪素層2、Si面にドレイン電極9を形成してもよい。また、基板1としてSiC基板以外の半導体基板を用いてもよい。
さらに、上述した実施形態の半導体装置100では、炭化珪素層2はボディ領域3、ソース領域4およびドリフト領域2dを有するが、さらに他の構成要素を有していてもよい。例えば、ドリフト領域2dのうちトレンチ5の底面近傍に位置する部分に、電界緩和のための第2導電型の不純物層を有していてもよい。
上述した実施形態の半導体装置は、何れも反転チャネル構造を有するMISFETであるが、本発明はボディ領域と導電型が異なるチャネル層を有するMISFETにも適用され、上記と同様の効果が得られる。
図4は、ボディ領域と導電型が異なるチャネル層を有するMISFETを例示する断面図である。簡単のため、図1と同様の構成要素には、同じ参照符号を付し、説明を省略する。
図4に示す半導体装置のユニットセルでは、トレンチ5の底面および側面上に、炭化珪素によって構成されるチャネル層18が形成されている。チャネル層18は、例えばエピタキシャル成長によって形成された第1導電型の炭化珪素層である。本実施形態におけるチャネル層18は、本発明における第2半導体層に相当する。
図4に示す半導体装置の製造方法は、半導体装置100の製造方法と同様であってもよい。ただし、ゲート絶縁膜6を形成する前に、炭化珪素層2上およびトレンチ5の側面および底面上に、エピタキシャル成長によりチャネル層18を形成する。その後、チャネル層18の上にゲート絶縁膜6を形成する。ゲート絶縁膜6として、チャネル層18の表面部分を酸化させて熱酸化膜を形成してもよい。
さらに、本発明は縦型MISFETに限定されず、炭化珪素層上に絶縁膜を介して電極が配置された構造を有する種々の半導体装置に適用され得る。例えば上記実施形態では、炭化珪素層(ドリフト領域)と同じ導電型の炭化珪素基板を用いてMISFETを製造しているが、炭化珪素層(ドリフト領域)と異なる導電型の炭化珪素基板を用いて絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:IGBT)を製造することもできる。IGBTの場合、以上に説明したソース電極8、ドレイン電極9、ソース領域4は、順に、それぞれエミッタ電極、コレクタ電極、エミッタ領域(不純物領域)と呼ばれる。
従って、以上に説明した半導体装置100について、ドリフト領域、及びエミッタ領域の導電型をn型とし、基板及びボディ領域の導電型をp型とすると、n型のIGBTを得ることができる。このとき、p型基板とn型ドリフト層との間に、n型のバッファ層を配置してもよい。また、ドリフト領域、及びエミッタ領域の導電型をp型とし、基板及びボディ領域の導電型をn型とすると、p型のIGBTを得ることができる。このとき、n型基板とp型ドリフト層との間に、p型のバッファ層を配置してもよい。
また、上記実施形態では、炭化珪素(SiC)を用いた半導体装置を説明したが、その他のワイドバンドギャップ半導体、例えばGaN、AlN、ダイヤモンド等を用いた半導体装置にも適用でき、同様の効果が得られる。