JP2010027833A

JP2010027833A - 炭化珪素半導体装置およびその製造方法

Info

Publication number: JP2010027833A
Application number: JP2008186880A
Authority: JP
Inventors: Shohei Yoshida; 昌平吉田; Narihisa Miura; 成久三浦; Keiko Sakai; 景子酒井; Tomokatsu Watanabe; 友勝渡辺
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2008-07-18
Filing date: 2008-07-18
Publication date: 2010-02-04

Abstract

【課題】炭化珪素縦型ＭＯＳＦＥＴにおいて、キャリアの電界効果移動度が固定電荷の影響により低下する場合があった。
【解決手段】この発明に係る炭化珪素半導体装置は、第１導電型の炭化珪素基板と、前記炭化珪素基板の主面上に設けられた第１導電型のドリフト層と、前記ドリフト層の表層部に所定の幅だけ離間して設けられた第２導電型の不純物を含有する第２導電型のウェル領域と、前記ウェル領域の表層部の所定領域に設けられた第１導電型のソース領域と、前記ソース領域の間を結ぶように前記一対のウェル領域および前記ドリフト層に設けられた第１導電型の高濃度領域と、前記高濃度領域の表層部に設けられた低濃度領域とを備え、ウェル領域と高濃度領域の間に自己完結的に空乏層が形成されるように構成する。
【選択図】図１

Description

この発明は、炭化珪素半導体装置である炭化珪素縦型電界効果型トランジスタに関し、より詳しくは、オン抵抗を低下させた大電力用の炭化珪素縦型電界効果型トランジスタおよびその製造方法に係るものである。

炭化珪素半導体装置の一種である炭化珪素縦型金属−酸化膜−半導体電界効果型トランジスタ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）において、大電力の高速スイッチング用途のためにオン抵抗を低減させることが有効である。炭化珪素縦型ＭＯＳＦＥＴのオン抵抗を低減させるためには電界効果移動度を大きくすればよいが、炭化珪素層と酸化珪素ゲート絶縁膜との界面に発生する固定電荷の影響により電界効果移動度が低下することが知られている。そのため、これまで、炭化珪素層とゲート絶縁膜との界面に発生する固定電荷の影響を低減する方法がいくつか提案されていた。

例えば、炭化珪素層とゲート絶縁膜との間に蓄積型の炭化珪素チャネル層を形成する蓄積型ＭＯＳＦＥＴでは、ゲート絶縁膜から離れた位置を流れる電流の割合を増加させることにより、炭化珪素チャネル層とゲート絶縁膜との間に発生する固定電荷の影響を受け難くし、電界効果移動度を増大させることができる。その具体例としては、チャネル深部に高濃度不純物層を設けることにより、チャネル層における電流の重心を深さ方向に深くして深部に流れる電流の割合を大きくすることによってノーマリオフの状態で電界効果移動度を増加させる方法が提案されている（例えば特許文献１）。特許文献１では、チャネル深部に不純物がδドープされた層を設け、ゲート電極に印加される電圧が約０Ｖであるときにゲート電極側から延びる空乏層がその下部に形成される空乏層と接触することにより安定して動作する半導体装置が得られることが示されている。

国際公開第２００３／０２８１１０号パンフレット

しかしながら、特許文献１のような従来の炭化珪素半導体装置においては、チャネルの深さ方向にｐ型領域とｎ型領域とを隣接して設けていないため、ｐｎ接合を局所的に形成しにくく特にδドープされた層の固定電荷の影響が残存しその影響により電界効果移動度の低下が発生する場合があった。

この発明は、上記のような問題を解決するためになされたものであり、固定電荷による電界効果移動度の低下を大幅に抑制し、キャリアの電界効果移動度が高い炭化珪素半導体装置を得ることを目的とする。

この発明に係る炭化珪素半導体装置は、第１導電型の炭化珪素基板と、前記炭化珪素基板の主面上に設けられた第１導電型のドリフト層と、前記ドリフト層の表層部に所定の幅だけ離間して設けられた一対の第２導電型のウェル領域と、前記ウェル領域の表層部の所定領域に設けられた第１導電型のソース領域と、前記ソース領域の表層部に隣接して前記ウェル領域の表層部に設けられた低濃度領域と、前記低濃度領域に深さ方向に隣接して前記低濃度領域の前記炭化珪素基板側に設けられた第１導電型の高濃度領域と、前記低濃度領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ソース領域の表面上に設けられたソース電極と、前記炭化珪素基板の主面と反対側の面に接して設けられたドレイン電極とを備えたものである。

また、この発明に係る炭化珪素半導体装置の製造方法は、第１導電型の炭化珪素基板の主面上に第１導電型のドリフト層と第１導電型の高濃度領域と低濃度領域とを順にエピタキシャル成長する工程と、前記ドリフト層の表層部に所定の幅だけ離間して第２導電型のイオンを注入し第２導電型のウェル領域を形成する工程と、前記高濃度領域、前記低濃度領域および前記ドリフト層に所定の幅だけ離間して第１導電型のイオンを注入しソース領域を形成する工程と、前記低濃度領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ソース領域上に第１導電型のソース電極を形成する工程と、前記炭化珪素基板の主面と反対側の面に接してドレイン電極を形成する工程とを備えたものである。

この発明によれば、固定電荷の影響を大幅に抑制することにより電界効果移動度を高め、オン抵抗を低くした炭化珪素半導体装置を得ることができる。

実施の形態１．
図１は、この発明を実施するための実施の形態１における、炭化珪素半導体装置である縦型ＭＯＳＦＥＴの断面模式図である。本実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明する。

図１において、ｎ型の炭化珪素基板１０の第一の主面上にｎ型のドリフト層２０が形成されている。ドリフト層２０の表面側の所定の幅だけ離間した部位には、ｐ型不純物を含有するｐ型のウェル領域３０が形成されている。ウェル領域３０およびドリフト層２０の表面側には、ｎ型の高濃度領域５０とｎ型の低濃度領域６０とが順に積層して形成されている。ドリフト層２０上に高濃度領域５０と低濃度領域６０とが順に積層されたものの表面側で、それぞれのウェル領域３０の断面方向の内側にあたる箇所には、ｎ型のソース領域４０がウェル領域３０の深さより浅く形成されている。ここで、ドリフト層２０、ウェル領域３０、ソース領域４０、高濃度領域５０、低濃度領域６０はいずれも炭化珪素で構成されており、高濃度領域５０の不純物濃度はドリフト層２０の不純物濃度より高く、低濃度領域６０の不純物濃度は高濃度領域５０の不純物濃度より低い。

また、ソース領域４０の表面を含む低濃度領域６０の表面側には、ソース領域４０の表面側の一部を除き酸化珪素で構成されるゲート絶縁膜７０が形成されている。さらに、ゲート絶縁膜７０上の低濃度領域６０に対向する位置には、ゲート電極８０が形成されている。ゲート電極８０は、一対のソース領域４０と例えば１０ｎｍ〜５μｍの幅でオーバーラップするように、一対のウェル領域３０およびソース領域４０が両端に位置し、ウェル領域３０間に露出した低濃度領域６０が中央に位置するような断面横方法位置に形成される。
また、ゲート絶縁膜７０が形成されていないソース領域４０の表面にはソース電極９０が、また、炭化珪素基板１０の第一の主面と反対側の第二の主面、すなわち、裏面側にはドレイン電極１００がそれぞれ形成されている。

つづいて、図１に示した縦型ＭＯＳＦＥＴの製造方法を、図２〜図６を用いて順に説明する。
まず、図２に示すように、第一の主面の面方位が（０００１）面であり４Ｈのポリタイプを有するｎ型で低抵抗の炭化珪素基板１０の第一の主面上に、ｎ型のドリフト層２０、ｎ型の高濃度領域５０、ｎ型の低濃度領域６０を順次エピタキシャル成長する。ここで、エピタキシャル成長はＳｉＨ_４ガスとＣ_３Ｈ_８ガスを用いた化学気相成長（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により行なう。ドリフト層２０には１×１０^１６〜１×１０^１８ｃｍ^−３の窒素（Ｎ）がｎ型不純物として添加されており、その厚さは５〜５０μｍである。また、高濃度領域５０のｎ型不純物濃度（電子濃度）は１×１０^１８ｃｍ^−３であり、その厚さは３０ｎｍである。さらに、低濃度領域６０のｎ型不純物濃度（電子濃度）は１×１０^１６ｃｍ^−３であり、その厚さは５０ｎｍである。高濃度領域５０および低濃度領域６０に添加されているｎ型不純物もＮである。

つづいて、低濃度領域６０の表面にイオン注入マスクを形成した後、図３に示すように、ドリフト層２０の表面側のある幅だけ離間した部位にｐ型不純物となるアルミニウム（Ａｌ）イオンを１×１０^１８ｃｍ^−３の濃度になるようにイオン注入する。Ａｌイオンがイオン注入され後述の活性化アニール後にｐ型になる箇所が、ウェル領域３０となる。イオン注入後、イオン注入マスクを除去する。

つづいて、低濃度領域６０の表面にイオン注入用マスクを形成した後、図４に示すように、低濃度領域６０、高濃度領域５０を含むウェル領域３０の表面側で、ウェル領域３０の間隔より大きな幅だけ離間した一対の部位に、ｎ型不純物となるＮイオンを１×１０^１９〜１×１０^２１ｃｍ^−３の濃度になるようにイオン注入する。Ｎイオンがイオン注入され後述の活性化アニール後にｎ型になる箇所が、ソース領域４０になる。ソース領域４０の深さはウェル領域３０より浅いものとする。ここでも、イオン注入後にイオン注入マスクを除去する。

次に、熱処理装置によって１３００〜１９００℃の活性化アニールを行なった後に、図５に示すように、ソース領域４０を含む低濃度領域６０の表面側に炭化珪素を熱酸化してできた酸化珪素で構成されるゲート絶縁膜７０を形成する。つづいて、ゲート絶縁膜７０上の低濃度領域６０に対向する位置に、低抵抗多結晶珪素材料のゲート電極８０を形成した後、図６に示すように、ゲート絶縁膜７０の内ソース領域４０の表面側の一部をドライエッチング法により除去する。さらに、ゲート絶縁膜７０が形成されていないソース領域４０の表面にソース電極９０を、また、炭化珪素基板１０の第一の主面と反対側の第二の主面、すなわち、裏面側にドレイン電極１００をそれぞれ形成することにより、図１に示した縦型炭化珪素ＭＯＳＦＥＴが製造できる。

次に、本実施の形態における炭化珪素半導体装置である縦型ＭＯＳＦＥＴの動作を、一般的な縦型ＭＯＳＦＥＴと比較して図７のエネルギーバンド図と図１とを用いて簡単に説明する。図７において、
（１）は本発明の本実施の形態の縦型ＭＯＳＦＥＴのゲート電極８０に電圧を印加しない場合のチャネル部分の深さ方向のエネルギーバンド図、
（２）は本発明の本実施の形態の縦型ＭＯＳＦＥＴのゲート電極８０に正電圧を印加した場合のチャネル部分の深さ方向のエネルギーバンド図、
（３）は一般的な縦型ＭＯＳＦＥＴのゲート電極８０に電圧を印加しない場合のチャネル部分の深さ方向のエネルギーバンド図、
（４）は一般的な縦型ＭＯＳＦＥＴのゲート電極８０に正電圧を印加した場合のチャネル部分の深さ方向のエネルギーバンド図
である。ここで、チャネル部分とは、ゲート電極８０の電圧の値に応じて導電性が変動する半導体領域のことを指し、図７の２１０は伝導帯、２２０は価電子帯をあらわす。

図１において、ソース電極９０に対してゲート電極８０に０Ｖを印加すると、ソース電極９０からドリフト層２０、炭化珪素基板１０を経由してドレイン電極１００に至る電流経路の内、低濃度領域６０の電子濃度が図７（１）に示すように低く低濃度領域６０が高抵抗であるため、ソース電極９０とドレイン電極１００の間に電流はほとんど流れない（オフ時）。一方、ソース電極９０に対してゲート電極８０に正の電圧を印加すると、ソース電極９０からドリフト層２０、炭化珪素基板１０を経由してドレイン電極１００に至る電流経路の内、低濃度領域６０のキャリア濃度、すなわち、電子２００の濃度が図７（２）に示すように増加することにより、低濃度領域６０が低抵抗になりソース電極９０とドレイン電極１００の間に電流が流れる（オン時）。

本実施の形態における炭化珪素半導体装置である縦型ＭＯＳＦＥＴは、図７の（３），（４）にそのエネルギーバンド図を示す低濃度領域６０と高濃度領域５０を有さない一般的な縦型ＭＯＳＦＥＴと比較して、ｐ型のウェル領域３０とｎ型の高濃度領域５０との間に自己完結的にできる空乏層の効果により以下のように固定電荷の影響を低減できる。
本実施の形態における縦型ＭＯＳＦＥＴによれば、ウェル領域３０と高濃度領域５０との接続部に形成されるビルトインポテンシャルと呼ばれるポテンシャル差により、オン時の低濃度領域６０の伝導帯２１０のエネルギーバンドの曲がりを緩やかにできる。したがって、オン時に電流が流れる深さ方向の主な経路を、低濃度領域６０とゲート絶縁膜７０との界面に発生する界面準位、すなわち、固定電荷から遠ざけることができる。また、このように伝導帯２１０のエネルギーバンドの曲がりを緩やかにできるため、オン時の電流経路の内部でキャリア同士が相互散乱することを抑制でき、電界効果移動度を高くする効果もある。
また、本実施形態における縦型ＭＯＳＦＥＴによれば、オン時に電流が流れる経路から、ウェル領域３０と高濃度領域５０とに存在するドナーやアクセプタなどの固定電荷を遠ざけ、電流経路を固定電荷の密度の少ない低濃度領域６０に限定することができる。このことも、電界効果移動度を高くする効果がある。

なお、本実施の形態における縦型ＭＯＳＦＥＴは、チャネル深部にδドープした縦型ＭＯＳＦＥＴと比較して、ｐｎ接合を局所的に形成しているため、δドープされた層による固定電荷の影響を低減でき、より電界効果移動度を高くできる。

また、本実施の形態における縦型ＭＯＳＦＥＴの製造方法によると、オン電流が流れる低濃度領域６０を、イオンが注入されて結晶性が劣化している領域の上にエピタキシャル成長していないため結晶性を悪化させることなくエピタキシャル成長することができ、キャリアの電界効果移動度を高くすることができる。

なお、本実施の形態においては低濃度領域６０がｎ型である例を示したが、低濃度領域６０はｐ型であってもイントリンシックであってもよい。ｐ型の低濃度領域６０はＡｌなどを添加したエピタキシャル成長により形成され、その不純物濃度は１×１０^１６ｃｍ^−３程度であればよい。このように、低濃度領域６０の不純物の極性や濃度を調整することにより、ＭＯＳＦＥＴの閾値電圧を制御することができる。このようにして閾値電圧を制御することによってパワー素子として好ましい特性であるノーマリオフのＭＯＳＦＥＴとすることができる。

また、高濃度領域５０の厚さは、ｐ型のウェル領域３０とｎ型の高濃度領域５０との間のｐｎ接合間に自己完結的にできる空乏層により空乏化できる厚さ以下に設定している。本実施の形態の場合、ウェル領域３０の実効キャリア密度が１×１０^１６ｃｍ^−３、高濃度領域５０の実効キャリア密度が１×１０^１８ｃｍ^−３であるので、高濃度領域５０側に広がる空乏層の幅は５０ｎｍ程度となる。したがって、高濃度領域５０の厚さは、５０ｎｍ以下の３０ｎｍとしているが、その厚さは、１モノレイヤー以上５０ｎｍ未満であればよい。
高濃度領域５０の実効キャリア密度がさらに高いと、ゲート電圧が０Ｖの状態でも高濃度領域５０が完全に空乏化しないため、ノーマリオン動作をしてしまうことになる。例えば高濃度領域５０の実効キャリア密度が１×１０^１９ｃｍ^−３である場合、空乏層は５ｎｍ程度しか広がらないため、ノーマリオフを実現するためには高濃度領域５０をさらに薄く設定する必要がある。

なお、本実施の形態においては、ドリフト層２０、高濃度領域５０、低濃度領域６０を連続してエピタキシャル成長した例を示したが、このように連続エピタキシャル成長をすることにより、プロセス時間を短縮できる効果もある。しかしながら、これら３層は別々にエピタキシャル成長してもよい。また、ドリフト層２０をエピタキシャル成長した後にウェル領域３０を形成するためのイオン注入を行なってからその上に高濃度領域５０、低濃度領域６０を連続してエピタキシャル成長してもよい。この場合、エピタキシャル層に覆われた部分へのコンタクトを取るため別途イオン注入する工程またはエピタキシャル層をエッチングにより開口する工程が必要になる。

また、本実施の形態においては、低濃度領域６０の厚さを５０ｎｍとしたが、低濃度領域６０の厚さは１０ｎｍ以上１００ｎｍ未満であればよい。さらに、本実施の形態においては、ｎ型の不純物としてＮの例を、ｐ型の不純物としてＡｌの例を示したが、ｎ型の不純物は燐（Ｐ）など、ｐ型の不純物は硼素（Ｂ）などであってもよい。また、１×１０^１６〜１×１０^１８ｃｍ^−３の窒素（Ｎ）がｎ型不純物として添加された厚さが５〜５０μｍのドリフト層２０としたことにより、耐圧を数百Ｖから３０００Ｖ程度にすることができる。

また、ゲート絶縁膜７０は、炭化珪素を酸化して形成した酸化珪素膜である例を示したが、ゲート絶縁膜７０はＣＶＤ法、蒸着法、スパッタ法、イオンクラスタービーム法、分子線エピタキシー法などで形成した堆積膜であってもよく、またその材料も酸化珪素に限らず、窒化珪素膜、酸化窒化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜などであってもよい。さらに、ゲート電極８０の材料は、低抵抗多結晶珪素の例を示したが、その導電型はｎ型でもよくｐ型でもよい。また、ｎ型またはｐ型の低抵抗多結晶炭化珪素であってもよい。さらに、ゲート電極８０の材料はＡｌやチタニウム（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、タングステン（Ｗ）やそれらの窒化物でもよい。ソース電極９０とドレイン電極１００の材料についてもゲート電極８０の材料と同様である。また、電極形成後１０００℃程度でアニールしてもよい。

実施の形態２．
図８は、この発明の実施の形態２における炭化珪素半導体装置である縦型ＭＯＳＦＥＴの断面模式図である。図８において、高濃度領域５０がウェル領域３０と低濃度領域６０との間にのみ設けられていることの他は、実施の形態１の図１と同様であるので詳しい説明を省略する。

次に、図９〜図１２を用いて本実施の形態の縦型ＭＯＳＦＥＴの製造方法を順を追って説明する。
まず、実施の形態１の場合と同様に炭化珪素基板１０上にドリフト層２０を形成した後、図９に示すように、ＣＶＤ法によりｎ型の低濃度領域６０をエピタキシャル成長する。つづいて、低濃度領域６０の表面にイオン注入マスクを形成して、図１０に示すように、ドリフト層２０の所定の間隔だけ隔離した領域にｐ型不純物であるＡｌをイオン注入する。また、同じイオン注入マスクを用いて、図１１に示すように、ドリフト層２０の所定の間隔だけ隔離した領域に、ｎ型不純物であるＮをイオン注入する。ｐ型不純物をイオン注入し後述の活性化アニール後にｐ型になる領域がウェル領域３０となり、ｎ型不純物をイオン注入し後述の活性化アニール後にｎ型になる領域が高濃度領域５０となる。次に、イオン注入マスクの除去につづいて別のイオン注入マスクを設け、図１２に示すように、低濃度領域６０、高濃度領域５０を含むウェル領域３０の表面側で、ウェル領域３０の間隔より大きな幅だけ離間した部位に、ｎ型不純物となるＮイオンをイオン注入する。以降の工程や詳細な条件は実施の形態１と同様であるので説明を省略する。

このような本実施の形態の縦型ＭＯＳＦＥＴにおいても、実施の形態１の縦型ＭＯＳＦＥＴと同様に、ウェル領域３０と高濃度領域５０とが接する箇所に自己完結的にｐｎ接合による空乏層が形成される。この空乏層によるビルトインポテンシャルにより、ゲート電極８０に正の電圧を印加した時に低濃度領域６０のエネルギーバンドの曲がりを緩やかにすることができ、また、低濃度領域６０に形成される第一導電型のキャリアが流れる経路の主要部分から、低濃度領域６０とゲート絶縁膜７０との界面の固定電荷と、高濃度領域５０やウェル領域３０の固定電荷とを遠ざけ、固定電荷の影響を小さくすることができる。したがって、キャリアの電界効果移動度を高くすることができる。

また、ウェル領域３０が設けられていないゲート電極８０直下のドリフト層２０に高濃度領域５０を設けないことにより、ゲート電極８０に０Ｖの電圧を印加するオフ動作時にソース電極９０からソース領域４０、ドリフト層２０、炭化珪素基板１０を経由してドレイン電極１００に流れるリーク電流の増加を抑制することができる。

なお、本実施の形態においては低濃度領域６０をエピタキシャル成長法により形成した例を示したが、低濃度領域６０および高濃度領域５０をともにイオン注入法により形成してもよい。また、低濃度領域６０および高濃度領域５０をともにイオン注入法により形成し、図１３のように、低濃度領域６０および高濃度領域５０をソース領域４０が形成されていないウェル領域３０の表面側のみに設けてもよい。図１３のような構造の縦型ＭＯＳＦＥＴにおいても、図８の構造と同様の効果を奏し、キャリアの電界効果移動度を高くすることができる。

実施の形態３．
図１４は、この発明の実施の形態３における炭化珪素半導体装置である縦型ＭＯＳＦＥＴの断面模式図である。図１４において、炭化珪素基板１０の第一の主面上にｎ型のドリフト層２０、ｐ型のウェル領域３０、ｎ型のソース領域４０が、順に積層して形成されている。ウェル領域３０、ソース領域４０を貫通してドリフト層２０に達するトレンチの内部に、順に、高濃度領域５０と低濃度領域６０が形成されている。ここで、ドリフト層２０、ウェル領域３０、ソース領域４０、高濃度領域５０、低濃度領域６０はいずれも炭化珪素で構成されている。低濃度領域６０およびソース領域４０の表面側には、ソース領域４０の表面側の一部を除き酸化珪素で構成されるゲート絶縁膜７０が形成されている。さらに、ゲート絶縁膜７０上の、ソース領域４０になっていない低濃度領域６０に対向する位置にはゲート電極８０が形成されている。また、ゲート絶縁膜７０が形成されていないソース領域４０の表面にはソース電極９０が、また、炭化珪素基板１０の第一の主面と反対側の第二の主面、すなわち、裏面側にはドレイン電極１００がそれぞれ形成されている。本実施の形態の縦型ＭＯＳＦＥＴは、構造がトレンチ構造であることの他は、実施の形態１と同様であるので詳細な条件の説明は省略する。

本実施の形態のトレンチ構造の縦型ＭＯＳＦＥＴにおいても、実施の形態２に示した縦型ＭＯＳＦＥＴの構造の場合と同様に、高濃度領域５０とウェル領域３０とが接する箇所に自己完結的に空乏層が形成される。このｐｎ接合の空乏層によるビルトインポテンシャルにより、ゲート電極８０に正の電圧を印加した時に低濃度領域６０のエネルギーバンドの曲がりを緩やかにすることができる。また、低濃度領域６０に形成される第一導電型のキャリアが流れる経路の主要部分から、低濃度領域６０とゲート絶縁膜７０との界面の固定電荷や高濃度領域５０の固定電荷を遠ざけることができることから、キャリアの電界効果移動度を高くすることができる。

また、炭化珪素ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）においても、本実施の形態の場合と同様に高濃度領域５０および低濃度領域６０を形成することによっても同様の効果を奏することができる。

なお、上記実施の形態１〜３において、第１導電型がｎ型、第２導電型がｐ型であり、電子をキャリアとするｎ型ＭＯＳＦＥＴの例を示したが、第１導電型がｐ型、第２導電型がｎ型であり、キャリアが正孔のｐ型ＭＯＳＦＥＴであってもよい。

この発明の実施の形態１における炭化珪素半導体装置の断面模式図である。この発明の実施の形態１における炭化珪素半導体装置の製造方法を示す断面模式図である。この発明の実施の形態１における炭化珪素半導体装置の製造方法を示す断面模式図である。この発明の実施の形態１における炭化珪素半導体装置の製造方法を示す断面模式図である。この発明の実施の形態１における炭化珪素半導体装置の製造方法を示す断面模式図である。この発明の実施の形態１における炭化珪素半導体装置の製造方法を示す断面模式図である。この発明の実施の形態１における炭化珪素半導体装置の動作を説明するエネルギーバンド図である。この発明の実施の形態２における炭化珪素半導体装置の断面模式図である。この発明の実施の形態２における炭化珪素半導体装置の製造方法を示す断面模式図である。この発明の実施の形態２における炭化珪素半導体装置の製造方法を示す断面模式図である。この発明の実施の形態２における炭化珪素半導体装置の製造方法を示す断面模式図である。この発明の実施の形態２における炭化珪素半導体装置の製造方法を示す断面模式図である。この発明の実施の形態２における炭化珪素半導体装置の一形態の断面模式図である。この発明の実施の形態３における炭化珪素半導体装置の断面模式図である。

符号の説明

１０炭化珪素基板、２０ドリフト層、３０ウェル領域、４０ソース領域、５０高濃度領域、６０低濃度領域、７０ゲート絶縁膜、８０ゲート電極、９０ソース電極、１００ドレイン電極、２００電子、２１０伝導帯、２２０価電子帯。

Claims

第１導電型の炭化珪素基板と、前記炭化珪素基板の主面上に設けられた第１導電型のドリフト層と、前記ドリフト層の表層部に所定の幅だけ離間して設けられた一対の第２導電型のウェル領域と、前記ウェル領域の表層部の所定領域に設けられた第１導電型のソース領域と、前記ソース領域の表層部に隣接して前記ウェル領域の表層部に設けられた低濃度領域と、前記低濃度領域に深さ方向に隣接して前記低濃度領域の前記炭化珪素基板側に設けられた第１導電型の高濃度領域と、前記低濃度領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ソース領域の表面上に設けられたソース電極と、前記炭化珪素基板の主面と反対側の面に接して設けられたドレイン電極とを備えたことを特徴とする炭化珪素半導体装置。
高濃度領域の厚さと、前記高濃度領域の第１導電型のキャリア密度と、ウェル領域の第２導電型のキャリア密度とは、前記高濃度領域と前記ウェル領域との間に形成されるｐｎ接合のビルトインポテンシャルにより前記高濃度領域の厚さ方向全体が空乏化する関係にあることを特徴とする請求項１に記載の炭化珪素半導体装置。
低濃度領域は、第２導電型またはイントリンシックであることを特徴とする請求項１に記載の炭化珪素半導体装置。
第１導電型の炭化珪素基板の主面上に第１導電型のドリフト層と第１導電型の高濃度領域と低濃度領域とを順にエピタキシャル成長する工程と、前記ドリフト層の表層部に所定の幅だけ離間して第２導電型のイオンを注入し第２導電型のウェル領域を形成する工程と、前記高濃度領域、前記低濃度領域および前記ドリフト層に所定の幅だけ離間して第１導電型のイオンを注入しソース領域を形成する工程と、前記低濃度領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ソース領域上に第１導電型のソース電極を形成する工程と、前記炭化珪素基板の主面と反対側の面に接してドレイン電極を形成する工程とを備えたことを特徴とする炭化珪素半導体装置の製造方法。