JP2013197167A - ＳｉＣ半導体装置及びその製造方法 - Google Patents

Abstract

【課題】４Ｈ−ＳｉＣ本来の高移動度と高耐圧を実現することができ、パワーデバイス等に適したＳｉＣ半導体装置を提供する。
高移動度の４Ｈ−ＳｉＣ／ＳｉＯ₂ 絶縁膜界面を実現し、素子特性の向上をはかる。
【解決手段】４Ｈ−ＳｉＣ基板１００，１０２の表面部の少なくとも一部に形成されたｐ型の４Ｈ−ＳｉＣ領域１２１と、４Ｈ−ＳｉＣ領域１２１上に形成され、ｐ型ドーパントが導入された３Ｃ−ＳｉＣ薄膜からなる第１のゲート絶縁膜１１２と、第１のゲート絶縁膜１１２上に形成された第２のゲート絶縁膜１３０と、第２のゲート絶縁膜１３０上に形成されたゲート電極１４０とを備えている。そして、第１のゲート絶縁膜１１２は、３Ｃ−ＳｉＣ薄膜にＣ欠陥を導入することで絶縁化されている。
【選択図】 図３

Description

本発明の実施形態は、ＳｉＣ化合物半導体を用いてＭＯＳ構造を形成したＳｉＣ半導体装置及びその製造方法に関する。

従来、ＳｉＣを用いたＭＯＳＦＥＴのＳｉＣ基板／ＳｉＯ₂ 絶縁膜界面を作製するに際し、ＳｉＣ基板表面に水素終端を施し、表面酸化を行うこと、或いは絶縁膜を堆積成膜することで、ＳｉＯ₂ 絶縁膜を形成している。このとき、ＳｉＣ基板表面の水素終端は簡単に外れ、酸素が基板の内側に入り込み酸化が進行する。

４Ｈ構造のＳｉＣ基板（４Ｈ−ＳｉＣ）を用いたＭＯＳＦＥＴでは、ＳｉＣ基板／ＳｉＯ₂ 絶縁膜界面の移動度は、非常に小さいものとなってしまっている。絶縁膜や界面に工夫を施しても、本来４Ｈ−ＳｉＣが持っている特性（１０００ｃｍ²／Ｖｓ）には程遠い移動度（１００ｃｍ²／Ｖｓ未満）しか得られていない。

一方、３Ｃ構造のＳｉＣ（３Ｃ−ＳｉＣ）基板を用いたＭＯＳＦＥＴでは、ＳｉＣ基板／ＳｉＯ₂ 絶縁膜界面の移動度も、十分に大きな値を得ている。しかし、ノーマリーオンになる傾向が強く、使い勝手が悪い。また、３Ｃ構造の耐圧は１．５ＭＶ／ｃｍであり、４Ｈ構造の耐圧（２．８ＭＶ／ｃｍ）に比べ、不十分である。

特開２００９−２１２３６５号公報

W.F.Knippenberg, Philips Research Reports 18, p161,1963年

発明が解決しようとする課題は、４Ｈ−ＳｉＣ本来の高移動度と高耐圧を実現することができ、パワーデバイス等に適したＳｉＣ半導体装置及びその製造方法を提供することである。

実施形態のＳｉＣ半導体装置は、ＳｉＣ基板の表面部の少なくとも一部に形成されたｐ型の４Ｈ−ＳｉＣ領域と、前記４Ｈ−ＳｉＣ領域上に形成され、ｐ型ドーパントが導入された３Ｃ−ＳｉＣ薄膜からなる第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されたゲート電極と、を具備している。

ＳｉＣ基板中でのＣ欠陥の電子状態を説明するための模式図。 特性の良い絶縁膜を得るための膜厚と濃度との関係を示す特性図。 第１の実施形態に係わるＤｉＭＯＳＦＥＴの素子構造を示す断面図。 第１の実施形態に係わるＤｉＭＯＳＦＥＴの製造工程を説明するためのフローチャート。 第１の実施形態に係わるＤｉＭＯＳＦＥＴの製造工程を示す断面図。 第１の実施形態に係わるＤｉＭＯＳＦＥＴの製造工程を示す断面図。 第２の実施形態に係わるＩＧＢＴの素子構造を示す断面図。 変形例に係わるトレンチ縦型ＭＯＳＦＥＴの素子構造を示す断面図。 図８の要部構成を拡大して示す断面図。

まず、発明の実施形態を説明する前に、課題解決のための基本的考え方について説明する。

［機構の解明の必要性］
４Ｈ−ＳｉＣ基板／ＳｉＯ₂ ゲート絶縁膜界面には多くの界面状態が存在し、それが移動度低下を引き起こしていることが分かっている。しかし、その起源については明確になっていない。

従来は、ＳｉＣ／ＳｉＯ₂ 絶縁膜界面のＳｉＯ₂ ゲート絶縁膜側に生成された炭素クラスターなどがその原因であるとされてきた。このように考えると、「３Ｃ−ＳｉＣ基板を用いたＭＯＳＦＥＴにて何故ノーマリーオンになるのか」がよく分からないことになる。また、「界面にＣクラスターができる限り生成されないように、絶縁膜形成プロセスを様々に工夫しても、十分に大きな移動度の４Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴを作製できない」現状も理解できない。このため、界面移動度が低い原因を理解し、それに基づいて改善方法を立案する必要がある。

［ＳｉＣ基板中でのＣ欠陥の電子状態についての考察］
４Ｈ−ＳｉＣと、３Ｃ−ＳｉＣ中でのＣ欠陥の電子状態を第一原理計算により求めた。ここで、第一原理計算は、局所密度近似による密度汎関数法に基づいている。Ｓｉはノルム保存擬ポテンシャル、ＣなどＳｉ以外の物質は、バンダービルトらによって開発された、ウルトラソフト擬ポテンシャルを用いている。図１（ａ）（ｂ）はそれぞれ、４Ｈ−ＳｉＣと、３Ｃ−ＳｉＣ中でのＣ欠陥の状態密度を説明するための図である。

基板中にＣ欠陥が発生すると、Ｃ欠陥の周囲にある４つのＳｉがそれぞれ一つのダングリングボンドを持つことになる。Ｓｉのダングリングボンドは、ＳｉＣのバンドギャップの中間付近に状態を持っているので、Ｃ欠陥の周囲にある４つのＳｉが持つダングリングボンドが相互作用をすると、２つの「埋まった状態」と、２つの「空の状態」に分裂して、合計４つの状態になる。そして、そのうちの二つの状態（埋まった状態が一つと空の状態が一つ）が、４Ｈ−ＳｉＣのギャップ中に出現する。ところが、ＳｉＣは構造によって、伝導帯、価電子帯のエネルギー位置が変わってくる。それ故に、Ｓｉが持つダングリングボンドの相互作用によって発生する、これらの「埋まった状態」、「空の状態」の、ギャップ中での位置関係は、ＳｉＣの構造に依存することになる。

図１（ａ）に示すように、４Ｈ構造では、伝導帯直下に「空の状態」が発生している。この状態は、電子がトラップするので、移動度を低下させる源となる。それに対し、３Ｃ構造では、図１（ｂ）に示すように、「埋まった状態」と伝導帯が関連しており、Ｃ欠陥が入ると、３Ｃ−ＳｉＣ基板そのものがｎ型化してしまうことが、本計算により初めて分かった。これにより、３Ｃ−ＳｉＣ基板のＭＯＳＦＥＴを作製すると、ノーマリーオンになってしまう機構が、初めて解明できたことになる。つまり、ｎチャネルのＭＯＳＦＥＴのチャネル部分がｎ型化してしまうためであった。

［基板表面近傍での欠陥発生機構］
まず始めに、ＳｉＣ基板中での欠陥の生成エネルギーを第一原理計算により求めた。Ｃ欠陥生成に必要なエネルギーは４．０ｅＶ、Ｓｉ欠陥生成に必要なエネルギーは７．５ｅＶであり、ＳｉＣ基板ではＣ欠陥が最も発生し易いことが分かった。

次に、ＳｉＣ基板表面での欠陥の生成エネルギーを第一原理計算により求めた。ＳｉＣ基板Ｃ面の最表面のＣ欠陥生成に必要なエネルギーは０．７５ｅＶ、ＳｉＣ基板Ｓｉ面の最表面のＳｉ欠陥生成に必要なエネルギーは４．６ｅＶであった。水素終端のとれたＳｉＣ基板の最表面の元素は、ダングリングボンドを有しているので高いエネルギー状態にあり、バルク中に比較して欠陥を発生し易いことが分かった。

ＳｉＣ／ＳｉＯ₂ 絶縁膜界面近傍では、内部元素（Ｃ及びＳｉ）と表面で発生した欠陥とが入れ替わりながら拡散していくことになる。このようにして、ＳｉＣ／ＳｉＯ₂ 絶縁膜界面近傍のＳｉＣ基板中には、多くの欠陥が発生することが分かった。

上記のように、Ｃ欠陥は、４Ｈ−ＳｉＣ基板を用いたＭＯＳＦＥＴでは、移動度に影響する。「絶縁膜形成プロセスを工夫しても、十分に大きな移動度の４Ｈ構造ＭＯＳＦＥＴを作製できない」理由が理解できた。３Ｃ−ＳｉＣ基板を用いたＭＯＳＦＥＴでは、チャネルがｎ型化するという現象として現れてくる。「３Ｃ−ＳｉＣ基板を用いたＭＯＳＦＥＴにて何故ノーマリーオンになるのか」という疑問も解けた。

本実施形態では、「今回判明した３Ｃ−ＳｉＣのＭＯＳ界面の特性（高移動度）」と、「４Ｈ−ＳｉＣの高い耐圧」の両方の良い特性を用いた、縦型ＤｉＭＯＳＦＥＴ（Double Implanted Metal Oxide Semiconductor Field Effect Transistor）を提供する。そのために、通常の４Ｈ−ＳｉＣ基板を用いた縦型ＤｉＭＯＳＦＥＴの表面に、ｐ型３Ｃ−ＳｉＣ超薄膜を形成（エピタキシャル成長などにより）させ、且つその３Ｃ−ＳｉＣ超薄膜を完全補償（Fully Compensate）することで、ゲート絶縁膜ＳｉＯ₂ とチャネルとの距離を十分にとること、即ち「埋め込みチャネル型」とすること、を特徴とする。

この半導体装置の実現のためには、ｐ型３Ｃ−ＳｉＣ超薄膜の膜厚と濃度に適正範囲が存在する。つまり、「ｎ型を発現させるＣ欠陥」と「ｐ型ドーパント」が完全補償したｐ型３Ｃ−ＳｉＣ超薄膜をチャネル部分に挿入したことを特徴としている。この３Ｃ−ＳｉＣ超薄膜の特徴については、以下の明細書中において説明する。

［表面ｐ型３Ｃ−ＳｉＣ薄膜の形成方法］
従来からのエピタキシャル成長（「エピプロセス」と名づける）により、表面にｐドープの３Ｃ−ＳｉＣをエピタキシャル成長させることが可能である。それ以外にも、「４Ｈ−ＳｉＣの表面に強くｐ型ドーパントをインプラすること（「インプラプロセス」と名づける）で、表面をアモルファス化させて、熱をかけることで表面にｐドープの３Ｃ−ＳｉＣを作製することも可能である。また、ゲート絶縁膜として機能させるので、必ずしも結晶化させる必要はない。熱工程を省略、或いは最少限にとどめることで、アモルファス状態、或いは多結晶状態にとどめることも可能である。この方がコスト面で利得がる上、絶縁膜としての特性も、結晶化させた時と遜色はない。従来行われているのインプラプロセスによるチャネル形成では、ドープ量が少なく、できる限り結晶を傷つけないように低エネルギーにて打ち込みを行い、アモルファス化させないことが特徴であった。今回は、一旦アモルファス化させている点が大きく異なる。エピプロセスでも、インプラプロセスでも、どちらの方法でも構わない。

インプラプロセスは、通常のＭＯＳ作製プロセスに、簡単に導入できるので、コスト面及び時間面で非常に有効である。従来の構成では、Ｃ欠陥が問題となっていることが分かったが、今回の構成では、Ｃ欠陥が発生しても構わない。むしろ、Ｃ欠陥が発生してしまうのであれば、それを逆手にとって、Ｃ欠陥を積極的に使って、高性能のＭＯＳ構造を作ることができる構成としたことが特徴である。

［今回の埋め込みチャネルの特徴］
通常の埋め込みチャネルと違って、カウンタードープを行わないことが、大きな特徴である。カウンタードープでは、「ＳｉＣのＭＯＳ構造では、思ったほど移動度が上昇しないという問題」があった。それは、ドープの過程で、Ｃ欠陥が増えてしまうので、チャネル部分のＣ欠陥が増えることが、大きな原因と分かった。従来は、Ｃ欠陥に関するケアーが無かったので、思ったほど移動度が上昇しないという問題となって現れていたことになる。それに対し、本実施形態では、カウンタードープは不要である。ここでは、３Ｃ−ＳｉＣ上にＳｉＯ₂ を作製すると、界面にＣ欠陥が発生し、それによりｎ型化することを用いる。それにより、ｐ型３Ｃ−ＳｉＣ超薄膜を自己整合的に完全補償させ、３Ｃ−ＳｉＣ薄膜がゲート絶縁膜の一部とみなせるようにする。つまり、Ｃ欠陥に対するケアーが不要であり、むしろＣ欠陥を積極活用する。

［３Ｃ−ＳｉＣ薄膜のｐ型ドーパント濃度］
Ｃ欠陥量は、ｐ型ドーパント濃度がある程度高く、３Ｃ−ＳｉＣ薄膜の膜厚がある程度薄ければ、「ｐ型ドーパント濃度」と「３Ｃ−ＳｉＣ薄膜の膜厚」に応じて変化して、ｐ型ドーパントを自動的に補償するように、Ｃ欠陥を生成することができる。つまり、自己整合的に完全補償ができる。ｐドーパントの濃度が１０¹⁷／ｃｍ³ 以上（３Ｃ−ＳｉＣ中のｐ型ドーパント同士が十分に相互作用できる最小値）、１０²¹／ｃｍ³ 以下（ＳｉＣのｐドーパントの通常用いる最大値）であると、膜厚が十分薄ければ、Ｃ欠陥が表面で発生し、それが拡散することで、膜全体を補償するようにＣ欠陥が再分布する。Ｃ欠陥はｐドーパントに電子を渡し安定化できるので、Ｃ欠陥はｐ濃度に合わせる形で分布する。これにより、膜全体が最安定な状態になることができる。

従来、４Ｈ−ＳｉＣ／ＳｉＯ₂ 界面近傍では、１０¹⁸／ｃｍ³ オーダーの電子トラップが観測されているので、これ以上のｐドーパントを導入しておかないと、界面近傍でのＣ欠陥量が多すぎて、３Ｃ薄膜全体がｎ型になってしまう。以上から、ｐドーパントの濃度は、１０¹⁸／ｃｍ³ 以上、１０²¹／ｃｍ³ 以下である。半導体装置の作製の効率などを考慮すると、ＳｉＯ₂ 膜の作製プロセスなどにも影響がないように濃度は大きめに設定する方が良い。ｐ型ドーパント濃度が小さ過ぎると、Ｃ欠陥が多くできてしまったときに、ｎ型化（高濃度のｎ⁺ ）してしまうリスクがある。

一方、拡散によって補償することを考えると濃度は薄めの方が良い。ｐ型ドーパント濃度が大きいと、なかなかＣ欠陥では埋めきれないことになる。よって、上限、下限とも、一桁程度抑えて、１０¹⁹／ｃｍ³ 以上、１０²⁰／ｃｍ³ 以下がより好ましいと考えられる。本実施形態では、ｐ型３Ｃ−ＳｉＣ超薄膜内のｐ型ドーパント量として、４×１０¹⁹／ｃｍ³ 程度を基本ターゲット値とする。

［本実施形態の埋め込みチャンネル構造の特徴］
従来の埋め込みチャネルでは、チャネルの支配力が低下してしまうという問題があった。その結果、移動度ピークが低電圧側の一部になってしまい、実動作電圧での電流が十分に取れないという問題がある。また、閾値が低くなるために、高温で動作させると、ノーマリーオンになってしまうという問題もあった。しかし、本実施形態は、完全補償して絶縁膜となった３Ｃ−ＳｉＣをゲート絶縁膜として機能させ、３Ｃ−ＳｉＣ上に成膜するＳｉＯ₂ 膜を必要最小限の膜厚とすることで、チャネル支配力を十分に高めている。

ここで、開発の過程で分かってきた重量なポイントは、３Ｃ構造にＣ欠陥を導入して、ｐ型を補償した場合、従来の３Ｃ−ＳｉＣよりも誘電率が大きくなる点である。そのため、誘起される電荷量を大きくすることができる。更に、電子の波動関数は、絶縁膜側に侵入することになるが、それ故に、余計に支配性能が高まることになる。その結果、チャネル支配力を強めることができている。つまり、「ｐ型ドーパントをＣ欠陥にて補償した３Ｃ−ＳｉＣ」をゲート絶縁膜にすることにより、高誘電率絶縁膜のゲート絶縁膜を用いた場合と同様の効果が現れている。その結果、実動作電圧で十分に大きな電流が取れるようになっている。また、閾値も十分に高いものにすることができている。

なお、ドープをしていないＳｉＣ絶縁膜を最初から用いる場合とは違うことに注意が必要である。ＳｉＣ絶縁膜では、伝導帯側のバンドオフセットが十分にとれないので、ＳｉＯ₂ などの絶縁膜との積層膜にする必要がある。上記にて説明してきたように、ＳｉＣ絶縁膜の上にＳｉＯ₂ 膜を作製すると、ＳｉＣ中にＣ欠陥が発生するため、特性の悪い絶縁膜が形成されてしまうことになる。

［膜厚］
まず、下限であるが、２ｎｍ未満の薄さでは、十分にＣ欠陥を吸収できず、下層の４Ｈ−ＳｉＣ基板側にＣ欠陥が出現してしまい、移動度劣化を招く。Ｃ欠陥を吸収することが最大のポイントであり、その面だけから考えるなら、厚い程良いと言える。

次に、上限であるが、５ｎｍよりも厚い場合には、ｐ型ドーパントとＣ欠陥の十分な相互作用が取れないために、補償しきれない。更に、相互作用が十分でないと、ｐ型ドーパントとＣ欠陥の分布に粗密が出てしまい、移動度劣化の原因となる。よって、十分に相互作用がある５ｎｍ程度以下としなくてはならない。更に、必要以上に厚いと、ゲート絶縁膜としての３Ｃ−ＳｉＣが厚くなってしまいキャパシタンスの低下を招くので、ゲート絶縁膜として損である。つまり、薄い程良いと言ってよい。

以上から、３Ｃ−ＳｉＣ薄膜の厚みが、２ｎｍ以上で５ｎｍ以下であることが好ましい。更に、上限、下限とも、確実に特性が得られるためには、３ｎｍ以上で４ｎｍ以下がより好ましい。本実施形態では、３．５ｎｍ程度を基本ターゲットとする。

濃度と厚みにも相関がある。濃度が濃ければ、厚みは薄くする方が良い。濃くて、厚いと、Ｃ欠陥にて補償することが難しいからである。濃度が薄い場合には、厚みは厚くすることができる。Ｃ欠陥が十分にできるので、それを拡散させれば厚くても、簡単に補償できる。つまり、上記した濃度と膜厚の好ましい範囲において、濃度が濃ければ厚みは薄く、濃度が薄ければ厚みは厚くすることが好ましい。

おおよそのイメージとして、図２に膜厚と濃度の関係を示している。Ａ領域（膜厚３ｎｍ以上で４ｎｍ以下、且つ濃度１０¹⁹／ｃｍ³ 以上で１０²⁰／ｃｍ³ 以下）が最も好ましい。また、Ｂ領域は、膜厚２ｎｍ以上で５ｎｍ以下、且つ濃度１０¹⁸／ｃｍ³ 以上で１０²¹／ｃｍ³ 以下の領域のうち、膜厚が薄く且つ低濃度の領域、膜厚が厚く且つ高濃度の領域を除外した領域である。除外領域は、あまり好ましくない。

［終端構造］
デバイスチップ全体の終端構造作製は、通常イオン打ち込みで作っている。今回の実施形態でも、３Ｃ薄膜が挟まっているだけなので、同様にすればよい。更に、強力な終端構造が必要な場合は、ＳＴＩ（Shallow Trench Isolation）によって、ＳｉＯ₂ 酸化膜を埋め込む方法も有効である。

［３Ｃ−ＳｉＣと金属との接触抵抗］
ＤｉＭＯＳＦＥＴ、ＩＧＢＴなどを念頭に入れると、金属とのコンタクト抵抗を十分に低いものにする必要が出てくる。ここでは、ｎ型、ｐ型３Ｃ−ＳｉＣと金属との低接触抵抗化についてまとめる。

まず、ｎ型ＳｉＣとのコンタクトについて、まとめる。３Ｃ構造では、伝導帯底のエネルギー位置が４Ｈ構造のそれに比較して深くなっており、伝導帯端は４．４７ｅＶとなる。このことから、従来から４Ｈ−ＳｉＣのｎ型電極として使われている電極（例えばＮｉ₂Ｓｉ電極など）を用いれば、従来の高温プロセスを通さずとも、オーミックコンタクトが得られる。

従来の４Ｈ−ＳｉＣへのコンタクトの場合は、金属とＳｉＣ基板とが複雑に反応して、オーミックコンタクトができており、８５０℃から９５０℃程度の温度が用いられている。それに対し、３Ｃ構造とのコンタクトでは、特殊な反応する必要はないので、成膜できれば何℃でも良く、Ｎｉ₂Ｓｉなどのシリサイドを形成したければ、形成温度の５００〜６００℃を用いれば十分である。本実施形態では、５５０℃とした。この場合、電子障壁は全くなくなるので、従来得られているｎ型の接触抵抗（９００℃で、５×１０^-5Ωｃｍ² 程度）よりも、２桁程度低い接触抵抗（５５０℃で、５×１０^-7Ωｃｍ² 程度）が、低温プロセスにて得られる。低温プロセスのメリットは、簡便さやコスト面だけではなく、ＳｉＯ₂ ／ＳｉＣ界面荒れの防止、ＳｉＣ中のＣ欠陥の余分な形成阻止にも役立つ。これらは、移動度劣化の防止、ＳｉＣ／金属コンタクトの空間分布形成の阻止に直結している。つまり、コンタクト形成の低温化ができることは、非常に大きな意味を持っている。

一方、ｐ型ＳｉＣとのコンタクトでは、ｐ型ドーパントを大量に導入することで実現できる。３Ｃ構造でよければ、大量に導入して構造が壊れてしまっても、低温の熱過程や、局所的なレーザーアニールなどによって、３Ｃ構造が回復する。コンタクト領域では、ｐ型の３Ｃ構造の多結晶ＳｉＣや３Ｃ構造アモルファスＳｉＣでもかまわない。それに対し、４Ｈ構造では、一旦壊れてしまうと元の構造に戻すことが困難である。よって、大量のドーパントを導入するには、イオン打ち込みのエネルギーを多段に分けて、結晶構造が壊れないようにケアする必要がある。つまり、ｐ型コンタクトに関しても、３Ｃ構造であれば、ｐ型ドーパントを大量に導入することで、オーミックコンタクトが簡単に得られる。

以下、実施形態のＳｉＣ半導体装置を、図面を参照して説明する。

（第１の実施形態）
図３は、第１の実施形態に係わるＳｉＣ半導体装置の素子構造を示す断面図であり、特にＤｉＭＯＳＦＥＴに適用した例である。

高濃度ｎ型（ｎ⁺ 型）炭化珪素（４Ｈ−ＳｉＣ：シリコンカーバイド）基板１００の表面上に、低濃度ｎ型（ｎ^- 型）４Ｈ−ＳｉＣ層１０２が形成されている。本実施形態では、ＳｉＣ基板１００上にＳｉＣ層１０２を形成した構造を、素子形成用基板として用いている。ｎ^- 型４Ｈ−ＳｉＣ層１０２は、ｎ⁺ 型４Ｈ−ＳｉＣ基板１００よりも不純物濃度が低濃度に形成されており、耐圧保持層となる。ＳｉＣは多くの構造（ポリタイプ）をとるが、本実施形態では特に断らない限り、ＳｉＣの構造としては４Ｈ構造とする。４Ｈ構造が最も耐圧が高く、且つバルク中の移動度が高いため、パワーデバイスを作製するには最適と考えられるからである。

４Ｈ−ＳｉＣ層１０２の表面上に、高濃度ｐ型（ｐ⁺ 型）３Ｃ−ＳｉＣ薄膜（第１のゲート絶縁膜）１１１，１１２がエピタキシャル成長により形成されている。３Ｃ−ＳｉＣ薄膜１１２は、チャネル領域において、高濃度ｐ型が炭素（Ｃ）欠陥により補償されている。また、３Ｃ−ＳｉＣ薄膜１１１は、チャネル領域の間にあって、高濃度ｐ型が炭素（Ｃ）欠陥により補償されている。そして、３Ｃ−ＳｉＣ薄膜１１２は、チャネル領域上において第１のゲート絶縁膜として機能するようになっている。３Ｃ−ＳｉＣに限っては、低温（１０００℃〜１３００℃の温度領域に成膜ウインドウがある）にてエピタキシャル成長させると、他の構造が混入することがなく、高品質な３Ｃ構造薄膜が形成可能である（非特許文献１参照）。

基板表面に３Ｃ−ＳｉＣを作製する別の方法として、前述したように、４Ｈ−ＳｉＣ層１０２の表面に強くｐ型ドーパントなどを打ち込み、一旦アモルファス化させて、熱工程（１０００℃〜１３００℃の温度が必要）により再結晶化させる方法も有効である。図３では、基板全面に、高濃度ｐ型（ｐ⁺ 型）３Ｃ−ＳｉＣ薄膜をエピタキシャル成長させている。この膜厚は薄く、例えば３．５ｎｍ程度である。ドーパントとしては、以後、ｐ型ではＡｌを、ｎ型ではＮ或いはＰを用いている。後のプロセスで、３Ｃ−ＳｉＣ薄膜は、最終的に３Ｃ−ＳｉＣ薄膜１１１，１１２となる。

４Ｈ−ＳｉＣ基板１００の裏面には、導電性材料の電極１６０が形成されている。電極１６０はドレイン電極となる。電極１６０は、Ｎｉなどを用い、例えば１０５０℃のアニールを行うことで、４Ｈ−ＳｉＣ基板１００の裏面にオーミック接続することができる。従来プロセスでは、８００℃以上の温度は掛けられない。それは、ＳｉＣ基板／ＳｉＯ₂ 界面が荒れてしまうからである。しかし、本実施形態では、チャネルがＳｉＣ基板内側に埋め込まれるので、上記界面（３Ｃ−ＳｉＣとＳｉＯ₂ の界面）が荒れても全く問題がないので、１０５０℃という高温プロセスが可能である。このようにプロセス温度を高くできる点も、本実施形態の重要な効果の一つである。

また、裏面電極作製の別の方法として、裏面全面に、３Ｃ−ＳｉＣを作製しても良い。具体的には、３Ｃ構造をエピタキシャル成長させるか、ｎ型ドーパント（窒素や燐など）を大量に打ち込み、一旦アモルファス化させて、１０００度〜１３００度の熱工程により再結晶化させ３Ｃ−ＳｉＣを作製すればよい。３Ｃ構造とのコンタクトをとる方法は、既に示している通りであり、低温で良好なオーミックコンタクトが取れる。裏面の３Ｃ−ＳｉＣ膜の作製は、表面の３Ｃ−ＳｉＣ膜を作った直後、或いは同時に行っても良い。或いは、最終工程にて、裏面のみ作製しても良い。同時に形成する例としては、表面にはｐ型ドーパントを大量にイオンインプラして、裏面にはｎ型ドーパントを大量にイオンインプラする。そして、高温で再結晶化させることで、それぞれ必要となる３Ｃ−ＳｉＣ薄膜を形成する。

３Ｃ−ＳｉＣ薄膜１１１，１１２及びその下層の４Ｈ−ＳｉＣ層１０２からなる積層膜の表面領域１２０の一部に、互いに間隔を隔て所定の膜厚の複数の低濃度ｐ型（ｐ^- 型）４Ｈ−ＳｉＣ領域（第１の４Ｈ−ＳｉＣ領域）１２１が、３Ｃ−ＳｉＣ薄膜１１１，１１２の表面から４Ｈ−ＳｉＣ層１０２の内部途中の深さまで選択的に形成されている。１つの半導体素子には、２つの４Ｈ−ＳｉＣ領域１２１が、３Ｃ−ＳｉＣ薄膜１１１及びその下層の４Ｈ−ＳｉＣ層１０２の領域を挟むように、３Ｃ−ＳｉＣ薄膜１１２の下に配置される。

各４Ｈ−ＳｉＣ領域１２１の表面上の一部に、それぞれＳｉＣ領域１２１の表面から内部途中の深さまで所定の膜厚の高濃度ｎ型（ｎ⁺ 型）４Ｈ−ＳｉＣ領域（第２の４Ｈ−ＳｉＣ領域）１２２が選択的に形成されている。そして、各４Ｈ−ＳｉＣ領域１２１の表面上の一部に、４Ｈ−ＳｉＣ領域１２２に隣接してｐ型（ｐ⁺ 型）４Ｈ−ＳｉＣ領域（第３の４Ｈ−ＳｉＣ領域）１２３が形成されている。４Ｈ−ＳｉＣ領域１２２，１２３が形成された部分以外の、各４Ｈ−ＳｉＣ領域１２１の表面には、３Ｃ構造のＳｉＣ薄膜が残っているが、その部分はｐドープがなされているので、１１２へと変化しているとする。大きな変化は起こっていないが、区別するために１１２とする。将来的には、この部分の直下にチャネルが形成されることになる。また、１１２の間の３Ｃ薄膜部分を１１１とする。

このように、複数のｐ型４Ｈ−ＳｉＣ領域１２１は、３Ｃ−ＳｉＣ薄膜１１１，１１２及びその下層のｎ型４Ｈ−ＳｉＣ層１０２からなる積層膜の表面領域１２０の少なくとも一部に選択的に形成され、ｎ型４Ｈ−ＳｉＣ領域１２２とｐ型４Ｈ−ＳｉＣ領域１２３とに接続するように配置されている。ｐ型４Ｈ−ＳｉＣ領域１２１の表面部分は、図３の例では、各ＳｉＣ領域１２１の表面上の一部に、隣接したｎ型４Ｈ−ＳｉＣ領域１２２とｐ型４Ｈ−ＳｉＣ領域１２３とがそれぞれ１つずつ配置される例を示している。そして、１つの半導体素子を形成する際に、２つのｐ型４Ｈ−ＳｉＣ領域１２３が、２つのｎ型４Ｈ−ＳｉＣ領域１２２を挟むように配置される。言い換えれば、１つの半導体素子では、ｐ型４Ｈ−ＳｉＣ領域１２３が、ｎ型４Ｈ−ＳｉＣ領域１２２の外側に配置される。また、各４Ｈ−ＳｉＣ領域１２１には、それぞれｎ型４Ｈ−ＳｉＣ領域１２２よりも内側にｎ型４Ｈ−ＳｉＣ層１０２と電気的に導通するチャネル領域が形成される。

２つのｎ型４Ｈ−ＳｉＣ領域１２２の表面の一部に跨るように、絶縁膜１３０が形成されている。この絶縁膜１３０は、第２のゲート絶縁膜となるものであり、例えばＳｉＯ₂ 酸化膜が用いられる。ゲート絶縁膜１３０は、両側のｎ型４Ｈ−ＳｉＣ領域１２２の表面と、ＳｉＣ領域１２２及びｐ型４Ｈ−ＳｉＣ領域１２３が形成されていない各ＳｉＣ領域１２１上の３Ｃ−ＳｉＣ薄膜１１２の表面と、２つのＳｉＣ領域１２１間のＳｉＣ層１０２上の３Ｃ−ＳｉＣ薄膜１１１の表面とに接して形成される。

ゲート絶縁膜１３０上には、ゲート電極１４０が形成される。よって、ゲート電極１４０は、両側のｎ型４Ｈ−ＳｉＣ領域１２２の一部と、ｎ型４Ｈ−ＳｉＣ領域１２２及びｐ型４Ｈ−ＳｉＣ領域１２３が形成されていない各ＳｉＣ領域１２１上の３Ｃ−ＳｉＣ薄膜１１２と、２つのＳｉＣ領域１２１間のＳｉＣ層１０２上の３Ｃ−ＳｉＣ薄膜１１１とに跨るように絶縁膜１３０を介して形成される。

また、ｎ型４Ｈ−ＳｉＣ領域１２２の表面の他の一部とｐ型４Ｈ−ＳｉＣ領域１２３の表面上には、電極１５０が形成されている。電極１５０はソース電極となる。ソース電極１５０は、Ｎｉなどであり、５５０℃程度の低温での形成が可能であり、ｐ型４Ｈ−ＳｉＣ領域１２３にオーミック接続される。かかるＳｉＣ領域１２３は、ＭＯＳでは基板コンタクト領域となる。同時に、ソース電極１５０は、ｎ型４Ｈ−ＳｉＣ領域１２２にオーミック接続される。かかるＳｉＣ領域１２２は、ＭＯＳではソース領域となる。

ここで、第１の実施形態では、３Ｃ−ＳｉＣ薄膜１１１，１１２は、ＳｉＯ₂ 膜が成膜されたことで、Ｃ欠陥が生じている。Ｃ欠陥は、ＣＶＤ成膜を行った後の焼き固めのプロセス中に発生する。Ｃ欠陥発生機構は既に記述している。Ｃ欠陥は、ｐ型ドーパントを補償することで安定化できるので、完全に薄膜１１１，１１２の全体を補償したところで、自動的にＣ欠陥生成がストップする。４Ｈ−ＳｉＣ領域１２２はｎ型なので、そこにＣ欠陥が発生しても、ｎ型が強くなるだけなので、全く問題ない。

このような考えに基づく本実施形態のＳｉＣ半導体装置の製造工程を、図４のフローチャートに示す。図４に示すように本実施形態では、ｎ^- 型４Ｈ−ＳｉＣ膜形成工程（Ｓ１）と、ｐ⁺ 型３Ｃ−ＳｉＣ膜形成工程（Ｓ２）と、ｐ^- 化用のイオン注入工程（Ｓ３）と、ｎ⁺ 化用のイオン注入工程（Ｓ４）と、ｐ⁺ 化用のイオン注入工程（Ｓ５）と、アニール工程（Ｓ６）と、絶縁膜形成工程（Ｓ７）と、ソース電極形成工程（Ｓ８）と、アニール工程（Ｓ９）と、ゲート電極形成工程（Ｓ１０）と、ドレイン電極形成工程（Ｓ１１）と、アニール工程（Ｓ１２）という一連の工程を実施する。

第１の実施形態におけるＳｉＣ半導体装置の製造方法のフローチャートに対応して実施される工程を表す工程断面図を、図５及び図６に示す。

図５（ａ）〜（ｄ）では、図４のｎ^- 型ＳｉＣ膜形成工程（Ｓ１）からイオン注入工程（Ｓ５）までを示している。それ以降の工程は後述する。

まず、図５（ａ）に示すように、ｎ^- 型４Ｈ−ＳｉＣ膜形成工程（Ｓ１）として、ｎ⁺ 型４Ｈ−ＳｉＣ基板１００の表面上に、ｎ^- 型４Ｈ−ＳｉＣ層２０２を形成する。ＳｉＣ基板１００としては、例えば固体単結晶ＳｉＣ基板が用いられる。ＳｉＣ基板１００内の不純物濃度（ドーピング濃度）は、１×１０¹⁶原子／ｃｍ³ 以上、１×１０²⁰原子／ｃｍ³ 未満が好適である。ここでは、例えば、６×１０¹⁷原子／ｃｍ³ で形成されたものを用いる。以後の実施形態でも、特に断らない限り、ｐ型、ｎ型に拘わらず、基板濃度として６×１０¹⁷原子／ｃｍ³ の基板を用いている。ＳｉＣ基板１００として、（０００１）面の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）が好適である。

そして、ＳｉＣ層１０２は、エピタキシャル気相成長法によりＳｉＣ基板１００の表面上にｎ^- 型４Ｈ−ＳｉＣ膜がエピタキシャル成長することにより形成される。エピタキシャル層を形成する際、原料ガスとして、例えばＳｉＨ₄ ガ ス及びＣ₃Ｈ₈ ガスを用いることができる。また、不純物（ドーパント）としては、窒素（Ｎ）或いは燐（Ｐ）を用いるとよい。ＳｉＣ層１０２は、耐圧保持層となる。ＳｉＣ層１０２は、膜厚として、例えば０．５μｍ以上２０μｍ以下が好適である。ここでは、例えば１０μｍに形成される。また、ｎ型４Ｈ−ＳｉＣ層１０２の不純物濃度（ドーピング濃度）は、８×１０¹⁴原子／ｃｍ³ 以上、３×１０¹⁷原子／ｃｍ³ 未満が好適である。ここでは、例えば、５×１０¹⁵原子／ｃｍ³ で形成されたものを用いる。以後の実施形態でも、特に断らない限り、ＳｉＣの濃度として５×１０¹⁵原子／ｃｍ³ を用いている。

次いで、ｐ⁺ 型３Ｃ−ＳｉＣ層形成工程（Ｓ２）として、ＳｉＣ層１０２の表面上に、ｐ⁺ 型３Ｃ−ＳｉＣ薄膜１１０を形成する。３Ｃ−ＳｉＣ薄膜１１０の形成法、厚み（３．５ｎｍ程度）、濃度（４×１０¹⁹／ｃｍ³ 程度）等は、上記した基本ターゲットの値を用いている。但し、ここで、初期の厚みは４ｎｍのものを形成しており、最終構造として、３．５ｎｍ程度の厚みとなっている。

次いで、図５（ｂ）に示すように、ｐ^- 化用のイオン注入工程（Ｓ３）として、フォトリソグラフィ及びエッチングを用いて形成した酸化膜（図示せず）をマスクとして用い、導電型がｐ型の不純物を選択的にＳｉＣ層１０２の表面領域１２０に注入する。これにより、ｐ^- 型４Ｈ−ＳｉＣ領域１２１を形成する。

ｐ型４Ｈ−ＳｉＣ領域１２１における導電性不純物の濃度は、例えば１×１０¹⁶／ｃｍ³ とすることができる。以後の実施形態でも、特に断らない限り、ｐ^- 型４Ｈ−ＳｉＣの濃度として１×１０¹⁶原子／ｃｍ³ を用いている。ｐ型の不純物となるＡｌイオンの注入の条件としては、例えば１×１０¹⁵／ｃｍ²、８０ＫｅＶとすることができる。ここでは、例えば３００℃に基板を加熱した。ｐ型４Ｈ−ＳｉＣ領域１２１における導電性不純物の濃度は、１×１０¹³／ｃｍ³ 以上、５×１０¹⁷／ｃｍ³ 以下が好適である。より好ましくは１×１０¹⁵／ｃｍ³ 以上５×１０¹⁶／ｃｍ³ 以下がよい。

次いで、図５（ｃ）に示すように、ｎ⁺ 化用のイオン注入工程（Ｓ４）として、ｐ型４Ｈ−ＳｉＣ領域１２１の表面の一部に、選択的にｎ型の導電性不純物を注入することにより、ｎ⁺ 型４Ｈ−ＳｉＣ領域１２２を形成する。具体的には、ＳｉＣ領域１２１の形成に用いた酸化膜のマスクを除去した後、再度新たなパターンを有する酸化膜のマスク（図示せず）を、フォトリソグラフィ及びエッチングを用いて形成する。そして、新たなマスクの開口部を通して、ｎ型の導電性不純物を注入することにより、ｎ⁺ 型４Ｈ−ＳｉＣ領域１２２を形成する。

ｎ型４Ｈ−ＳｉＣ領域１２２における導電性不純物の濃度は、例えば２×１０²⁰／ｃｍ³ とすることができる。以後の実施形態でも、特に断らない限り、ｎ⁺ 型ＳｉＣの濃度として２×１０²⁰原子／ｃｍ³ を用いている。ｎ型の不純物となるＮイオンの注入の条件としては、例えば１×１０¹⁵／ｃｍ²、４０ＫｅＶとすることができる。ここでは、３００℃に基板を加熱した。ｎ型４Ｈ−ＳｉＣ領域１２２における導電性不純物の濃度は、１×１０¹⁴／ｃｍ³ 以上５×１０²⁰／ｃｍ³ 以下が好適である。より好ましくは、５×１０¹⁵／ｃｍ³ 以上３×１０²⁰／ｃｍ³ 以下がよい。

次いで、図５（ｄ）に示すように、ｐ⁺ 化用のイオン注入工程（Ｓ５）として、ｐ型４Ｈ−ＳｉＣ領域１２１の表面の他の一部に、ｎ型４Ｈ−ＳｉＣ領域１２２と隣接するように選択的にｐ型の導電性不純物を注入することにより、ｐ⁺ 型４Ｈ−ＳｉＣ領域１２３を形成する。具体的には、ＳｉＣ領域１２２の形成に用いた酸化膜のマスクを除去した後、再度新たなパターンを有する酸化膜のマスク（図示せず）を、フォトリソグラフィ及びエッチングを用いて形成する。そして、新たなマスクの開口部を通して、ｐ型の導電性不純物を注入することにより、ｐ⁺ 型４Ｈ−ＳｉＣ領域１２３を形成する。

ｐ型４Ｈ−ＳｉＣ領域１２３における導電性不純物の濃度は、例えば２×１０²⁰／ｃｍ² とすることができる。ｐ型の不純物となるＡｌイオンの注入の条件としては、例えば１×１０¹⁵／ｃｍ²、４０ＫｅＶとすることができる。ここでは、３００℃に基板を加熱した。ｐ型４Ｈ−ＳｉＣ領域１２３における導電性不純物の濃度は、１×１０¹⁴／ｃｍ² 以上５×１０²⁰／ｃｍ² 以下が好適である。より好ましくは、５×１０¹⁵／ｃｍ² 以上３×１０²⁰／ｃｍ² 以下がよい。

アニール工程（Ｓ６）として、上述した注入工程の後、活性化アニール処理を行う。この活性化アニール処理としては、例えばアルゴン（Ａｒ）ガスを雰囲気ガスとして用いて、加熱温度１６００℃、加熱時間３０分といった条件を用いることができる。このようにして、図５（ｄ）に示す構造を得る。このとき、ＳｉＣ内部に導入されたドーパントの活性化は実現できるが、殆ど拡散はしない。

図６（ｅ）〜（ｇ）では、図４の絶縁膜形成工程（Ｓ７）からゲート電極形成工程（Ｓ１０）までを示している。

まず、図６（ｅ）に示すように、絶縁膜形成工程（Ｓ７）として、ｎ型４Ｈ−ＳｉＣ層１０２上の３Ｃ−ＳｉＣ薄膜１１１、ｐ型４Ｈ−ＳｉＣ領域１２１上の３Ｃ−ＳｉＣ薄膜１１２、ｎ型４Ｈ−ＳｉＣ領域１２２、及びｐ型４Ｈ−ＳｉＣ領域１２３の表面全体を覆うように酸化膜１３０を形成する。酸化膜１３０の形成方法として、例えばドライ酸化（熱酸化）を行っても良い。例えば、１２００℃、加熱時間３０分という条件のドライ酸化により、緻密な酸化膜を作製できる。

次いで、図６（ｆ）に示すように、酸化膜１３０上にフォトリソグラフィ法を用いてパターンを有するレジスト膜（図示せず）を形成する。当該レジスト膜をマスクとして用いて、ｐ型４Ｈ−ＳｉＣ領域１２３の表面及びｎ型４Ｈ−ＳｉＣ領域１２２の表面の一部に位置する酸化膜１３０の部分をエッチングにより除去する。これにより、両側のＳｉＣ領域１２２間を跨ぐ酸化膜１３０が形成できる。

続いて、ソース電極形成工程（Ｓ８）として、かかるレジスト膜と酸化膜１３０が除去されて形成された開口部によって露出されたｐ型４Ｈ−ＳｉＣ領域１２３の表面及びｎ型４Ｈ−ＳｉＣ領域１２２の表面の一部に、金属などの導電体膜を形成する。かかる導電体膜が、ソース電極１５０となる。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。また、酸化膜１３０の幅をエッチバック等で狭くすれば、酸化膜１３０とソース電極１５０とが接触しないように隙間を形成できる。ここで、ソース電極１５０となる導電体としては、例えばニッケル（Ｎｉ）が好適である。

［低温でのソース電極作成］
アニール工程（Ｓ９）として、ソース電極１５０を作製した後に、５５０℃という低温の熱処理を行うことが可能となる。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。かかる熱処理により、Ｎｉ₂Ｓｉ電極１５０が形成される。ｎ型ＳｉＣ領域１２２の表面は前記図５（ａ）に示した３Ｃ−ＳｉＣ薄膜１１０の形成により３Ｃ構造となっているので、電子障壁がなくなり、低い接触抵抗の電極構造が得られる。同時に、ｐ型のコンタクトについては、大量のＡｌが導入されているので、簡単に低接触抵抗のコンタクトが取れる。

次いで、図６（ｇ）に示すように、、ゲート電極形成工程（Ｓ１０）として、ゲート絶縁膜としての酸化膜１３０上にゲート電極となる電極１４０を形成する。例えば、ｎ型ポリシリコンなどで良い。また、ソース電極１５０もｎ型ポリシリコンとして、ソース電極１５０及びゲート電極１４０共に、更にＮｉ膜を形成して熱処理を行うことで、ＮｉＳｉ、Ｎｉ₂Ｓｉなどのサリサイド膜を電極としてもよい。

［裏面電極］
次に、ドレイン電極形成工程（Ｓ１１）として、ＳｉＣ基板１００の裏面上にドレイン電極となる電極１６０を形成することにより、前記図３に示す構造が得られる。ここで、裏面電極に関して、従来の電極構成、例えばＮｉ電極などを使うと、８００℃を越える高温過程が必要になる。本実施形態の方法では、ＳｉＯ₂ ／ＳｉＣ界面が荒れても大丈夫なので、１０５０℃という高温過程も大丈夫である。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。かかる熱処理により、界面にＮｉ₂Ｓｉができ、オーミック接続ができる。

従来プロセスでは、８００℃以上の温度は掛けられない。それは、ＳｉＣ基板／ＳｉＯ₂ 界面が荒れてしまうからである。しかし、本実施形態では、チャネルがＳｉＣ基板内側に埋め込まれるので、上記界面（３Ｃ−ＳｉＣとＳｉＯ₂ の界面）が荒れても全く問題がないので、１０５０℃という高温プロセスが可能である。このようにプロセス温度を高くできる点も、本実施形態の重要な効果の一つである。裏面電極を作製する際に役立つだけでなく、他のプロセスを高温化したい場合にも、有効である。例えば、ＭＯＳ界面のみを３Ｃ構造として、埋め込みチャネルを作る。そして、その他のソース領域などは、３Ｃ−ＳｉＣを剥離してしまうプロセスであれば、１０５０℃のソース電極作製ができれば、非常に有効である。

別の方法として、裏面の表面に大量のＮ原子をイオン打ち込みを行い、裏面表面を３Ｃ構造として、低接触抵抗のコンタクトが取れるようにしても構わない。この場合は、前もって、３Ｃ構造をエピプロセスで作ってあれば、アニール工程（Ｓ１２）として、５５０℃の熱処理を行うことも可能となる。例えば、アルゴン（Ａｒ）ガス中で加熱時間５分とする。かかる熱処理により、界面にＮｉ₂Ｓｉができ、オーミック接続ができる。或いは、インプラプロセスであって再結晶化させる場合には、形成に１０５０℃程度が必要となる。３Ｃ−ＳｉＣとＳｉＯ₂ の界面）が荒れても全く問題がないので、１０５０℃という高温プロセスが可能である。

なお、ＳｉＣ基板１００として、例えば（０００-1）面など、他の面を主表面とする４Ｈ−ＳｉＣ基板を用いてもよい。つまり、本実施形態の３Ｃ構造薄膜を表面に成長させる方法は、その基板方位に関係なく有効であるからである。

［埋め込みチャンネルの効果］
第１の実施形態では、３Ｃ−ＳｉＣ薄膜１１２の厚さ分だけ、ＳｉＯ₂ から離れた、埋め込みチャネルができており、印加電圧の全領域に亘って、移動度が十分に大きく、ピークでは３００ｃｍ²／Ｖｓ程度である。

ＳｉＯ₂ とＳｉＣとの界面から、数ｎｍ内側に入ったところにチャネルが形成されているので、界面の小さな荒れによる散乱は無視できる。熱酸化などによるＳｉＯ₂ 膜形成では、界面に小さな荒れが起こるが、そのケアーは不要である。

さらに、通常は、ＳｉＯ₂ 膜を窒化処理などして、絶縁膜やＳｉＯ₂ ／ＳｉＣ基板界面を改良する必要がある。しかし、本実施形態では、その複雑なプロセスは全く不要である。つまり、ＳｉＯ₂ 中やＳｉＯ₂ ／ＳｉＣ基板界面での電荷トラップは、実際のチャネルから十分に離れているので、移動度に大きな影響がないからである。その意味で、絶縁膜形成が簡略化できるという効果は非常に大きい。このようなプロセスの簡略化は、実際には、コストメリットだけではなく、歩留まりや装置稼動率と言った最終段階にまで、大きく響いてくる。

３Ｃ−ＳｉＣ薄膜１１２が高誘電率ゲート絶縁膜の一部として働いているため、誘起される電荷量も十分に大きく、電流量を十分にとることができることが特徴となっている。従来のカウンタードープ法による埋め込みチャンネルでは、移動度のピーク位置が高くても、特定の印加電圧以外では、十分な電流がとれないという問題点もあったが、本実施形態では、そのような問題は起きない。

［電極］
電極と３Ｃ−ＳｉＣ薄膜との接合部分では、３Ｃ−ＳｉＣ薄膜と金属とが反応して、ｎ型・ｐ型共に、４Ｈ−ＳｉＣ層よりも低接触抵抗のコンタクトが取れるようになる。第一の理由は、バンドギャップが小さくなったことである。そのため、金属との界面のバリアーが低くなっている。第二の理由は、金属との反応領域にあったドーパントが基板側界面に集中することである。そのため、界面のバリアーの厚みが薄くなっている。接触抵抗を低減することができる。

その結果、（１）ソース電極／ｎ⁺ 領域界面のオン抵抗が従来よりも桁違いに小さくできる。接触抵抗として、１×１０^-5Ωｃｍ² 以下が目標であるが、１×１０^-7Ωｃｍ² が実現できている。（２）ソース電極／ｐ⁺ 領域界面の接触抵抗が従来よりも桁違いに小さくできることが分かった。接触抵抗として、１×１０^-3Ωｃｍ² 以下が目標であるが、こちらも、１×１０^-6Ωｃｍ² が実現できている。（３）従来構成であれば、ソース電極とｎ⁺ 領域、ｐ⁺ 領域との高温での界面反応層を形成することで、接触を取っていた。ゲート絶縁膜を作製した後に、高温熱工程を通ると、ＳｉＯ₂ ／ＳｉＣ基板界面のダングリングボンドが大量に発生するため、移動度が極端に低下することが知られている。しかし、本実施形態のソース電極形成では、低温での界面シリサイド形成を目的とした低温アニールのみを行っている。その結果、チャネル移動度が従来（３Ｃ構造を使わない、高温熱工程通過後、ピーク値２０ｃｍ²／Ｖｓ）の一桁以上大きい値（本実施形態のプロセス通過後、ピーク値３００ｃｍ²／Ｖｓ程度）を出すことが分かった。この移動度の向上は、オン抵抗に直接的な影響を与えるので、デバイス特性向上に極めて有効である。

以上のように３Ｃ−ＳｉＣを金属／ＳｉＣ界面に導入すれば、ソース電極とドレイン電極を共にオーミック接続にできる。よって、ｐ型４Ｈ−ＳｉＣ領域１２３と金属との低抵抗コンタクトの実現を可能にできる。また、ｎ型４Ｈ−ＳｉＣ領域１２２と金属との低抵抗コンタクトも可能である。さらに、１つの電極で同時にｐ型４Ｈ−ＳｉＣ領域１２３とｎ型４Ｈ−ＳｉＣ領域１２２とに接続できる。

このように本実施形態によれば、ｐ型４Ｈ−ＳｉＣ領域１２１とゲート絶縁膜１３０との界面に、Ｃ欠陥とｐ型ドーパントの導入により絶縁化された３Ｃ−ＳｉＣ薄膜１１２を形成することにより、ＳｉＣ／ＳｉＯ₂ 界面における移動度低下の要因を無くすことができ、４Ｈ−ＳｉＣ本来の高移動度と高耐圧を実現することができる。これは、パワーデバイスあであるＤｉＭＯＳＦＥＴにとって極めて有効な効果である。また、３Ｃ−ＳｉＣ薄膜１１０の形成により、ｎ型４Ｈ−ＳｉＣ領域１２２及びｐ型４Ｈ−ＳｉＣ領域１２３とソース電極１５０とのコンタクト抵抗が低減するため、これに予つても素子特性の向上をはかることができる。

（第２の実施形態）
図７は、第２の実施形態に係わるＳｉＣ半導体装置の素子構造を示す断面図であり、特にＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用した例である。なお、図３と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が先に説明した第１の実施形態と異なる点は、ｎ⁺ 型４Ｈ−ＳｉＣ基板１００の代わりに、ｐ⁺ 型４Ｈ−ＳｉＣ基板２００を用いたこと、及びｎ^- 型４Ｈ−ＳｉＣ層１０２の代わりに、ｎ⁺ 型４Ｈ−ＳｉＣ層２０１とｎ^- 型４Ｈ−ＳｉＣ層２０２の積層構造を用いたことである。言い換えれば、高濃度ｐ⁺ 型４Ｈ−ＳｉＣ基板２００の表面上に、高濃度ｎ⁺ 型４Ｈ−ＳｉＣ層２０１が形成され、その上に低濃度ｎ^- 型４Ｈ−ＳｉＣ層２０２が形成されている。ＳｉＣ層２０１，２０２は、耐圧保持層となる。

そして、ＳｉＣ層２０２の表面部に第１の実施形態と同様の４Ｈ−ＳｉＣ領域１２１，１２２，１２３及び３Ｃ−ＳｉＣ薄膜１１１，１１２が形成され、更に電極１４０，２５０，２６０が形成されている。

［ＩＧＢＴの裏面コンタクト］
ＳｉＣ基板２００の裏面には、導電性材料の電極２６０が形成されている。この電極２６０はコレクタ電極（第２の通電電極）となる。本実施形態では、Ｔｉ／Ａｌ積層膜を用いた。例えば、１０５０℃、Ａｒ中２分のアニール工程により、オーミック接続が得られる。本実施形態では、埋め込みチャネル構造を用いているので、高温アニールが可能である。

［裏面コンタクト変形例］
裏面電極形成の変形例としては、ＳｉＣ基板２００の裏面に、Ａｌなどのイオンを打ち込むことで、３Ｃ−ＳｉＣを形成すると効果的である。この時、電極２６０は、ＳｉＣ基板２００の裏面にオーミック接続される点は、既に説明したとおりである。

また、電極２５０は、第２の実施形態ではエミッタ電極となる。電極２５０がｎ型４Ｈ−ＳｉＣ領域１２２及びｐ型４Ｈ−ＳｉＣ領域１２３とオーミック接続される点は先の実施形態で説明した通りである。

製造方法は、ｐ型４Ｈ−ＳｉＣ基板２００上にｎ型４Ｈ−ＳｉＣ層２０１，２０２を形成する以外は第１の実施形態と実質的に同じであり、チャネル領域上に３Ｃ−ＳｉＣ薄膜１１１，１１２を形成する工程も実質的に同じである。

このような構造であっても、ｐ型ドーパントの導入及びＣ欠陥の導入による３Ｃ−ＳｉＣ薄膜からなるゲート絶縁膜１１２を形成することにより、３Ｃ−ＳｉＣ薄膜の厚さ分だけＳｉＯ₂ から離れた埋め込みチャネルができており、印加電圧の全領域に亘って、移動度が十分に大きく、ピークで３００ｃｍ²／Ｖｓ程度を得ることができる。この点は、第１の実施形態と同様である。

また、電極と３Ｃ−ＳｉＣ薄膜との接合部分では、３Ｃ−ＳｉＣ薄膜と金属とが反応して、ｎ型・ｐ型共に、４Ｈ−ＳｉＣより低接触抵抗のコンタクトが取れるようになる。この点も、第１実施形態と同様である。さらに、裏面電極形成などにおいて、高温アニールが可能であるので、低接触抵抗のコンタクトが取れるようになる。この点も、第１の実施形態と同様である。

以上のように第２の実施形態では、高性能のＩＧＢＴを得ることができた。バイポーラ動作になるため、伝導度変調が起こり、オン抵抗が小さくなる。その結果、第１の実施形態のＤｉＭＯＳＦＥＴに比べて、通電能力を大幅に高めることができる。この時、電子電流のみならず、正孔電流も流れるので、エミッタ電極とｐ＋領域との接触抵抗を低くすることは、第１の実施例の場合よりもより重要である。第２の実施形態では、十分に低い接触抵抗を得ることができるので、今後の微細加工を伴った、ＩＧＢＴ素子作製において、第２の実施形態の技術は極めて効果的である。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。

実施形態では、ＤｉＭＯＳＦＥＴ又はＩＧＢＴに適用した例を説明したが、ＳｉＣ基板の表面部にｐ型の４Ｈ−ＳｉＣ領域を有し、４Ｈ−ＳｉＣ領域上にゲート絶縁膜を介してゲート電極を有する構造であれば適用可能である。

例えば、図８及び図９に示すような、トレンチ縦型ＭＯＳＦＥＴに適用することも可能である。このデバイスは、４Ｈ−ＳｉＣ層１０２上に、ｐ^- 型の第１の４Ｈ−ＳｉＣ領域１２１とｎ⁺ 型の第２の４Ｈ−ＳｉＣ領域１２２を順次エピタキシャル成長した後、ｐ⁺ 型の第３の４Ｈ−ＳｉＣ領域１３３をインプラにより形成する。続いて、ＳｉＣ領域１２２の部分を掘り込み、ＳｉＣ領域１２１の側面が露出するように溝を形成する。そして、溝の側面にゲート絶縁膜１３０を形成した後に、溝内にゲート電極１４０を埋め込むことにより作製される。この例の場合、ゲート絶縁膜１３０の形成前に、溝内に露出したＳｉＣ領域１２１の側面に、Ｃ欠陥及びｐ型ドーパントの導入により絶縁化された３Ｃ−ＳｉＣ薄膜１１２を形成することにより、第１及び第２の実施形態と同様の効果を期待できる。

また、４Ｈ−ＳｉＣ層上に、インプラプロセスにより３Ｃ−ＳｉＣ薄膜を形成する場合、インプラプロセス後に高温熱工程を省略し、アモルファス構造や多結晶構造のままに残してしまってもよい。３Ｃ−ＳｉＣ薄膜の部分は、チャネルにならずに、ゲート絶縁膜となるため、アモルファス構造や多結晶構造であっても何ら問題ない。このようにすれば、３Ｃ−ＳｉＣ薄膜をインプラで形成でき、且つ高温過程も省略できるので、コストメリットが非常に大きくなる。

本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００…ｎ⁺ 型ＳｉＣ基板
１０２…ｎ^- 型ＳｉＣ層
１１０…ｐ⁺ 型３Ｃ−ＳｉＣ薄膜
１１１…３Ｃ−ＳｉＣ薄膜
１１２…３Ｃ−ＳｉＣ薄膜（第１のゲート絶縁膜）
１２０…表面領域
１２１…ｐ^- 型４Ｈ−ＳｉＣ領域（第１の４Ｈ−ＳｉＣ領域）
１２２…ｎ⁺ 型４Ｈ−ＳｉＣ領域（第２の４Ｈ−ＳｉＣ領域）
１２３…ｐ⁺ 型４Ｈ−ＳｉＣ領域（第３の４Ｈ−ＳｉＣ領域）
１３０…ゲート絶縁膜（第２のゲート絶縁膜）
１４０…ゲート電極
１５０…ソース電極（第１の通電電極）
１６０…ドレイン電極（第２の通電電極）
２００…ｐ⁺ 型４Ｈ−ＳｉＣ基板
２０１…ｎ⁺ 型４Ｈ−ＳｉＣ層
２０２…ｎ^- 型４Ｈ−ＳｉＣ層
２５０…エミッタ電極（第１の通電電極）
２６０…コレクタ電極（第２の通電電極）

Claims (10)

1. ４Ｈ−ＳｉＣ基板の表面部の少なくとも一部に形成されたｐ型の４Ｈ−ＳｉＣ領域と、
   前記４Ｈ−ＳｉＣ領域上に形成され、ｐ型ドーパントが導入された３Ｃ−ＳｉＣ薄膜からなる第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成された酸化膜からなる第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成されたゲート電極と、
   を具備したことを特徴とするＳｉＣ半導体装置。
2. 前記第１のゲート絶縁膜は、前記３Ｃ−ＳｉＣ薄膜にＣ欠陥を導入することで絶縁化されていることを特徴とする、請求項１記載のＳｉＣ半導体装置。
3. 前記第１のゲート絶縁膜は、アモルファス構造又は多結晶構造であることを特徴とする、請求項１又は２に記載のＳｉＣ半導体装置。
4. 前記第１のゲート絶縁膜の厚みが２ｎｍ以上で５ｎｍ以下であり、且つ前記第１のゲート絶縁膜中に含まれるｐ型ドーパント量が１×１０¹⁸ｃｍ³ 以上で１×１０²¹ｃｍ³ 以下であることを特徴とする、請求項１〜３の何れかに記載のＳｉＣ半導体装置。
5. ４Ｈ−ＳｉＣ基板の表面部の一部に形成されたｐ型の第１の４Ｈ−ＳｉＣ領域と、
   前記第１の４Ｈ−ＳｉＣ領域の表面部の一部に、該領域の端部から離間して形成されたｎ型の第２の４Ｈ−ＳｉＣ領域と、
   前記第１の４Ｈ−ＳｉＣ領域の表面部の一部に、前記第２の４Ｈ−ＳｉＣ領域よりも前記端部と反対側に形成された、前記第１の４Ｈ−ＳｉＣ領域よりも不純物濃度の高いｐ型の第３の４Ｈ−ＳｉＣ領域と、
   前記第１の４Ｈ−ＳｉＣ領域の表面部の一部に、前記第２の４Ｈ−ＳｉＣ領域よりも前記端部側に形成され、ｐ型ドーパントが導入された３Ｃ−ＳｉＣ薄膜からなる第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜上に形成された酸化膜からなる第２のゲート絶縁膜と、
   前記第２のゲート絶縁膜上に形成されたゲート電極と、
   前記第２の４Ｈ−ＳｉＣ領域及び前記第３の４Ｈ−ＳｉＣ領域に跨るように形成された第１の通電電極と、
   前記基板の裏面側に形成された第２の通電電極と、
   を具備したことを特徴とするＳｉＣ半導体装置。
6. 前記第１の通電電極と前記第２の４Ｈ−ＳｉＣ領域との界面部にｎ型の３Ｃ−ＳｉＣ薄膜が形成され、前記第１の通電電極と前記第３の４Ｈ−ＳｉＣ領域との界面部にｐ型の３Ｃ−ＳｉＣ薄膜が形成されていることを特徴とする、請求項５記載のＳｉＣ半導体装置。
7. 前記ＳｉＣ基板は、ｎ型の４Ｈ−ＳｉＣであることを特徴とする、請求項１〜６の何れかに記載のＳｉＣ半導体装置。
8. 前記ＳｉＣ基板は、ｐ型の４Ｈ−ＳｉＣとｎ型の４Ｈ−ＳｉＣとの積層構造であることを特徴とする、請求項１〜６の何れかに記載のＳｉＣ半導体装置。
9. ４Ｈ−ＳｉＣ基板の表面部の少なくともチャネルとすべき領域上に、ｐ型の３Ｃ−ＳｉＣ薄膜を形成し、該薄膜にＣ欠陥を導入することで絶縁化させて第１のゲート絶縁膜を形成する工程と、
   前記ＳｉＣ基板の表面部の前記３Ｃ−ＳｉＣ薄膜を含む領域に、ｐ型の４Ｈ−ＳｉＣ領域を形成する工程と、
   前記第１のゲート絶縁膜上に第２のゲート絶縁膜を形成する工程と、
   前記第２のゲート絶縁膜上にゲート電極を形成する工程と、
   を含むことを特徴とするＳｉＣ半導体装置の製造方法。
10. ４Ｈ−ＳｉＣ基板の表面部の少なくともチャネルとすべき領域上に、ｐ型不純物をイオン打ち込みすることにより、アモルファス化する工程と、
    前記アモルファス化した部分を熱処理することにより、Ｃ欠陥が導入された３Ｃ−ＳｉＣ薄膜からなる第１のゲート絶縁膜を形成する工程と、
    前記ＳｉＣ基板の表面部の前記３Ｃ−ＳｉＣ薄膜を含む領域に、ｐ型の４Ｈ−ＳｉＣ領域を形成する工程と、
    前記第１のゲート絶縁膜上に第２のゲート絶縁膜を形成する工程と、
    前記第２のゲート絶縁膜上にゲート電極を形成する工程と、
    を含むことを特徴とするＳｉＣ半導体装置の製造方法。

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