JPH11121744A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH11121744A
JPH11121744A JP28403497A JP28403497A JPH11121744A JP H11121744 A JPH11121744 A JP H11121744A JP 28403497 A JP28403497 A JP 28403497A JP 28403497 A JP28403497 A JP 28403497A JP H11121744 A JPH11121744 A JP H11121744A
Authority
JP
Japan
Prior art keywords
silicon carbide
semiconductor layer
forming
layer
contact region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP28403497A
Other languages
English (en)
Other versions
JP3750311B2 (ja
Inventor
Kumar Rajesh
クマール ラジェシュ
Shoichi Onda
正一 恩田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP28403497A priority Critical patent/JP3750311B2/ja
Publication of JPH11121744A publication Critical patent/JPH11121744A/ja
Application granted granted Critical
Publication of JP3750311B2 publication Critical patent/JP3750311B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

(57)【要約】 【課題】 六方晶の炭化珪素からなるソース領域と取り
出し電極との間におけるコンタクト抵抗を小さくする。 【解決手段】 ソース電極12の接触部となるソース領
域5の上部を3Cの炭化珪素で形成する。すなわち、ソ
ース領域5はp- 型炭化珪素半導体層3にイオン注入を
行って形成されるが、p- 型炭化珪素半導体層3は六方
晶の炭化珪素で構成されており、バンドギャップが大き
い。また、六方晶の炭化珪素はドーピングレベルの限界
が低いため、コンタクト抵抗低減の限界が低い。このた
め、ソース電極12と接触する部分におけるソース領域
5の上部を、バンドギャップが小さく、かつドーピング
レベルの限界が高い3Cの炭化珪素で構成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、炭化珪素(Si
C)を用いた半導体装置の電極取り出し部におけるコン
タクト抵抗を低減した半導体装置及びその製造方法に関
し、特にMOSトランジスタ等に適用すると好適であ
る。
【0002】
【従来の技術】炭化珪素はバンドギャップが大きくオー
ミックコンタクトが困難な電極である。このため、従来
では、コンタクト抵抗が低いオーミックコンタクトを得
るために、ワークファンクションを合わせたり、カーバ
イドやシリサイドを取り出し部(半導体層のうち取り出
し電極と接触する表面)に作ったり、半導体層にヘビー
ドープを行う等の方法が用いられている。
【0003】
【発明が解決しようとする課題】しかしながら、半導体
基板材料として4Hや6Hの立方晶の炭化珪素を用いた
場合、ドーピングレベルを非常に高くしても半導体電極
層の不純物濃度が1×1019cm-3程度までにしかなら
ない。このため、この半導体電極層に取り出し電極を設
けた場合、n型半導体電極層にニッケルで取り出し電極
を形成したとすると1×10-5cm-2台、p型半導体電
極層にチタンで取り出し電極を形成したとすると1×1
-4cm-2台のコンタクト抵抗しか得られないという問
題がある。
【0004】この問題を解決する方法として、さらにド
ーピングレベルを上げることが考えられるが、4Hや6
Hの立方晶の炭化珪素を用いた場合には、材質的に不純
物濃度を1×1019cm-3にするまでが現状では限界で
あり、これらの材質を用いた場合にこれ以上不純物濃度
を上げるということは困難である。本発明は、上記問題
に鑑みてなされ、六方晶の炭化珪素からなる半導体層と
取り出し電極との間におけるコンタクト抵抗を小さくす
ることを目的とする。
【0005】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項1に記載の発
明においては、コンタクト領域(5)と取り出し電極
(12)との間に、コンタクト領域(5)と同じ導電型
を有し、かつコンタクト領域(5)よりもバンドギャッ
プが小さい中間層(20)が設けられていることを特徴
としている。
【0006】このように、取り出し部にバンドギャップ
が小さい中間層(20)を設けると、取り出し電極(1
2)と中間層(5)の間におけるエネルギー障壁が小さ
いことから、中間層(20)を設けない場合よりも取り
出し電極(12)とコンタクト領域(5)のコンタクト
抵抗を低減することができる。具体的には、請求項2に
記載に示すように、中間層(20)は3Cの炭化珪素で
構成することができる。
【0007】また、請求項3に示すように、中間層(2
0)を複数の層から構成して、コンタクト領域(5)か
ら取り出し電極(12)に近い層ほどバンドギャップが
小さくなっていくグレイドッド構造とすれば、各層の間
におけるエネルギー障壁を小さくできるため、より効果
的にコンタクト抵抗を低減することができる。具体的に
は、請求項4に示すように、コンタクト領域(5)を4
Hの炭化珪素で構成する場合には、中間層(20)のう
ち取り出し電極(12)に最も近い層は3Cの炭化珪素
の層で構成し、炭化珪素の層とコンタクト領域(5)の
間を6Hの炭化珪素の層で構成するようにすればよい。
【0008】請求項5に記載の発明に示すように、表面
が第2導電型の第1半導体層(3)で構成された半導体
基板(1、2、3)上に、3Cの炭化珪素からなる第2
半導体層(20)を形成し、この半導体基板(1、2、
3)にイオン注入を行って、第1半導体層(3)及び第
2半導体層(20)の所定領域に第1導電型のコンタク
ト領域(5)を形成するようにすれば、コンタクト領域
(5)の取り出し部が3Cの炭化珪素で形成することが
できる。これにより、請求項1と同様の効果を有する炭
化珪素半導体装置を形成することができる。
【0009】請求項6に示すように、半導体基板(1、
2、3)の主表面側に、3Cの炭化珪素からなる第1導
電型の第2半導体層(20)を形成したのち、イオン注
入を行って、第2半導体層(20)及び第1半導体層
(3)の所定領域に第1導電型のコンタクト領域(5)
を形成し、さらにイオン注入を行って、第2半導体層
(20)及び第1半導体層(3)のうちコンタクト領域
(5)の周囲の部分に第2導電型の半導体領域(4)を
形成するようにすることを特徴としている。
【0010】このように、3Cの炭化珪素からなる第1
導電型の第2半導体層(20)を形成し、この後イオン
注入によってコンタクト領域(5)形成すれば、コンタ
クト領域(5)の取り出し部を3Cの炭化珪素で形成す
ることができるため、バンドギャップを少なくすること
ができ、請求項1と同様の効果を得ることができる。そ
して、このように、第2半導体層(20)を第1導電型
で形成した場合には、第2半導体層(20)のうちコン
タクト領域(5)の周囲の部分にイオン注入を行って、
高抵抗層(2)と同じ第2導電型の半導体領域(4)に
してやれば、高抵抗層(2)の電位固定も行うようにで
きる。なお、この場合、高抵抗層(2)と取り出し電極
(12)の間に3Cの炭化珪素が形成されることになる
ため、高抵抗層(2)のコンタクト抵抗も低減すること
ができる。
【0011】また、請求項7に示すように、コンタクト
領域(5)をマスクして、コンタクト領域(5)の周囲
における第2半導体層(20)を除去するようにしても
よい。すなわち、高抵抗層(2)と取り出し電極(1
2)の間においては、電位固定を目的としているのみで
あり、電位固定に際してコンタクト抵抗の低減はあまり
重要ではないため、請求項6のようにコンタクト領域
(5)の周囲における第2半導体層(20)を第2導電
型に変えるのではなく、この部分をエッチング除去して
高抵抗層(2)と取り出し電極(12)が直接接触する
ようにすることもできる。
【0012】さらに、請求項8に示すように、第2半導
体層(20)を予め第2導電型のもので形成すれば、請
求項6や請求項7のように、イオン注入を行ったりエッ
チング処理を行ったりする必要がないため、工程数を簡
略化することができる。請求項9に記載の発明において
は、請求項6乃至8の第2工程におけるイオン注入は、
コンタクト領域(5)の不純物濃度が1×1019cm-3
以上になるように行うことを特徴としている。
【0013】第1半導体層(3)の表面に3Cの炭化珪
素からなる第2半導体層(20)を形成した場合、ドー
ピングレベルを高くすることができる。このため、従来
困難であった不純物濃度が1×1019cm-3以上のもの
でコンタクト領域(5)を形成することができ、より効
果的にコンタクト抵抗を低減することができる。
【0014】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 (第1実施形態)図1に本発明の一実施形態にかかるn
チャネルタイプの縦型パワーMOSFETの断面図を示
す。以下、図1に基づいて縦型パワーMOSFETの構
造について説明する。
【0015】六方晶(4H、6H)の炭化珪素からなる
低抵抗半導体層としてのn+ 型炭化珪素半導体基板1
に、高抵抗半導体層としてのn- 型炭化珪素半導体層2
とp-型炭化珪素半導体層3及びp+ 型炭化珪素半導体
層4が順次積層されている。そして、p+ 型炭化珪素半
導体領域4は、上部が3C(立方晶)の炭化珪素で下部
が六方晶の炭化珪素で構成されている。
【0016】p- 型炭化珪素半導体層3内の表層部にお
ける所定領域には、半導体領域としてのn+ 型ソース領
域(コンタクト領域)5が形成されている。このn+
ソース領域5は、上部が3Cの炭化珪素で下部が六方晶
の炭化珪素で構成されている。また、n+ 型ソース領域
5の所定領域に溝7が形成されている。この溝7は、n
+ 型ソース領域5とp- 型炭化珪素半導体層3を貫通し
ており、n- 型炭化珪素半導体層2に達している。
【0017】溝7を含むウェハ上面全体に、ゲート絶縁
膜としての熱酸化膜9が形成されている。そして、溝7
内のチャネル形成部には、ポリシリコンからなるベース
電極10が形成されており、このゲート電極10を含む
ウェハ上面全体に絶縁膜11が形成されている。また、
絶縁膜11上にはソース電極12が形成されており、熱
酸化膜9及び絶縁膜10に形成されたコンタクトホール
13を通じてソース電極12はn+ 型ソース領域5やp
+ 型炭化珪素半導体領域4と電気的に導通している。
【0018】そして、n+ 型炭化珪素半導体基板1の下
面側には、ドレイン電極14が形成されている。このよ
うに構成された縦型パワーMOSFETにおけるゲート
電極10に所定の駆動電圧を印加すると、n- 型炭化珪
素半導体層2とn+ 型ソース領域5の間におけるp-
炭化珪素半導体層3がチャネル領域となって電流を流
す。
【0019】このとき、上述したように、n+ 型ソース
領域5の上部が3Cの炭化珪素で構成しているため、ソ
ース電極12とn+ 型ソース領域5のコンタクト抵抗を
低減することができる。すなわち、ソース電極12とn
+ 型ソース領域5のコンタクト抵抗を低減するための方
法として、1つはn+ 型ソース領域5のバンドギャップ
を小さくすること、もう1つはn+ 型ソース領域5のド
ーピングレベルを高くすることが考えられるが、3Cの
炭化珪素はこれらいずれも満たすことができるため、効
果的に上記コンタクト抵抗を低減することができるので
ある。
【0020】図2に、ソース電極12とn+ 型ソース領
域5の接触部分におけるバンドギャップ等を表す図を示
す。但し、この図では参考のために、n+ 型ソース領域
5の下部が6Hの炭化珪素と4Hの炭化珪素の双方を用
いた場合で表してある。なお、図中のEgはバンドギャ
ップを示し、Ec、Evはそれぞれ伝導帯の端と価電子
帯の端のエネルギーを示している。
【0021】この図に示すように、3Cの炭化珪素は、
6Hの炭化珪素や4Hの炭化珪素に比してバンドギャッ
プが小さく、取り出し電極を構成する金属に4Hや6H
の炭化珪素を直接接触させた場合よりも、これらの間に
3Cの炭化珪素を中間層として設けた方が取り出し部に
おけるエネルギー障壁ΔEcが低くなることが分かる。
【0022】このため、n+ 型ソース領域5の上部を3
Cの炭化珪素で構成すれば、n+ 型ソース領域5を4H
や6Hの炭化珪素でのみ形成する場合に比して取り出し
部における抵抗率を低くすることができることが分か
る。そして、上述したように、3Cの炭化珪素はドーピ
ングレベルを非常に高くすることができるため、取り出
し部における抵抗率をさらに低くすることができる。
【0023】また、この図からも分かるように、4Hの
炭化珪素よりも6Hの炭化珪素の方がエネルギー障壁Δ
Ecが小さい。このため、4Hの炭化珪素でn- 型炭化
珪素半導体層3を形成する場合、4Hのn- 型炭化珪素
半導体層3と3Cのソース領域5の上部の間に6Hの半
導体層を設け、エネルギー障壁が順に小さくなっていく
グレイテッド構造とすれば、個々のエネルギー障壁をよ
り小さくできるため、より効果的にコンタクト抵抗を低
減することができる。
【0024】次に、上記構成を有する縦型パワーMOS
FETの製造方法を図3〜図5に基づいて説明する。 〔図3(a)に示す工程〕まず、厚さ400μmの六方
晶の炭化珪素で構成された、(0001−)カーボン面
に対して0〜10°のoff角、例えば8°のoff角
を成す主表面を有する低抵抗のn+ 型炭化珪素半導体基
板1を用意する。そして、その表面に厚さ約5.0μm
のn- 型炭化珪素半導体層2をエピタキシャル成長さ
せ、さらにn - 型炭化珪素半導体層2上に厚さ約2.5
μmのp- 型炭化珪素半導体層3をエピタキシャル成長
させる。
【0025】このとき、n+ 型炭化珪素半導体基板1の
主表面が上記のoff角を有しているため、n- 型炭化
珪素半導体層2やn- 型炭化珪素半導体層3はその表面
形状が滑らかな状態で成長する。次に、SiH4 、C3
8 、H2 の雰囲気中で、窒素イオンをドーピングしな
がら結晶成長を行い、p- 型炭化珪素半導体層3上に立
方晶である3Cの炭化珪素からなるn- 型炭化珪素半導
体層20を形成する。このときの成長条件として、Si
C比や温度は、図6に示すSiC比−温度(℃)の特性
図に基づいて決定している。この特性図は、圧力10.
0Torrの下においてSiC比−温度(℃)条件を変
化させてp+ 型炭化珪素半導体層3上に形成させる炭化
珪素の結晶構造を実験により検出したものであり、図中
の○印は3Cの炭化珪素、△印は3C若しくは六方晶の
炭化珪素のいずれか、×印は六方晶の炭化珪素が形成さ
れることを示している。
【0026】また、この図の矢印で示すように、3Cの
炭化珪素の結晶精度は温度が高いほど良く、表面形状は
SiC比が小さいほど良い。このため、これらを考慮し
て、より良好な結晶状態の3Cの炭化珪素でn+ 型炭化
珪素半導体層20が形成されるようにすることが望まし
い。なお、SiC比が約0.2、温度が約1400℃の
条件(図中の△印の部分)では、結晶構造が3Cと六方
晶いずれかが形成されるが、形成される炭化珪素の結晶
構造を正確に決定するのは、SiC比や温度の他にもガ
ス量や圧力が関係するため、これらのパラメータを変化
させることで確実に3Cの炭化珪素が形成されるように
することもできる。このため、上記条件下でも、良好な
結晶状態のものでn+ 型炭化珪素半導体層20を形成す
ることも可能である。
【0027】このように形成された3Cの炭化珪素から
なるn- 型炭化珪素半導体層20が最終的に取り出し部
となり、3Cの炭化珪素の特性を利用して取り出し部の
コンタクト抵抗の低減を可能としている。なお、この3
Cの炭化珪素で構成される部分を参考のため、この後の
図においても本図と同様の印で示す。ところで、取り出
し部におけるコンタクト抵抗を低減するのであれば、n
- 型炭化珪素半導体層3を初めから3Cの炭化珪素で形
成すればよいと考えられる。しかしながら、六方晶の炭
化珪素からなるn+ 型炭化珪素半導体基板1上に、立方
晶の炭化珪素を所望の厚さで形成することはできない。
従って、本実施形態のように、取り出し電極が接触する
部分にのみ3Cの炭化珪素からなるn- 型炭化珪素半導
体層20を形成している。
【0028】これにより、n+ 型炭化珪素半導体基板1
上に形成されたn- 型炭化珪素半導体層2とp- 型炭化
珪素半導体層3とからなるダブルエピ上に、さらに3C
の炭化珪素からなるn- 型炭化珪素半導体層20を備え
たウェハが形成される。 〔図3(b)に示す工程〕ウェハ上に積層形成したLT
Oからなるマスク材21を形成し、700℃の温度下
で、窒素(N2 )イオンをドーズ量8×1015cm-2
注入する。これにより、n- 型炭化珪素半導体層20及
びp- 型炭化珪素半導体層3の表層部の所定領域にn+
型ソース領域5が形成される。このため、n+ 型ソース
領域5の上部は3Cの炭化珪素で、下部は六方晶の炭化
珪素で形成される。この後、1300℃、10秒間のア
ニーリング処理を施す。
【0029】〔図3(c)に示す工程〕マスク材21を
除去したのち、再びn+ 型ソース領域5の表面をマスク
材22で覆い、700℃の温度下で、アルミニウムイオ
ンをドーズ量2×1016cm-2で注入する。すなわち、
上述したように、アルミニウムイオンを注入するときの
表面層が3Cの炭化珪素からなるn+ 型炭化珪素半導体
層20であるため、アルミニウムイオンのドーズ量を多
くでき、この場合、不純物濃度を1×1021cm -3とい
う非常に高いものにすることができる。このため、取り
出し部におけるコンタクト抵抗を低減することができ
る。
【0030】このようにして、n+ 型ソース領域5の周
囲におけるn- 型炭化珪素半導体層20及びp- 型炭化
珪素半導体層3の表層部にp+ 型炭化珪素半導体領域4
が形成される。このため、上述したように、p+ 型炭化
珪素半導体領域4の上部は3Cの炭化珪素で、下部は立
方晶の炭化珪素で形成されるのである。この後、130
0℃、10秒間のアニーリング処理を施す。
【0031】〔図4(a)に示す工程〕ウェハ表面全面
にSi3 4 膜23を成膜したのち、このSi3 4
23の上にLTOからなるマスク材24を成膜する。そ
して、これらSi3 4 膜23及びマスク材24のう
ち、n+ 型ソース領域5の中央部を開口させた状態で、
CF4 及びO2 ガス雰囲気を用いたRIE法によるドラ
イエッチングを行う。これにより、n+ 型ソース領域5
及びp- 型炭化珪素半導体層3を貫通してn- 型炭化珪
素半導体層2に達する溝7が形成される。
【0032】〔図4(b)に示す工程〕約1080℃、
4時間の熱処理を行い、溝7の表面全面に犠牲酸化膜2
5を形成する。この犠牲酸化膜25を形成することによ
って、溝7の表面形状を良好にすることができる。 〔図4(c)に示す工程〕Si3 4 膜23及びマスク
材24を除去したのち、約1080℃、4時間の熱処理
を行い、ウェハ表面全体に酸化膜25を形成する。この
ように形成した犠牲酸化膜及び酸化膜25が上述したゲ
ート酸化膜としての熱酸化膜9となる。
【0033】〔図5(a)に示す工程〕半導体基板10
0上にポリシリコン層を積層形成し、フォト・エッチン
グによって溝7内の熱酸化膜9の表面にゲート電極10
を形成する。このゲート電極10は、ソース領域5とn
- 型炭化珪素半導体層2の間におけるp- 型炭化珪素半
導体層3をチャネル領域とするためのものであるため、
少なくともp- 型炭化珪素半導体層3上にゲート電極1
0が形成されるようにしている。
【0034】〔図5(b)に示す工程〕ゲート電極層1
0上面に気相成長法(例えば化学蒸着法)等によりLT
Oからなる絶縁膜11を形成する。 〔図5(c)に示す工程〕フォト・エッチングによって
絶縁膜11及び熱酸化膜9の所定領域に、n+ 型ソース
領域5及びp+ 型炭化珪素半導体領域4に連通するコン
タクトホールを選択的に形成する。この後、絶縁膜11
上を含むn+ 型ソース領域5とp+ 型炭化珪素半導体層
4の表面に、例えばNiからなるソース電極12を形成
する。そしてさらに、n+ 型炭化珪素半導体基板1の裏
側に、例えばNiからなるドレイン電極13を形成す
る。これにより、図1に示す構成を有する縦型パワーM
OSFETが完成する。
【0035】このように完成した縦型パワーMOSFE
Tは、上述したように、6Hの炭化珪素や4Hの炭化珪
素に比してバンドギャップが小さく、かつドーピングレ
ベルを高くすることができる3Cの炭化珪素をn+ 型ソ
ース領域5と六方晶のp- 型炭化珪素半導体層3の間
に、中間層として配設しているため、取り出し部におけ
るコンタクト抵抗が非常に低いものとなる。
【0036】(第2実施形態)図7に、第2実施形態に
おける縦型パワーMOSFETの製造方法を示す。な
お、本実施形態では第1実施形態における縦型パワーM
OSFETの製造方法と異なる部分のみ説明し、同様な
工程については省略する。本実施形態では、第1実施形
態の図3(c)の工程に代えて、図7の工程を行う。第
1実施形態では、n+ 型ソース領域5の周囲におけるn
- 型炭化珪素半導体層20の導電型をN型からP型に変
えるために、アルミニウムイオンのイオン注入を行って
いるが、本実施形態では、n+ 型ソース領域5の周囲に
おけるn-型炭化珪素半導体層20をエッチングによっ
て除去するようにしている。
【0037】もともと、上記イオン注入は、n+ 型ソー
ス領域5の周囲におけるn- 型炭化珪素半導体層20の
導電型をN型からP型に変えることで、p- 型炭化珪素
半導体層3をソース電極12と接触させて電位固定する
ために行っている。しかしながら、この電位固定には、
コンタクト抵抗の低減を図る必要がないため、この部分
に中間層として3Cの炭化珪素を介在させる必要はな
い。このため、N型の導電型を有するn- 型炭化珪素半
導体層20をエッチングによって除去することにより、
ソース電極12とp- 型炭化珪素半導体層3とを直接接
触するようにしている。
【0038】このように、3Cの炭化珪素からなる中間
層は、n+ 型ソース領域5の表層部にだけ形成されてお
ればよく、その他の部分に中間層が形成されていなくて
も上記効果を得ることができる。なお、この工程の後、
第1実施形態と同様に図4、図5の工程を実施して縦型
パワーMOSFETを完成させることができる。この場
合、縦型パワーMOSFETは、図1と比較してp+
炭化珪素領域4がないものになる。
【0039】(第3実施形態)図8に、第2実施形態に
おける縦型パワーMOSFETの製造方法を示す。な
お、本実施形態では第1実施形態における縦型パワーM
OSFETの製造方法と異なる部分のみ説明し、同様な
工程については省略する。本実施形態では、第1実施形
態の図3(a)、(b)の工程に代えて、図8(a)、
(b)の工程を行う。
【0040】〔図8(a)に示す工程〕まず、第1実施
形態と同様に、n+ 型炭化珪素半導体基板1の表面にn
- 型炭化珪素半導体層2及びp- 型炭化珪素半導体層3
を順にエピタキシャル成長させる。この後、p- 型炭化
珪素半導体層3上に、n+ 型炭化珪素半導体層20に代
えてp+ 型炭化珪素半導体層20′を形成する。具体的
には、雰囲気、温度条件は第1実施形態と同様で行い、
注入するイオンを第1実施形態と変えてアルミニウムイ
オンにすることによって、p+ 型炭化珪素半導体層2
0′を形成する。
【0041】〔図8(b)に示す工程〕次に、第1実施
形態と同様の温度条件で窒素イオンを注入する。このと
き、窒素イオンのドーズ量は、8×1015cm-2にさら
にp型炭化珪素半導体層20′に注入されたアルミニウ
ムイオンのドーズ量を付加した分としている。この後
は、第1実施形態と同様に、図3(c)以降の工程を経
て縦型パワーMOSFETを形成する。
【0042】このように、3Cの炭化珪素で構成する中
間層をp型炭化珪素半導体層20′というP型の導電体
で形成することにより、第1実施形態や第2実施形態の
ように、n+ 型ソース領域5の周囲の部分にアルミニウ
ムイオンを注入する工程やこの部分における3Cの炭化
珪素をエッチング除去する工程を省略することができ
る。これにより、縦型パワーMOSFETを製造するた
めに必要な工程数を簡略化することができる。
【0043】このとき、n+ 型炭化珪素半導体基板1の
主表面が上記のoff角を有しているため、n- 型炭化
珪素半導体層2やn- 型炭化珪素半導体層3はその表面
形状が滑らかな状態で成長する。なお、上記実施形態で
は、縦型パワーMOSFETのソース領域5について述
べたが、上記ソース領域5に限らず炭化珪素半導体領域
と金属電極とのコンタクトをとる部分に本発明を適用す
ることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態にかかる縦型パワーMOS
FETの模式的断面図である。
【図2】3Cの炭化珪素を用いた場合のバンドギャップ
の大きさを説明するための図である。
【図3】図1に示す縦型パワーMOSFETの製造工程
を示す図である。
【図4】図3に続く縦型パワーMOSFETの製造工程
を示す図である。
【図5】図4に続く縦型パワーMOSFETの製造工程
を示す図である。
【図6】SiC比−温度特性を示す説明図である。
【図7】第2実施形態における縦型パワーMOSFET
の製造工程を示す図である。
【図8】第3実施形態における縦型パワーMOSFET
の製造工程を示す図である。
【符号の説明】
1…n+ 型炭化珪素半導体基板、2…n- 型炭化珪素半
導体層、3…p- 型炭化珪素半導体層、4…p+ 型半導
体領域、5…ソース領域、7…溝、9…熱酸化膜、10
…ゲート電極、11…、絶縁膜、12…ソース電極、1
3…コンタクトホール、14…ドレイン電極、20…n
- 型炭化珪素半導体層。

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 六方晶の炭化珪素からなるコンタクト領
    域(5)を有し、このコンタクト領域(5)の上面に成
    膜された絶縁膜(9、12)を貫通するコンタクトホー
    ル(13)を介して、前記絶縁膜(9、12)の上に形
    成された取り出し電極(12)と前記コンタクト領域
    (5)とを電気的に導通させてなる炭化珪素半導体装置
    において、 前記コンタクト領域(5)と前記取り出し電極(12)
    との間に、前記コンタクト領域(5)と同じ導電型を有
    し、かつ前記コンタクト領域(5)よりもバンドギャッ
    プが小さい中間層(20)が設けられていることを特徴
    とする炭化珪素半導体装置。
  2. 【請求項2】 前記中間層(20)は、3Cの炭化珪素
    で構成されていることを特徴とする請求項1に記載の炭
    化珪素半導体装置。
  3. 【請求項3】 前記中間層(20)は、複数の層から構
    成されており、前記コンタクト領域(5)から前記取り
    出し電極(12)に近い層ほどバンドギャップが小さく
    なっていく構造となっていることを特徴とする請求項1
    に記載の炭化珪素半導体装置。
  4. 【請求項4】 前記コンタクト領域(5)が4Hの炭化
    珪素で構成されており、 前記複数の層から形成された
    中間層(20)のうち、前記取り出し電極(12)に最
    も近い層は3Cの炭化珪素の層で構成され、この炭化珪
    素の層と前記コンタクト領域(5)の間は6Hの炭化珪
    素の層で構成されていることを特徴とする請求項3に記
    載の炭化珪素半導体装置。
  5. 【請求項5】 表面が第2導電型の第1半導体層(3)
    で構成された半導体基板(1、2、3)上に、3Cの炭
    化珪素からなる第2半導体層(20)を形成する第1工
    程と、 イオン注入を行って、前記第1半導体層(3)及び前記
    第2半導体層(20)の所定領域に、第1導電型のコン
    タクト領域(5)を形成する第2工程と、 前記半導体基板(1、2、3)上に絶縁膜(9、12)
    を形成する第3工程と、 前記絶縁膜(9、12)の所定領域に、前記コンタクト
    領域(5)に連通するコンタクトホール(13)を形成
    する第4工程と、 前記絶縁膜(9、12)上に、前記コンタクトホール
    (13)を介して前記コンタクト領域(5)と電気的に
    導通する取り出し電極(12)を形成する第5工程と、 を有することを特徴とする炭化珪素半導体装置の製造装
    置。
  6. 【請求項6】 第1導電型の低抵抗層(1)上に該低抵
    抗層(1)よりも高抵抗の第1導電型の高抵抗層(2)
    が成膜され、この高抵抗層(2)上に第2導電型の第1
    半導体層(3)が成膜されて構成された、前記第1半導
    体層(3)を主表面とする半導体基板(1、2、3)の
    該主表面側に、3Cの炭化珪素からなる第1導電型の第
    2半導体層(20)を形成する第1工程と、 イオン注入を行って、該第2半導体層(20)及び前記
    第1半導体層(3)の所定領域に第1導電型のコンタク
    ト領域(5)を形成する第2工程と、 イオン注入を行って、該第2半導体層(20)及び前記
    第1半導体層のうち前記コンタクト領域(5)の周囲の
    部分に第2導電型の半導体領域(4)を形成する第3工
    程と、 前記主表面から前記コンタクト領域(5)及び前記第1
    半導体層(3)を貫通して、前記高抵抗層(2)まで達
    する溝(7)を形成する第4工程と、 前記溝(7)を含む前記第2半導体層(20)の表面に
    第1絶縁膜(9)を形成する第5工程と、 前記高抵抗層(2)と前記コンタクト領域(5)の間の
    前記第1半導体層(3)をチャネル領域として、少なく
    ともこのチャネル領域上に、前記第1絶縁膜(9)を介
    してゲート電極(10)を形成する第6工程と、 前記ゲート電極(10)を含む前記半導体基板(1、
    2、3)上に第2絶縁膜(11)を形成する第7工程
    と、 前記第1、第2絶縁膜(9、11)の所定領域に、前記
    コンタクト領域(5)及び前記半導体領域(4)に連通
    するコンタクトホール(13)を形成する第8工程と、 前記第1、第2絶縁膜(9、11)上に、前記コンタク
    トホール(13)を介して前記コンタクト領域(5)と
    電気的に導通する取り出し電極(12)を形成する第9
    工程と、 を有していることを特徴とする炭化珪素半導体装置の製
    造方法。
  7. 【請求項7】 第1導電型の低抵抗層(1)上に該低抵
    抗層(1)よりも高抵抗の第1導電型の高抵抗層(2)
    が成膜され、この高抵抗層(2)上に第2導電型の第1
    半導体層(3)が成膜されて構成された、前記第1半導
    体層(3)を主表面とする半導体基板(1、2、3)の
    該主表面側に、3Cの炭化珪素からなる第1導電型の第
    2半導体層(20)を形成する第1工程と、 イオン注入を行って、該第2半導体層(20)及び前記
    第1半導体層(3)の所定領域に第1導電型のコンタク
    ト領域(5)を形成する第2工程と、 前記コンタクト領域(5)をマスクしつつ、前記コンタ
    クト領域(5)の周囲における前記第2半導体層(2
    0)を除去して、前記高抵抗層(2)を露出させる第3
    工程と、 前記主表面から前記コンタクト領域(5)及び前記第1
    半導体層(3)を貫通して、前記高抵抗層(2)まで達
    する溝(7)を形成する第4工程と、 前記溝(7)を含む前記第2半導体層(20)の表面に
    第1絶縁膜(9)を形成する第5工程と、 前記高抵抗層(2)と前記コンタクト領域(5)の間の
    前記第1半導体層(3)をチャネル領域として、少なく
    ともこのチャネル領域上に、前記第1絶縁膜(9)を介
    してゲート電極(10)を形成する第6工程と、 前記ゲート電極(10)を含む前記半導体基板(1、
    2、3)上に第2絶縁膜(11)を形成する第7工程
    と、 前記第1、第2絶縁膜(9、11)の所定領域に、前記
    コンタクト領域(5)及び前記高抵抗層(2)に連通す
    るコンタクトホール(13)を形成する第8工程と、 前記第1、第2絶縁膜(9、11)上に、前記コンタク
    トホール(13)を介して前記コンタクト領域(5)と
    電気的に導通する取り出し電極(12)を形成する第9
    工程と、 を有することを特徴とする炭化珪素半導体装置の製造方
    法。
  8. 【請求項8】 第1導電型の低抵抗層(1)上に該低抵
    抗層(1)よりも高抵抗の第1導電型の高抵抗層(2)
    が成膜され、この高抵抗層(2)上に第2導電型の第1
    半導体層(3)が成膜されて構成された、前記第1半導
    体層(3)を主表面とする半導体基板(1、2、3)の
    該主表面側に、3Cの炭化珪素からなる第2導電型の第
    2半導体層(20)を形成する第1工程と、 イオン注入を行って、該第2半導体層(20)及び前記
    第1半導体層(3)の所定領域に第1導電型のコンタク
    ト領域(5)を形成する第2工程と、 前記主表面から前記コンタクト領域(5)及び前記第1
    半導体層(3)を貫通して、前記高抵抗層(2)まで達
    する溝(7)を形成する第3工程と、 前記溝(7)を含む前記第2半導体層(20)の表面に
    第1絶縁膜(9)を形成する第4工程と、 前記高抵抗層(2)と前記コンタクト領域(5)の間の
    前記第1半導体層(3)をチャネル領域として、少なく
    ともこのチャネル領域上に、前記第1絶縁膜(9)を介
    してゲート電極(10)を形成する第5工程と、 前記ゲート電極(10)を含む前記半導体基板(1、
    2、3)上に第2絶縁膜(11)を形成する第6工程
    と、 前記第1、第2絶縁膜(9、11)の所定領域に、前記
    コンタクト領域(5)に連通するコンタクトホール(1
    3)を形成する第7工程と、 前記第1、第2絶縁膜(9、11)上に、前記コンタク
    トホール(13)を介して前記コンタクト領域(5)と
    電気的に導通する取り出し電極(12)を形成する第8
    工程と、 を有していることを特徴とする炭化珪素半導体装置の製
    造方法。
  9. 【請求項9】 前記第2工程における前記イオン注入
    は、前記コンタクト領域(5)の不純物濃度が1×10
    19cm-3以上になるように行うことを特徴とする請求項
    5乃至8のいずれか1つに記載の炭化珪素半導体装置の
    製造方法。
JP28403497A 1997-10-16 1997-10-16 半導体装置及びその製造方法 Expired - Fee Related JP3750311B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP28403497A JP3750311B2 (ja) 1997-10-16 1997-10-16 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP28403497A JP3750311B2 (ja) 1997-10-16 1997-10-16 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH11121744A true JPH11121744A (ja) 1999-04-30
JP3750311B2 JP3750311B2 (ja) 2006-03-01

Family

ID=17673452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP28403497A Expired - Fee Related JP3750311B2 (ja) 1997-10-16 1997-10-16 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP3750311B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086802A (ja) * 2001-09-11 2003-03-20 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2009049198A (ja) * 2007-08-20 2009-03-05 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2009152309A (ja) * 2007-12-19 2009-07-09 Toyota Motor Corp 半導体装置及び半導体装置の製造方法
JP2013058601A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013197167A (ja) * 2012-03-16 2013-09-30 National Institute Of Advanced Industrial & Technology SiC半導体装置及びその製造方法
JP2013232559A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置の製造方法
CN116314252A (zh) * 2022-11-23 2023-06-23 苏州龙驰半导体科技有限公司 Vdmos器件及提升sic vdmos器件的击穿电压的方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086802A (ja) * 2001-09-11 2003-03-20 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2009049198A (ja) * 2007-08-20 2009-03-05 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2009152309A (ja) * 2007-12-19 2009-07-09 Toyota Motor Corp 半導体装置及び半導体装置の製造方法
JP4532536B2 (ja) * 2007-12-19 2010-08-25 トヨタ自動車株式会社 半導体装置
US8164100B2 (en) 2007-12-19 2012-04-24 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method of manufacturing thereof
JP2013058601A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2013197167A (ja) * 2012-03-16 2013-09-30 National Institute Of Advanced Industrial & Technology SiC半導体装置及びその製造方法
JP2013232559A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置の製造方法
CN116314252A (zh) * 2022-11-23 2023-06-23 苏州龙驰半导体科技有限公司 Vdmos器件及提升sic vdmos器件的击穿电压的方法
CN116314252B (zh) * 2022-11-23 2023-11-07 苏州龙驰半导体科技有限公司 Vdmos器件及提升sic vdmos器件的击穿电压的方法

Also Published As

Publication number Publication date
JP3750311B2 (ja) 2006-03-01

Similar Documents

Publication Publication Date Title
TWI545640B (zh) 具平緩通道之碳化矽裝置之製造方法
JP3180895B2 (ja) 炭化けい素半導体装置の製造方法
US6429041B1 (en) Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
JP3666280B2 (ja) 炭化けい素縦形fetおよびその製造方法
JP3428459B2 (ja) 炭化けい素nチャネルMOS半導体素子およびその製造方法
JP2000106371A (ja) 炭化珪素半導体装置の製造方法
KR20010052492A (ko) 이온 주입 및 수평 확산에 의해 실리콘 카바이드 전력소자를 제조하는 자기 정렬 방법
JP5995347B2 (ja) SiC半導体装置及びその製造方法
KR20110061641A (ko) 탄화규소 반도체 장치
US8994034B2 (en) Semiconductor device and method of manufacturing the same
JP3972450B2 (ja) 炭化珪素半導体装置の製造方法
JP3750311B2 (ja) 半導体装置及びその製造方法
JP3817915B2 (ja) ショットキーダイオード及びその製造方法
JP3941641B2 (ja) 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置
US8748276B2 (en) Method for manufacturing semiconductor device
JP3580052B2 (ja) 炭化珪素半導体装置の製造方法
JP3893734B2 (ja) 炭化珪素半導体装置の製造方法
JP3707424B2 (ja) 炭化珪素半導体装置及びその製造方法
US20090026497A1 (en) Method for Producing Semiconductor Device
JP2000082810A (ja) 炭化けい素トレンチ型mos半導体素子の製造方法および炭化けい素トレンチ型mos半導体素子
JP2707436B2 (ja) 電界効果トランジスタの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050823

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051018

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051128

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091216

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091216

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101216

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111216

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121216

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131216

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees