JP2003086802A - 炭化珪素半導体装置およびその製造方法 - Google Patents
炭化珪素半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 コンタクト抵抗率の低減を図ると共にデバイ
ス特性の安定化を図る。 【解決手段】 ｎ-型ドリフト層２の表面に４Ｈ又は６
Ｈ−ＳｉＣからなる表面チャネル層５を形成したのち、
レジスト２０をマスクとして表面チャネル層５の不要部
分を除去する。その後、レジスト２０を除去し、再度、
表面チャネル層５の表面にカーボン層２１を配置する。
このカーボン層２１をマスクとした状態で３Ｃ−ＳｉＣ
からなる半導体層２２をエピタキシャル成長させる。そ
して、半導体層２２の所定領域にイオン注入を行うこと
で、ｎ+型ソース領域５を形成する。これにより、表面
チャネル層５を４Ｈまたは６Ｈ−ＳｉＣで形成でき、ｎ
+型ソース領域４となる半導体層２２を３Ｃ−ＳｉＣで
形成できるため、コンタクト抵抗率の低減を図ると共に
デバイス特性の安定化を図ることができる。
ス特性の安定化を図る。 【解決手段】 ｎ-型ドリフト層２の表面に４Ｈ又は６
Ｈ−ＳｉＣからなる表面チャネル層５を形成したのち、
レジスト２０をマスクとして表面チャネル層５の不要部
分を除去する。その後、レジスト２０を除去し、再度、
表面チャネル層５の表面にカーボン層２１を配置する。
このカーボン層２１をマスクとした状態で３Ｃ−ＳｉＣ
からなる半導体層２２をエピタキシャル成長させる。そ
して、半導体層２２の所定領域にイオン注入を行うこと
で、ｎ+型ソース領域５を形成する。これにより、表面
チャネル層５を４Ｈまたは６Ｈ−ＳｉＣで形成でき、ｎ
+型ソース領域４となる半導体層２２を３Ｃ−ＳｉＣで
形成できるため、コンタクト抵抗率の低減を図ると共に
デバイス特性の安定化を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素（Ｓｉ
Ｃ）を用いた半導体装置およびその製造方法に関するも
の。
Ｃ）を用いた半導体装置およびその製造方法に関するも
の。
【０００２】
【従来の技術】ＳｉＣにおいては、移動度が高さを考慮
すると、４Ｈや６Ｈの結晶構造を持つ半導体基板上に素
子を作り込むのが適している。しかしながら、これらの
結晶構造に形成した拡散層に取り出し電極をコンタクト
させた場合、拡散層と取り出し電極とのコンタクト抵抗
率が高くなるという問題がある。このため、特開平１１
−１２１７４４号公報では、拡散層のうち取り出し電極
とのコンタクトが取られる部分を４Ｈや６Ｈよりもバン
ドギャップが小さくなる３Ｃで構成するようにしてい
る。
すると、４Ｈや６Ｈの結晶構造を持つ半導体基板上に素
子を作り込むのが適している。しかしながら、これらの
結晶構造に形成した拡散層に取り出し電極をコンタクト
させた場合、拡散層と取り出し電極とのコンタクト抵抗
率が高くなるという問題がある。このため、特開平１１
−１２１７４４号公報では、拡散層のうち取り出し電極
とのコンタクトが取られる部分を４Ｈや６Ｈよりもバン
ドギャップが小さくなる３Ｃで構成するようにしてい
る。
【０００３】
【発明が解決しようとする課題】ＳｉＣを用いた半導体
装置の１つとして、特開平１０−３０８５１０号公報に
提案されたような蓄積型チャネルを利用したプレーナ型
の縦型ＭＯＳＦＥＴがある。ここに示される半導体装置
の構成において、従来技術で示されたように、拡散層の
うちコンタクトが取られる部分を３Ｃとする場合、図５
に示すような製造方法が考えられる。
装置の１つとして、特開平１０−３０８５１０号公報に
提案されたような蓄積型チャネルを利用したプレーナ型
の縦型ＭＯＳＦＥＴがある。ここに示される半導体装置
の構成において、従来技術で示されたように、拡散層の
うちコンタクトが取られる部分を３Ｃとする場合、図５
に示すような製造方法が考えられる。
【０００４】まず、図５（ａ）に示す工程では、４Ｈ又
は６Ｈ−ＳｉＣからなる半導体基板Ｊ１の表面にｎ-型
ドリフト層Ｊ２を成膜したのち、フォト工程を用いた選
択的なイオン注入等によりｎ-型ドリフト層Ｊ２の表層
部にｐ-型ベース領域Ｊ３を形成する。そして、ｐ-型ベ
ース領域Ｊ３及びｎ-型ドリフト層Ｊ２の表面に、３Ｃ
−ＳｉＣからなるｎ-型チャネル層Ｊ４を成膜する。
は６Ｈ−ＳｉＣからなる半導体基板Ｊ１の表面にｎ-型
ドリフト層Ｊ２を成膜したのち、フォト工程を用いた選
択的なイオン注入等によりｎ-型ドリフト層Ｊ２の表層
部にｐ-型ベース領域Ｊ３を形成する。そして、ｐ-型ベ
ース領域Ｊ３及びｎ-型ドリフト層Ｊ２の表面に、３Ｃ
−ＳｉＣからなるｎ-型チャネル層Ｊ４を成膜する。
【０００５】図５（ｂ）に示す工程では、フォト工程を
用いた選択的なイオン注入等によりｎ-型チャネル層Ｊ
４及びｐ-型ベース領域Ｊ３の所定領域にｎ+型ソース領
域Ｊ５を形成する。次いで、ｎ-型チャネル層Ｊ４の不
要部分を除去してから熱酸化にてゲート酸化膜Ｊ６を形
成し、さらに、ゲート酸化膜Ｊ６の表面にＰｏｌｙ−Ｓ
ｉ層を成膜したのち、パターニングしてゲート電極Ｊ７
を形成する。そして、ゲート電極Ｊ７を覆うように層間
絶縁膜Ｊ８を形成したのち、層間絶縁膜Ｊ８およびゲー
ト酸化膜Ｊ６にコンタクトホールを形成する。
用いた選択的なイオン注入等によりｎ-型チャネル層Ｊ
４及びｐ-型ベース領域Ｊ３の所定領域にｎ+型ソース領
域Ｊ５を形成する。次いで、ｎ-型チャネル層Ｊ４の不
要部分を除去してから熱酸化にてゲート酸化膜Ｊ６を形
成し、さらに、ゲート酸化膜Ｊ６の表面にＰｏｌｙ−Ｓ
ｉ層を成膜したのち、パターニングしてゲート電極Ｊ７
を形成する。そして、ゲート電極Ｊ７を覆うように層間
絶縁膜Ｊ８を形成したのち、層間絶縁膜Ｊ８およびゲー
ト酸化膜Ｊ６にコンタクトホールを形成する。
【０００６】その後、図５（ｃ）に示す工程では、コン
タクトホールを通じてｎ+型ソース領域Ｊ５およびｐ-型
ベース領域Ｊ３と接するようにソース電極Ｊ９を形成し
たのち、半導体基板Ｊ１の裏面側にドレイン電極Ｊ１０
を形成する。このような方法により拡散層のうちコンタ
クトが取られる部分を３Ｃとすることが可能となる。
タクトホールを通じてｎ+型ソース領域Ｊ５およびｐ-型
ベース領域Ｊ３と接するようにソース電極Ｊ９を形成し
たのち、半導体基板Ｊ１の裏面側にドレイン電極Ｊ１０
を形成する。このような方法により拡散層のうちコンタ
クトが取られる部分を３Ｃとすることが可能となる。
【０００７】しかしながら、上記方法によると４Ｈや６
Ｈで構成されたｐ-型ベース領域Ｊ３及びｎ-型ドリフト
層Ｊ２の表面に３Ｃのｎ-型チャネル層Ｊ４を形成する
ことになり、異なる結晶構造のものを成長させることに
なって、構造歪み等による結晶欠陥を発生させ易い。そ
して、この結晶欠陥がチャネル設定領域となるｎ-型チ
ャネル層Ｊ４に形成されることになるため、デバイス特
性に影響を及ぼすという問題を発生させる。
Ｈで構成されたｐ-型ベース領域Ｊ３及びｎ-型ドリフト
層Ｊ２の表面に３Ｃのｎ-型チャネル層Ｊ４を形成する
ことになり、異なる結晶構造のものを成長させることに
なって、構造歪み等による結晶欠陥を発生させ易い。そ
して、この結晶欠陥がチャネル設定領域となるｎ-型チ
ャネル層Ｊ４に形成されることになるため、デバイス特
性に影響を及ぼすという問題を発生させる。
【０００８】本発明は上記点に鑑みて、蓄積型チャネル
を利用したプレーナ型の縦型ＭＯＳＦＥＴ等を備える炭
化珪素半導体装置において、コンタクト抵抗率の低減を
図ると共にデバイス特性の安定化を図ることを目的とす
る。
を利用したプレーナ型の縦型ＭＯＳＦＥＴ等を備える炭
化珪素半導体装置において、コンタクト抵抗率の低減を
図ると共にデバイス特性の安定化を図ることを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、主表面及び主表面と反
対面である裏面を有し、炭化珪素からなる半導体基板
（１）と、半導体基板の主表面上に形成された炭化珪素
からなる第１導電型のドリフト層（２）と、ドリフト層
の表層部の所定領域に形成され、所定深さを有する第２
導電型のベース領域（３）と、ベース領域の表層部また
は表面の所定領域に形成され、ベース領域の深さよりも
浅い炭化珪素からなる第１導電型のソース領域（４）
と、ベース領域の表面部上において、ソース領域とドリ
フト層とを繋ぐように形成された、炭化珪素よりなる第
１導電型の表面チャネル層（５）と、表面チャネル層の
表面に形成されたゲート絶縁膜（７）と、ゲート絶縁膜
の上に形成されたゲート電極（８）と、ベース領域及び
ソース領域に接触するように形成されたソース電極（１
０）と、半導体基板の裏面側に形成されたドレイン電極
（１１）とを備え、表面チャネル層はドリフト層と同じ
結晶構造で構成され、ソース領域のうちソース電極と接
触する部位は３Ｃで構成されていることを特徴としてい
る。
め、請求項１に記載の発明では、主表面及び主表面と反
対面である裏面を有し、炭化珪素からなる半導体基板
（１）と、半導体基板の主表面上に形成された炭化珪素
からなる第１導電型のドリフト層（２）と、ドリフト層
の表層部の所定領域に形成され、所定深さを有する第２
導電型のベース領域（３）と、ベース領域の表層部また
は表面の所定領域に形成され、ベース領域の深さよりも
浅い炭化珪素からなる第１導電型のソース領域（４）
と、ベース領域の表面部上において、ソース領域とドリ
フト層とを繋ぐように形成された、炭化珪素よりなる第
１導電型の表面チャネル層（５）と、表面チャネル層の
表面に形成されたゲート絶縁膜（７）と、ゲート絶縁膜
の上に形成されたゲート電極（８）と、ベース領域及び
ソース領域に接触するように形成されたソース電極（１
０）と、半導体基板の裏面側に形成されたドレイン電極
（１１）とを備え、表面チャネル層はドリフト層と同じ
結晶構造で構成され、ソース領域のうちソース電極と接
触する部位は３Ｃで構成されていることを特徴としてい
る。
【００１０】このように、表面チャネル層はドリフト層
と同じ結晶構造で形成されるようにし、ソース電極とコ
ンタクトが取られるソース領域が３Ｃで形成されるよう
にすれば、コンタクト抵抗率の低減が図れ、かつ、デバ
イス特性の安定化を図ることができる。
と同じ結晶構造で形成されるようにし、ソース電極とコ
ンタクトが取られるソース領域が３Ｃで形成されるよう
にすれば、コンタクト抵抗率の低減が図れ、かつ、デバ
イス特性の安定化を図ることができる。
【００１１】例えば、請求項２に示すように、ドリフト
層を４Ｈまたは６Ｈとし、表面チャネル層もそれと同じ
結晶構造とすれば、チャネル移動度を高くすることがで
きる。
層を４Ｈまたは６Ｈとし、表面チャネル層もそれと同じ
結晶構造とすれば、チャネル移動度を高くすることがで
きる。
【００１２】請求項３乃至９に記載の発明は、請求項１
又は２に記載の炭化珪素半導体装置の製造方法に関す
る。これらの方法により、請求項１又は２に記載の炭化
珪素半導体装置を製造することができる。
又は２に記載の炭化珪素半導体装置の製造方法に関す
る。これらの方法により、請求項１又は２に記載の炭化
珪素半導体装置を製造することができる。
【００１３】請求項５に記載の発明は、ソース領域を形
成する工程および表面チャネル層を形成する工程では、
ドリフト層およびベース領域の表面に表面チャネル層を
エピタキシャル成長させる工程と、表面チャネル層上の
所定領域に第１のマスク材（２０）を配置したのち、第
１のマスク材をマスクとしたエッチングにより、表面チ
ャネル層の不要部分を除去する工程と、表面チャネル層
を除去した部分に半導体層（２２）をエピタキシャル成
長させる工程と、半導体層の所定領域に第１導電型不純
物をイオン注入することで、ソース電極を形成する工程
とを行うこと特徴としている。このような工程により、
表面チャネル層およびソース領域を形成することができ
る。
成する工程および表面チャネル層を形成する工程では、
ドリフト層およびベース領域の表面に表面チャネル層を
エピタキシャル成長させる工程と、表面チャネル層上の
所定領域に第１のマスク材（２０）を配置したのち、第
１のマスク材をマスクとしたエッチングにより、表面チ
ャネル層の不要部分を除去する工程と、表面チャネル層
を除去した部分に半導体層（２２）をエピタキシャル成
長させる工程と、半導体層の所定領域に第１導電型不純
物をイオン注入することで、ソース電極を形成する工程
とを行うこと特徴としている。このような工程により、
表面チャネル層およびソース領域を形成することができ
る。
【００１４】また、請求項６に記載の発明は、ソース領
域を形成する工程および表面チャネル層を形成する工程
では、ドリフト層およびベース領域の表面に表面チャネ
ル層をエピタキシャル成長させる工程と、表面チャネル
層上の所定領域に第１のマスク材（２０）を配置したの
ち、第１のマスク材をマスクとしたエッチングにより、
表面チャネル層の不要部分を除去する工程と、表面チャ
ネル層を除去した部分に、第１導電型の半導体層（２
２）をエピタキシャル成長させ、半導体層にてソース領
域を構成する工程とを行うこと特徴としている。このよ
うに、エピタキシャル成長させた第１導電型の半導体層
によってソース領域を構成することも可能である。この
場合、イオン注入によらずにソース領域を形成すること
になるため、より結晶欠陥が少なく、活性化率の高いソ
ース領域とすることができる。
域を形成する工程および表面チャネル層を形成する工程
では、ドリフト層およびベース領域の表面に表面チャネ
ル層をエピタキシャル成長させる工程と、表面チャネル
層上の所定領域に第１のマスク材（２０）を配置したの
ち、第１のマスク材をマスクとしたエッチングにより、
表面チャネル層の不要部分を除去する工程と、表面チャ
ネル層を除去した部分に、第１導電型の半導体層（２
２）をエピタキシャル成長させ、半導体層にてソース領
域を構成する工程とを行うこと特徴としている。このよ
うに、エピタキシャル成長させた第１導電型の半導体層
によってソース領域を構成することも可能である。この
場合、イオン注入によらずにソース領域を形成すること
になるため、より結晶欠陥が少なく、活性化率の高いソ
ース領域とすることができる。
【００１５】請求項７に記載の発明は、半導体層をエピ
タキシャル成長させる工程では、不要部分が除去された
表面チャネル層上に第２のマスク材（２１）を配置した
のち、第２のマスク材をマスクとした状態でエピタキシ
ャル成長を行うことにより、表面チャネル層を除去した
部分に半導体層（２２）を選択的に形成することを特徴
としている。このように、第２のマスク材を用いた選択
的エピタキシャル成長によって半導体層を形成すること
が可能である。
タキシャル成長させる工程では、不要部分が除去された
表面チャネル層上に第２のマスク材（２１）を配置した
のち、第２のマスク材をマスクとした状態でエピタキシ
ャル成長を行うことにより、表面チャネル層を除去した
部分に半導体層（２２）を選択的に形成することを特徴
としている。このように、第２のマスク材を用いた選択
的エピタキシャル成長によって半導体層を形成すること
が可能である。
【００１６】この場合、請求項８に示すように、第２の
マスク材としてカーボン層を用いることができる。
マスク材としてカーボン層を用いることができる。
【００１７】請求項９に記載の発明は、第２のマスク材
を配置する工程では、第１のマスクを熱処理によって焼
結させることで第２のマスク材となるカーボン層を形成
することを特徴としている。このように、第１のマスク
材を熱処理することで、第２のマスク材となるカーボン
層を形成することができる。この場合、第１のマスク材
があった位置に確実にカーボン層を形成することができ
るため、マスクずれの防止が図れると共に製造工程の簡
略化を図ることができる。
を配置する工程では、第１のマスクを熱処理によって焼
結させることで第２のマスク材となるカーボン層を形成
することを特徴としている。このように、第１のマスク
材を熱処理することで、第２のマスク材となるカーボン
層を形成することができる。この場合、第１のマスク材
があった位置に確実にカーボン層を形成することができ
るため、マスクずれの防止が図れると共に製造工程の簡
略化を図ることができる。
【００１８】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。
する実施形態に記載の具体的手段との対応関係を示すも
のである。
【００１９】
【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態における半導体装置として、蓄積型チャ
ネルを利用したプレーナ型の縦型パワーＭＯＳＦＥＴの
断面構成を示す。以下、図１に基づいて縦型パワーＭＯ
ＳＦＥＴの構成の説明を行う。
の第１実施形態における半導体装置として、蓄積型チャ
ネルを利用したプレーナ型の縦型パワーＭＯＳＦＥＴの
断面構成を示す。以下、図１に基づいて縦型パワーＭＯ
ＳＦＥＴの構成の説明を行う。
【００２０】４Ｈまたは６Ｈ−ＳｉＣからなるｎ+型半
導体基板（以下、ｎ+型基板という）１は上面を主表面
１ａとし、主表面の反対面である下面を裏面１ｂとして
いる。このｎ+型基板１の主表面１ａ上には、基板１よ
りも低いドーパント濃度を有し、基板１と同じ結晶構造
のＳｉＣからなるｎ-型ドリフト層２が積層されてい
る。
導体基板（以下、ｎ+型基板という）１は上面を主表面
１ａとし、主表面の反対面である下面を裏面１ｂとして
いる。このｎ+型基板１の主表面１ａ上には、基板１よ
りも低いドーパント濃度を有し、基板１と同じ結晶構造
のＳｉＣからなるｎ-型ドリフト層２が積層されてい
る。
【００２１】ｎ-型エピ層２の表層部における所定領域
には、所定深さを有する複数のｐ-型ベース領域３が離
間して形成されている。また、各ｐ-型ベース領域３の
表層部の所定領域には、ｐ-型ベース領域３よりも浅い
ｎ+型ソース領域４が形成されている。このｎ+型ソース
領域４は、上層部が３Ｃ−ＳｉＣで構成され、下層部が
ｎ-型エピ層２と同じ結晶構造のＳｉＣで構成されてい
る。
には、所定深さを有する複数のｐ-型ベース領域３が離
間して形成されている。また、各ｐ-型ベース領域３の
表層部の所定領域には、ｐ-型ベース領域３よりも浅い
ｎ+型ソース領域４が形成されている。このｎ+型ソース
領域４は、上層部が３Ｃ−ＳｉＣで構成され、下層部が
ｎ-型エピ層２と同じ結晶構造のＳｉＣで構成されてい
る。
【００２２】そして、各ｎ+型ソース領域４の間におけ
るｎ-型エピ層２およびｐ-型ベース領域３の表面部には
ｎ-型ＳｉＣ層５が延設されている。つまり、ｐ-型ベー
ス領域３の表面部においてｎ+型ソース領域４とｎ-型エ
ピ層２とを繋ぐようにｎ-型ＳｉＣ層５が配置されてい
る。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、ｎ-型エピ層２と同じ結晶構造
のＳｉＣで構成されている。なお、このｎ-型ＳｉＣ層
５は、デバイスの動作時にデバイス表面においてチャネ
ル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表
面チャネル層という。
るｎ-型エピ層２およびｐ-型ベース領域３の表面部には
ｎ-型ＳｉＣ層５が延設されている。つまり、ｐ-型ベー
ス領域３の表面部においてｎ+型ソース領域４とｎ-型エ
ピ層２とを繋ぐようにｎ-型ＳｉＣ層５が配置されてい
る。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて
形成されたものであり、ｎ-型エピ層２と同じ結晶構造
のＳｉＣで構成されている。なお、このｎ-型ＳｉＣ層
５は、デバイスの動作時にデバイス表面においてチャネ
ル形成層として機能する。以下、ｎ-型ＳｉＣ層５を表
面チャネル層という。
【００２３】ｐ-型ベース領域３、ｎ+型ソース領域４の
表面部には凹部６が形成されている。また、表面チャネ
ル層５の上面およびｎ+型ソース領域４の上面にはゲー
ト酸化膜（ゲート絶縁膜）７が形成され、このゲート酸
化膜７の上にゲート電極８が形成されている。ゲート電
極８は、ＬＴＯ（Low Temperature Oxide）等で構成さ
れた層間絶縁膜９で覆われ、この層間絶縁膜９の上にｎ
+型ソース領域４およびｐ-型ベース領域３と電気的に接
続されたソース電極１０が形成されている。そして、ｎ
+型基板１の裏面１ｂ側にドレイン電極１１が形成さ
れ、縦型パワーＭＯＳＦＥＴが構成されている。
表面部には凹部６が形成されている。また、表面チャネ
ル層５の上面およびｎ+型ソース領域４の上面にはゲー
ト酸化膜（ゲート絶縁膜）７が形成され、このゲート酸
化膜７の上にゲート電極８が形成されている。ゲート電
極８は、ＬＴＯ（Low Temperature Oxide）等で構成さ
れた層間絶縁膜９で覆われ、この層間絶縁膜９の上にｎ
+型ソース領域４およびｐ-型ベース領域３と電気的に接
続されたソース電極１０が形成されている。そして、ｎ
+型基板１の裏面１ｂ側にドレイン電極１１が形成さ
れ、縦型パワーＭＯＳＦＥＴが構成されている。
【００２４】続いて、図１に示す縦型パワーＭＯＳＦＥ
Ｔの製造方法について、図２、図３に示す製造工程図を
用いて説明する。
Ｔの製造方法について、図２、図３に示す製造工程図を
用いて説明する。
【００２５】〔図２（ａ）に示す工程〕４Ｈ又は６Ｈ−
ＳｉＣからなるｎ+型基板１を用意する。このｎ+型基板
１の表面に、ｎ+型基板１と同じ結晶構造のＳｉＣから
なるｎ-型ドリフト層２をエピタキシャル成長させたの
ち、フォト工程を用いた選択的なイオン注入等によりｎ
-型ドリフト層２の表層部にｐ-型ベース領域３を形成す
る。そして、ｐ-型ベース領域３及びｎ-型ドリフト層２
の表面に、ｎ-型ドリフト層２と同じ結晶構造のＳｉＣ
からなるｎ-型の表面チャネル層５をエピタキシャル成
長させる。
ＳｉＣからなるｎ+型基板１を用意する。このｎ+型基板
１の表面に、ｎ+型基板１と同じ結晶構造のＳｉＣから
なるｎ-型ドリフト層２をエピタキシャル成長させたの
ち、フォト工程を用いた選択的なイオン注入等によりｎ
-型ドリフト層２の表層部にｐ-型ベース領域３を形成す
る。そして、ｐ-型ベース領域３及びｎ-型ドリフト層２
の表面に、ｎ-型ドリフト層２と同じ結晶構造のＳｉＣ
からなるｎ-型の表面チャネル層５をエピタキシャル成
長させる。
【００２６】〔図２（ｂ）に示す工程〕表面チャネル層
５の表面にレジスト２０を成膜したのち、レジスト２０
を露光し、レジスト２０の所定領域を開口させる。その
後、レジスト２０をマスクとしたエッチングにより、表
面チャネル層５の不要部分を除去する。
５の表面にレジスト２０を成膜したのち、レジスト２０
を露光し、レジスト２０の所定領域を開口させる。その
後、レジスト２０をマスクとしたエッチングにより、表
面チャネル層５の不要部分を除去する。
【００２７】〔図２（ｃ）に示す工程〕レジスト２０を
除去した後、表面チャネル層５の表面にカーボン層２１
を形成する。その後、カーボン層２１をマスクとした状
態で、ｐ-型ベース領域３の表面にノンドープの３Ｃ−
ＳｉＣからなる半導体層２２をエピタキシャル成長させ
る。このとき、マスクとして用いたカーボン層２１には
ＳｉＣが成長せず、ｐ-型ベース領域３の表面にのみ選
択的に半導体層２２がエピタキシャル成長する。
除去した後、表面チャネル層５の表面にカーボン層２１
を形成する。その後、カーボン層２１をマスクとした状
態で、ｐ-型ベース領域３の表面にノンドープの３Ｃ−
ＳｉＣからなる半導体層２２をエピタキシャル成長させ
る。このとき、マスクとして用いたカーボン層２１には
ＳｉＣが成長せず、ｐ-型ベース領域３の表面にのみ選
択的に半導体層２２がエピタキシャル成長する。
【００２８】〔図３（ａ）に示す工程〕フォト工程を用
いた選択的なイオン注入等により半導体層２２及びｐ-
型ベース領域３の所定領域にｎ+型ソース領域４を形成
する。次いで、半導体層２２の不要部分を除去すること
で凹部６を形成したのち、熱酸化にてゲート酸化膜７を
形成する。その後、ゲート酸化膜７の表面にＰｏｌｙ−
Ｓｉ層を成膜したのち、パターニングしてゲート電極８
を形成する。そして、ゲート電極８を覆うように層間絶
縁膜９を形成したのち、層間絶縁膜９およびゲート酸化
膜７にコンタクトホールを形成する。
いた選択的なイオン注入等により半導体層２２及びｐ-
型ベース領域３の所定領域にｎ+型ソース領域４を形成
する。次いで、半導体層２２の不要部分を除去すること
で凹部６を形成したのち、熱酸化にてゲート酸化膜７を
形成する。その後、ゲート酸化膜７の表面にＰｏｌｙ−
Ｓｉ層を成膜したのち、パターニングしてゲート電極８
を形成する。そして、ゲート電極８を覆うように層間絶
縁膜９を形成したのち、層間絶縁膜９およびゲート酸化
膜７にコンタクトホールを形成する。
【００２９】〔図３（ｂ）に示す工程〕層間絶縁膜９上
に金属層を配置することにより、コンタクトホールを通
じてｎ +型ソース領域４およびｐ-型ベース領域３と接す
るようにソース電極１０を形成する。このとき、ｎ+型
ソース領域４が３Ｃ−ＳｉＣで構成されているため、ｎ
+型ソース領域４とソース電極１０とのコンタクトがオ
ーミック特性となるようにできる。その後、ｎ＋型基板
１の裏面側にドレイン電極１１を形成する。これによ
り、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
に金属層を配置することにより、コンタクトホールを通
じてｎ +型ソース領域４およびｐ-型ベース領域３と接す
るようにソース電極１０を形成する。このとき、ｎ+型
ソース領域４が３Ｃ−ＳｉＣで構成されているため、ｎ
+型ソース領域４とソース電極１０とのコンタクトがオ
ーミック特性となるようにできる。その後、ｎ＋型基板
１の裏面側にドレイン電極１１を形成する。これによ
り、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００３０】以上説明した工程においては、表面チャネ
ル層５を４Ｈまたは６Ｈ−ＳｉＣで形成し、ｎ+型ソー
ス領域４となる半導体層２２を３Ｃ−ＳｉＣで形成する
ようにしている。つまり、ソース電極１０とコンタクト
が取られるｎ+型ソース領域４のみが３Ｃ−ＳｉＣで構
成されるようにしている。従って、４Ｈまたは６Ｈ−Ｓ
ｉＣで構成されるｎ-型ドリフト層２及びｐ-型ベース領
域３の上に、同じ結晶構造となる４Ｈまたは６Ｈ−Ｓｉ
Ｃでチャネル設定領域となる表面チャネル層５を形成す
ることができ、表面チャネル層５に結晶欠陥が形成され
ることを防止することができる。
ル層５を４Ｈまたは６Ｈ−ＳｉＣで形成し、ｎ+型ソー
ス領域４となる半導体層２２を３Ｃ−ＳｉＣで形成する
ようにしている。つまり、ソース電極１０とコンタクト
が取られるｎ+型ソース領域４のみが３Ｃ−ＳｉＣで構
成されるようにしている。従って、４Ｈまたは６Ｈ−Ｓ
ｉＣで構成されるｎ-型ドリフト層２及びｐ-型ベース領
域３の上に、同じ結晶構造となる４Ｈまたは６Ｈ−Ｓｉ
Ｃでチャネル設定領域となる表面チャネル層５を形成す
ることができ、表面チャネル層５に結晶欠陥が形成され
ることを防止することができる。
【００３１】このため、ｎ+型ソース領域４を３Ｃ−Ｓ
ｉＣで構成することによるコンタクト抵抗率の低減が図
れ、かつ、表面チャネル層５を４Ｈまたは６Ｈ−ＳｉＣ
で構成することによるデバイス特性の安定化を図れるよ
うにできる。また、チャネル設定領域となる表面チャネ
ル層５を４Ｈまたは６Ｈ−ＳｉＣで構成しているため、
チャネル移動度も高くできる。
ｉＣで構成することによるコンタクト抵抗率の低減が図
れ、かつ、表面チャネル層５を４Ｈまたは６Ｈ−ＳｉＣ
で構成することによるデバイス特性の安定化を図れるよ
うにできる。また、チャネル設定領域となる表面チャネ
ル層５を４Ｈまたは６Ｈ−ＳｉＣで構成しているため、
チャネル移動度も高くできる。
【００３２】（第２実施形態）上記第１実施形態では、
レジスト２０を一度除去してからカーボン層２１を成膜
するようにしているが、レジスト２０を熱処理すること
でカーボン層２１を形成することも可能である。この場
合、レジスト２０があった位置に確実にカーボン層２１
を形成することができるため、マスクずれの防止が図れ
ると共に製造工程の簡略化を図ることができる。
レジスト２０を一度除去してからカーボン層２１を成膜
するようにしているが、レジスト２０を熱処理すること
でカーボン層２１を形成することも可能である。この場
合、レジスト２０があった位置に確実にカーボン層２１
を形成することができるため、マスクずれの防止が図れ
ると共に製造工程の簡略化を図ることができる。
【００３３】（第３実施形態）本発明の第３実施形態に
ついて説明する。本実施形態は、第１実施形態に対して
縦型パワーＭＯＳＦＥＴの製造方法を変えたものであ
り、縦型パワーＭＯＳＦＥＴの構成については同様であ
るため、製造方法のうちの異なる部分のみを図４に示
す。
ついて説明する。本実施形態は、第１実施形態に対して
縦型パワーＭＯＳＦＥＴの製造方法を変えたものであ
り、縦型パワーＭＯＳＦＥＴの構成については同様であ
るため、製造方法のうちの異なる部分のみを図４に示
す。
【００３４】まず、第１実施形態における図２（ａ）、
（ｂ）と同様の工程を行い、レジスト２０をマスクとし
て表面チャネル層５の不要部分を除去する工程まで行
う。続いて、図４（ａ）に示す工程では、レジスト２０
を除去した後、表面チャネル層５の表面にカーボン層２
１を成膜する。そして、カーボン層２１をマスクとした
状態で、ｐ-型ベース領域３の表面に３Ｃ−ＳｉＣから
なるｎ+型の半導体層２２をエピタキシャル成長させ、
この半導体層２２にてｎ+型ソース領域４を構成する。
（ｂ）と同様の工程を行い、レジスト２０をマスクとし
て表面チャネル層５の不要部分を除去する工程まで行
う。続いて、図４（ａ）に示す工程では、レジスト２０
を除去した後、表面チャネル層５の表面にカーボン層２
１を成膜する。そして、カーボン層２１をマスクとした
状態で、ｐ-型ベース領域３の表面に３Ｃ−ＳｉＣから
なるｎ+型の半導体層２２をエピタキシャル成長させ、
この半導体層２２にてｎ+型ソース領域４を構成する。
【００３５】次いで、図４（ｂ）に示す工程では、ｎ+
型ソース領域４（半導体層２２）の不要部分を除去する
ことで凹部６を形成したのち、第１実施形態の図３
（ａ）におけるゲート酸化膜７の形成工程以降および図
３（ｂ）の工程を行う。
型ソース領域４（半導体層２２）の不要部分を除去する
ことで凹部６を形成したのち、第１実施形態の図３
（ａ）におけるゲート酸化膜７の形成工程以降および図
３（ｂ）の工程を行う。
【００３６】以上の製造工程によれば、ｎ+型ソース領
域４をエピタキシャル成長によって形成することができ
る。第１、第２実施形態に示したように、ｎ+型ソース
領域４をイオン注入によって形成しても良いが、イオン
注入の場合、注入後にアニールを行っても結晶欠陥があ
まり緩和されなかったり、活性化率が低くなったりする
という問題がある。このため、ｎ+型ソース領域４をエ
ピタキシャル成長によって形成することで、そのような
問題をなくすことができる。また、イオン注入よりもエ
ピタキシャル成長による方が高濃度にｎ+型ソース領域
４を形成できるため、よりｎ+型ソース領域４とソース
電極１０とのコンタクト抵抗の低減を図ることができ
る。
域４をエピタキシャル成長によって形成することができ
る。第１、第２実施形態に示したように、ｎ+型ソース
領域４をイオン注入によって形成しても良いが、イオン
注入の場合、注入後にアニールを行っても結晶欠陥があ
まり緩和されなかったり、活性化率が低くなったりする
という問題がある。このため、ｎ+型ソース領域４をエ
ピタキシャル成長によって形成することで、そのような
問題をなくすことができる。また、イオン注入よりもエ
ピタキシャル成長による方が高濃度にｎ+型ソース領域
４を形成できるため、よりｎ+型ソース領域４とソース
電極１０とのコンタクト抵抗の低減を図ることができ
る。
【００３７】（他の実施形態）上記第１〜第３実施形態
では表面チャネル層５やｎ+型ソース領域４に凹部６を
形成することで、ソース電極１０とｐ-型ベース領域３
との電気的接続を図っているが、表面チャネル層５やｎ
+型ソース領域４にｐ型不純物をイオン注入することで
ｐ型コンタクト領域を形成し、ｐ型コンタクト領域を介
してｐ-型ベース領域３とソース電極１０との電気的接
続を図るようにしても良い。
では表面チャネル層５やｎ+型ソース領域４に凹部６を
形成することで、ソース電極１０とｐ-型ベース領域３
との電気的接続を図っているが、表面チャネル層５やｎ
+型ソース領域４にｐ型不純物をイオン注入することで
ｐ型コンタクト領域を形成し、ｐ型コンタクト領域を介
してｐ-型ベース領域３とソース電極１０との電気的接
続を図るようにしても良い。
【００３８】また、ここではプレーナ形の縦型パワーＭ
ＯＳＦＥＴを例に挙げて説明したが、ｎ+型基板１の導
電型をｐ+型としたＩＧＢＴについても上記各実施形態
を適用することが可能である。
ＯＳＦＥＴを例に挙げて説明したが、ｎ+型基板１の導
電型をｐ+型としたＩＧＢＴについても上記各実施形態
を適用することが可能である。
【００３９】なお、上記説明では、ｎチャネルタイプの
炭化珪素半導体装置を例に挙げたが、言うまでもなく、
各構成要素の導電型を反転させたｐチャネルタイプの炭
化珪素半導体装置についても本発明を適用することが可
能である。
炭化珪素半導体装置を例に挙げたが、言うまでもなく、
各構成要素の導電型を反転させたｐチャネルタイプの炭
化珪素半導体装置についても本発明を適用することが可
能である。
【図１】本発明の第１実施形態における縦型パワーＭＯ
ＳＦＥＴの断面構成を示す図である。
ＳＦＥＴの断面構成を示す図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】本発明の第３実施形態における縦型パワーＭＯ
ＳＦＥＴの製造工程を示す図である。
ＳＦＥＴの製造工程を示す図である。
【図５】本発明者らが検討した縦型パワーＭＯＳＦＥＴ
の製造工程を示す図である。
の製造工程を示す図である。
１…ｎ+型基板、２…ｎ-型ドリフト層、３…ｐ-型ベー
ス領域、４…ｎ+型ソース領域、５…表面チャネル層、
７…ゲート酸化膜、８…ゲート電極、１０…ソース電
極、１１…ドレイン電極。
ス領域、４…ｎ+型ソース領域、５…表面チャネル層、
７…ゲート酸化膜、８…ゲート電極、１０…ソース電
極、１１…ドレイン電極。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ａ
６５８Ｅ
Ｆターム(参考） 4M104 AA03 BB01 CC01 DD16 DD26
GG09 GG10 GG14 GG18 HH15
5F045 AB03 AB06 AB07 AB32 AF02
AF13 AF20 CA06 CB05 DA65
HA12 HA15
Claims (9)
- 【請求項１】 主表面及び主表面と反対面である裏面
を有し、炭化珪素からなる半導体基板（１）と、 前記半導体基板の主表面上に形成された炭化珪素からな
る第１導電型のドリフト層（２）と、 前記ドリフト層の表層部の所定領域に形成され、所定深
さを有する第２導電型のベース領域（３）と、 前記ベース領域の表層部または表面の所定領域に形成さ
れ、該ベース領域の深さよりも浅い炭化珪素からなる第
１導電型のソース領域（４）と、 前記ベース領域の表面部上において、前記ソース領域と
前記ドリフト層とを繋ぐように形成された、炭化珪素よ
りなる第１導電型の表面チャネル層（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板の裏面側に形成されたドレイン電極（１
１）とを備え、 前記表面チャネル層は前記ドリフト層と同じ結晶構造で
構成され、前記ソース領域のうち前記ソース電極と接触
する部位は３Ｃで構成されていることを特徴とする炭化
珪素半導体装置。 - 【請求項２】 前記ドリフト層は４Ｈまたは６Ｈで構成
されていることを特徴とする請求項１に記載の炭化珪素
半導体装置。 - 【請求項３】 主表面及び主表面と反対面である裏面を
有し、炭化珪素からなる半導体基板（１）を用意する工
程と、 前記半導体基板の主表面上に、炭化珪素からなる第１導
電型のドリフト層（２）を形成する工程と、 前記ドリフト層の表層部の所定領域に、所定深さを有す
る炭化珪素からなる第２導電型のベース領域（３）を形
成する工程と、 前記ベース領域の表層部または表面の所定領域に、該ベ
ース領域の深さよりも浅い炭化珪素からなる第１導電型
のソース領域（４）を形成する工程と、 前記ベース領域の表面部上において、前記ソース領域と
前記ドリフト層とを繋ぐように、炭化珪素よりなる第１
導電型の表面チャネル層（５）を形成する工程と、 前記表面チャネル層の表面にゲート絶縁膜（７）を形成
する工程と、 前記ゲート絶縁膜の上にゲート電極（８）を形成する工
程と、 前記ベース領域及び前記ソース領域に接触するようにソ
ース電極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程とを備え、 前記表面チャネル層を形成する工程では、前記ドリフト
層と同じ結晶構造で前記表面チャネル層を形成し、 前記ソース領域を形成する工程では、前記ソース領域の
うち前記ソース電極と接触する部位を３Ｃで形成するこ
とを特徴とする炭化珪素半導体装置の製造方法。 - 【請求項４】 前記半導体基板として結晶構造が４Ｈま
たは６Ｈのものを用い、前記ドリフト層を４Ｈまたは６
Ｈで形成することを特徴とする請求項３に記載の炭化珪
素半導体装置の製造方法。 - 【請求項５】 前記ソース領域を形成する工程および前
記表面チャネル層を形成する工程では、 前記ドリフト層および前記ベース領域の表面に表面チャ
ネル層をエピタキシャル成長させる工程と、 前記表面チャネル層上の所定領域に第１のマスク材（２
０）を配置したのち、前記第１のマスク材をマスクとし
たエッチングにより、前記表面チャネル層の不要部分を
除去する工程と、 前記表面チャネル層を除去した部分に半導体層（２２）
をエピタキシャル成長させる工程と、 前記半導体層の所定領域に第１導電型不純物をイオン注
入することで、前記ソース電極を形成する工程とを行う
こと特徴とする請求項３又は４に記載の炭化珪素半導体
装置の製造方法。 - 【請求項６】 前記ソース領域を形成する工程および前
記表面チャネル層を形成する工程では、 前記ドリフト層および前記ベース領域の表面に表面チャ
ネル層をエピタキシャル成長させる工程と、 前記表面チャネル層上の所定領域に第１のマスク材（２
０）を配置したのち、前記第１のマスク材をマスクとし
たエッチングにより、前記表面チャネル層の不要部分を
除去する工程と、 前記表面チャネル層を除去した部分に、第１導電型の半
導体層（２２）をエピタキシャル成長させ、該半導体層
にて前記ソース領域を構成する工程とを行うこと特徴と
する請求項３又は４に記載の炭化珪素半導体装置の製造
方法。 - 【請求項７】 前記半導体層をエピタキシャル成長させ
る工程では、前記不要部分が除去された表面チャネル層
上に第２のマスク材（２１）を配置したのち、前記第２
のマスク材をマスクとした状態でエピタキシャル成長を
行うことにより、前記表面チャネル層を除去した部分に
半導体層（２２）を選択的に形成することを特徴とする
請求項５又は６に記載の炭化珪素半導体装置の製造方
法。 - 【請求項８】 前記第２のマスク材としてカーボン層を
用いることを特徴とする請求項７に記載の炭化珪素半導
体装置の製造方法。 - 【請求項９】 前記第２のマスク材を配置する工程で
は、前記第１のマスクを熱処理によって焼結させること
で前記第２のマスク材となるカーボン層を形成すること
を特徴とする請求項８に記載の炭化珪素半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001275204A JP4848607B2 (ja) | 2001-09-11 | 2001-09-11 | 炭化珪素半導体装置の製造方法 |
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| JP2001275204A JP4848607B2 (ja) | 2001-09-11 | 2001-09-11 | 炭化珪素半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003086802A true JP2003086802A (ja) | 2003-03-20 |
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|---|---|---|---|
| JP2001275204A Expired - Fee Related JP4848607B2 (ja) | 2001-09-11 | 2001-09-11 | 炭化珪素半導体装置の製造方法 |
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|---|---|---|---|---|
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-
2001
- 2001-09-11 JP JP2001275204A patent/JP4848607B2/ja not_active Expired - Fee Related
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