JP2000106371A - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法Info
- Publication number
- JP2000106371A JP2000106371A JP11217888A JP21788899A JP2000106371A JP 2000106371 A JP2000106371 A JP 2000106371A JP 11217888 A JP11217888 A JP 11217888A JP 21788899 A JP21788899 A JP 21788899A JP 2000106371 A JP2000106371 A JP 2000106371A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- impurity
- silicon carbide
- forming
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 64
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 239000010410 layer Substances 0.000 claims abstract description 195
- 239000012535 impurity Substances 0.000 claims abstract description 98
- 239000007790 solid phase Substances 0.000 claims abstract description 21
- 150000002500 ions Chemical class 0.000 claims abstract description 12
- 239000001257 hydrogen Substances 0.000 claims abstract description 7
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 7
- 239000002344 surface layer Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 22
- 239000013078 crystal Substances 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- 238000005280 amorphization Methods 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 238000001237 Raman spectrum Methods 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims 2
- 238000003763 carbonization Methods 0.000 claims 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 2
- 238000000151 deposition Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000004913 activation Effects 0.000 abstract description 20
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052757 nitrogen Inorganic materials 0.000 abstract description 9
- -1 Nitrogen ions Chemical class 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 description 15
- 239000000969 carrier Substances 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 7
- 230000007547 defect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000009466 transformation Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000001069 Raman spectroscopy Methods 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005421 electrostatic potential Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 102000054765 polymorphisms of proteins Human genes 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000001698 pyrogenic effect Effects 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 炭化珪素半導体に注入された不純物の活性化
率を向上させる。 【解決手段】 ｐ型ベース領域３の表層部に窒素
（Ｎ+ ）をイオン注入する。そしてさらに、水素等の不
純物とならないイオン種をイオン注入し、ｐ型ベース領
域３の表層部をアモルファス化させてアモルファス層４
０を形成する。その後、固相成長により、不純物を取り
込ませつつアモルファス層４０を結晶化させて表面チャ
ネル層５を形成する。このように、不純物がドーピング
されたアモルファス層４０を結晶化させて表面チャネル
層５を形成すれば、確実に不純物を格子位置に置換させ
ることができるため、不純物の活性化率を向上させるこ
とができる。
率を向上させる。 【解決手段】 ｐ型ベース領域３の表層部に窒素
（Ｎ+ ）をイオン注入する。そしてさらに、水素等の不
純物とならないイオン種をイオン注入し、ｐ型ベース領
域３の表層部をアモルファス化させてアモルファス層４
０を形成する。その後、固相成長により、不純物を取り
込ませつつアモルファス層４０を結晶化させて表面チャ
ネル層５を形成する。このように、不純物がドーピング
されたアモルファス層４０を結晶化させて表面チャネル
層５を形成すれば、確実に不純物を格子位置に置換させ
ることができるため、不純物の活性化率を向上させるこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体に
イオン注入されたイオン種の活性化率を高める炭化珪素
半導体装置の製造方法に関する。
イオン注入されたイオン種の活性化率を高める炭化珪素
半導体装置の製造方法に関する。
【０００２】
【従来の技術】高温での使用が可能な高耐圧デバイス用
材料として炭化珪素が注目を集めている。炭化珪素デバ
イス作製において、作製方法の自由度を高めると共に、
高濃度領域の作製を可能とする技術として、不純物のイ
オン注入技術がある。
材料として炭化珪素が注目を集めている。炭化珪素デバ
イス作製において、作製方法の自由度を高めると共に、
高濃度領域の作製を可能とする技術として、不純物のイ
オン注入技術がある。
【０００３】炭化珪素へのイオン注入において不純物の
高活性化を実現するために、結晶欠陥を抑制するための
高温イオン注入、活性化のための高温熱処理を行ってい
る。
高活性化を実現するために、結晶欠陥を抑制するための
高温イオン注入、活性化のための高温熱処理を行ってい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、イオン
注入原子の格子位置への置換が完全でない、注入条件
（例えば温度）及び熱処理条件（例えば温度や雰囲気）
が最適でない等の理由により、活性化率が低くなるとい
う問題がある。
注入原子の格子位置への置換が完全でない、注入条件
（例えば温度）及び熱処理条件（例えば温度や雰囲気）
が最適でない等の理由により、活性化率が低くなるとい
う問題がある。
【０００５】本発明は上記問題に鑑みて成され、炭化珪
素半導体に注入された不純物の活性化率を向上させるこ
とを目的とする。
素半導体に注入された不純物の活性化率を向上させるこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。
め、以下の技術的手段を採用する。
【０００７】請求項１乃至７に記載の発明においては、
半導体層（２）に隣接するように、ｎ型又はｐ型不純物
がドーピングされた炭化珪素からなるアモルファス層
（４０）を形成する工程と、固相成長により、格子位置
に不純物を取り込ませつつアモルファス層を結晶化させ
て不純物層を形成する工程と、を有することを特徴とし
ている。
半導体層（２）に隣接するように、ｎ型又はｐ型不純物
がドーピングされた炭化珪素からなるアモルファス層
（４０）を形成する工程と、固相成長により、格子位置
に不純物を取り込ませつつアモルファス層を結晶化させ
て不純物層を形成する工程と、を有することを特徴とし
ている。
【０００８】このように、ｎ型又はｐ型不純物がドーピ
ングされたアモルファス層を形成したのち、固相成長に
より、不純物を取り込ませつつアモルファス層を結晶化
させて不純物層を形成すれば、確実に不純物を格子位置
に置換させることができるため、不純物の活性化率を向
上させることができる。
ングされたアモルファス層を形成したのち、固相成長に
より、不純物を取り込ませつつアモルファス層を結晶化
させて不純物層を形成すれば、確実に不純物を格子位置
に置換させることができるため、不純物の活性化率を向
上させることができる。
【０００９】具体的には、請求項２に示すように、半導
体層にｎ型又はｐ型不純物を注入したのち、該注入され
た不純物とは異なるイオン種をイオン注入することによ
り該イオン注入された部分の炭化珪素をアモルファス化
させることができる。
体層にｎ型又はｐ型不純物を注入したのち、該注入され
た不純物とは異なるイオン種をイオン注入することによ
り該イオン注入された部分の炭化珪素をアモルファス化
させることができる。
【００１０】イオン種としては、例えば、請求項３に示
すように、水素、酸素、アルゴン、若しくは同じ比率か
らなるシリコンと炭素のうちのいずれかを用いることが
できる。また、請求項４に示すように、ｎ型又はｐ型不
純物のみをイオン注入することによっても、注入される
イオンが多数である場合には、アモルファス層を形成す
ることができる。
すように、水素、酸素、アルゴン、若しくは同じ比率か
らなるシリコンと炭素のうちのいずれかを用いることが
できる。また、請求項４に示すように、ｎ型又はｐ型不
純物のみをイオン注入することによっても、注入される
イオンが多数である場合には、アモルファス層を形成す
ることができる。
【００１１】なお、請求項５に示すように、アモルファ
ス化によりアモルファス化前後におけるラマンスペクト
ルのピーク比が１／１０以下となるようにする。
ス化によりアモルファス化前後におけるラマンスペクト
ルのピーク比が１／１０以下となるようにする。
【００１２】請求項６に記載の発明においては、不純物
層の禁止帯の幅が半導体層の禁止帯の幅よりも狭くなる
ように、該不純物層の結晶形を選択することを特徴とし
ている。
層の禁止帯の幅が半導体層の禁止帯の幅よりも狭くなる
ように、該不純物層の結晶形を選択することを特徴とし
ている。
【００１３】このように、不純物層の禁止帯の幅が半導
体層の禁止帯の幅よりも狭くなるように不純物層の結晶
形を選択することにより、不純物層をコンタクト領域と
した場合に、コンタクト抵抗を低減することができる。
体層の禁止帯の幅よりも狭くなるように不純物層の結晶
形を選択することにより、不純物層をコンタクト領域と
した場合に、コンタクト抵抗を低減することができる。
【００１４】具体的には、請求項７に示すように、不純
物層と半導体層の結晶形の組み合わせを、それぞれ、６
Ｈ（六方晶）と４Ｈ（六方晶）、３Ｃ（立方晶）と６
Ｈ、若しくは３Ｃと４Ｈのいずれかにすることができ
る。
物層と半導体層の結晶形の組み合わせを、それぞれ、６
Ｈ（六方晶）と４Ｈ（六方晶）、３Ｃ（立方晶）と６
Ｈ、若しくは３Ｃと４Ｈのいずれかにすることができ
る。
【００１５】請求項８に記載の発明においては、ベース
領域の表層部に不純物をドーピングして不純物注入層
（３０）を形成したのち、不純物注入層に前記不純物と
は異なるイオン種をイオン注入することによってアモル
ファス層（４０）を形成し、固相成長により、不純物を
取り込ませつつアモルファス層を結晶化させて表面チャ
ネル層（５）を形成することを特徴としている。
領域の表層部に不純物をドーピングして不純物注入層
（３０）を形成したのち、不純物注入層に前記不純物と
は異なるイオン種をイオン注入することによってアモル
ファス層（４０）を形成し、固相成長により、不純物を
取り込ませつつアモルファス層を結晶化させて表面チャ
ネル層（５）を形成することを特徴としている。
【００１６】このように、表面チャネル層の形成におい
て、請求項１と同様の工程を用いることにより、表面チ
ャネル層を高活性化率で形成することができる。
て、請求項１と同様の工程を用いることにより、表面チ
ャネル層を高活性化率で形成することができる。
【００１７】また、請求項９に記載の発明においては、
半導体層の表層部の所定領域に第２導電型の不純物をド
ーピングして不純物注入層を形成したのち、不純物注入
層に前記不純物とは異なるイオン種をイオン注入するこ
とによりアモルファス層を形成し、固相成長により、不
純物を取り込ませつつアモルファス層を結晶化させてベ
ース領域（３）を形成することを特徴としている。
半導体層の表層部の所定領域に第２導電型の不純物をド
ーピングして不純物注入層を形成したのち、不純物注入
層に前記不純物とは異なるイオン種をイオン注入するこ
とによりアモルファス層を形成し、固相成長により、不
純物を取り込ませつつアモルファス層を結晶化させてベ
ース領域（３）を形成することを特徴としている。
【００１８】このように、ベース領域の形成において、
請求項１と同様の工程を用いることにより、ベース領域
を高活性化率で形成することができる。
請求項１と同様の工程を用いることにより、ベース領域
を高活性化率で形成することができる。
【００１９】さらに、この場合、請求項１０に示すよう
に、ベース領域の禁止帯の幅が半導体層の禁止帯の幅よ
りも狭くなるように、該ベース領域の結晶形を選択すれ
ば、ベース領域とソース電極（１０）とのコンタクト抵
抗を低減することができる。
に、ベース領域の禁止帯の幅が半導体層の禁止帯の幅よ
りも狭くなるように、該ベース領域の結晶形を選択すれ
ば、ベース領域とソース電極（１０）とのコンタクト抵
抗を低減することができる。
【００２０】また、請求項１２に示すように、不純物層
を気相成長法にて形成する際に同時に不純物も取り込む
ように成長させることで、不純物を格子位置に配置させ
ることができ、不純物の活性化率が向上する。そして、
不純物層を結晶化させる際に、４Ｈ以外の多型、たとえ
ば請求項１４に示すように６Ｈとすることにより、不純
物層をトランジスタのチャネル層として用いる場合、不
純物層の上に形成する絶縁膜中に生じる欠陥の影響を抑
制することができる。この効果は、請求項１４に示した
多型の組合せのみならず、絶縁層と不純物層を形成する
炭化珪素との仕事関数が酸化絶縁膜と４Ｈ炭化珪素との
差と異なる形状とすることにより、同様に得ることがで
きる。その例として請求項１５や請求項１６に示した場
合があり得る。
を気相成長法にて形成する際に同時に不純物も取り込む
ように成長させることで、不純物を格子位置に配置させ
ることができ、不純物の活性化率が向上する。そして、
不純物層を結晶化させる際に、４Ｈ以外の多型、たとえ
ば請求項１４に示すように６Ｈとすることにより、不純
物層をトランジスタのチャネル層として用いる場合、不
純物層の上に形成する絶縁膜中に生じる欠陥の影響を抑
制することができる。この効果は、請求項１４に示した
多型の組合せのみならず、絶縁層と不純物層を形成する
炭化珪素との仕事関数が酸化絶縁膜と４Ｈ炭化珪素との
差と異なる形状とすることにより、同様に得ることがで
きる。その例として請求項１５や請求項１６に示した場
合があり得る。
【００２１】尚、以上説明したような半導体層を４Ｈと
し、チャネル層となる不純物層を４Ｈ以外とすること
は、特に以降に示す実施形態のように、チャネル層が半
導体基板（半導体層）の表面に対して平行な位置に形成
され、電子がそのチャネル層を流れ、さらに半導体基板
の厚さ方向に流れるいわゆる縦型のプレーナタイプの素
子において有効である。すなわち、プレーナタイプにお
いてはチャネル層が半導体基板に対して平行（横方向）
に形成されている場合には４Ｈ以外にも電子の移動度を
高くすることができ、かつ電子が縦方向に流れる半導体
基板においては電子の移動度を高くできる４Ｈを用いる
ことで半導体装置全体として電子の移動度を高くするこ
とができる。
し、チャネル層となる不純物層を４Ｈ以外とすること
は、特に以降に示す実施形態のように、チャネル層が半
導体基板（半導体層）の表面に対して平行な位置に形成
され、電子がそのチャネル層を流れ、さらに半導体基板
の厚さ方向に流れるいわゆる縦型のプレーナタイプの素
子において有効である。すなわち、プレーナタイプにお
いてはチャネル層が半導体基板に対して平行（横方向）
に形成されている場合には４Ｈ以外にも電子の移動度を
高くすることができ、かつ電子が縦方向に流れる半導体
基板においては電子の移動度を高くできる４Ｈを用いる
ことで半導体装置全体として電子の移動度を高くするこ
とができる。
【００２２】なお、上記した括弧内の符号は、後述する
実施形態記載の具体的手段との対応関係を示すものであ
る。
実施形態記載の具体的手段との対応関係を示すものであ
る。
【００２３】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。
について説明する。
【００２４】図１に、本発明の一実施形態を適用して形
成したノーマリオフ型のｎチャネルタイププレーナ型の
ＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）
の断面構成を示す。本デバイスは、インバータや車両用
オルタネータのレクチファイヤに適用すると好適なもの
である。以下、図１に基づいて縦型パワーＭＯＳＦＥＴ
の構造について説明する。
成したノーマリオフ型のｎチャネルタイププレーナ型の
ＭＯＳＦＥＴ（以下、縦型パワーＭＯＳＦＥＴという）
の断面構成を示す。本デバイスは、インバータや車両用
オルタネータのレクチファイヤに適用すると好適なもの
である。以下、図１に基づいて縦型パワーＭＯＳＦＥＴ
の構造について説明する。
【００２５】炭化珪素からなるｎ+ 型半導体基板１は上
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。
【００２６】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ- 型ベース領域３が形成され
ている。このｐ- 型ベース領域３はＢをドーパントとし
て形成されており、略１×１０17ｃｍ-3以上の濃度とな
っている。
には、所定深さを有するｐ- 型ベース領域３が形成され
ている。このｐ- 型ベース領域３はＢをドーパントとし
て形成されており、略１×１０17ｃｍ-3以上の濃度とな
っている。
【００２７】また、ｐ- 型ベース領域３の表層部の所定
領域には、該ベース領域３よりも浅いｎ+ 型ソース領域
４が形成されている。
領域には、該ベース領域３よりも浅いｎ+ 型ソース領域
４が形成されている。
【００２８】さらに、ｎ+ 型ソース領域４とｎ- 型エピ
層２とを繋ぐように、ｐ- 型ベース領域３の表面部には
ｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ
層５は、エピタキシャル成長にて形成されたものであ
り、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのもの
を用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作
時にチャネル形成層として機能する。以下、ｎ- 型Ｓｉ
Ｃ層５を表面チャネル層という。
層２とを繋ぐように、ｐ- 型ベース領域３の表面部には
ｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ
層５は、エピタキシャル成長にて形成されたものであ
り、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのもの
を用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作
時にチャネル形成層として機能する。以下、ｎ- 型Ｓｉ
Ｃ層５を表面チャネル層という。
【００２９】表面チャネル層５はＮ（窒素）をドーパン
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３のド
ーパント濃度以下となっている。これにより、低オン抵
抗化が図られている。
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３のド
ーパント濃度以下となっている。これにより、低オン抵
抗化が図られている。
【００３０】表面チャネル層５の上面およびｎ+ 型ソー
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはゲート電極
８が形成されている。ゲート電極８は絶縁膜９にて覆わ
れている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その
上にはソース電極１０が形成され、ソース電極１０はｎ
+ 型ソース領域４およびｐ- 型ベース領域３と接してい
る。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイ
ン電極層１１が形成されている。
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはゲート電極
８が形成されている。ゲート電極８は絶縁膜９にて覆わ
れている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その
上にはソース電極１０が形成され、ソース電極１０はｎ
+ 型ソース領域４およびｐ- 型ベース領域３と接してい
る。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイ
ン電極層１１が形成されている。
【００３１】次に、図１に示すＭＯＳＦＥＴの製造工程
を、図２〜図４に基づいて説明する。
を、図２〜図４に基づいて説明する。
【００３２】〔図２（ａ）に示す工程〕まず、ｎ型４
Ｈ、６Ｈ、若しくは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型
半導体基板１を用意する。ここで、ｎ+ 型半導体基板１
はその厚さが４００μｍであり、主表面１ａが（０００
１）Ｓｉ面、又は、（１１２−０）ａ面である。この基
板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピ
タキシャル成長させる。本例では、ｎ- 型エピ層２は下
地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈ
または３Ｃ−ＳｉＣ層となる。
Ｈ、６Ｈ、若しくは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型
半導体基板１を用意する。ここで、ｎ+ 型半導体基板１
はその厚さが４００μｍであり、主表面１ａが（０００
１）Ｓｉ面、又は、（１１２−０）ａ面である。この基
板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピ
タキシャル成長させる。本例では、ｎ- 型エピ層２は下
地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈ
または３Ｃ−ＳｉＣ層となる。
【００３３】〔図２（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕ
ｒｅＯｘｉｄａｔｉｏｎ）膜２０を配置し、これをマス
クとしてＢのイオン注入を行う。このとき、イオン注入
条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ -2
としている。これにより、ｎ- 型エピ層２の表面から所
定深さの位置に、Ｂよりなるボックスプロファイルが形
成される。
の上の所定領域にＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕ
ｒｅＯｘｉｄａｔｉｏｎ）膜２０を配置し、これをマス
クとしてＢのイオン注入を行う。このとき、イオン注入
条件は、温度が７００℃、ドーズ量が１×１０16ｃｍ -2
としている。これにより、ｎ- 型エピ層２の表面から所
定深さの位置に、Ｂよりなるボックスプロファイルが形
成される。
【００３４】その後、熱処理として、１６００℃、３０
分間の活性化アニールを施し、Ｂを活性化させてｐ型ベ
ース領域３を形成する。
分間の活性化アニールを施し、Ｂを活性化させてｐ型ベ
ース領域３を形成する。
【００３５】〔図２（ｃ）に示す工程〕ｐ型ベース領域
３を含むｎ- 型エピ層２にｎ型不純物を構成する窒素
（Ｎ+ ）のイオン注入を行う。これにより、ｐ型ベース
領域３及びｎ- 型エピ層２の表層部に不純物濃度が１×
１０16ｃｍ-3以下、膜厚が０．３μｍ以下の窒素イオン
注入層３０が形成される。
３を含むｎ- 型エピ層２にｎ型不純物を構成する窒素
（Ｎ+ ）のイオン注入を行う。これにより、ｐ型ベース
領域３及びｎ- 型エピ層２の表層部に不純物濃度が１×
１０16ｃｍ-3以下、膜厚が０．３μｍ以下の窒素イオン
注入層３０が形成される。
【００３６】〔図３（ａ）に示す工程〕次に、窒素イオ
ン注入層３０に、さらにｎ型やｐ型不純物とならない水
素、酸素、アルゴン、若しくは同じ比率のシリコンと炭
素をイオン注入することにより、窒素イオン注入層３０
をアモルファス化させ、アモルファス層４０を形成す
る。このとき、アモルファス化によりラマンスペクトル
のイオン注入によるアモルファス化前後の強度のピーク
比が１／１０程度まで減少した量になるようにする。
ン注入層３０に、さらにｎ型やｐ型不純物とならない水
素、酸素、アルゴン、若しくは同じ比率のシリコンと炭
素をイオン注入することにより、窒素イオン注入層３０
をアモルファス化させ、アモルファス層４０を形成す
る。このとき、アモルファス化によりラマンスペクトル
のイオン注入によるアモルファス化前後の強度のピーク
比が１／１０程度まで減少した量になるようにする。
【００３７】〔図３（ｂ）に示す工程〕そして、１５０
０℃以下の低温熱処理によってアモルファス層４０を３
Ｃ−ＳｉＣに固相成長させる。
０℃以下の低温熱処理によってアモルファス層４０を３
Ｃ−ＳｉＣに固相成長させる。
【００３８】この固相成長の前後の様子をそれぞれ図６
（ａ）、（ｂ）に示す。固相成長は、固体成長源を用い
たエピタキシャル成長であるため、イオン注入によって
不規則な位置にドーピングされた不純物（図６（ａ））
を取り込みながら結晶成長が進み、ドーピングされた不
純物が確実に格子位置に置換される（図６（ｂ））。こ
のため、ドーピングされた不純物は高い活性化率で活性
化される。なお、不純物Ｎ（窒素）は、格子位置に取り
込まれる際、Ｃ（カーボン）サイトに取り込まれる。
（ａ）、（ｂ）に示す。固相成長は、固体成長源を用い
たエピタキシャル成長であるため、イオン注入によって
不規則な位置にドーピングされた不純物（図６（ａ））
を取り込みながら結晶成長が進み、ドーピングされた不
純物が確実に格子位置に置換される（図６（ｂ））。こ
のため、ドーピングされた不純物は高い活性化率で活性
化される。なお、不純物Ｎ（窒素）は、格子位置に取り
込まれる際、Ｃ（カーボン）サイトに取り込まれる。
【００３９】このように、窒素注入層３０にｎ型やｐ型
不純物とならないイオンを注入することによりアモルフ
ァス化させ、さらに固相成長によりアモルファス化され
たアモルファス層４０内の不純物を高活性化率で活性化
させることができる。
不純物とならないイオンを注入することによりアモルフ
ァス化させ、さらに固相成長によりアモルファス化され
たアモルファス層４０内の不純物を高活性化率で活性化
させることができる。
【００４０】さらに、１８００℃以上の高温熱処理によ
って、３Ｃで固相成長されたアモルファス層４０を４Ｈ
又は６Ｈに固相変態させる。これにより、３Ｃよりも高
移動度となる４Ｈ又は６Ｈで構成された表面チャネル層
５が形成される。
って、３Ｃで固相成長されたアモルファス層４０を４Ｈ
又は６Ｈに固相変態させる。これにより、３Ｃよりも高
移動度となる４Ｈ又は６Ｈで構成された表面チャネル層
５が形成される。
【００４１】なお、アモルファス層４０を一度３Ｃを介
して４Ｈ又は６Ｈに変態する理由は、３Ｃが低温安定で
あり、高温熱処理により一度にアモルファス層から４
Ｈ、６Ｈに変態するよりも安定して４Ｈ、６Ｈを得るこ
とが可能と考えられるからである。もちろん、熱処理条
件によってはアモルファス層から一度に４Ｈ、６Ｈへ変
態させることも可能と考えられる。
して４Ｈ又は６Ｈに変態する理由は、３Ｃが低温安定で
あり、高温熱処理により一度にアモルファス層から４
Ｈ、６Ｈに変態するよりも安定して４Ｈ、６Ｈを得るこ
とが可能と考えられるからである。もちろん、熱処理条
件によってはアモルファス層から一度に４Ｈ、６Ｈへ変
態させることも可能と考えられる。
【００４２】また、このとき、縦型パワーＭＯＳＦＥＴ
をノーマリオフ型にするために、表面チャネル層５の厚
み（膜厚）を、ゲート電極８に電圧を印加していない時
におけるｐ型ベース領域３から表面チャネル層５に広が
る空乏層の伸び量と、ゲート酸化膜７から表面チャネル
層５に広がる空乏層の伸び量との和よりも小さくなるよ
うにしている。
をノーマリオフ型にするために、表面チャネル層５の厚
み（膜厚）を、ゲート電極８に電圧を印加していない時
におけるｐ型ベース領域３から表面チャネル層５に広が
る空乏層の伸び量と、ゲート酸化膜７から表面チャネル
層５に広がる空乏層の伸び量との和よりも小さくなるよ
うにしている。
【００４３】具体的には、ｐ型ベース領域３から表面チ
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
【００４４】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。
【００４５】また、図１に示すように、ｐ型ベース領域
３は、ソース電極１０と接触していて接地状態となって
いる。このため、表面チャネル層５とｐ型ベース領域３
とのＰＮ接合のビルトイン電圧を利用して表面チャネル
層５をピンチオフすることができる。例えば、ｐ型ベー
ス領域３が接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ型ベース
領域３から空乏層を延ばすということができないため、
ｐ型ベース領域３をソース電極１０と接触させること
は、表面チャネル層５をピンチオフするのに有効な構造
であるといえる。
３は、ソース電極１０と接触していて接地状態となって
いる。このため、表面チャネル層５とｐ型ベース領域３
とのＰＮ接合のビルトイン電圧を利用して表面チャネル
層５をピンチオフすることができる。例えば、ｐ型ベー
ス領域３が接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ型ベース
領域３から空乏層を延ばすということができないため、
ｐ型ベース領域３をソース電極１０と接触させること
は、表面チャネル層５をピンチオフするのに有効な構造
であるといえる。
【００４６】なお、ｐ型ベース領域３の不純物濃度を高
くすることによりビルトイン電圧をより大きく利用する
ことができる。
くすることによりビルトイン電圧をより大きく利用する
ことができる。
【００４７】また、本実施形態では炭化珪素によって縦
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ型ベース領域３や表
面チャネル層５等の不純物層を形成する際における熱拡
散の拡散量の制御が困難であるため、上記構成と同様の
ノーマリオフ型のＭＯＳＦＥＴを製造することが困難と
なる。このため、本実施形態のようにＳｉＣを用いるこ
とにより、シリコンを用いた場合と比べて精度良く縦型
パワーＭＯＳＦＥＴを製造することができる。
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ型ベース領域３や表
面チャネル層５等の不純物層を形成する際における熱拡
散の拡散量の制御が困難であるため、上記構成と同様の
ノーマリオフ型のＭＯＳＦＥＴを製造することが困難と
なる。このため、本実施形態のようにＳｉＣを用いるこ
とにより、シリコンを用いた場合と比べて精度良く縦型
パワーＭＯＳＦＥＴを製造することができる。
【００４８】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
【００４９】〔図３（ｃ）に示す工程〕次に、表面チャ
ネル層５の上の所定領域にＬＴＯ膜２１を配置し、これ
をマスクとしてＮ（窒素）等のｎ型不純物をイオン注入
し、ｎ+ 型ソース領域４を形成する。このときのイオン
注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2と
している。
ネル層５の上の所定領域にＬＴＯ膜２１を配置し、これ
をマスクとしてＮ（窒素）等のｎ型不純物をイオン注入
し、ｎ+ 型ソース領域４を形成する。このときのイオン
注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2と
している。
【００５０】〔図４（ａ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ- 型ベース領域３上の
表面チャネル層５を部分的にエッチング除去する。
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ- 型ベース領域３上の
表面チャネル層５を部分的にエッチング除去する。
【００５１】〔図４（ｂ）に示す工程〕ＬＴＯ膜２２を
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によ
るパイロジェニック法を含む）によりゲート酸化膜７を
形成する。このとき、雰囲気温度は１０８０℃とする。
【００５２】その後、ゲート絶縁膜７の上にポリシリコ
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。
【００５３】〔図４（ｃ）に示す工程〕引き続き、ゲー
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。
ト絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶
縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、
成膜温度は４２５℃であり、成膜後に１０００℃のアニ
ールを行う。
【００５４】〔図５（ａ）に示す工程〕そして、室温で
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。
【００５５】このようにして、図１に示す縦型パワーＭ
ＯＳＦＥＴが完成する。
ＯＳＦＥＴが完成する。
【００５６】このように完成した縦型パワーＭＯＳＦＥ
Ｔの作用（動作）を説明する。
Ｔの作用（動作）を説明する。
【００５７】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ型ベース領域３と表面チャネル層５との間の静電
ポテンシャルの差、及び表面チャネル層５とゲート電極
８との間の仕事関数の差により生じた電位によって全域
空乏化される。そして、ゲート電極８に電圧を印加する
ことにより、表面チャネル層５とゲート電極８との間の
仕事関数の差と外部からの印加電圧の和により生じる電
位差を変化させる。このことにより、チャネルの状態を
制御することができる。
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ型ベース領域３と表面チャネル層５との間の静電
ポテンシャルの差、及び表面チャネル層５とゲート電極
８との間の仕事関数の差により生じた電位によって全域
空乏化される。そして、ゲート電極８に電圧を印加する
ことにより、表面チャネル層５とゲート電極８との間の
仕事関数の差と外部からの印加電圧の和により生じる電
位差を変化させる。このことにより、チャネルの状態を
制御することができる。
【００５８】つまり、ゲート電極８の仕事関数を第１の
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
【００５９】また、オフ状態において、空乏領域は、ｐ
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
【００６０】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。
【００６１】なお、本実施形態では、表面チャネル層５
が４Ｈ又は６Ｈとなるようにしたが、半導体基板１と異
なる結晶形であっても、また同じ結晶形であってもよ
く、例えば３Ｃ、４Ｈ、６Ｈ、１５Ｒ、いずれの結晶形
を選択することも可能である。
が４Ｈ又は６Ｈとなるようにしたが、半導体基板１と異
なる結晶形であっても、また同じ結晶形であってもよ
く、例えば３Ｃ、４Ｈ、６Ｈ、１５Ｒ、いずれの結晶形
を選択することも可能である。
【００６２】ＳｉＯ2／ＳｉＣ構造のチャネルを形成し
た場合、ＳｉＯ2に起因した欠陥によりＳｉＣチャネル
部の移動度が低下する場合がある。欠陥の種類によって
は、４ＨＳｉＣの伝導帯とほぼ一致したエネルギー帯に
欠陥が生成される場合がある。本実施例を用いれば、基
板を４Ｈとしたままチャネル部のみ６Ｈ（又は３Ｃ、１
５Ｒ）とすることが可能となり、上記欠陥を回避でき
る。
た場合、ＳｉＯ2に起因した欠陥によりＳｉＣチャネル
部の移動度が低下する場合がある。欠陥の種類によって
は、４ＨＳｉＣの伝導帯とほぼ一致したエネルギー帯に
欠陥が生成される場合がある。本実施例を用いれば、基
板を４Ｈとしたままチャネル部のみ６Ｈ（又は３Ｃ、１
５Ｒ）とすることが可能となり、上記欠陥を回避でき
る。
【００６３】この実施形態では、表面チャネル層５を固
相成長のみならず、ＣＶＤ等を用いたエピタキシャル成
長を用いて形成してもよい。
相成長のみならず、ＣＶＤ等を用いたエピタキシャル成
長を用いて形成してもよい。
【００６４】また、表面チャネル層５を形成するための
アモルファス層４０をイオン注入によって形成したが、
エピタキシャル成長装置（例えば、ＣＶＤ装置やＭＢＥ
装置）を用いて、ｎ型不純物をドーピングしつつエピタ
キシャル成長させて形成してもよい。
アモルファス層４０をイオン注入によって形成したが、
エピタキシャル成長装置（例えば、ＣＶＤ装置やＭＢＥ
装置）を用いて、ｎ型不純物をドーピングしつつエピタ
キシャル成長させて形成してもよい。
【００６５】この場合、エピタキシャル成長装置を比較
的低温に設定してエピタキシャル成長を行えば、アモル
ファス層内に不要なイオン種が注入されたりすることを
防止することもできる。
的低温に設定してエピタキシャル成長を行えば、アモル
ファス層内に不要なイオン種が注入されたりすることを
防止することもできる。
【００６６】（第２実施形態）本実施形態では縦型パワ
ーＭＯＳＦＥＴのコンタクト抵抗低減に、本発明の一実
施形態を適用した場合を説明する。
ーＭＯＳＦＥＴのコンタクト抵抗低減に、本発明の一実
施形態を適用した場合を説明する。
【００６７】図７に、ｐ型ベース領域３とソース電極１
０とのコンタクト領域の拡大図を示す。なお、この図は
図１に示した縦型パワーＭＯＳＦＥＴのコンタクト領域
のみを変更した図であり、その他の構成については図１
と同様であるため、他の構成についての説明は省略す
る。
０とのコンタクト領域の拡大図を示す。なお、この図は
図１に示した縦型パワーＭＯＳＦＥＴのコンタクト領域
のみを変更した図であり、その他の構成については図１
と同様であるため、他の構成についての説明は省略す
る。
【００６８】図７に示すように、ｐ型ベース領域３のう
ちのソース電極１０とのコンタクト部分３ａの結晶形を
４Ｈとしており、ｐ型ベース領域３の他の部分の結晶形
（６Ｈ）と異なるようにしている。
ちのソース電極１０とのコンタクト部分３ａの結晶形を
４Ｈとしており、ｐ型ベース領域３の他の部分の結晶形
（６Ｈ）と異なるようにしている。
【００６９】具体的には、コンタクト部分３ａがその他
の部分よりもバンドギャップが大きなＳｉＣで構成され
るようにしている。
の部分よりもバンドギャップが大きなＳｉＣで構成され
るようにしている。
【００７０】また、ソース電極１０を構成するＡｌ等
は、コンタクト部分３ａを超えてｐ型ベース領域３の他
の部分まで拡散した状態となっている。なお、この状態
はコンタクト部分３ａに対して金属をアニール処理によ
ってｐ型ベース領域３の内部に拡散させ、その後ソース
電極１０となる金属配線を形成して得ている。
は、コンタクト部分３ａを超えてｐ型ベース領域３の他
の部分まで拡散した状態となっている。なお、この状態
はコンタクト部分３ａに対して金属をアニール処理によ
ってｐ型ベース領域３の内部に拡散させ、その後ソース
電極１０となる金属配線を形成して得ている。
【００７１】このような構造においては、バンドギャッ
プの異なる結晶形を有するＳｉＣでｐ型ベース領域３を
形成しているため、ｐ型ベース領域３のうち４Ｈ、６Ｈ
によるヘテロ接合界面の６Ｈで構成された部分の表層部
に高濃度キャリア層が形成され、この高濃度キャリア層
を介してｐ型ベース領域３とソース電極１０とが電気的
に接続されるため、コンタクト抵抗の低減を図ることが
できる。
プの異なる結晶形を有するＳｉＣでｐ型ベース領域３を
形成しているため、ｐ型ベース領域３のうち４Ｈ、６Ｈ
によるヘテロ接合界面の６Ｈで構成された部分の表層部
に高濃度キャリア層が形成され、この高濃度キャリア層
を介してｐ型ベース領域３とソース電極１０とが電気的
に接続されるため、コンタクト抵抗の低減を図ることが
できる。
【００７２】このような構造のＭＯＳＦＥＴは、６Ｈ−
ＳｉＣで構成されたｐ型ベース領域３のうちのソース電
極１０とのコンタクト部分３ａをイオン注入によってア
モルファス化させると共に、アモルファス化させた部分
を固相成長させて、コンタクト部分３ａがｐ型ベース領
域３の他の部分よりもバンドギャップの大きな４Ｈとな
るようにすることで形成される。
ＳｉＣで構成されたｐ型ベース領域３のうちのソース電
極１０とのコンタクト部分３ａをイオン注入によってア
モルファス化させると共に、アモルファス化させた部分
を固相成長させて、コンタクト部分３ａがｐ型ベース領
域３の他の部分よりもバンドギャップの大きな４Ｈとな
るようにすることで形成される。
【００７３】このように、ｐ型ベース領域３にうちソー
ス電極１０とのコンタクト部に、本発明の一実施形態を
適用してもよい。
ス電極１０とのコンタクト部に、本発明の一実施形態を
適用してもよい。
【００７４】（他の実施形態）上記実施形態では、プレ
ーナ型のＭＯＳＦＥＴに本発明の一実施形態を適用した
場合を示したが、他の構造の半導体装置、例えばヘテロ
構造を有するＨＥＭＴに適用することもできる。
ーナ型のＭＯＳＦＥＴに本発明の一実施形態を適用した
場合を示したが、他の構造の半導体装置、例えばヘテロ
構造を有するＨＥＭＴに適用することもできる。
【００７５】具体的には、イオン注入によってアモルフ
ァス化させると共にアモルファス化させた部分を固相成
長させることによってバンドギャップの異なる炭化珪素
を形成することができるため、固相変態層のバンドギャ
ップを大きくすることにより固相変態層から基板側へキ
ャリアを供給することができ、いわゆるＧａＡｓ／Ａｌ
ＧａＡｓのＨＥＭＴと同様の構造が作製できる。
ァス化させると共にアモルファス化させた部分を固相成
長させることによってバンドギャップの異なる炭化珪素
を形成することができるため、固相変態層のバンドギャ
ップを大きくすることにより固相変態層から基板側へキ
ャリアを供給することができ、いわゆるＧａＡｓ／Ａｌ
ＧａＡｓのＨＥＭＴと同様の構造が作製できる。
【００７６】このような構造においては、不純物ドーピ
ング領域とキャリア伝導領域とが異なり、キャリアは不
純物ドーピングされていない領域を伝導するため、イオ
ン化不純物散乱の影響を最小限にすることができ、高移
動度を実現することができる。
ング領域とキャリア伝導領域とが異なり、キャリアは不
純物ドーピングされていない領域を伝導するため、イオ
ン化不純物散乱の影響を最小限にすることができ、高移
動度を実現することができる。
【００７７】図８にＨＥＭＴ構造を示す。ノンドープの
６Ｈ−ＳｉＣ層１２上にｎ型４Ｈ−ＳｉＣ層１３が形成
され、その上にはゲート電極１４が形成されている。ゲ
ート電極構造としてはＴｉ等のショットキー電極であっ
てもよいし、ｎ型４Ｈ−ＳｉＣ層１３との界面に酸化膜
等の絶縁膜を介したいわゆるＭＩＳ構造電極であっても
よい。そして、ｎ型４Ｈ−ＳｉＣ層１３表面から６Ｈ−
ＳｉＣ層１２まで拡散処理（メタライズ）された金属電
極１５、１６を備えている。ｎ型４Ｈ−ＳｉＣ層１３と
６Ｈ−ＳｉＣ層１２との接合界面にキャリアが発生し、
高移動度キャリアの半導体素子を得ることができる。
６Ｈ−ＳｉＣ層１２上にｎ型４Ｈ−ＳｉＣ層１３が形成
され、その上にはゲート電極１４が形成されている。ゲ
ート電極構造としてはＴｉ等のショットキー電極であっ
てもよいし、ｎ型４Ｈ−ＳｉＣ層１３との界面に酸化膜
等の絶縁膜を介したいわゆるＭＩＳ構造電極であっても
よい。そして、ｎ型４Ｈ−ＳｉＣ層１３表面から６Ｈ−
ＳｉＣ層１２まで拡散処理（メタライズ）された金属電
極１５、１６を備えている。ｎ型４Ｈ−ＳｉＣ層１３と
６Ｈ−ＳｉＣ層１２との接合界面にキャリアが発生し、
高移動度キャリアの半導体素子を得ることができる。
【００７８】上記第２実施形態では、ｐ型ベース領域３
のコンタクト部分３ａをバンドギャップの大きなＳｉＣ
で構成したが、固相成長によってｐ型ベース領域３がｎ
型エピ層２よりも電位障壁の小さい結晶形（例えば、ｎ
型エピ層２が４Ｈの場合にｐ型ベース領域３が３Ｃ）と
なるようにしても、第２実施形態と同様の原理によりｐ
型ベース領域３とソース電極１０とのコンタクト抵抗低
減を図ることができる。例えば、ｐ型ベース領域３とｎ
型エピ層２との組み合わせが、それぞれ、６Ｈと４Ｈ、
３Ｃと６Ｈ、若しくは３Ｃと４Ｈのいずれかにすること
ができる。
のコンタクト部分３ａをバンドギャップの大きなＳｉＣ
で構成したが、固相成長によってｐ型ベース領域３がｎ
型エピ層２よりも電位障壁の小さい結晶形（例えば、ｎ
型エピ層２が４Ｈの場合にｐ型ベース領域３が３Ｃ）と
なるようにしても、第２実施形態と同様の原理によりｐ
型ベース領域３とソース電極１０とのコンタクト抵抗低
減を図ることができる。例えば、ｐ型ベース領域３とｎ
型エピ層２との組み合わせが、それぞれ、６Ｈと４Ｈ、
３Ｃと６Ｈ、若しくは３Ｃと４Ｈのいずれかにすること
ができる。
【００７９】なお、上記第２実施形態に示したＳｉＣと
金属とのコンタクト方法や上記他の実施形態に示したＨ
ＥＭＴ等は次の考えに基づくものである。
金属とのコンタクト方法や上記他の実施形態に示したＨ
ＥＭＴ等は次の考えに基づくものである。
【００８０】ＳｉＣに不純物を添加した場合、他の半導
体（Ｓｉ、ＧａＡｓ等）とは異なり、不純物のエネルギ
ー準位がエネルギーバンド（伝導帯、価電子帯）に対し
て深い位置に形成されるため、本発明の実施形態の方法
により固相変態を利用した不純物を格子位置に配置でき
たとしても不純物が電子、正孔といったキャリアを発生
することが容易ではない。
体（Ｓｉ、ＧａＡｓ等）とは異なり、不純物のエネルギ
ー準位がエネルギーバンド（伝導帯、価電子帯）に対し
て深い位置に形成されるため、本発明の実施形態の方法
により固相変態を利用した不純物を格子位置に配置でき
たとしても不純物が電子、正孔といったキャリアを発生
することが容易ではない。
【００８１】そこで、バンドギャップが異なる複数の結
晶形態を有するＳｉＣによるヘテロ接合（変調ドーピン
グ）を利用することで、格子位置に入った不純物による
キャリアを有効に使うことができるようにするものであ
る。
晶形態を有するＳｉＣによるヘテロ接合（変調ドーピン
グ）を利用することで、格子位置に入った不純物による
キャリアを有効に使うことができるようにするものであ
る。
【００８２】例えば、４Ｈと６Ｈとの接合で考えると、
４Ｈの方が６Ｈよりもバンドギャップが大きいため接合
界面ではヘテロ接合となり、４Ｈから６Ｈへのエネルギ
ー準位は急激に小さくなる。このヘテロ接合界面からキ
ャリアが伝導帯、価電子帯を介さずにキャリアを放出す
るものと考えられる。この原理によってより確実に活性
化率を高めることができる。
４Ｈの方が６Ｈよりもバンドギャップが大きいため接合
界面ではヘテロ接合となり、４Ｈから６Ｈへのエネルギ
ー準位は急激に小さくなる。このヘテロ接合界面からキ
ャリアが伝導帯、価電子帯を介さずにキャリアを放出す
るものと考えられる。この原理によってより確実に活性
化率を高めることができる。
【００８３】以上から、本発明はＳｉＣの異なる結晶形
態によるヘテロ接合によって不純物の活性化率を向上さ
せることができる発明とも言える。
態によるヘテロ接合によって不純物の活性化率を向上さ
せることができる発明とも言える。
【００８４】つまり、上記第２実施形態や他の実施形態
で示したコンタクト構造、ＨＥＭＴ構造は固相変態を利
用した不純物の活性化率を向上させることができ、ヘテ
ロ接合構造によってさらに活性化率を向上させることが
できる構造と言える。
で示したコンタクト構造、ＨＥＭＴ構造は固相変態を利
用した不純物の活性化率を向上させることができ、ヘテ
ロ接合構造によってさらに活性化率を向上させることが
できる構造と言える。
【００８５】また、上記実施形態では、表面チャネル層
５について高活性化率が得られるようにした例を示した
が、この他の部分についても表面チャネル層５と同様
に、イオン注入によってアモルファス化させると共に、
アモルファス化させた部分を固相変態させることによっ
て高活性化率が得られるようにできる。
５について高活性化率が得られるようにした例を示した
が、この他の部分についても表面チャネル層５と同様
に、イオン注入によってアモルファス化させると共に、
アモルファス化させた部分を固相変態させることによっ
て高活性化率が得られるようにできる。
【００８６】なお、上記実施形態ではｎ型やｐ型不純物
とならない水素等を注入することにより、ラマンのピー
ク比が所定値以上になるようにアモルファス化させた
が、ｎ型やｐ型不純物のドーズ量が多い場合には、これ
らの不純物の注入のみによって上記条件を満たす可能性
があるため、このような場合には、ｎ型やｐ型不純物と
ならない水素等を注入する必要はない。
とならない水素等を注入することにより、ラマンのピー
ク比が所定値以上になるようにアモルファス化させた
が、ｎ型やｐ型不純物のドーズ量が多い場合には、これ
らの不純物の注入のみによって上記条件を満たす可能性
があるため、このような場合には、ｎ型やｐ型不純物と
ならない水素等を注入する必要はない。
【００８７】
【図面の簡単な説明】
【図１】本発明の一実施形態を適用して形成したプレー
ナ型ＭＯＳＦＥＴの断面図である。
ナ型ＭＯＳＦＥＴの断面図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図４】図３に続くプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図５】図４に続くプレーナ型ＭＯＳＦＥＴの製造工程
を示す図である。
を示す図である。
【図６】アモルファス層４０を固相成長させた時の様子
を説明するための図である。
を説明するための図である。
【図７】第２実施形態に示すｐ型ベース領域３に本発明
の一実施形態を適用した場合を説明するための図であ
る。
の一実施形態を適用した場合を説明するための図であ
る。
【図８】他の実施形態におけるＨＥＭＴ構造を示す図で
ある。
ある。
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型
ベース領域、３ａ…コンタクト部分、４…ｎ+ 型ソース
領域、５…表面チャネル層、７…ゲート絶縁膜、８…ゲ
ート電極、９…絶縁膜、１０…ソース電極、１１…ドレ
イン電極、３０…窒素イオン注入層、４０…アモルファ
ス層。
ベース領域、３ａ…コンタクト部分、４…ｎ+ 型ソース
領域、５…表面チャネル層、７…ゲート絶縁膜、８…ゲ
ート電極、９…絶縁膜、１０…ソース電極、１１…ドレ
イン電極、３０…窒素イオン注入層、４０…アモルファ
ス層。
Claims (16)
- 【請求項１】 炭化珪素からなる半導体層（２）と、 該半導体層に隣接し、炭化珪素にドーピングされた不純
物を活性化させて形成した不純物層（３）とを有する炭
化珪素半導体装置の製造方法において、 前記半導体層に隣接するように、ｎ型又はｐ型不純物が
ドーピングされた炭化珪素からなるアモルファス層（４
０）を形成する工程と、 固相成長により、前記不純物を取り込ませつつ前記アモ
ルファス層を結晶化させて前記不純物層を形成する工程
と、を有することを特徴とする炭化珪素半導体装置の製
造方法。 - 【請求項２】 前記アモルファス層を形成する工程は、
前記半導体層にｎ型又はｐ型不純物を注入したのち、該
注入された不純物とは異なるイオン種をイオン注入する
ことにより該イオン注入された部分の炭化珪素をアモル
ファス化させる工程であることを特徴とする請求項１に
記載の炭化珪素半導体装置の製造方法。 - 【請求項３】 前記イオン種として、水素、酸素、アル
ゴン、若しくは同じ比率からなるシリコンと炭素のうち
のいずれかを用いることを特徴とする請求項２に記載の
炭化珪素半導体装置の製造方法。 - 【請求項４】 前記アモルファス層を形成する工程は、
前記半導体層にｎ型又はｐ型不純物のみをイオン注入す
ることにより、該イオン注入された部分の炭化珪素をア
モルファス化させる工程であることを特徴とする請求項
１に記載の炭化珪素半導体装置の製造方法。 - 【請求項５】 前記アモルファス化は、該アモルファス
化前後におけるラマンスペクトルのピーク比が１／１０
以下となるように行うことを特徴とする請求項２乃至４
のいずれか１つに記載の炭化珪素半導体装置の製造方
法。 - 【請求項６】 前記不純物層の禁止帯の幅が前記半導体
層の禁止帯の幅よりも狭くなるように、該不純物層の結
晶形を選択することを特徴とする請求項１乃至５のいず
れか１つに記載の炭化珪素半導体装置の製造方法。 - 【請求項７】 前記不純物層と前記半導体層の結晶形の
組み合わせを、それぞれ、６Ｈと４Ｈ、３Ｃと６Ｈ、若
しくは３Ｃと４Ｈのいずれかにすることを特徴とする請
求項６に記載の炭化珪素半導体装置の製造方法。 - 【請求項８】 単結晶炭化珪素よりなる第１導電型の半
導体基板（１）の主表面上に、この半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域に第２導電型のベース
領域（３）を形成する工程と、 前記ベース領域の表層部に第１導電型の不純物をドーピ
ングして不純物注入層（３０）を形成する工程と、 前記不純物注入層に前記不純物とは異なるイオン種をイ
オン注入することにより、該所定領域をアモルファス化
させてアモルファス層（４０）を形成する工程と、 固相成長により、前記不純物を取り込ませつつ前記アモ
ルファス層を結晶化させて第１導電型の表面チャネル層
（５）を形成する工程と、 前記ベース領域の表層部の所定領域に前記表面チャネル
層に接すると共に、前記ベース領域の深さよりも浅い第
１導電型のソース領域（４）を形成する工程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程と、を備えていることを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項９】 単結晶炭化珪素よりなる第１導電型の半
導体基板（１）の主表面上に、この半導体基板よりも高
抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
形成する工程と、 前記半導体層の表層部の所定領域に第２導電型の不純物
をドーピングして不純物注入層を形成する工程と、 前記不純物注入層に前記不純物とは異なるイオン種をイ
オン注入することにより、該所定領域をアモルファス化
させてアモルファス層を形成する工程と、 固相成長により、前記不純物を取り込ませつつ前記アモ
ルファス層を結晶化させて第２導電型のベース領域
（３）を形成する工程と、 前記ベース領域の上部に第１導電型の表面チャネル層
（５）を形成する工程と、 前記ベース領域の表層部の所定領域に前記表面チャネル
層に接すると共に、前記ベース領域の深さよりも浅い第
１導電型のソース領域（４）を形成する工程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程と、を備えていることを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項１０】 前記ベース領域の禁止帯の幅が前記半
導体層の禁止帯の幅よりも狭くなるように、該ベース領
域の結晶形を選択することを特徴とする請求項９に記載
の炭化珪素半導体装置の製造方法。 - 【請求項１１】 前記イオン種として、水素、酸素、ア
ルゴン、若しくは同じ比率からなるシリコンと炭素のう
ちのいずれかを用いることを特徴とする請求項８乃至１
０のいずれか１つに記載の炭化珪素半導体装置の製造方
法。 - 【請求項１２】 炭化珪素からなる半導体層（２）と、 該半導体層に隣接し、炭化珪素にドーピングされた不純
物を活性化させて形成した不純物層（３）と、 前記不純物層の表面に形成された絶縁膜（７）と、 前記絶縁膜上に形成されたゲート電極とを備えた炭化珪
素半導体装置の製造方法において、 前記不純物層を気相成長法によって堆積形成される際
に、前記不純物を格子位置に取り込ませつつ結晶化させ
るとともに、４Ｈ以外の多型として堆積形成する工程
と、 前記不純物層を酸化させることで前記絶縁膜を形成工程
とをを有する炭化珪素半導体装置の製造方法。 - 【請求項１３】前記半導体層（２）を４Ｈとすることを
特徴とする請求項１２に記載の炭化珪素半導体装置の製
造方法。 - 【請求項１４】 前記半導体層が４Ｈからなり、前記不
純物層が６Ｈからなることを特徴とする請求項１２記載
の炭化珪素半導体装置の製造方法。 - 【請求項１５】 前記半導体層が４Ｈからなり、前記不
純物層が３Ｃからなることを特徴とする請求項１２記載
の炭化珪素半導体装置の製造方法。 - 【請求項１６】 前記半導体層が４Ｈからなり、前記不
純物層が１５Ｒからなることを特徴とする請求項１２記
載の炭化珪素半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11217888A JP2000106371A (ja) | 1998-07-31 | 1999-07-30 | 炭化珪素半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21772798 | 1998-07-31 | ||
| JP10-217727 | 1998-07-31 | ||
| JP11217888A JP2000106371A (ja) | 1998-07-31 | 1999-07-30 | 炭化珪素半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000106371A true JP2000106371A (ja) | 2000-04-11 |
Family
ID=26522180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11217888A Withdrawn JP2000106371A (ja) | 1998-07-31 | 1999-07-30 | 炭化珪素半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000106371A (ja) |
Cited By (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257347A (ja) * | 2000-03-10 | 2001-09-21 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| WO2002029900A3 (en) * | 2000-10-03 | 2002-10-31 | Cree Inc | Silicon carbide power mosfets having a shorting channel and methods of fabrication them |
| US6610366B2 (en) | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
| KR100440840B1 (ko) * | 2001-03-22 | 2004-07-21 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
| US6767843B2 (en) | 2000-10-03 | 2004-07-27 | Cree, Inc. | Method of N2O growth of an oxide layer on a silicon carbide layer |
| US6972436B2 (en) | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| US7022378B2 (en) | 2002-08-30 | 2006-04-04 | Cree, Inc. | Nitrogen passivation of interface states in SiO2/SiC structures |
| US7067176B2 (en) | 2000-10-03 | 2006-06-27 | Cree, Inc. | Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment |
| US7074643B2 (en) | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
| US7118970B2 (en) | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
| JP2006313859A (ja) * | 2005-05-09 | 2006-11-16 | Sumitomo Electric Ind Ltd | 縦型トランジスタ |
| US7528040B2 (en) | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US7615801B2 (en) | 2005-05-18 | 2009-11-10 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
| US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US7923320B2 (en) | 2002-12-20 | 2011-04-12 | Cree, Inc. | Methods of fabricating vertical JFET limited silicon carbide metal-oxide semiconductor field effect transistors |
| JPWO2010050021A1 (ja) * | 2008-10-29 | 2012-03-29 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US8164100B2 (en) | 2007-12-19 | 2012-04-24 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| US8193848B2 (en) | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
| US8288220B2 (en) | 2009-03-27 | 2012-10-16 | Cree, Inc. | Methods of forming semiconductor devices including epitaxial layers and related structures |
| US8294507B2 (en) | 2009-05-08 | 2012-10-23 | Cree, Inc. | Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits |
| US8330244B2 (en) | 2006-08-01 | 2012-12-11 | Cree, Inc. | Semiconductor devices including Schottky diodes having doped regions arranged as islands and methods of fabricating same |
| US8354690B2 (en) | 2009-08-31 | 2013-01-15 | Cree, Inc. | Solid-state pinch off thyristor circuits |
| US8415671B2 (en) | 2010-04-16 | 2013-04-09 | Cree, Inc. | Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices |
| US8432012B2 (en) | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| US8541787B2 (en) | 2009-07-15 | 2013-09-24 | Cree, Inc. | High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability |
| US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
| US8629509B2 (en) | 2009-06-02 | 2014-01-14 | Cree, Inc. | High voltage insulated gate bipolar transistors with minority carrier diverter |
| US8653534B2 (en) | 2008-05-21 | 2014-02-18 | Cree, Inc. | Junction Barrier Schottky diodes with current surge capability |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
| US8710510B2 (en) | 2006-08-17 | 2014-04-29 | Cree, Inc. | High power insulated gate bipolar transistors |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
| US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
| US9673283B2 (en) | 2011-05-06 | 2017-06-06 | Cree, Inc. | Power module for supporting high current densities |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
| JP2018147984A (ja) * | 2017-03-03 | 2018-09-20 | 株式会社東芝 | 半導体装置の製造方法及び製造装置 |
| JP2020113565A (ja) * | 2019-01-08 | 2020-07-27 | トヨタ自動車株式会社 | 炭化珪素半導体装置の製造方法 |
-
1999
- 1999-07-30 JP JP11217888A patent/JP2000106371A/ja not_active Withdrawn
Cited By (61)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972436B2 (en) | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
| US6998322B2 (en) | 1998-08-28 | 2006-02-14 | Cree, Inc. | Methods of fabricating high voltage, high temperature capacitor and interconnection structures |
| JP2001257347A (ja) * | 2000-03-10 | 2001-09-21 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US7067176B2 (en) | 2000-10-03 | 2006-06-27 | Cree, Inc. | Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment |
| WO2002029900A3 (en) * | 2000-10-03 | 2002-10-31 | Cree Inc | Silicon carbide power mosfets having a shorting channel and methods of fabrication them |
| US6610366B2 (en) | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
| JP2011254119A (ja) * | 2000-10-03 | 2011-12-15 | Cree Inc | 短絡チャネルを有する炭化ケイ素パワー金属酸化物半導体電界効果トランジスタおよび短絡チャネルを有する炭化ケイ素金属酸化物半導体電界効果トランジスタの製造方法 |
| US6767843B2 (en) | 2000-10-03 | 2004-07-27 | Cree, Inc. | Method of N2O growth of an oxide layer on a silicon carbide layer |
| KR100440840B1 (ko) * | 2001-03-22 | 2004-07-21 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
| US7022378B2 (en) | 2002-08-30 | 2006-04-04 | Cree, Inc. | Nitrogen passivation of interface states in SiO2/SiC structures |
| US8492827B2 (en) | 2002-12-20 | 2013-07-23 | Cree, Inc. | Vertical JFET limited silicon carbide metal-oxide semiconductor field effect transistors |
| US7923320B2 (en) | 2002-12-20 | 2011-04-12 | Cree, Inc. | Methods of fabricating vertical JFET limited silicon carbide metal-oxide semiconductor field effect transistors |
| US7074643B2 (en) | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
| US7118970B2 (en) | 2004-06-22 | 2006-10-10 | Cree, Inc. | Methods of fabricating silicon carbide devices with hybrid well regions |
| US7705362B2 (en) | 2004-06-22 | 2010-04-27 | Cree, Inc. | Silicon carbide devices with hybrid well regions |
| JP2006313859A (ja) * | 2005-05-09 | 2006-11-16 | Sumitomo Electric Ind Ltd | 縦型トランジスタ |
| US7615801B2 (en) | 2005-05-18 | 2009-11-10 | Cree, Inc. | High voltage silicon carbide devices having bi-directional blocking capabilities |
| US7528040B2 (en) | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US8859366B2 (en) | 2005-05-24 | 2014-10-14 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| US9142663B2 (en) | 2005-05-24 | 2015-09-22 | Cree, Inc. | Silicon carbide devices having smooth channels |
| US8188483B2 (en) | 2005-05-24 | 2012-05-29 | Cree, Inc. | Silicon carbide devices having smooth channels |
| US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US8536066B2 (en) | 2005-09-16 | 2013-09-17 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
| US8432012B2 (en) | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| US8330244B2 (en) | 2006-08-01 | 2012-12-11 | Cree, Inc. | Semiconductor devices including Schottky diodes having doped regions arranged as islands and methods of fabricating same |
| US8710510B2 (en) | 2006-08-17 | 2014-04-29 | Cree, Inc. | High power insulated gate bipolar transistors |
| US9548374B2 (en) | 2006-08-17 | 2017-01-17 | Cree, Inc. | High power insulated gate bipolar transistors |
| US8835987B2 (en) | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US9064840B2 (en) | 2007-02-27 | 2015-06-23 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
| US8164100B2 (en) | 2007-12-19 | 2012-04-24 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and method of manufacturing thereof |
| US8653534B2 (en) | 2008-05-21 | 2014-02-18 | Cree, Inc. | Junction Barrier Schottky diodes with current surge capability |
| JPWO2010050021A1 (ja) * | 2008-10-29 | 2012-03-29 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| JP5533661B2 (ja) * | 2008-10-29 | 2014-06-25 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US8288220B2 (en) | 2009-03-27 | 2012-10-16 | Cree, Inc. | Methods of forming semiconductor devices including epitaxial layers and related structures |
| US9640652B2 (en) | 2009-03-27 | 2017-05-02 | Cree, Inc. | Semiconductor devices including epitaxial layers and related methods |
| US8294507B2 (en) | 2009-05-08 | 2012-10-23 | Cree, Inc. | Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits |
| US8193848B2 (en) | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
| US8629509B2 (en) | 2009-06-02 | 2014-01-14 | Cree, Inc. | High voltage insulated gate bipolar transistors with minority carrier diverter |
| US8541787B2 (en) | 2009-07-15 | 2013-09-24 | Cree, Inc. | High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability |
| US8354690B2 (en) | 2009-08-31 | 2013-01-15 | Cree, Inc. | Solid-state pinch off thyristor circuits |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US9595618B2 (en) | 2010-03-08 | 2017-03-14 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US8415671B2 (en) | 2010-04-16 | 2013-04-09 | Cree, Inc. | Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices |
| US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| US9673283B2 (en) | 2011-05-06 | 2017-06-06 | Cree, Inc. | Power module for supporting high current densities |
| US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
| US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
| US11024731B2 (en) | 2011-09-11 | 2021-06-01 | Cree, Inc. | Power module for supporting high current densities |
| US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
| US9231122B2 (en) | 2011-09-11 | 2016-01-05 | Cree, Inc. | Schottky diode |
| US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
| US9865750B2 (en) | 2011-09-11 | 2018-01-09 | Cree, Inc. | Schottky diode |
| US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
| US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
| US10141302B2 (en) | 2011-09-11 | 2018-11-27 | Cree, Inc. | High current, low switching loss SiC power module |
| US10153364B2 (en) | 2011-09-11 | 2018-12-11 | Cree, Inc. | Power module having a switch module for supporting high current densities |
| US11171229B2 (en) | 2011-09-11 | 2021-11-09 | Cree, Inc. | Low switching loss high performance power module |
| JP2018147984A (ja) * | 2017-03-03 | 2018-09-20 | 株式会社東芝 | 半導体装置の製造方法及び製造装置 |
| JP2020113565A (ja) * | 2019-01-08 | 2020-07-27 | トヨタ自動車株式会社 | 炭化珪素半導体装置の製造方法 |
| JP7120028B2 (ja) | 2019-01-08 | 2022-08-17 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000106371A (ja) | 炭化珪素半導体装置の製造方法 | |
| US6221700B1 (en) | Method of manufacturing silicon carbide semiconductor device with high activation rate of impurities | |
| JP4450122B2 (ja) | 炭化珪素半導体装置 | |
| JP5199072B2 (ja) | チャネル領域の平滑な表面を有するシリコンカーバイドデバイスを作製する方法 | |
| JP4186337B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP5306193B2 (ja) | ｐ型チャネルを含む炭化シリコンスイッチングデバイスおよびその形成方法 | |
| US6303475B1 (en) | Methods of fabricating silicon carbide power devices by controlled annealing | |
| US5963807A (en) | Silicon carbide field effect transistor with increased avalanche withstand capability | |
| JP3893725B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| US6303947B1 (en) | Silicon carbide vertical FET and method for manufacturing the same | |
| JP4595144B2 (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP2008503894A (ja) | 炭化ケイ素デバイスおよびその作製方法 | |
| JP2000082812A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP2000049167A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| WO2010098076A1 (ja) | 蓄積型絶縁ゲート型電界効果型トランジスタ | |
| JP2000022137A (ja) | 炭化けい素ｍｏｓ半導体素子の製造方法および炭化けい素ｍｏｓ半導体素子 | |
| JPH11261061A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP2000150866A (ja) | 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法 | |
| US10665679B2 (en) | Silicon carbide semiconductor device and method for manufacturing same | |
| Zeng et al. | Vertical Ga 2 O 3 MOSFET with magnesium diffused current blocking layer | |
| JP2001094098A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP2019004010A (ja) | 半導体装置およびその製造方法 | |
| JP3972450B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP4620368B2 (ja) | 半導体装置の製造方法 | |
| JP2000200907A (ja) | 炭化珪素半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061003 |