JP2000049167A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 Ｂ（ボロン）の拡散によってｎ型のチャネル
形成領域の導電型が反転してしまうことを防止する。 【解決手段】 ｎ- 型エピ層２にＢのイオン注入を行っ
たのち、Ｂを活性化させるアニール処理を行ってｐ型ベ
ース領域３を形成する。そして、Ｂの濃度が高濃度とな
る部分までｎ- 型エピ層２の表層部をＲＩＥして、ｐ型
ベース領域３を露出させる。その後、ｎ- 型エピ層２を
犠牲酸化したのち、この犠牲酸化によってできた酸化膜
を除去し、ＲＩＥによるダメージを除去する。この犠牲
酸化工程によって、ｐ型ベース領域３及びｎ- 型エピ層
２の表面の結晶性が良好になる。このため、この後にｐ
型ベース領域３の上部に表面チャネル層５を形成して
も、Ｂが表面チャネル層５に拡散しないようにできる。
形成領域の導電型が反転してしまうことを防止する。 【解決手段】 ｎ- 型エピ層２にＢのイオン注入を行っ
たのち、Ｂを活性化させるアニール処理を行ってｐ型ベ
ース領域３を形成する。そして、Ｂの濃度が高濃度とな
る部分までｎ- 型エピ層２の表層部をＲＩＥして、ｐ型
ベース領域３を露出させる。その後、ｎ- 型エピ層２を
犠牲酸化したのち、この犠牲酸化によってできた酸化膜
を除去し、ＲＩＥによるダメージを除去する。この犠牲
酸化工程によって、ｐ型ベース領域３及びｎ- 型エピ層
２の表面の結晶性が良好になる。このため、この後にｐ
型ベース領域３の上部に表面チャネル層５を形成して
も、Ｂが表面チャネル層５に拡散しないようにできる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに適した炭化珪素半導体装置及びその製造方法に関
するものである。
置及びその製造方法に関し、特に絶縁ゲート型電界効果
トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦ
ＥＴに適した炭化珪素半導体装置及びその製造方法に関
するものである。
【０００２】
【従来の技術】従来より、オン抵抗の低減を目的とした
蓄積型パワーＭＯＳＦＥＴが米国特許第５，６８１，７
６２号明細書に提案されている。この蓄積型パワーＭＯ
ＳＦＥＴを図６に示す。この図に示されるパワーＭＯＳ
ＦＥＴは、ｐ型ベース領域１０１とゲート電極１０２と
の間に低濃度のｎ- 型薄膜層１０３を配置し、このｎ-
型薄膜層１０３をチャネル形成領域としている。そし
て、ｐ型ベース領域１０１側及びゲート電極１０２側か
らｎ- 型薄膜層１０３内に空乏層が延びるようにし、こ
れらの空乏層にてｎ- 型薄膜層１０３に流れる電流量を
制御することで、導電型を反転させる反転型パワーＭＯ
ＳＦＥＴに比してオン抵抗の低減を図っている。
蓄積型パワーＭＯＳＦＥＴが米国特許第５，６８１，７
６２号明細書に提案されている。この蓄積型パワーＭＯ
ＳＦＥＴを図６に示す。この図に示されるパワーＭＯＳ
ＦＥＴは、ｐ型ベース領域１０１とゲート電極１０２と
の間に低濃度のｎ- 型薄膜層１０３を配置し、このｎ-
型薄膜層１０３をチャネル形成領域としている。そし
て、ｐ型ベース領域１０１側及びゲート電極１０２側か
らｎ- 型薄膜層１０３内に空乏層が延びるようにし、こ
れらの空乏層にてｎ- 型薄膜層１０３に流れる電流量を
制御することで、導電型を反転させる反転型パワーＭＯ
ＳＦＥＴに比してオン抵抗の低減を図っている。
【０００３】このパワーＭＯＳＦＥＴでは、ｐ型ベース
領域１０２の形成のためのＢ（ボロン）のイオン注入が
ｎ- 型エピタキシャル層１０４の所定深さまで注入され
るようにし、ｎ- 型エピタキシャル層１０４の表層部を
残すことでｎ- 型薄膜層１０３を形成している。
領域１０２の形成のためのＢ（ボロン）のイオン注入が
ｎ- 型エピタキシャル層１０４の所定深さまで注入され
るようにし、ｎ- 型エピタキシャル層１０４の表層部を
残すことでｎ- 型薄膜層１０３を形成している。
【０００４】
【発明が解決しようとする課題】しかしながら、ｐ型ベ
ース領域１０１の形成のためのＢのイオン注入が成され
た後に行う活性化アニール時に、Ｂがｎ- 型薄膜層１０
３を構成するｎ- 型エピタキシャル層１０４の表層部に
拡散し、ｎ- 型薄膜層１０３を構成する部分がｐ型に反
転してしまい、反転型のパワーＭＯＳＦＥＴになってし
まうという問題がある。同時に耐圧も低下してしまうと
いう問題がある。
ース領域１０１の形成のためのＢのイオン注入が成され
た後に行う活性化アニール時に、Ｂがｎ- 型薄膜層１０
３を構成するｎ- 型エピタキシャル層１０４の表層部に
拡散し、ｎ- 型薄膜層１０３を構成する部分がｐ型に反
転してしまい、反転型のパワーＭＯＳＦＥＴになってし
まうという問題がある。同時に耐圧も低下してしまうと
いう問題がある。
【０００５】本発明は上記問題に鑑みて成され、Ｂ（ボ
ロン）の拡散によってｎ型のチャネル形成領域の導電型
が反転してしまうことを防止し、確実に蓄積型モードで
作動する炭化珪素半導体装置及びその製造方法を提供す
ることを目的とする。
ロン）の拡散によってｎ型のチャネル形成領域の導電型
が反転してしまうことを防止し、確実に蓄積型モードで
作動する炭化珪素半導体装置及びその製造方法を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。請求項１乃至６に記
載の発明においては、単結晶炭化珪素よりなるｎ型の半
導体基板（１）の主表面上に、この半導体基板よりも高
抵抗な炭化珪素よりなるｎ型の半導体層（２）を形成す
る工程と、半導体層の表層部の所定領域にＢをイオン注
入して、ｐ型のベース領域（３）を形成する工程と、ベ
ース領域を含む半導体層を犠牲酸化したのち、この犠牲
酸化によってできた酸化膜を除去する工程と、ベース領
域の上部にｎ型の表面チャネル層（５）を形成する工程
と、ベース領域の表層部の所定領域に表面チャネル層に
接すると共に、ベース領域の深さよりも浅い第１導電型
のソース領域（４）を形成する工程と、表面チャネル層
上にゲート絶縁膜（７）を介してゲート電極（８）を形
成する工程と、ベース領域及びソース領域に接触するソ
ース電極（１０）を形成する工程と、半導体基板の裏面
側にドレイン電極（１１）を形成する工程と、を備えて
いることを特徴としている。
め、以下の技術的手段を採用する。請求項１乃至６に記
載の発明においては、単結晶炭化珪素よりなるｎ型の半
導体基板（１）の主表面上に、この半導体基板よりも高
抵抗な炭化珪素よりなるｎ型の半導体層（２）を形成す
る工程と、半導体層の表層部の所定領域にＢをイオン注
入して、ｐ型のベース領域（３）を形成する工程と、ベ
ース領域を含む半導体層を犠牲酸化したのち、この犠牲
酸化によってできた酸化膜を除去する工程と、ベース領
域の上部にｎ型の表面チャネル層（５）を形成する工程
と、ベース領域の表層部の所定領域に表面チャネル層に
接すると共に、ベース領域の深さよりも浅い第１導電型
のソース領域（４）を形成する工程と、表面チャネル層
上にゲート絶縁膜（７）を介してゲート電極（８）を形
成する工程と、ベース領域及びソース領域に接触するソ
ース電極（１０）を形成する工程と、半導体基板の裏面
側にドレイン電極（１１）を形成する工程と、を備えて
いることを特徴としている。
【０００７】このように、ｐ型のベース領域を含む半導
体層を犠牲酸化する犠牲酸化工程を行えば、犠牲酸化工
程によってＢ（ホウ素（ボロン））のイオン注入によっ
てできたダメージを回復させることができ、ベース領域
の表面の結晶性を良好なものにすることができる。この
ため、犠牲酸化工程を経たのちにベース領域の上部にｎ
型の表面チャネル層を形成すれば、表面チャネル層内の
結晶性も良好であるためベース領域の表面からのＢの拡
散を抑制でき、チャネル形成領域となる表面チャネル層
の導電型が反転してしまうことを防止できる。これによ
り、確実に蓄積型モードで作動する炭化珪素半導体装置
にできる。また、Ｂの濃度プロファイルを表面チャネル
層からベース領域にかけて急峻なものにすることができ
る。
体層を犠牲酸化する犠牲酸化工程を行えば、犠牲酸化工
程によってＢ（ホウ素（ボロン））のイオン注入によっ
てできたダメージを回復させることができ、ベース領域
の表面の結晶性を良好なものにすることができる。この
ため、犠牲酸化工程を経たのちにベース領域の上部にｎ
型の表面チャネル層を形成すれば、表面チャネル層内の
結晶性も良好であるためベース領域の表面からのＢの拡
散を抑制でき、チャネル形成領域となる表面チャネル層
の導電型が反転してしまうことを防止できる。これによ
り、確実に蓄積型モードで作動する炭化珪素半導体装置
にできる。また、Ｂの濃度プロファイルを表面チャネル
層からベース領域にかけて急峻なものにすることができ
る。
【０００８】また、請求項２に記載のように、イオン注
入したＢを活性化アニールする場合、外方拡散（アウト
ディフージョン）によりベース領域表面のＢ濃度が低下
するが、犠牲酸化によりＢ濃度の低下した表層を除去す
るので、このような場合でもＢの濃度プロファイルを表
面チャネル層からベース領域にかけて急峻なものにする
ことができる。
入したＢを活性化アニールする場合、外方拡散（アウト
ディフージョン）によりベース領域表面のＢ濃度が低下
するが、犠牲酸化によりＢ濃度の低下した表層を除去す
るので、このような場合でもＢの濃度プロファイルを表
面チャネル層からベース領域にかけて急峻なものにする
ことができる。
【０００９】請求項３に記載の発明においては、表面チ
ャネル層を形成する工程では、表面チャネル層をエピタ
キシャル成長によって形成すると共に、このエピタキシ
ャル成長の際の温度によってＢを活性化させることを特
徴としている。このように、表面チャネル層を形成する
際に行うエピタキシャル成長の温度でＢを活性化させれ
ば、Ｂの活性化アニールと表面チャネル層形成を兼用す
ることができるため製造工程の簡略化を図ることができ
る。
ャネル層を形成する工程では、表面チャネル層をエピタ
キシャル成長によって形成すると共に、このエピタキシ
ャル成長の際の温度によってＢを活性化させることを特
徴としている。このように、表面チャネル層を形成する
際に行うエピタキシャル成長の温度でＢを活性化させれ
ば、Ｂの活性化アニールと表面チャネル層形成を兼用す
ることができるため製造工程の簡略化を図ることができ
る。
【００１０】なお、請求項４に示すように、表面チャネ
ル層を形成するためのエピタキシャル成長を、成長初期
には成長レートが低くなるように設定すれば、先にＢの
活性化を行ってから結晶性を回復させて表面チャネル層
が形成されるようにできる。請求項５に記載の発明にお
いては、犠牲酸化工程の前に、半導体層の表層部を反応
性イオンエッチングすることにより、ベース領域のうち
Ｂの濃度が所定濃度となる部分を露出させる工程を含む
ことを特徴としている。
ル層を形成するためのエピタキシャル成長を、成長初期
には成長レートが低くなるように設定すれば、先にＢの
活性化を行ってから結晶性を回復させて表面チャネル層
が形成されるようにできる。請求項５に記載の発明にお
いては、犠牲酸化工程の前に、半導体層の表層部を反応
性イオンエッチングすることにより、ベース領域のうち
Ｂの濃度が所定濃度となる部分を露出させる工程を含む
ことを特徴としている。
【００１１】このように反応性イオンエッチングによっ
てベース領域のうちＢの濃度が所定濃度となる部分を露
出させれば、犠牲酸化工程のみによって所定濃度となる
部分を表面に露出させるために酸化させる部分を少なく
することができるため、犠牲酸化工程の時間を短くする
ことができる。なお、反応性イオンエッチングによるダ
メージも犠牲酸化によって除去することができる。
てベース領域のうちＢの濃度が所定濃度となる部分を露
出させれば、犠牲酸化工程のみによって所定濃度となる
部分を表面に露出させるために酸化させる部分を少なく
することができるため、犠牲酸化工程の時間を短くする
ことができる。なお、反応性イオンエッチングによるダ
メージも犠牲酸化によって除去することができる。
【００１２】請求項６に記載の発明においては、ベース
領域形成工程の前に、半導体層の表面を酸化して酸化膜
を形成する工程を含んでいることを特徴としている。こ
のように、半導体層の表面を酸化して酸化膜を形成した
のちにベース領域を形成すれば、Ｂのイオン注入が半導
体層の表面の近傍まで行えるため、ベース領域上に残る
Ｂの濃度が小さい領域を少なくすることができる。これ
により、犠牲酸化工程によって酸化させる部分を少なく
することができ、犠牲酸化工程の時間を短くすることが
できる。
領域形成工程の前に、半導体層の表面を酸化して酸化膜
を形成する工程を含んでいることを特徴としている。こ
のように、半導体層の表面を酸化して酸化膜を形成した
のちにベース領域を形成すれば、Ｂのイオン注入が半導
体層の表面の近傍まで行えるため、ベース領域上に残る
Ｂの濃度が小さい領域を少なくすることができる。これ
により、犠牲酸化工程によって酸化させる部分を少なく
することができ、犠牲酸化工程の時間を短くすることが
できる。
【００１３】請求項７に記載の発明においては、半導体
基板（１）の厚み方向においてＢの濃度が、表面チャネ
ル層（５）からベース領域（３）にかけては急な第１の
傾斜で増加しており、ベース領域から半導体層（２）に
かけては第１の傾斜よりも緩やかな第２の傾斜で減少し
ていることを特徴としている。このように、半導体基板
の厚み方向においてＢの濃度が、表面チャネル層からベ
ース領域にかけて急な第１の傾斜で増加するようにする
ことで、表面チャネル層とベース領域の境界部にＢの不
純物濃度が急激に変化したものにでき、確実に表面チャ
ネル部をノーマリオフ型の装置にすることができる。
基板（１）の厚み方向においてＢの濃度が、表面チャネ
ル層（５）からベース領域（３）にかけては急な第１の
傾斜で増加しており、ベース領域から半導体層（２）に
かけては第１の傾斜よりも緩やかな第２の傾斜で減少し
ていることを特徴としている。このように、半導体基板
の厚み方向においてＢの濃度が、表面チャネル層からベ
ース領域にかけて急な第１の傾斜で増加するようにする
ことで、表面チャネル層とベース領域の境界部にＢの不
純物濃度が急激に変化したものにでき、確実に表面チャ
ネル部をノーマリオフ型の装置にすることができる。
【００１４】また、表面チャネルとベース領域の境界に
おけるＢの濃度プロファイルを急峻にしているためノー
マリオフ型の装置として表面チャネル層のオフ時に耐圧
（ソース、ドレイン間耐圧）を向上させることができ
る。一方、半導体基板の厚み方向においてＢの濃度が、
ベース領域から半導体層にかけて第１の傾斜よりも緩や
かな第２の傾斜で減少するようにすることで、ベース領
域と半導体層との境界部のアバランシェブレークダウン
耐圧を向上させることができる。
おけるＢの濃度プロファイルを急峻にしているためノー
マリオフ型の装置として表面チャネル層のオフ時に耐圧
（ソース、ドレイン間耐圧）を向上させることができ
る。一方、半導体基板の厚み方向においてＢの濃度が、
ベース領域から半導体層にかけて第１の傾斜よりも緩や
かな第２の傾斜で減少するようにすることで、ベース領
域と半導体層との境界部のアバランシェブレークダウン
耐圧を向上させることができる。
【００１５】請求項８に記載の発明においては、ベース
領域（３）と表面チャネル層（５）の境界部近傍におけ
るベース領域内のＢの濃度と表面チャネル層内のＢの濃
度との差が、ベース領域と半導体層（２）との境界部近
傍におけるベース領域内のＢの濃度と半導体層内のＢの
濃度との差よりも大きくなっていることを特徴としてお
り、請求項７と同様の効果を奏することができる。
領域（３）と表面チャネル層（５）の境界部近傍におけ
るベース領域内のＢの濃度と表面チャネル層内のＢの濃
度との差が、ベース領域と半導体層（２）との境界部近
傍におけるベース領域内のＢの濃度と半導体層内のＢの
濃度との差よりも大きくなっていることを特徴としてお
り、請求項７と同様の効果を奏することができる。
【００１６】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）図１に、本実施の形態におけるノーマ
リオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適なものである。
について説明する。 （第１実施形態）図１に、本実施の形態におけるノーマ
リオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ
（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイ
スは、インバータや車両用オルタネータのレクチファイ
ヤに適用すると好適なものである。
【００１７】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。炭化珪素からなるｎ+ 型半導体
基板１は上面を主表面１ａとし、主表面の反対面である
下面を裏面１ｂとしている。このｎ+ 型半導体基板１の
主表面１ａ上には、基板１よりも低いドーパント濃度を
有する炭化珪素からなるｎ- 型エピタキシャル層（以
下、ｎ- 型エピ層という）２が積層されている。
構造について説明する。炭化珪素からなるｎ+ 型半導体
基板１は上面を主表面１ａとし、主表面の反対面である
下面を裏面１ｂとしている。このｎ+ 型半導体基板１の
主表面１ａ上には、基板１よりも低いドーパント濃度を
有する炭化珪素からなるｎ- 型エピタキシャル層（以
下、ｎ- 型エピ層という）２が積層されている。
【００１８】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ- 型ベース領域３が形成され
ている。このｐ- 型ベース領域３はＢをドーパントとし
て形成されており、略１×１０17ｃｍ-3以上の濃度とな
っている。また、ｐ- 型ベース領域３の表層部の所定領
域には、該ベース領域３よりも浅いｎ+ 型ソース領域４
が形成されている。
には、所定深さを有するｐ- 型ベース領域３が形成され
ている。このｐ- 型ベース領域３はＢをドーパントとし
て形成されており、略１×１０17ｃｍ-3以上の濃度とな
っている。また、ｐ- 型ベース領域３の表層部の所定領
域には、該ベース領域３よりも浅いｎ+ 型ソース領域４
が形成されている。
【００１９】さらに、ｎ+ 型ソース領域４とｎ- 型エピ
層２とを繋ぐように、ｐ- 型ベース領域３の表面部には
ｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ
層５は、エピタキシャル成長にて形成されたものであ
り、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのもの
を用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作
時にチャネル形成層として機能する。以下、ｎ- 型Ｓｉ
Ｃ層５を表面チャネル層という。
層２とを繋ぐように、ｐ- 型ベース領域３の表面部には
ｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ
層５は、エピタキシャル成長にて形成されたものであ
り、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのもの
を用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作
時にチャネル形成層として機能する。以下、ｎ- 型Ｓｉ
Ｃ層５を表面チャネル層という。
【００２０】表面チャネル層５はＮ（窒素）をドーパン
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３のド
ーパント濃度以下となっている。これにより、低オン抵
抗化が図られている。表面チャネル層５の上面およびｎ
+ 型ソース領域４の上面には熱酸化にてゲート酸化膜７
が形成されている。さらに、ゲート酸化膜７の上にはゲ
ート電極８が形成されている。ゲート電極８は絶縁膜９
にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔ
ｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられてい
る。その上にはソース電極１０が形成され、ソース電極
１０はｎ+ 型ソース領域４およびｐ- 型ベース領域３と
接している。また、ｎ+ 型半導体基板１の裏面１ｂに
は、ドレイン電極層１１が形成されている。
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３のド
ーパント濃度以下となっている。これにより、低オン抵
抗化が図られている。表面チャネル層５の上面およびｎ
+ 型ソース領域４の上面には熱酸化にてゲート酸化膜７
が形成されている。さらに、ゲート酸化膜７の上にはゲ
ート電極８が形成されている。ゲート電極８は絶縁膜９
にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔ
ｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられてい
る。その上にはソース電極１０が形成され、ソース電極
１０はｎ+ 型ソース領域４およびｐ- 型ベース領域３と
接している。また、ｎ+ 型半導体基板１の裏面１ｂに
は、ドレイン電極層１１が形成されている。
【００２１】次に、図１に示すＭＯＳＦＥＴの製造工程
を、図２〜図４に基づいて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を
用意する。ここで、ｎ+ 型半導体基板１はその厚さが４
００μｍであり、主表面１ａが（０００１）Ｓｉ面、又
は、（１１２−０）ａ面である。この基板１の主表面１
ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長
する。本例では、ｎ- 型エピ層２は下地の基板１と同様
の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−Ｓｉ
Ｃ層となる。
を、図２〜図４に基づいて説明する。 〔図２（ａ）に示す工程〕まず、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型半導体基板１を
用意する。ここで、ｎ+ 型半導体基板１はその厚さが４
００μｍであり、主表面１ａが（０００１）Ｓｉ面、又
は、（１１２−０）ａ面である。この基板１の主表面１
ａに厚さ５μｍのｎ- 型エピ層２をエピタキシャル成長
する。本例では、ｎ- 型エピ層２は下地の基板１と同様
の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−Ｓｉ
Ｃ層となる。
【００２２】〔図２（ｂ）に示す工程〕ｎ- 型エピ層２
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢのイオン注入を行う。このとき、イオン注入条
件は、温度が７００℃、加速電圧が４００、３５０、２
７０、２００、１４０、９０、５５、３０ｋｅＶ、それ
ぞれの加速電圧に対応するドーズ量が１．２×１０15、
１．１×１０15、１．３５×１０15、１．２×１０15、
１．０×１０15、７．５×１０14、５．５×１０14ｃｍ
-2としている。これにより、ｎ- 型エピ層２の表面から
所定深さの位置に、Ｂよりなるボックスプロファイルが
形成される。
の上の所定領域にＬＴＯ膜２０を配置し、これをマスク
としてＢのイオン注入を行う。このとき、イオン注入条
件は、温度が７００℃、加速電圧が４００、３５０、２
７０、２００、１４０、９０、５５、３０ｋｅＶ、それ
ぞれの加速電圧に対応するドーズ量が１．２×１０15、
１．１×１０15、１．３５×１０15、１．２×１０15、
１．０×１０15、７．５×１０14、５．５×１０14ｃｍ
-2としている。これにより、ｎ- 型エピ層２の表面から
所定深さの位置に、Ｂよりなるボックスプロファイルが
形成される。
【００２３】その後、熱処理として、１６００℃、３０
分間の活性化アニールを施し、Ｂを活性化させる。これ
により、ｎ- 型エピ層２の表面よりも内側に、Ｂが注入
されたｐ型ベース領域３が形成される。この活性化アニ
ールの際に、イオン注入によってダメージ層（結晶性の
悪い層）が形成されることから、Ｂが拡散すると共にｎ
- 型エピ層２の表面から外部拡散（ｏｕｔ ｄｉｆｆｕ
ｓｉｏｎ）が起こり、ｎ- 型エピ層２の表層部にＢの濃
度が低下した領域が形成されると共に、イオン注入によ
るダメージが回復して結晶性が良好になる。
分間の活性化アニールを施し、Ｂを活性化させる。これ
により、ｎ- 型エピ層２の表面よりも内側に、Ｂが注入
されたｐ型ベース領域３が形成される。この活性化アニ
ールの際に、イオン注入によってダメージ層（結晶性の
悪い層）が形成されることから、Ｂが拡散すると共にｎ
- 型エピ層２の表面から外部拡散（ｏｕｔ ｄｉｆｆｕ
ｓｉｏｎ）が起こり、ｎ- 型エピ層２の表層部にＢの濃
度が低下した領域が形成されると共に、イオン注入によ
るダメージが回復して結晶性が良好になる。
【００２４】〔図２（ｃ）に示す工程〕引き続き、ＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によ
り、ｎ - 型エピ層２の表層部をエッチング除去して、Ｂ
の不純物濃度が高い部分を露出させる。このＲＩＥによ
って、Ｂの不純物濃度が低い部分を除去できるので、こ
の後行う犠牲酸化工程の酸化時間を短縮することができ
る。
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）によ
り、ｎ - 型エピ層２の表層部をエッチング除去して、Ｂ
の不純物濃度が高い部分を露出させる。このＲＩＥによ
って、Ｂの不純物濃度が低い部分を除去できるので、こ
の後行う犠牲酸化工程の酸化時間を短縮することができ
る。
【００２５】その後、１０８０℃、５時間の犠牲酸化を
行う。これにより、ＲＩＥによるダメージ層が除去され
る。このとき、酸化膜が形成されるため、Ｂは酸化膜に
よってキャップされ、ｎ- 型エピ層２の表面から外部拡
散しない。そして、犠牲酸化によってできた酸化膜を除
去する。このような犠牲酸化工程によって、ｐ型ベース
領域３を含むｎ- 型エピ層２の表面は、結晶性の良い面
となる。
行う。これにより、ＲＩＥによるダメージ層が除去され
る。このとき、酸化膜が形成されるため、Ｂは酸化膜に
よってキャップされ、ｎ- 型エピ層２の表面から外部拡
散しない。そして、犠牲酸化によってできた酸化膜を除
去する。このような犠牲酸化工程によって、ｐ型ベース
領域３を含むｎ- 型エピ層２の表面は、結晶性の良い面
となる。
【００２６】〔図３（ａ）に示す工程〕ｐ- 型ベース領
域３を含むｎ- 型エピ層２上に、Ｂの拡散が抑制される
程度の温度である１５００℃、３０分のエピタキシャル
成長（例えば、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ法））によ
り，不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．３
μｍ以下の表面チャネル層５を成長させる。
域３を含むｎ- 型エピ層２上に、Ｂの拡散が抑制される
程度の温度である１５００℃、３０分のエピタキシャル
成長（例えば、化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ法））によ
り，不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．３
μｍ以下の表面チャネル層５を成長させる。
【００２７】このとき、縦型パワーＭＯＳＦＥＴをノー
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）を、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）を、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。
【００２８】具体的には、ｐ型ベース領域３から表面チ
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
【００２９】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ型ベース領域３は、ソース電極１０と接触して
いて接地状態となっている。このため、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を
利用して表面チャネル層５をピンチオフすることができ
る。例えば、ｐ型ベース領域３が接地されてなくてフロ
ーティング状態となっている場合には、ビルトイン電圧
を利用してｐ型ベース領域３から空乏層を延ばすという
ことができないため、ｐ型ベース領域３をソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ型ベース領域３は、ソース電極１０と接触して
いて接地状態となっている。このため、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧を
利用して表面チャネル層５をピンチオフすることができ
る。例えば、ｐ型ベース領域３が接地されてなくてフロ
ーティング状態となっている場合には、ビルトイン電圧
を利用してｐ型ベース領域３から空乏層を延ばすという
ことができないため、ｐ型ベース領域３をソース電極１
０と接触させることは、表面チャネル層５をピンチオフ
するのに有効な構造であるといえる。
【００３０】なお、ｐ型ベース領域３の不純物濃度を高
くすることによりビルトイン電圧をより大きく利用する
ことができる。また、本実施形態では炭化珪素によって
縦型パワーＭＯＳＦＥＴを製造しているが、これをシリ
コンを用いて製造しようとすると、ｐ型ベース領域３や
表面チャネル層５等の不純物層を形成する際における熱
拡散の拡散量の制御が困難であるため、上記構成と同様
のノーマリオフ型のＭＯＳＦＥＴを製造することが困難
となる。このため、本実施形態のようにＳｉＣを用いる
ことにより、シリコンを用いた場合と比べて精度良く縦
型パワーＭＯＳＦＥＴを製造することができる。
くすることによりビルトイン電圧をより大きく利用する
ことができる。また、本実施形態では炭化珪素によって
縦型パワーＭＯＳＦＥＴを製造しているが、これをシリ
コンを用いて製造しようとすると、ｐ型ベース領域３や
表面チャネル層５等の不純物層を形成する際における熱
拡散の拡散量の制御が困難であるため、上記構成と同様
のノーマリオフ型のＭＯＳＦＥＴを製造することが困難
となる。このため、本実施形態のようにＳｉＣを用いる
ことにより、シリコンを用いた場合と比べて精度良く縦
型パワーＭＯＳＦＥＴを製造することができる。
【００３１】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
【００３２】ここで、表面チャネル層５をｐ型ベース領
域３を含むｎ- 型エピ層２の表面に形成しているが、上
記犠牲酸化工程によってｐ型ベース領域３を含むｎ- 型
エピ層２の表面の結晶性が回復されているため、この上
の表面チャネル層５も結晶性が良くなるため、ｐ型ベー
ス領域３内のＢが表面チャネル層５にあまり拡散しな
い。
域３を含むｎ- 型エピ層２の表面に形成しているが、上
記犠牲酸化工程によってｐ型ベース領域３を含むｎ- 型
エピ層２の表面の結晶性が回復されているため、この上
の表面チャネル層５も結晶性が良くなるため、ｐ型ベー
ス領域３内のＢが表面チャネル層５にあまり拡散しな
い。
【００３３】すなわち、ｐ型ベース領域３におけるＢの
拡散は、ｐ型ベース領域３の欠陥が大きいためやｐ型ベ
ース領域３に空孔があるとＢがその空孔内に入り込むた
めに発生するのであるが、ｐ型ベース領域３を含むｎ-
型エピ層２の表面の結晶性が回復されていれば、このよ
うな要因をなくすことができるため、Ｂの拡散が抑制さ
れるのである。
拡散は、ｐ型ベース領域３の欠陥が大きいためやｐ型ベ
ース領域３に空孔があるとＢがその空孔内に入り込むた
めに発生するのであるが、ｐ型ベース領域３を含むｎ-
型エピ層２の表面の結晶性が回復されていれば、このよ
うな要因をなくすことができるため、Ｂの拡散が抑制さ
れるのである。
【００３４】本実施形態のように犠牲酸化工程を行った
場合におけるＢの拡散量を実験により確認した。この実
験結果を図５に示す。この実験は、高濃度のｐ+ 型基板
上に形成されたｐ- 型エピタキシャル層にＢをイオン注
入したのち、Ｂを活性化させてｐ型ベース領域３を形成
し、さらに上記犠牲酸化工程を施したのち表面チャネル
層５をエピタキシャル成長させたものにおいて、表面チ
ャネル層５からの深さとＢの不純物濃度分布のＳＩＭＳ
プロファイルを調べたものである。
場合におけるＢの拡散量を実験により確認した。この実
験結果を図５に示す。この実験は、高濃度のｐ+ 型基板
上に形成されたｐ- 型エピタキシャル層にＢをイオン注
入したのち、Ｂを活性化させてｐ型ベース領域３を形成
し、さらに上記犠牲酸化工程を施したのち表面チャネル
層５をエピタキシャル成長させたものにおいて、表面チ
ャネル層５からの深さとＢの不純物濃度分布のＳＩＭＳ
プロファイルを調べたものである。
【００３５】なお、ｐ+ 型基板及びｐ- 型エピタキシャ
ル層には、ドーパントとしてＡｌ（アルミニウム）が用
いられており、ＳｉＣ内をほとんど拡散しないＡｌの濃
度分布を見ることによって表面チャネル層５とｐ型ベー
ス領域３との境界が区別できるようにしている。なお、
Ａｌは２次イオンの信号強度のみを測定して、定量化分
析は行わなかった。
ル層には、ドーパントとしてＡｌ（アルミニウム）が用
いられており、ＳｉＣ内をほとんど拡散しないＡｌの濃
度分布を見ることによって表面チャネル層５とｐ型ベー
ス領域３との境界が区別できるようにしている。なお、
Ａｌは２次イオンの信号強度のみを測定して、定量化分
析は行わなかった。
【００３６】この図の点線に示されるＡｌの濃度分布を
見てみると、深さＡの位置でＡｌの濃度分布が急激に大
きくなっており、この深さＡの位置が表面チャネル層５
とｐ型ベース領域３との境界であることが分かる。この
位置を基準にして見てみると、深さＡよりも浅い方は、
Ｂの濃度が非常に低下しており、かつ略一定量となって
いる。そして、深さＡにおいて急峻な傾き（大きな差）
をもってＢの濃度が増加している。具体的には、深さＡ
を境界として深さＡより浅い方は１×１０15ｃｍ-3、深
い方は１×１０18ｃｍ-3となっている。
見てみると、深さＡの位置でＡｌの濃度分布が急激に大
きくなっており、この深さＡの位置が表面チャネル層５
とｐ型ベース領域３との境界であることが分かる。この
位置を基準にして見てみると、深さＡよりも浅い方は、
Ｂの濃度が非常に低下しており、かつ略一定量となって
いる。そして、深さＡにおいて急峻な傾き（大きな差）
をもってＢの濃度が増加している。具体的には、深さＡ
を境界として深さＡより浅い方は１×１０15ｃｍ-3、深
い方は１×１０18ｃｍ-3となっている。
【００３７】この実験結果からも分かるように、ｐ型ベ
ース領域３内のＢが表面チャネル層５にあまり拡散して
いない。このように、Ｂがほとんど含まれていないｎ型
半導体で表面チャネル層５を構成することができ、表面
チャネル層５がｐ型半導体に反転しないようにできる。
また、上記ノーマリオフ型のＭＯＳＦＥＴにするために
は、表面チャネル層５とｐ型ベース領域３の不純物濃度
が急激に変化したもの（ａｂｒｕｐｔ ｊｕｎｃｔｉｏ
ｎ）であることが要求されるが、上述したように、表面
チャネル層５とｐ型ベース領域３の界面において、Ｂの
濃度が急峻に変わっているため、好適にＭＯＳＦＥＴを
ノーマリオフ型にすることができる。また、表面チャネ
ル層５とベース領域３の境界におけるＢの濃度プロファ
イルを急峻にしているため、ノーマリオフ型の装置とし
て、表面チャネル層５のオフ時耐圧（ソース、ドレイン
間耐圧）を向上させることができる。
ース領域３内のＢが表面チャネル層５にあまり拡散して
いない。このように、Ｂがほとんど含まれていないｎ型
半導体で表面チャネル層５を構成することができ、表面
チャネル層５がｐ型半導体に反転しないようにできる。
また、上記ノーマリオフ型のＭＯＳＦＥＴにするために
は、表面チャネル層５とｐ型ベース領域３の不純物濃度
が急激に変化したもの（ａｂｒｕｐｔ ｊｕｎｃｔｉｏ
ｎ）であることが要求されるが、上述したように、表面
チャネル層５とｐ型ベース領域３の界面において、Ｂの
濃度が急峻に変わっているため、好適にＭＯＳＦＥＴを
ノーマリオフ型にすることができる。また、表面チャネ
ル層５とベース領域３の境界におけるＢの濃度プロファ
イルを急峻にしているため、ノーマリオフ型の装置とし
て、表面チャネル層５のオフ時耐圧（ソース、ドレイン
間耐圧）を向上させることができる。
【００３８】これはノーマリオフとすることでソース、
ドレイン間エネルギー障壁を作るものであり、このエネ
ルギー障壁はＰＮ接合の空乏層の延びに依存し、またＰ
Ｎ接合の空乏層の伸びもＢの濃度プロファイルに依存
し、Ｂの濃度プロファイルが急峻なほどエネルギー障壁
を高くすることができ、その結果パンチスルー耐圧を高
くすることができる。
ドレイン間エネルギー障壁を作るものであり、このエネ
ルギー障壁はＰＮ接合の空乏層の延びに依存し、またＰ
Ｎ接合の空乏層の伸びもＢの濃度プロファイルに依存
し、Ｂの濃度プロファイルが急峻なほどエネルギー障壁
を高くすることができ、その結果パンチスルー耐圧を高
くすることができる。
【００３９】さらに、図５を見てみると、深さＡよりも
深い位置において、深さＡにおけるＢの濃度の変化より
も緩やかな傾斜（小さな差）をもってＢの濃度が低下し
ていることが分かる。このＢの濃度が低下した領域は、
ｐ型ベース領域３の底面とｎ - 型エピ層２との境界部３
ａに位置している。この境界部３ａにおけるＢの濃度が
緩やかに低下していることから、ｐ型ベース領域３の底
面とｎ- 型エピ層２によって形成されるＰＮ接合に延び
る空乏層を大きくすることができ、アバランシェブレー
クダウンが発生する電圧、すなわちアバランシェブレー
クダウン耐圧を高くすることができる。
深い位置において、深さＡにおけるＢの濃度の変化より
も緩やかな傾斜（小さな差）をもってＢの濃度が低下し
ていることが分かる。このＢの濃度が低下した領域は、
ｐ型ベース領域３の底面とｎ - 型エピ層２との境界部３
ａに位置している。この境界部３ａにおけるＢの濃度が
緩やかに低下していることから、ｐ型ベース領域３の底
面とｎ- 型エピ層２によって形成されるＰＮ接合に延び
る空乏層を大きくすることができ、アバランシェブレー
クダウンが発生する電圧、すなわちアバランシェブレー
クダウン耐圧を高くすることができる。
【００４０】〔図３（ｂ）に示す工程〕次に、表面チャ
ネル層５の上の所定領域にＬＴＯ膜２１を配置し、これ
をマスクとしてＮ（窒素）等のｎ型不純物をイオン注入
し、ｎ+ 型ソース領域４を形成する。このときのイオン
注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2と
している。
ネル層５の上の所定領域にＬＴＯ膜２１を配置し、これ
をマスクとしてＮ（窒素）等のｎ型不純物をイオン注入
し、ｎ+ 型ソース領域４を形成する。このときのイオン
注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2と
している。
【００４１】〔図３（ｃ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ- 型ベース領域３上の
表面チャネル層５を部分的にエッチング除去する。 〔図４（ａ）に示す工程〕ＬＴＯ膜２２を除去した後、
基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェ
ニック法を含む）によりゲート酸化膜７を形成する。こ
のとき、雰囲気温度は１０８０℃とする。
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてＲＩＥによりｐ- 型ベース領域３上の
表面チャネル層５を部分的にエッチング除去する。 〔図４（ａ）に示す工程〕ＬＴＯ膜２２を除去した後、
基板の上にウェット酸化（Ｈ2 ＋Ｏ2 によるパイロジェ
ニック法を含む）によりゲート酸化膜７を形成する。こ
のとき、雰囲気温度は１０８０℃とする。
【００４２】その後、ゲート絶縁膜７の上にポリシリコ
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。 〔図４（ｂ）に示す工程〕引き続き、ゲート絶縁膜７の
不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成
しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４
２５℃であり、成膜後に１０００℃のアニールを行う。
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。 〔図４（ｂ）に示す工程〕引き続き、ゲート絶縁膜７の
不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成
しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４
２５℃であり、成膜後に１０００℃のアニールを行う。
【００４３】〔図４（ｃ）に示す工程〕そして、室温で
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。このように完成した縦型パワ
ーＭＯＳＦＥＴの作用（動作）を説明する。
の金属スパッタリングによりソース電極１０及びドレイ
ン電極１１を配置する。また、成膜後に１０００℃のア
ニールを行う。このようにして、図１に示す縦型パワー
ＭＯＳＦＥＴが完成する。このように完成した縦型パワ
ーＭＯＳＦＥＴの作用（動作）を説明する。
【００４４】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ型ベース領域３と表面チャネル層５との間の静電
ポテンシャルの差、及び表面チャネル層５とゲート電極
８との間の仕事関数の差により生じた電位によって全域
空乏化される。そして、ゲート電極８に電圧を印加する
ことにより、表面チャネル層５とゲート電極８との間の
仕事関数の差と外部からの印加電圧の和により生じる電
位差を変化させる。このことにより、チャネルの状態を
制御することができる。
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ型ベース領域３と表面チャネル層５との間の静電
ポテンシャルの差、及び表面チャネル層５とゲート電極
８との間の仕事関数の差により生じた電位によって全域
空乏化される。そして、ゲート電極８に電圧を印加する
ことにより、表面チャネル層５とゲート電極８との間の
仕事関数の差と外部からの印加電圧の和により生じる電
位差を変化させる。このことにより、チャネルの状態を
制御することができる。
【００４５】つまり、ゲート電極８の仕事関数を第１の
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
【００４６】また、オフ状態において、空乏領域は、ｐ
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
【００４７】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （第２実施形態）上記第１実施形態では、ＲＩＥによる
エッチング工程を実施しているが、これはＲＩＥによっ
てｎ- 型エピ層２の表層部の厚みを薄くすることによっ
て犠牲酸化工程の処理時間を短縮化するためであり、Ｒ
ＩＥによるエッチング工程をなくしても上記効果を得る
ことは可能である。
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。 （第２実施形態）上記第１実施形態では、ＲＩＥによる
エッチング工程を実施しているが、これはＲＩＥによっ
てｎ- 型エピ層２の表層部の厚みを薄くすることによっ
て犠牲酸化工程の処理時間を短縮化するためであり、Ｒ
ＩＥによるエッチング工程をなくしても上記効果を得る
ことは可能である。
【００４８】（第３実施形態）上記第１実施形態では、
Ｂを活性化させるためのアニール処理を行ったが、表面
チャネル層５を形成する時のエピタキシャル成長の際に
アニール処理を兼ねてもよい。つまり、エピタキシャル
成長は高温下で行われるため、このエピタキシャル成長
の温度でアニール処理を兼用するのである。
Ｂを活性化させるためのアニール処理を行ったが、表面
チャネル層５を形成する時のエピタキシャル成長の際に
アニール処理を兼ねてもよい。つまり、エピタキシャル
成長は高温下で行われるため、このエピタキシャル成長
の温度でアニール処理を兼用するのである。
【００４９】但し、この場合においても、表面チャネル
層５を形成する前に犠牲酸化工程を実施しておく必要が
あり、このような犠牲酸化工程を施しておけば、ｐ型ベ
ース領域３の表面の結晶性を回復できるため、エピタキ
シャル成長の際にｐ型ベース領域３内のＢが表面チャネ
ル層５に拡散することを抑制することができる。 （他の実施形態）なお、上記実施形態では、犠牲酸化工
程によってｐ型ベース領域３の表面の結晶性を回復させ
ているが、犠牲酸化工程に代えてアニール処理（例え
ば、短時間熱処理（ＲＴＡ；Ｒａｐｉｄ ｔｈｅｒｍａ
ｌ ａｎｎｅａｌ））を施してもよい。条件としては、
例えば不活性ガス中でハロゲンランプを用い、１６００
℃、１分の熱処理を行う。この短時間熱処理は、Ｂをイ
オン注入した後の活性化アニールを兼ねるものであり、
これによりｐ型ベース領域３の表面の結晶性を回復させ
ると同時に、短時間の熱処理であるため、Ｂの外方拡散
（アウトディフュージョン）を防止して、ｎ- 型エピ層
２との間にて急峻なＢの濃度プロファイルを形成でき
る。
層５を形成する前に犠牲酸化工程を実施しておく必要が
あり、このような犠牲酸化工程を施しておけば、ｐ型ベ
ース領域３の表面の結晶性を回復できるため、エピタキ
シャル成長の際にｐ型ベース領域３内のＢが表面チャネ
ル層５に拡散することを抑制することができる。 （他の実施形態）なお、上記実施形態では、犠牲酸化工
程によってｐ型ベース領域３の表面の結晶性を回復させ
ているが、犠牲酸化工程に代えてアニール処理（例え
ば、短時間熱処理（ＲＴＡ；Ｒａｐｉｄ ｔｈｅｒｍａ
ｌ ａｎｎｅａｌ））を施してもよい。条件としては、
例えば不活性ガス中でハロゲンランプを用い、１６００
℃、１分の熱処理を行う。この短時間熱処理は、Ｂをイ
オン注入した後の活性化アニールを兼ねるものであり、
これによりｐ型ベース領域３の表面の結晶性を回復させ
ると同時に、短時間の熱処理であるため、Ｂの外方拡散
（アウトディフュージョン）を防止して、ｎ- 型エピ層
２との間にて急峻なＢの濃度プロファイルを形成でき
る。
【００５０】また、ｐ型ベース領域３を形成するための
Ｂのイオン注入工程は、ｎ- 型エピ層２の表面を酸化さ
せた後に行ってもよい。このようにシリコン酸化膜を形
成した後にイオン注入を行えば、ｎ- 型エピ層２の最も
表面側までＢの濃度を高濃度にすることができ、高濃度
層を表面に露出させるために犠牲酸化しなければならな
いｐ型ベース領域３の上のｎ- 型エピ層２を少なくする
ことができると共に、イオン注入によるｎ- 型エピ層２
のダメージを均一にすることができる。
Ｂのイオン注入工程は、ｎ- 型エピ層２の表面を酸化さ
せた後に行ってもよい。このようにシリコン酸化膜を形
成した後にイオン注入を行えば、ｎ- 型エピ層２の最も
表面側までＢの濃度を高濃度にすることができ、高濃度
層を表面に露出させるために犠牲酸化しなければならな
いｐ型ベース領域３の上のｎ- 型エピ層２を少なくする
ことができると共に、イオン注入によるｎ- 型エピ層２
のダメージを均一にすることができる。
【図１】本発明にかかわるプレーナ型パワーＭＯＳＦＥ
Ｔを示す断面図である。
Ｔを示す断面図である。
【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図３】図２に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図４】図３に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。
造工程を示す図である。
【図５】Ｂの拡散をＳＩＭＳ解析した実験結果を示す図
である。
である。
【図６】従来のプレーナ型パワーＭＯＳＦＥＴを示す断
面図である。
面図である。
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型
ベース領域、４…ｎ+ 型ソース領域、５…表面チャネル
層、７…ゲート絶縁膜、８…ゲート電極、９…絶縁膜、
１０…ソース電極、１１…ドレイン電極。
ベース領域、４…ｎ+ 型ソース領域、５…表面チャネル
層、７…ゲート絶縁膜、８…ゲート電極、９…絶縁膜、
１０…ソース電極、１１…ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 忠 愛知県愛知郡長久町大字長湫字横道41番地 の１ 株式会社豊田中央研究所内 (72)発明者 東 博純 愛知県愛知郡長久町大字長湫字横道41番地 の１ 株式会社豊田中央研究所内
Claims (8)
- 【請求項１】 単結晶炭化珪素よりなるｎ型の半導体基
板（１）の主表面上に、この半導体基板よりも高抵抗な
炭化珪素よりなるｎ型の半導体層（２）を形成する工程
と、 前記半導体層の表層部の所定領域にＢをイオン注入し
て、ｐ型のベース領域（３）を形成する工程と、 前記ベース領域を含む前記半導体層を犠牲酸化したの
ち、この犠牲酸化によってできた酸化膜を除去する工程
と、 前記ベース領域の上部にｎ型の表面チャネル層（５）を
形成する工程と、 前記ベース領域の表層部の所定領域に前記表面チャネル
層に接すると共に、前記ベース領域の深さよりも浅い第
１導電型のソース領域（４）を形成する工程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
する工程と、を備えていることを特徴とする炭化珪素半
導体装置の製造方法。 - 【請求項２】 前記ベース領域を形成する工程は、前記
イオン注入によって注入されたＢを活性化させるアニー
ル処理を含んでいることを特徴とする請求項１に記載の
炭化珪素半導体装置の製造方法。 - 【請求項３】 前記表面チャネル層を形成する工程で
は、前記表面チャネル層をエピタキシャル成長によって
形成すると共に、このエピタキシャル成長の際の温度に
よって前記Ｂを活性化させることを特徴とする請求項１
に記載の炭化珪素半導体装置の製造方法。 - 【請求項４】 前記エピタキシャル成長は、成長初期に
は成長レートが低くなるように設定していることを特徴
とする請求項３に記載の炭化珪素半導体装置の製造方
法。 - 【請求項５】 前記犠牲酸化工程の前に、前記半導体層
の表層部を反応性イオンエッチングすることにより、前
記ベース領域のうちＢの濃度が所定濃度となる部分を露
出させる工程を含むことを特徴とする請求項１乃至４の
いずれか１つに記載の炭化珪素半導体装置の製造方法。 - 【請求項６】 前記ベース領域形成工程の前に、前記半
導体層の表面を酸化して酸化膜を形成する工程を含んで
いることを特徴とする請求項１乃至５のいずれか１つに
記載の炭化珪素半導体装置の製造方法。 - 【請求項７】 主表面及びこの主表面と反対面である裏
面を有し、炭化珪素よりなるｎ型の半導体基板（１）
と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなるｎ型の半導体層（２）
と、 前記半導体層の表層部の所定領域にＢがドーピングされ
て形成され、所定深さを有するｐ型のベース領域（３）
と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅いｎ型のソース領域（４）と、 前記ベース領域の表層部及び前記半導体層とを繋ぐよう
に形成された、炭化珪素よりなるｎ型の表面チャネル層
（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
１）とを備え、 前記半導体基板の厚み方向において前記Ｂの濃度が、前
記表面チャネル層から前記ベース領域にかけては急な第
１の傾斜で増加しており、前記ベース領域から前記半導
体層にかけては前記第１の傾斜よりも緩やかな第２の傾
斜で減少していることを特徴とする炭化珪素半導体装
置。 - 【請求項８】 主表面及びこの主表面と反対面である裏
面を有し、炭化珪素よりなるｎ型の半導体基板（１）
と、 前記半導体基板の主表面上に形成され、前記半導体基板
よりも高抵抗な炭化珪素よりなるｎ型の半導体層（２）
と、 前記半導体層の表層部の所定領域にＢがドーピングされ
て形成され、所定深さを有するｐ型のベース領域（３）
と、 前記ベース領域の表層部の所定領域に形成され、該ベー
ス領域の深さよりも浅いｎ型のソース領域（４）と、 前記ベース領域の表層部及び前記半導体層とを繋ぐよう
に形成された、炭化珪素よりなるｎ型の表面チャネル層
（５）と、 前記表面チャネル層の表面に形成されたゲート絶縁膜
（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
と、 前記ベース領域及び前記ソース領域に接触するように形
成されたソース電極（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
１）とを備え、 前記ベース領域と前記表面チャネル層の境界部近傍にお
ける前記ベース領域内の前記Ｂの濃度と前記表面チャネ
ル層内の前記Ｂの濃度との差が、前記ベース領域と前記
半導体層との境界部近傍における前記ベース領域内の前
記Ｂの濃度と前記半導体層内の前記Ｂの濃度との差より
も大きくなっていることを特徴とする炭化珪素半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21772698A JP3959856B2 (ja) | 1998-07-31 | 1998-07-31 | 炭化珪素半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21772698A JP3959856B2 (ja) | 1998-07-31 | 1998-07-31 | 炭化珪素半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049167A true JP2000049167A (ja) | 2000-02-18 |
| JP3959856B2 JP3959856B2 (ja) | 2007-08-15 |
Family
ID=16708788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21772698A Expired - Lifetime JP3959856B2 (ja) | 1998-07-31 | 1998-07-31 | 炭化珪素半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3959856B2 (ja) |
Cited By (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2002184712A (ja) * | 2000-12-12 | 2002-06-28 | Denso Corp | 炭化珪素半導体製造装置およびそれを用いた炭化珪素半導体製造方法 |
| JP2002289546A (ja) * | 2001-03-27 | 2002-10-04 | Denso Corp | 炭化珪素半導体製造装置及びそれを用いた炭化珪素半導体の製造方法 |
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