JP2021106236A - ＳｉＣパワーデバイス及び、ＳｉＣ半導体製造方法 - Google Patents

Abstract

【課題】炭化珪素半導体（ＳｉＣ）を材料としたパワーデバイスにおいてＳｉの昇華が防止されていて、なおかつ、注入したイオンの活性化が図られているＳｉＣ半導体とその製造方法を提案する。【解決手段】ＳｉＣのｎチャンネルＭＯＳＦＥＴにおいて、イオン注入で形成したｐウェル層の上にエピタキシャル成長により形成したｐエピタキシャル層を備え、前記ｐエピタキシャル層の上にゲート酸化膜とゲートを設けた構造のＳｉＣ半導体。イオン注入で形成されたｐウェル層の上に、エピタキシャル成長でｐエピタキシャル層を形成し、前記ｐエピタキシャル層が半導体チップの端を含めた広範囲に形成されている構造を有しているＳｉＣ半導体。ＳｉＣの半導体形成において、イオン注入後のドーパントの活性化処理をＳｉＣのエピタキシャル層を形成することにより行うＳｉＣ半導体製造方法。【選択図】図４

Description

本発明は、炭化珪素半導体（ＳｉＣ）を材料としたパワーデバイスに関する。

ＳｉＣはＳｉに比べ、半導体材料として絶縁耐圧が約１０倍、熱伝導率が約３倍と高く、また、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）型のパワーデバイスにすれば、電力損失が小さく、スイッチング速度に優れ、且つ高温動作可能なパワーデバイスを実現することがでる。低消費電力化は地球温暖化等の環境対策に欠くことができない課題であり、高耐圧化は電気自動車のごとく、バッテリを搭載した機器の必要条件である。このためＳｉＣのパワーデバイスは、今後これらの課題を解決できる不可欠のものになると考えられている。

国際出願公開ＷＯ２０１５／０１９７９７ 特開２０１８−２００９２０号公報

パワーデバイスの代表としてＭＯＳＦＥＴとＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)がある。ここではＭＯＳＦＥＴを主として述べるが、ＩＧＢＴはさらに１層付け加えることで完成する。

ＭＯＳＦＥＴ型パワーデバイスをＳｉＣで作る場合とＳｉで作る場合との大きな違いは、ＳｉＣはドーピングした不純物が非常に拡散し難い点である。すなわち拡散係数が非常に小さく、熱拡散でｐ層やｎ層を形成し難い点である。ＳｉＣの結晶成長は、主に昇華法で作られる。結晶は６方晶の４Ｈと６Ｈと立方晶の３Ｃの３種が主流であるが、パワーデバイスとして主に使われる結晶は、電子の移動度が高い４Ｈである。

現在、ＳｉＣでＭＯＳＦＥＴを作るために比較的容易に入手できる基板の仕様は以下のとおりである。
Ｎ ｔｙｐｅ 、４°ｏｆｆ、比抵抗：０．０１５〜０．０２８ Ωｃｍ
昇華法で結晶成長するため、ドープ濃度が高いｎ^＋基板となる。

低電力消費にするためには、低いオン抵抗にする必要がある。ＳｉＣの電子とホールの移動度は、電子の方が１０倍よい。よって、電子が電流の主体となるｎ型、すなわちｎチャンネルにする必要がある。また高耐圧にするためには低濃度でドープしたｎ⁻層が必要である。

これらの点から、最も基本的なＭＯＳＦＥＴの構造は図１に示す構造となる。ｎ^＋基板１にｎ⁻エピタキシャル層２をエピタキシャル成長で形成し、このｎ⁻エピタキシャル層２の中にイオン注入でｐウェル層３を形成する。そのｐウェル層３の中に、さらにソースとなるｎ^＋層４を形成する。このようにｐウェル層３とソースとなるｎ^＋層４を２度イオン注入するので、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（以下ＤＩＭＯＳＦＥＴという）と呼ばれている。ここまでは、従来の技術である。なお、前記ｎ⁻エピタキシャル層２はドリフト層とも呼ばれる。

ＳｉＣへのイオン注入は、Ｓｉに比べ高エネルギーでの注入が必要である。このような高エネルギーでｐウェル層３及びソースとなるｎ^＋層４にイオン注入すると結晶は、注入によるダメージを受ける。特に高濃度を注入するｎ^＋層４のダメージが大きい。

また、注入した不純物（以降、ドーパントとも言う）の活性化のために１５００〜１７００℃の高温の熱処理が必要である。この熱処理を施すとイオン注入によりダメージを受けた部分から、Ｓｉが昇華し、残ったＣの凝集が起こる。

このため、特にソース領域表面では、１０ｎｍ近い表面荒れが発生する。また、注入表面から注入深さに渡りＳｉが昇華し、Ｓｉの抜けた後にＣの凝縮によると思われる結晶欠陥が生じ、これらが信頼性の低下や耐圧の低下、チャンネル移動度の低下によるオン抵抗の増加等の問題の原因となっていた。

このＳｉ昇華を減らすための対策として、１つは熱処理前に、イオン注入後のＳｉＣ表面に酸化膜を形成しその後に熱処理をする方法。あるいは、酸化膜の代わりに、カーボンをスパッタリングでＳｉＣ表面に形成し、その後に熱処理を行う提案がなされている。

このようにウェハ表面を酸化膜やカーボンで蓋をするので、キャップ層とも呼ばれている。図２にキャップ層６を示す。

しかし、これらのキャップ層６は、注入表面の改善に多少役立っているが、注入深部のＳｉ昇華には全く役立っていない。

本発明は、炭化珪素半導体（ＳｉＣ）を材料としたパワーデバイスにおいてＳｉの昇華が防止されていて、なおかつ、注入したイオンの活性化が図られているＳｉＣ半導体とその製造方法を提案することを目的にしている。

本発明は、イオン注入後のＳｉＣ表面にＳｉＣのエピタキシャル層を形成することにより、Ｓｉの昇華を防止し、且つ注入したイオンの活性化をも同時に行ったものである。

図１にイオン注入後のＤＩＭＯＳＦＥＴの構造の模式断面図を示す。この模式断面図はＷａｆｅｒ（ウェハ）の中の一つの素子を示したものであり、寸法等も実態を全く無視した、あくまでも模式図である。この特許出願におけるその他の図面も同様の模式図である。

ｎ^＋基板１にエピタキシャルでｎ⁻層２を形成する。その後、イオン注入によりｐウェル層３を形成、ｐウェル層内にイオン注入でｎ^＋ソース層４を形成、そしてイオン注入でｐ^＋層５を形成することが従来から行われている。

この後、イオン注入したドーパントの活性化のために１５００〜１７００℃の熱処理を行うが、前述のごとく、Ｓｉの昇華による表面荒れやイオン注入部の内部欠陥が問題となっていた。

ＳｉＣの結晶は、ＳｉとＣの結合力が強く、そのため融点が２７３０℃と非常に高い。それなのにＳｉ昇華が生じるのは、イオン注入によりＳｉとＣの結合にダメージが入ったためと考えられる。

本発明は、イオン注入後のドーパントの活性化を図４に示すＳｉＣエピタキシャル層６＃を形成することで、この問題を解決したものである。エピタキシャルを行うことは、ウェハ表面にＳｉＣ結晶を析出し、積層することであり、当然、Ｓｉ昇華は生じ得なくなる。

ドーパントの活性化は１５００〜１７００℃、３０分程度で行われる。これと同じ条件で、エピタキシャルを行えばドーパントの活性化ができる。

エピタキシャル条件で活性化が不十分であれば、Ａｒガス雰囲気中で追加の熱処理を行えばよい。

ウェハ表面にエピタキシャル層６＃が形成されているので、追加の熱処理をしても、もうＳｉの昇華は生じない。

また、イオン注入によって生じた内部のＳｉとＣとの結合のダメージもエピタキシャル中に修復され、そこからのＳｉ昇華も生じない。

これにより、従来の表面荒れによるチャンネル抵抗の上昇やゲート酸化膜の耐圧不良、イオン注入ダメージで生じた内部Ｓｉ昇華に起因する欠陥による信頼性の低下を防ぐことができる。

このエピタキシャル層６＃は、目的を果たした後、取り除いてもよいが、本発明では、そのまま残して、さらに活用した構造を推奨する。

図５に示す如く、エピタキシャル層６＃をｐ層で形成する。ｐエピタキシャル層６＃を形成後、ゲート酸化膜７を形成し、ゲート８となるポリシリコンをＣＶＤで形成したのち、絶縁用酸化膜９をＣＶＤで形成する。その後、ＲＩＥ等のドライエッチングにより、ソース電極用窓開けを行い、ソース電極１０を形成する。

このようにすれば、チャンネル層の表面が良質なエピタキシャル層で作られるので、イオン注入で形成したチャンネル層より移動度が大きい良質の低抵抗のチャンネル層ができる。

周知のとおり、ＭＯＳ（Metal-Oxide-Semiconductor）における最重要部分の一つがチャンネル層である。従来の構造の模式断面図を図３に示す。

従来の構造ではｐウェル層３がイオン注入によって形成され、これがそのままチャンネル部として使われるので、表面状態やドーピング濃度の調整や安定性が本発明のエピタキシャル層６＃に比べ遥かに劣る。

このため、従来構造ではチャンネル抵抗が大きくなり、オン抵抗を大きくしていた。

さらに、本発明は図５のごとく、ｐエピタキシャル層６＃が表面の大部分をカバーしていることで電界強度の分布を広げ、ガードリング効果で電界の局部集中を緩和することができ、耐圧の改善にもつながっている。

[１]
ＳｉＣの半導体形成において、イオン注入後のドーパントの活性化処理をＳｉＣのエピタキシャル層を形成することにより行うＳｉＣ半導体製造方法である。

[２]
ＳｉＣのｎチャンネルＭＯＳＦＥＴにおいて、イオン注入で形成したｐウェル層の上にエピタキシャル成長により形成したｐエピタキシャル層を備え、前記ｐエピタキシャル層の上にゲート酸化膜とゲートを設けた構造のＳｉＣ半導体である。

[３]
イオン注入で形成されたｐウェル層の上に、エピタキシャル成長でｐエピタキシャル層を形成し、前記ｐエピタキシャル層が半導体チップの端を含めた広範囲に形成されている構造を有しているＳｉＣ半導体である。

[４]
[２]又は[３]の構造を有するチップを実装したＭＯＳＦＥＴ及びＩＧＢＴのパワー半導体である。

[５]
[２]又は[３]の構造を有するチップを実装したＭＯＳＦＥＴ及びＩＧＢＴのパワーモジュールである。

（１）ｐエピタキシャル層６＃の成長過程で、イオン注入のドーパントの活性化を同時に行うことにより、活性化時に従来発生していたＳｉの昇華を抑えることができた。これにより、表面荒れによる耐圧の低下および移動度の低下、さらに注入深部のカーボン凝集による欠陥に基づく信頼性の低下を防ぐことができた。

（２）ｎチャンネルＭＯＳにおいて、ｐエピタキシャル層６＃の大部分を残すことにより、
（i） 良質なエピタキシャル層による高いチャンネル移動度と正確な閾値電圧を実現できた
（ii）ガードリング効果により、耐圧の改善ができた。

イオン注入完了時のＤＩＭＯＳＦＥＴの断面を表す模式断面図。 図１にキャップ層を設けたときの模式断面図。 従来のＤＩＭＯＳＦＥＴ素子の模式断面図。 本発明のＳｉＣ半導体及びその製造方法の一実施形態において、エピタキシャル層形成後、ゲート酸化膜を形成した工程までを表す模式断面図。 本発明の一実施形態に係るＭＯＳＦＥＴ素子の構造の断面の一例を表す模式断面図。 本発明の一実施形態に係るＭＯＳＦＥＴ素子の構造の断面の他の例を表す模式断面図。 本発明の一実施形態に係るＩＧＢＴ素子の構造の断面の一例を表す模式断面図。 国立大学法人群馬大学 平成３０年度集積回路設計技術・次世代集積回路工学 特論公開講座から引用したもので（ａ）はドーピング濃度から理論上の耐圧を導きだすことに用いた不純物濃度と耐圧の関係を示すグラフ、（ｂ）はドーピング濃度から理論上の空乏層厚を導きだすことに用いた耐圧と空乏層の関係を示すグラフ。

（実施形態１）
パワーデバイス用ＳｉＣ基板として、一般的に熱力学的に安定で移動度の大きい、六方晶系の４Ｈ−ＳｉＣを用いる。ＳｉＣは極性を持っており、Ｓｉ面とＣ面がある。通常パワーデバイス用として、安定性が高いＳｉ面上に作る。

このようなＳｉＣの基板（ウェハ）は米国のＣｒｅｅ社が世界の６０％のシェアを持っており、ここから購入できる。主な仕様は以下の通りである。
４Ｈ−ＳｉＣ
Ｓｉ面 ４インチ ｎ^＋型 シート抵抗０．０１５〜０．０２８Ωｃｍ 厚さ３５０μｍ ４°ｏｆｆ 窒素（Ｎ）ドープ。
これが模式断面図中のｎ^＋基板１となる。

ドーピング濃度（不純物濃度とも言う）に換算すると約1×１０^１８／ｃｍ^３前後である。

この上に、ｎ⁻層２をエピタキシャルで形成する。ｎ⁻のドーピング濃度は必要耐圧により適切に決めればよい。ここでは、一例としてｎドープで約５×１０^１５〜 ５×１０^１６／ｃｍ^３とする。ちなみにドーピング濃度が１×１０^１６／ｃｍ^３の場合、図８（ａ）から理論上の耐圧は約３ＫＶ。図８（ｂ）から空乏層が約２０μｍであることが分かる。すなわち、耐圧３ＫＶが必要であれば、エピタキシャル層のｎ⁻層２は２０μｍ以上必要ということである。

ＳｉＣのエピタキシャル成長に、一般的に熱化学気相成長法（熱ＣＶＤ法）を用いる。Ｓｉ源のガス（例えばＳｉＨ_４）とＣ源のガス（例えばＣ_３Ｈ_８）を反応させ、ＳｉＣ基板１の表面にエピタキシャル層２を成長させる。

ｎ⁻層の膜厚は５〜２００μｍ程度で、耐圧を考慮すると厚い方がよいがコストアップになる。よって、必要耐圧に応じて適正に決めればよい。

現在、Ｃｒｅｅ社からｎ^＋のＳｉＣ基板１にｎ⁻のエピタキシャル層２を形成したウェハを購入できる。ｎ⁻エピタキシャル層２は、Ｓｉ面でドーピング濃度が５×１０^１４〜 １×１０^１９／ｃｍ^３で層厚が０．２〜２００μｍの中から選択できる。５×１０^１４／ｃｍ^３ で空乏層が２００μｍ以上に広がるので、高耐圧が必要であれば層厚が２００μｍ以上という選択肢も勿論ある。

ｎ⁻エピタキシャル層２を形成済みのウェハを市販で入手できるので、ここではそれ以降のプロセスについて主に述べる。

図４中の符号３、４、５で示す層はイオン注入により形成する。ここまでは従来と同じである。

符号３で示す層はｐウェル層であり、ｐ型不純物としてアルミニウム（Ａｌ）が、表面からの深さ方向の濃度が１×１０^１６〜 ２×１０^１９／ｃｍ^３程度（ ピーク濃度）注入されている。ＳｉＣの表面から深さ約１〜２μｍまでの領域に形成し、注入目標深さから表面に向かって、ド−ピング濃度が徐々に薄くなる。

次にソースとなるｎ^＋層４を形成する。ｎ型不純物として窒素（Ｎ）が、表面からの深さ方向の濃度が１×１０^１８〜 ２×１０^１９／ｃｍ^３程度（ピーク濃度）まで変化し、ＳｉＣの表面から深さ約０．２〜０．５μｍまでの領域に形成し、注入目標深さから表面に向かって、ド−ピング濃度が薄くなる。

ｐ^＋層５はソース電極１０とオーミックコンタクトをとるためのコンタクト層である。不純物はＡｌを用いる。１×１０^１８〜２×１０^１９／ｃｍ^３で、できるだけ高濃度の注入を行う。

ｐ^＋層５の注入はｎ^＋層４の形成の前でも、後でもよい。ｎ^＋層４の注入の深さは０．２〜０．５μｍ。ｐ^＋層５も同じ程度とする。

これらのイオン注入は、必要に応じて基板温度を５００〜７００℃に上げた状態で行う。

図１〜図７でｎ^＋層４とｐ^＋層５の深さが異なるように記載しているが同じでもよい。

ここまでは従来とほぼ同じである。

ここから本発明の特徴であるｐエピタキシャル層６＃を形成する。

ｐ型ＳｉＣをエピタキシャルするために原料ガスとしてＳｉＨ_４とＣ_３Ｈ_８を使用する。Ａｌのドーパントは、ガス源としてＴＭＡを使用する。成長速度と濃度比（Ｃ／Ｓｉ比）を縦軸横軸にとり、鏡面が得られる最適条件を見出す。エピタキシャル成長速度を遅くした方が、最適条件の範囲が広がり、イオン注入したドーパントの活性化も進むと考えられる。エピタキシャル成長速度は品質とコストパーフォーマンスを考慮して決めればよい。

次に熱酸化でゲート酸化膜７を形成する。膜厚は２０ｎｍ〜１００ｎｍで、必要に応じて窒化処理や水蒸気雰囲気熱処理を行う。

その上に、ＣＶＤでポリシリコンゲート８を形成する。

この上にプラズマＣＶＤで酸化膜９を形成し、ドライエッチングで電極取り出し用の窓開けを行う。窓開けはイオン注入表面より少し深く、図５で示す如く、トレンチ底がｎ^＋層およびｐ^＋層の不純物濃度の高いところに達する深さにする。

この後、ソース電極１０とドレイン電極１１及びゲート電極（図示せず）を例えばＡｌを蒸着し、Ａｌの融点以上の温度で合金化処理して、良好なオーミックコンタクトを取る。なお、イオン注入用マスクの形成や酸化膜の窓開け等は、従来のフォトリソグラフィ技術で行える基本的なものなので、ここでの記述を割愛する。

本発明の効果と従来品を比較するため、具体的に次のようなデバイスを作った。

図１のイオン注入完了までのプロセスはまでは全く同じである。

４インチ ３５０μｍ厚の４°ｏｆｆ、比抵抗：０．０１５〜０．０２８ Ωｃｍの窒素（Ｎ）ドープのＳｉ面に不純物濃度約１×１０^１６／ｃｍ^３で厚さ２０μｍの窒素（Ｎ）をドープしたｎ⁻エピタキシャル層２を形成したウェハを購入し、使用した。

ｐウェル層３は深さ約１．５μｍに濃度が５×１０^１７〜 ２×１０^１９／ｃｍ^３程度になるようＡｌをイオン注入。続いて、ｎ^＋層４は濃度が１×１０^１８〜２×１０^１９／ｃｍ^３程度になるよう深さ０．５μｍに窒素をイオン注入した。

ｐ^＋層５は濃度が１×１０^１８〜２×１０^１９／ｃｍ^３になるようＡｌを深さ０．５μｍにイオン注入した。チャンネル部の寸法は、左右それぞれ、チャンネル長＝２００μｍ、チャンネル幅＝１００μｍで設計した。

なお、ｐウェル層３の表面濃度は５×１０^１７／ｃｍ^３になるようにした。イオン注入時のダメージを緩和するため、基板温度を５００℃にして注入を行った。

このようにして作った図１に示す状態のウェハを複数枚用意し、２枚ずつ従来方法と本発明の方法に分けて流した。

従来方法は、表面荒れを減らす目的で、ＣＶＤで酸化膜６を付け、１６００℃、３０分でドーパントの活性化処理を行った。この後、酸化膜６を除去し、次のゲート酸化膜７の形成を熱酸化により行った。

本発明では図１に示すウェハ上に直接ｐ型のエピタキシャル層６＃の形成を行った。ドーピング濃度はイオン注入で形成したｐウェル層３の表面濃度の５×１０^１７／ｃｍ^３と同じ濃度とした。原料ガスはＳｉＨ_４とＣ_３Ｈ_８を使用した。Ｃ／Ｓｉ比はエピタキシャル後、ＳｉやＣのクラスターが発生しない条件で行った。エピタキシャル成長速度を遅くすればこの許容範囲が広がる。ｐ型ドーパントをＡｌとした。ガスはトリエチルアルミニウム（ＴＥＡ）を使用した。トリメチルアルミニウム（ＴＭＡ）を使用することもできる。エピタキシャルと同時に、注入イオンの活性化も行うので、エピタキシャル成長速度を０．１〜０．５μｍ／時間でゆっくり行った。

従来と比較するために基板温度１６００℃、成長速度０．２μｍ／時間で３０分エピタキシャルし、０．１μｍ厚のｐエピタキシャル層６＃を形成した。

この後、図４のごとく、熱酸化でゲート酸化膜７を４０ｎｍ厚でエピタキシャル６＃の上に形成した。

その上に図５のごとく、ポリシリコンのゲート層８を形成し、さらにプラズマＣＶＤで酸化膜９を２μｍ程度形成後、ドライエッチングで電極取り出し用の窓開けを行った。窓開けはｎ^＋層４とｐ^＋層５と十分オーミックコンタクトが取れる深さまで行った。層の深さが０．５μｍなので、窓開けの深さは、その半分程度以下の０．２μｍとした。

その後、Ａｌをスパッタリングで蒸着し、ソース電極１０、ゲート電極（図示せず）とドレイン電極１１を形成した。

Ａｌ蒸着後、融点以上の温度で合金化し、オーミックコンタクトを取った。

ドレイン電極１１はＡｌ蒸着後、引き続きＴｉ／Ｎｉ／Ａｇを蒸着し、鉛フリー半田でダイボンドできるようにした。

これをＴＯ２２０パッケージに組み立て、電気的特性の測定を行った。

特性を調べたところ、閾値電圧はＶｔｈ＝３．５Ｖ。ゲート電圧１５Ｖの時ドレイン・ソース電圧Ｖｄｓ＝０．２Ｖでオン抵抗約３．５ｍΩｃｍ^２を得た。

従来構造のものは、活性化処理後、ゲート酸化膜７を熱酸化で行い、約６０ｎｍ厚のゲート酸化膜とした。

本発明のエピタキシャル表面に比べ、活性化後のウェハ表面は少し荒れているので、ゲート酸化膜を少し厚めにした。その後の条件は本発明とほぼ同じである。

同じ条件で測定した結果、従来構造品はオン抵抗３８ｍΩｃｍ^２であった。

パッケージ後の測定で、オン抵抗に大きな差が生じている。本発明品は従来構造に比べ、オン抵抗が１／１０ほどになっていた。これはイオン注入層をチャンネル層に使用した場合と、エピタキシャル層をチャンネル層として使用した場合の差と考えられる。

イオン注入層をチャンネル層とした場合、どうしても注入時のダメージがチャンネル移動度を悪化させている。

一方、本発明は、エピタキシャル層形成と同時に活性化を行うことにより、チャンネル移動度を大幅に改善できることが分かった。

他にもチャンネル層にエピタキシャル層を使用する提案があるが、いずれも工程が複雑でコストがかかる。例えば、ｐウェル層をエピタキシャルで形成し、ｎ型ドリフト層をｐウェル層にイオン注入で作る等が提案されているが、結局、ゲート酸化膜形成前に、注入のダメージを作ってしまっている。

本発明は、従来のＤＩＭＯＳＦＥＴ構造にｐエピタキシャル層を追加しただけの極めてシンプルな構造であり、安価で低いオン抵抗のＳｉＣパワーＭＯＳを実現したものである。

上記例は従来のものと比較するため、耐圧１ＫＶのものを作った例であるが、耐圧はｎ⁻エピタキシャル層２（ドリフト層）のドーピング濃度で決まるので、目的耐圧に合わせて、適切な不純物濃度のウェハを選択すれば良いだけである。

例えば、３ＫＶが必要であれば、図８（ａ）からドーピング濃度＜１×１０^１６／ｃｍ^３、図８（ｂ）からエピタキシャル膜厚＞２０μｍのウェハを選べばよい。同様に１０ＫＶであれば、ドーピング濃度＜２×１０^１５／ｃｍ^３、エピタキシャル膜厚＞μｍ８０となる。

ノーマルオフの閾値電圧（Ｖｔｈ）はゲート酸化膜厚とチャンネル部のドーピング濃度と層厚で決まる。ゲートに電圧を印加するとゲート酸化膜に電荷が溜る。この電荷がｐ層中のホールを押しのけて、ｐ層が反転し、ｎチャンネルができると電流が流れる。

式で表すとＱ＝ＣＶである。Ｑは電荷 Ｖがゲート電圧 Ｃがゲート酸化膜の容量である。

ゲート酸化膜を厚くすれば、Ｃが小さくなる。ドーピング濃度が高いと反転するのに多くの電荷が必要となる。すなわち、ゲート酸化膜が厚く、ｐエピタキシャル濃度が高いとＶｔｈは大きくなる。ゲート酸化膜は薄いほど容量が大きくなるのでチャンネル形成の効率が良くなる。

ＳｉＣの酸化膜の耐圧は８ＭＶ／ｃｍなので、通常使われるゲート電圧が１０〜２０Ｖの範囲では、少なくとも耐圧の点で１０Ｖは１２．５ｎｍ 、２０Ｖは２５ｎｍのゲート酸化膜が必要になる。

よって、ゲート酸化膜は２０ｎｍ〜１００ｎｍの範囲が一般的に使われる。

ｐエピタキシャル層６＃のドーピング濃度は小さければＶｔｈを小さくできる。高いとＶｔｈが高くなる。エピタキシャル層の厚さも影響してくる。ドーピング濃度×層厚が電荷量になるので、Ｖｔｈに影響する。

前記例はノーマリオフでＶｔｈが約３〜４Ｖを目標にするならｐエピタキシャル層６＃の不純物濃度が５×１０^１７／ｃｍ^３で厚さ０．１μ前後、ゲート酸化膜７が４０ｎｍで実現できる。

オン抵抗はチャンネル抵抗やｎ⁻エピタキシャル層２（ドリフト層）の抵抗、基板１の抵抗も含めたものなので、基板を研磨するのもオン抵抗を減らすことになる。基板を薄くすると熱抵抗も下がるので、一般的にドレイン１１（裏面電極）を蒸着する前に基板を研磨し薄くする。例えば、３５０μｍを２００μｍにするとか、後の工程で問題が生じない程度に研磨して使う。

ｐ層６＃のエピタキシャルは基板温度１５００〜１７００℃、原料ガスはＳｉＨ_４とＣ_３Ｈ_８を使用する。Ｃ／Ｓｉ比はエピタキシャル後ＳｉやＣのクラスターが発生しない条件で行う。エピタキシャル成長速度を遅くすればこの許容範囲が広がる。

ｐ型ドーパントをＡｌとする場合、ガスはトリエチルアルミニウム（ＴＥＡ）またはトリメチルアルミニウム（ＴＭＡ）を使用する。エピタキシャルと同時に、注入イオンの活性化も行うので、エピタキシャル成長速度を０．１〜０．５μｍ／時間でゆっくり行う。

エピタキシャル条件は、各種パラメータがあるが、最適条件は、エピタキシャル後の表面状態で判断する。表面が鏡面であれば合格である。もし、エピタキシャル条件のみでドーパントの活性化が不十分の場合は、Ａｒガス雰囲気で追加の活性化高温処理を行えばよい。

前記例で、ソース電極１０とドレイン電極１１をＡｌ蒸着によりオーミックコンタクトを形成したが、Ｎｉを蒸着し、９５０℃、５分の熱処理でＮｉシリサイト化してオーミックコンタクトを取ることも可能である。

蒸着はＥＢでもスパッタリングでもよいが、スパッタリングの方がステップカバレッジがよい。

コンタクト金属にＡｌを使用した場合、ドレイン１１にさらにＮｉ／Ｃｕ／ＡｇまたはＮｉ／Ｃｕ／Ｓｎを続けて蒸着すれば、ダイボンド時に鉛フリーでの半田付けが容易なる。なお、前記のＣｕは省いてもよい。また、Ａｌと接着強度を上げる目的とＡｌへの拡散を防ぐ意味で、バリア金属としてＴｉを介在させてもよい。例えば、ドレイン電極１１がＡｌ／Ｔｉ／Ｎｉ／Ｃｕ／Ａｇ、またはＡｌ／Ｔｉ／Ｎｉ／Ａｇのごとくである。Ｔｉと同じ性質のＣｒをＴｉの代わりに使用することができる。ただしＣｒ環境問題があるので、注意が必要である。なお、Ｔｉの代わりにＴｉ／Ｗにすれば、バリア効果もっと強固にできる。

裏面が全面金属電極であるとスクライブラインが見えないので、表からダイシングすることになる。もし裏面からダイシングする必要がある場合は、リフトオフまたはエッチングにより、図５に示すごとく、裏面にドレイン電極１１を一部除去したスクライブラインを設けてもよい。

このようにして完成したウェハをダイシングして、チップにする。このチップをパッケージの放熱板にダイボンドする。ダイボンドは、例えば、鉛フリーの半田付けで行う。

ダイボンド後、電極１０及びゲート電極を含む表側電極をＡｌの超音波ワイヤボンドでパッケージの電極と電気的に接続する。ワイヤはＡｌの代わりにＡｕワイヤやＣｕワイヤも使用可能であるが、それぞれ課題がある。

パッケージは、各種パワー用パッケージ、例えばＴＯ２２０やＴＯ２６３に組み立てることができる。

オン抵抗をさらに下げるためには、エピタキシャルの温度、ガス、成長速度、ドーパント、ドーピング濃度、エピタキシャル膜厚、エピタキシャル前の前処理等、最適化のための今後の課題は多々ある。

しかし、本発明のｐエピタキシャル層６＃を設けることによるオン抵抗を下げる効果極めて大きいことが分かった。

本構造は従来構造に比べ、ｐエピタキシャル層６＃を設けただけのシンプルな構造である。

本発明は、図５に示すようにｐエピタキシャル層６＃が素子表面全体に広がっている。このことにより、ガードリング効果が出ている。ｐ^＋層５の端で生じ易い電界の集中の緩和に大いに貢献している。これにより耐圧不良による歩留まりの改善と信頼性の向上に役立っている。

（実施形態２）
図６に示す構造は、実施形態１のｐエピタキシャル層６＃を一部エッチング除去したものである。エッチング除去する部分は必要に応じて行えばよい。

なお、ガードリング効果を期待し、図６では、チップの端の周辺にｐエピタキシャル層６＃を残している。

実施形態１と異なるのはｐエピタキシャル層６＃を一部除去する部分であり、他は実施形態１と同じである。

（実施形態３）
図７に示す如く、ドレイン１１（裏面電極）を付ける前に、裏面ウェハ研磨を行いその後、裏面にｐ^＋エピタキシャル層１２を形成し、それからドレイン１１（裏面電極）を付けたものである。

ｐ^＋エピタキシャル層１２は実施形態１で述べたｐエピタキシャル層６＃と同様な方法で行える。

ドーパントはＡｌでドーピング濃度は、できるだけ高めにする。例えば、５×１０^１８〜１×１０^２０／ｃｍ^３。

このようにして、ＳｉＣの非対称型ＩＧＢＴが完成する。

またｎ⁻層２、ｐウェル層３、ｎ^＋層４のドーピング濃度は、必要なＩＧＢＴの特性に合わせて調整すればよい。

完成したウェハをダイシングして、チップにし、実施形態１と同様に各種パワーパッケージに実装すればＩＧＢＴの完成品ができる。

１ ｎ^＋基板
２ ｎ⁻エピタキシャル層（ドリフト層）
３ ｐウェル層
４ ｎ^＋層（ソース）
５ ｐ^＋層
６ キャップ層
６＃ ｐエピタキシャル層
７ ゲート酸化膜
８ ポリシリコンゲート
９ 酸化膜
１０ ソース電極
１１ ドレイン電極
１２ ｐ^＋層（ＩＧＢＴコレクタ層）

Claims (5)

1. ＳｉＣの半導体形成において、イオン注入後のドーパントの活性化処理をＳｉＣのエピタキシャル層を形成することにより行うＳｉＣ半導体製造方法。
2. ＳｉＣのｎチャンネルＭＯＳＦＥＴにおいて、イオン注入で形成したｐウェル層の上にエピタキシャル成長により形成したｐエピタキシャル層を備え、前記ｐエピタキシャル層の上にゲート酸化膜とゲートを設けた構造のＳｉＣ半導体。
3. イオン注入で形成されたｐウェル層の上に、エピタキシャル成長でｐエピタキシャル層を形成し、前記ｐエピタキシャル層が半導体チップの端を含めた広範囲に形成されている構造を有しているＳｉＣ半導体。
4. 請求項２又は３の構造を有するチップを実装したＭＯＳＦＥＴ及びＩＧＢＴのパワー半導体
5. 請求項２又は３の構造を有するチップを実装したＭＯＳＦＥＴ及びＩＧＢＴのパワーモジュール。

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