JP6815612B1 - SiCパワーデバイス及び、SiC半導体製造方法 - Google Patents
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Abstract
Description
N type 、4°off、比抵抗:0.015〜0.028 Ωcm
昇華法で結晶成長するため、ドープ濃度が高いn+基板となる。
SiCの半導体形成において、イオン注入後のドーパントの活性化処理をSiCのエピタキシャル層を形成することにより行うSiC半導体製造方法である。
SiCのnチャンネルMOSFETにおいて、イオン注入で形成したpウェル層の上にエピタキシャル成長により形成したpエピタキシャル層を備え、前記pエピタキシャル層の上にゲート酸化膜とゲートを設けた構造のSiC半導体である。
イオン注入で形成されたpウェル層の上に、エピタキシャル成長でpエピタキシャル層を形成し、前記pエピタキシャル層が半導体チップの端を含めた広範囲に形成されている構造を有しているSiC半導体である。
[2]又は[3]の構造を有するチップを実装したMOSFET及びIGBTのパワー半導体である。
[2]又は[3]の構造を有するチップを実装したMOSFET及びIGBTのパワーモジュールである。
(i) 良質なエピタキシャル層による高いチャンネル移動度と正確な閾値電圧を実現できた
(ii)ガードリング効果により、耐圧の改善ができた。
パワーデバイス用SiC基板として、一般的に熱力学的に安定で移動度の大きい、六方晶系の4H−SiCを用いる。SiCは極性を持っており、Si面とC面がある。通常パワーデバイス用として、安定性が高いSi面上に作る。
4H−SiC
Si面 4インチ n+型 シート抵抗0.015〜0.028Ωcm 厚さ350μm 4°off 窒素(N)ドープ。
これが模式断面図中のn+基板1となる。
図6に示す構造は、実施形態1のpエピタキシャル層6#を一部エッチング除去したものである。エッチング除去する部分は必要に応じて行えばよい。
図7に示す如く、ドレイン11(裏面電極)を付ける前に、裏面ウェハ研磨を行いその後、裏面にp+エピタキシャル層12を形成し、それからドレイン11(裏面電極)を付けたものである。
2 n−エピタキシャル層(ドリフト層)
3 pウェル層
4 n+層(ソース)
5 p+層
6 キャップ層
6# pエピタキシャル層
7 ゲート酸化膜
8 ポリシリコンゲート
9 酸化膜
10 ソース電極
11 ドレイン電極
12 p+層(IGBTコレクタ層)
Claims (5)
- SiCのDIMOSFET型パワーデバイスの製造工程において、pウェル層とnソース層をイオン注入で形成後のSiC表面に、SiCのエピタキシャル層を形成することにより、Siの昇華を防止し、且つ注入したイオンの活性化を同時に行うSiC半導体製造方法。
- SiCのnチャンネルDIMOSFETの製造工程において、ゲート電極の下のpウェル層およびnソース層をイオン注入で形成後のSiC表面に、SiCのpエピタキシャル層を形成することにより、Siの昇華を防止し、且つ注入したイオンの活性化を同時に行うSiC半導体製造方法。
- SiCのnチャンネルDIMOSFETにおいて、ゲート電極の下のpウェル層およびnソース層の上にpエピタキシャル層が形成されており、前記pエピタキシャル層が半導体チップの端を含めた素子表面全体に広がっているSiC半導体。
- 請求項3の構造を有するチップを実装したMOSFET及びIGBTのパワー半導体。
- 請求項3の構造を有するチップを実装したMOSFET及びIGBTのパワーモジュール。
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