CN109545842A - 碳化硅器件终端结构及其制作方法 - Google Patents
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- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 149
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 137
- 238000002360 preparation method Methods 0.000 title abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000002161 passivation Methods 0.000 claims abstract description 44
- 239000000463 material Substances 0.000 claims abstract description 31
- 239000010410 layer Substances 0.000 claims description 303
- 150000002500 ions Chemical class 0.000 claims description 35
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 29
- 239000004642 Polyimide Substances 0.000 claims description 23
- 229920001721 polyimide Polymers 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 238000005468 ion implantation Methods 0.000 claims description 12
- 238000002513 implantation Methods 0.000 claims description 11
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- 239000002356 single layer Substances 0.000 claims description 9
- 230000005611 electricity Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 13
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 239000004065 semiconductor Substances 0.000 abstract description 7
- 238000000034 method Methods 0.000 description 15
- 239000012535 impurity Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000004411 aluminium Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910018540 Si C Inorganic materials 0.000 description 1
- 229910008045 Si-Si Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910006411 Si—Si Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及半导体技术领域，公开了一种碳化硅器件终端结构及其制作方法。该碳化硅器件终端结构包括N+型SiC衬底、第一N‑型外延层、第二N‑型外延层、第一P型主结、P型终端、第二P型主结、第一电极层和第二电极层，通过将P型终端置于第一N‑型外延层内部远离表面的位置，使得碳化硅器件反向偏置时峰值电场位于SiC材料内部，从而能够解决现有碳化硅器件终端结构容易发生表面击穿的问题，同时还能够降低对SiC和钝化介质界面质量的要求，提高了器件的可靠性。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及碳化硅器件终端结构及其制作方法。
背景技术
碳化硅(SiC)属于宽禁带半导体材料，与目前半导体领域所广泛采用的硅(Si)相比，SiC材料的禁带宽度约为Si材料的3倍、电子饱和速率是Si材料的2倍、热导率是Si材料的2.5倍、峰值击穿电场是硅材料的10倍。因此，基于SiC材料制作的高压功率器件较传统的硅器件具有更优秀的电、热性能，可以满足更苛刻的应用环境。目前，600V-1700V的SiC二极管和金属氧化物半导体场效应晶体管(MOSFET)已经形成商业化产品，并且在电源、光伏发电、汽车电子等绿色能源产业得到了普遍认可和应用。
对于高压功率器件，为了提高器件耐压，必须采用适当的结终端技术来调节器件内部的电场分布、缓解器件表面的电场集中。常用的结终端技术有场限环、结终端扩展、场板和斜角终端等，这些终端结构通过扩散或者注入或者刻蚀填充等方法，在器件表面的边缘部分引入一个或多个P型掺杂区，在器件反向偏置时通过与N衬底相互耗尽来调节电场分布。
场限环、结终端扩展、场板和斜角等终端结构虽然通过调节电场分布，有效的缓解了电场集中；但是，器件发生击穿时，其峰值电场仍然在衬底材料表面或接近衬底材料表面的P-N结位置。尤其对于SiC器件，由于SiC材料内部碳原子和硅原子之间的Si-C键的键能远高于硅材料中Si-Si键的键能，因此对SiC材料实现深阱掺杂非常困难，SiC器件终端的P阱注入深度基本在1微米以内。此外，SiC表面与钝化介质的界面处的缺陷和界面电荷的浓度远高于SiC材料体内。这样，SiC器件反向偏置状态下，峰值电场所处的位置接近或处于表面位置时器件就会提前击穿，击穿时的峰值电场远低于SiC材料的峰值击穿电场，这对提高SiC器件的耐压是非常不利的。
发明内容
基于此，本发明提供一种碳化硅器件终端结构及其制作方法，用于解决现有碳化硅器件终端结构容易发生表面击穿的问题。
本发明实施例的第一方面提供一种碳化硅器件终端结构，包括：
N+型SiC衬底；
第一电极层，形成于N+型SiC衬底第一侧面上；
第一N-型外延层，形成于N+型SiC衬底第二侧面上；所述第一侧面与所述第二侧面为相对侧面；
P型终端和第一P型主结，均形成于第一N-型外延层中；
第二N-型外延层，形成于第一N-型外延层上；
第二P型主结，形成于第二N-型外延层中，且与第一P型主结共同构成终端结构的P型主结；
第二电极层，形成于第二P型主结上。
可选的，所述第二N-型外延层的层数为两层以上，P型终端形成于位于第一N-型外延层中。
可选的，该碳化硅器件终端结构还包括钝化介质层；
所述钝化介质层，形成于第二N-型外延层上除去第二电极层对应的区域上，或
所述钝化介质层，形成于第二电极层上除去需金属键合区域以外的芯片表面区域上。
可选的，所述钝化介质层为单层结构，包括氧化硅层、氮化硅层和聚酰亚胺层中的任一种。
可选的，所述钝化介质层为多层结构，包括氧化硅层、氮化硅层和聚酰亚胺层中的至少两种。
可选的，所述钝化介质层包括：
氧化硅层，形成于第二N-型外延层上除去第二电极层对应的区域上，或形成于第二电极层上除去需金属键合区域以外的芯片表面区域上；
氮化硅层，形成于氧化硅层上；
聚酰亚胺层，形成于氮化硅层上。
可选的，所述P型终端为一整体结构，或
包括多个相互间隔设置的子部分。
可选的，该碳化硅器件终端结构还包括：
N型SiC缓冲层，形成于N+型SiC衬底上，且位于N+型SiC衬底与第一N-型外延层之间。
可选的，所述N+型SiC衬底为3C-SiC材质衬底，或为4H-SiC材质衬底，或为6H-SiC材质衬底。
可选的，所述第一N-型外延层的掺杂浓度范围为1×1014cm-3至5×1016cm-3，所述第一N-型外延层的厚度为1μm至200μm。
可选的，P型终端和第一P型主结在通过注入的方式形成于第一N-型外延层中，注入深度为0.8μm至1μm。
可选的，所述第二N-型外延层的掺杂浓度范围为1×1014cm-3至5×1016cm-3，所述第二N-型外延层的厚度为0.5μm至1μm。
可选的，第二P型主结通过注入的方式形成于第二N-型外延层中，注入深度大于第二N-型外延层的厚度，表面浓度大于2×1018cm-3。
本发明实施例的第二方面提供一种碳化硅器件终端结构制作方法，其特征在于，包括：
在N+型SiC衬底的第一侧面上形成第一电极层；
在N+型SiC衬底的第二侧面上形成第一N-型外延层；所述第一侧面与所述第二侧面为相对侧面；
在第一N-型外延层中制作P型终端和第一P型主结；
在第一N-型外延层上形成第二N-型外延层；
在第二N-型外延层中制作第二P型主结，且第二P型主结与第一P型主结共同构成终端结构的P型主结；
在第二P型主结上形成第二电极层。
可选的，该碳化硅器件终端结构制作方法还包括：
在预设区域上形成钝化介质层，所述预设区域为第二N-型外延层上除去第二电极层对应的区域，或所述预设区域为第二电极层上除去金属引线键合区域之外的芯片表面区域。
可选的，所述钝化介质层为多层结构，在第二N-型外延层的预设区域上分别形成氧化硅层、氮化硅层和聚酰亚胺层中的至少两种。。
可选的，所述的预设区域上分别形成氧化硅层、氮化硅层和聚酰亚胺层中的至少两种，包括：
在预设区域上形成氧化硅层；
在氧化硅层上形成氮化硅层；
在氮化硅层上聚酰亚胺层形成。
可选的，所述在第一N-型外延层中制作P型终端和第一P型主结，包括：
通过离子注入的方式，在第一N-型外延层中制作P型终端和第一P型主结；
其中，对P型终端的离子注入能量为10KeV至600KeV，注入剂量范围为2×1012cm-2至1×1013cm-2；对第一P型主结的离子注入能量为10KeV至600KeV，注入剂量范围为2×1012cm-2至5×1014cm-2。
可选的，所述在第一N-型外延层中制作P型终端，包括：
对第一N-型外延层的预设离子注入区进行离子注入，制作P型终端；
其中，预设离子注入区为一个整体区域，或为多个相互间隔的子区域。
可选的，所述在第二N-型外延层中制作第二P型主结，包括：
通过离子注入的方式，在第二N-型外延层中制作第二P型主结；
其中，对第二P型主结的离子注入能量为350KeV至600KeV，注入剂量大于1×1014cm-2。
可选的，所述碳化硅器件终端结构制作方法还包括：
在N+型SiC衬底上形成N型SiC缓冲层，且N型SiC缓冲层位于N+型SiC衬底与第一N-型外延层之间。
可选的，在高温条件下，在第一N-型外延层上形成第二N-型外延层。
采用上述技术方案所产生的有益效果在于：本发明实施例，包括N+型SiC衬底、第一N-型外延层、第二N-型外延层、第一P型主结、P型终端、第二P型主结、第一电极层和第二电极层，通过将P型终端置于第一N-型外延层内部远离表面的位置，使得碳化硅器件反向偏置时峰值电场位于SiC材料内部，从而能够解决现有碳化硅器件终端结构容易发生表面击穿的问题，同时还能够降低对SiC和钝化介质界面质量的要求，提高了器件的可靠性。
附图说明
图1是本发明一实施例中的碳化硅器件终端结构的结构示意图，图1(a)为钝化层只覆盖在第二N-型外延层上除去第二电极层对应的区域，图1(b)为钝化层大面积覆盖在芯片表面除去第二电极层需键合引线的区域；
图2是本发明又一实施例中的碳化硅器件终端结构的结构示意图；
图3是本发明一实施例中的碳化硅器件终端结构制作方法的流程示意图；
图4是本发明一实施例中的碳化硅器件终端结构制作方法的过程示意图。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合附图和具体实施方式对本发明作进一步详细的说明。
参见图1，本发明一实施例提供了一种碳化硅器件终端结构，包括N+型SiC衬底100、第一N-型外延层200、第二N-型外延层300、第一P型主结400、P型终端500、第二P型主结600、第一电极层700和第二电极层800。其中，第一电极层700形成于N+型SiC衬底100的第一侧面上，第一N-型外延层200形成于N+型SiC衬底100的第二侧面上，第一侧面与第二侧面为相对侧面；P型终端500和第一P型主结400均形成于第一N-型外延层200中；第二N-型外延层300形成于第一N-型外延层200上；第二P型主结600形成于第二N-型外延层300中，且与第一P型主结400共同构成终端结构的P型主结；第二电极层800形成于第二P型主结600上。
上述碳化硅器件终端结构，包括N+型SiC衬底100、第一N-型外延层200、第二N-型外延层300、第一P型主结400、P型终端500、第二P型主结600、第一电极层700和第二电极层800，通过将P型终端500置于第一N-型外延层200中，使得碳化硅器件反向偏置时峰值电场位于SiC材料内部，从而能够解决现有碳化硅器件终端结构容易发生表面击穿的问题，同时还能够降低对SiC和钝化介质界面质量的要求，提高了器件的可靠性。
本实施例中，N+SiC衬底100为导电型半导体材料，掺杂浓度大于2×1018cm-3。例如，N+型SiC衬底100为3C-SiC材质衬底，或为4H-SiC材质衬底，或为6H-SiC材质衬底。
可选的，第二N-型外延层300可以为单层结构或两层以上的多层结构，其中每层第二N-型外延层300的结构相同。可通过第一N-型外延层200的厚度和第二N-型外延层300的外延温度与外延时间，进一步调整P型终端500的深度，
具体实施中可以通过多次外延、离子注入的方法改变P型终端500位于第一N-型外延层200中的深度。为了满足P型终端500的深度要求，第二N-型外延层300可以为单层结构或两层以上的多层结构。例如，P型终端500的深度要求较小时，第二N-型外延层300可以为单层结构；P型终端500的深度要求较大时，单层的第二N-型外延层300可能满足不了要求，这时第二N-型外延层300可以为多层结构。
参见图1，一个实施例中，上述碳化硅器件终端结构还可以包括钝化介质层900。钝化介质层900可以形成于第二N-型外延层300上除去第二电极层800对应区域之外的区域上，参见图1(a)；或钝化介质层900可以形成于第二电极层800上除去需金属键合区域以外的芯片表面区域上，参见图1(b)。
例如，所述钝化介质层800，形成于第二N-型外延层300上除去第二电极层800对应的区域上；或所述钝化介质层800，形成于第二N-型外延层300上除去第二电极层800对应的区域上，以及第二电极层800上除去需金属键合区域以外的区域上。
作为一种可实施方式，钝化介质层900可以为单层结构，例如钝化介质层900可以为氧化硅层、氮化硅层和聚酰亚胺层中的任一种。
作为另一种可实施方式，钝化介质层900可以为多层结构，例如钝化介质层900可以包括氧化硅层、氮化硅层和聚酰亚胺层中的至少两种。
一个实施例中，钝化介质层900包括氧化硅层、氮化硅层和聚酰亚胺层。其中，氧化硅层形成于第二N-型外延层上除去第二电极层对应区域之外的区域上，或形成于第二电极层上除去需金属键合区域以外的芯片表面区域；氮化硅层形成于氧化硅层上；聚酰亚胺层形成于氮化硅层上。
例如，可以通过采用LPCVD或PECVD的方法淀积氧化硅层，之后采用LPCVD或PECVD的方法在氧化硅层上淀积氮化硅层，然后再采用旋涂的方法在氮化硅层上淀积聚酰亚胺层，之后通过光刻的方法，将第二电极层800上需进行键合引线的区域刻蚀出来，露出第二电极层的金属层，而其它区域则保持钝化介质层900的覆盖。
可选的，上述碳化硅器件终端结构还可以包括N型SiC缓冲层(图未示)。N型SiC缓冲层形成于N+型SiC衬底100上，且位于N+型SiC衬底100与第一N-型外延层200之间。通过设置N型SiC缓冲层，能够使得上述碳化硅器件终端结构形成良好的晶格结构。
可选的，第一N-型SiC外延层200的掺杂浓度和厚度是可以根据实际需要进行调整的，例如第一N-型外延层200的掺杂浓度范围可以为1×1014cm-3至5×1016cm-3，第一N-型外延层200的厚度可以为1μm至200μm。
一个实施例中，P型终端500和第一P型主结400均可以通过离子注入的方式形成于第一N-型外延层200中。其中，P型终端500的离子注入深度可以为0.8μm至1μm，即P型终端500的下表面到第一N-型外延层200的上表面的距离为0.8μm至1μm。例如，对P型终端500和第一P型主结400注入的杂质包括但不限于硼、铝等。
具体的，对P型终端500的离子注入能量可以为10KeV至600KeV，注入剂量范围可以为2×1012cm-2至1×1013cm-2；对第一P型主结400的离子注入能量可以为10KeV至600KeV，注入剂量范围可以为2×1012cm-2至5×1014cm-2。另外，P型终端500的P型杂质掺杂浓度和第一P型主结400的P型杂质掺杂浓度可以相同或者不同，对此不予限制。
参见图1，一个实施例中，P型终端500可以为一整体结构；参见图2，一个实施例中，P型终端500也可以包括多个相互间隔设置的子部分。P型终端500可以变换不同的图形，其中图2中P型终端500的结构相对于图1中P型终端500的结构，可以实现更高的器件耐压及更好的开关特性。
具体的，可以在第一N-型外延层200上预设离子注入区域，然后对预设离子注入区域进行离子注入以制作P型终端500。其中，预设离子注入区可以为一个整体区域，制作出的P型终端500如图1所示；预设离子注入区也可以为多个相互间隔的子区域，制作出的P型终端500如图2所示。
一个实施例中，第二P型主结600也可以通过离子注入的方式形成于第二N-型外延层300中。其中，第二P型主结600的离子注入深度大于第二N-型外延层300的厚度，第二P型主结600的表面浓度应大于2×1018cm-3。例如，对第二P型主结600注入的杂质包括但不限于硼、铝等。
具体的，对第二P型主结600的离子注入能量可以为350KeV至600KeV，注入剂量需大于1×1014cm-2。
可选的，第二N-型外延层300的掺杂浓度范围可以为1×1014cm-3至5×1016cm-3，第二N-型外延层300的厚度可以为0.5μm至1μm。
另外，第一电极层700可以为阴极层，第二电极层800可以为阳极层，与最上层的第二N-型外延层300中的第二P型主结600接触。第一电极层700和第二电极层800均可以是单层或者多层金属，包括但不限于钛、镍、铂、铝等易于形成欧姆合金、肖特基接触的金属及其组合。
上述碳化硅器件终端结构，包括N+型SiC衬底100、第一N-型外延层200、第二N-型外延层300、第一P型主结400、P型终端500、第二P型主结600、第一电极层700和第二电极层800，通过将P型终端500置于第一N-型外延层200内部远离表面的位置，使得碳化硅器件反向偏置时峰值电场位于SiC材料内部，从而能够解决现有碳化硅器件终端结构容易发生表面击穿的问题，同时还能够降低对SiC和钝化介质界面质量的要求，提高了器件的可靠性。
对应于上述碳化硅器件终端结构，基于同样的发明构思，以下实施例公开一种碳化硅器件终端结构制作方法，参照图3和图4，对该制作方法详述如下：
步骤301，在N+型SiC衬底100的上表面上形成第一N-型外延层200。
其中，N+SiC衬底100可以为导电型半导体材料，掺杂浓度大于2×1018cm-3。例如，N+型SiC衬底100为3C-SiC材质衬底，或为4H-SiC材质衬底，或为6H-SiC材质衬底。
本步骤中，可以通过CVD外延生长的方法，在N+型SiC衬底100上形成第一N-型SiC外延层200。
其中，第一N-型SiC外延层200的掺杂浓度和厚度是可以根据实际需要进行调整的，例如第一N-型外延层200的掺杂浓度范围可以为1×1014cm-3至5×1016cm-3，第一N-型外延层200的厚度可以为1μm至200μm。
步骤302，在第一N-型外延层200中制作P型终端500和第一P型主结400。
一个实施例中，步骤303的实现方式可以为：通过离子注入的方式，在第一N-型外延层200中制作P型终端500和第一P型主结400；其中，对P型终端500的离子注入能量为10KeV至600KeV，注入剂量范围为2×1012cm-2至1×1013cm-2；对第一P型主结400的离子注入能量为10KeV至600KeV，注入剂量范围为2×1012cm-2至5×1014cm-2。
其中，P型终端500的离子注入深度可以为0.8μm至1μm，即P型终端500的下表面到第一N-型外延层200的上表面的距离为0.8μm至1μm。例如，对P型终端500和第一P型主结400注入的杂质包括但不限于硼、铝等。
作为一种可实施方式，所述在第一N-型外延层200中制作P型终端500的实现方式可以为：对第一N-型外延层200的预设离子注入区进行离子注入，制作P型终端500；其中，预设离子注入区为一个整体区域，或为多个相互间隔的子区域。P型终端500可以变换不同的图形，其中图2中P型终端500的结构相对于图1中P型终端500的结构，可以实现更高的器件耐压及更好的开关特性。
具体的，可以在第一N-型外延层200上预设离子注入区域，然后对预设离子注入区域进行离子注入以制作P型终端500。其中，预设离子注入区可以为一个整体区域，制作出的P型终端500如图1所示；预设离子注入区也可以为多个相互间隔的子区域，制作出的P型终端500如图2所示。
步骤303，在第一N-型外延层200上形成第二N-型外延层300。
本步骤中，可以通过CVD外延生长的方法，形成第二N-型SiC外延层300。另外，在形成第二N-型SiC外延层300的同时，也可以完成P型终端和第一P型主结离子注入区的杂质激活和注入损伤的修复及结深的调整。
另外，本步骤中，在高温条件下，在第一N-型外延层上形成第二N-型外延层，起到对在第一N-外延层内离子注入形成的P型终端和第一P型主结退火的作用。
步骤304，在第二N-型外延层300中制作第二P型主结600，且第二P型主结600与第一P型主结400共同构成终端结构的P型主结。
一个实施例中，步骤305的实现方式可以为：通过离子注入的方式，在第二N-型外延层300中制作第二P型主结；其中，对第二P型主结的离子注入能量为350KeV至600KeV，注入剂量大于1×1014cm-2。
其中，第二P型主结600的离子注入深度大于第二N-型外延层300的厚度，第二P型主结600的表面浓度应大于2×1018cm-3。例如，对第二P型主结600注入的杂质包括但不限于硼、铝等。
具体的，对第二P型主结600的离子注入能量可以为350KeV至600KeV，注入剂量需大于1×1014cm-2。
步骤305，在N+型SiC衬底的下表上形成第一电极层700，在第二P型主结600上形成第二电极层800。
本步骤中，第一电极层700形成于N+型SiC衬底的下表上，实现阴极电极，第二电极层800形成于正面的主结部分覆盖金属，实现阳极电极。
步骤306，在芯片表面进行钝化介质层制备，形成钝化介质层900。
本步骤中，先在步骤305形成的芯片表面大面积淀积钝化介质介质层900，然后通过光刻方法，去除第二电极层800上引线键合区域的钝化保护层，并将可能存在于第一电极层700表层的介质层去除干净。备后续划片、装架、烧结、键合引线，从而实现器件功能。
可选的，上述碳化硅器件终端结构制作方法还可以包括：在预设区域上形成钝化介质层，所述预设区域为第二N-型外延层上除去第二电极层对应的区域，或所述预设区域为第二电极层上除去金属引线键合区域之外的芯片表面区域。
需要说明的是：形成第一电极层700可在制作第二电极层800之前或之后，顺序不予限制。
一个实施例中，钝化介质层900可以为单层结构，例如钝化介质层900可以为氧化硅层、氮化硅层和聚酰亚胺层中的任一种。
一个实施例中，钝化介质层900可以为多层结构，所述在预设区域上形成钝化介质层，包括：在预设区域上分别形成氧化硅层、氮化硅层和聚酰亚胺层中的至少两种。
例如，所述钝化介质层包括氧化硅层、氮化硅层和聚酰亚胺层，所述在预设区域上分别形成氧化硅层、氮化硅层和聚酰亚胺层中的至少两种，包括：
在预设区域上形成氧化硅层；
在氧化硅层上形成氮化硅层；
在氮化硅层上聚酰亚胺层形成。
例如，可以通过采用LPCVD或PECVD的方法淀积氧化硅层，之后采用LPCVD或PECVD的方法在氧化硅层上淀积氮化硅层，然后再采用旋涂的方法在氮化硅层上淀积聚酰亚胺层，然后通过光刻的方法腐蚀掉出第二电极层800上需要键合区域的钝化层，而芯片表面的其它区域被钝化介质层900大面积覆盖保护。
作为一种可实施方式，上述碳化硅器件终端结构制作方法还可以包括：在N+型SiC衬底上形成N型SiC缓冲层，且N型SiC缓冲层位于N+型SiC衬底与第一N-型外延层之间。通过设置N型SiC缓冲层，能够使得上述碳化硅器件终端结构形成良好的晶格结构。
上述碳化硅器件终端结构制作方法，通过将P型终端500置于第一N-型外延层200内部远离表面的位置，使得碳化硅器件反向偏置时峰值电场位于SiC材料内部，从而能够解决现有碳化硅器件终端结构容易发生表面击穿的问题，同时还能够降低对SiC和钝化介质界面质量的要求，提高了器件的可靠性。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (22)
1.一种碳化硅器件终端结构，其特征在于，包括：
N+型SiC衬底；
第一电极层，形成于N+型SiC衬底第一侧面上；
第一N-型外延层，形成于N+型SiC衬底第二侧面上；所述第一侧面与所述第二侧面为相对侧面；
P型终端和第一P型主结，均形成于第一N-型外延层中；
第二N-型外延层，形成于第一N-型外延层上；
第二P型主结，形成于第二N-型外延层中，且与第一P型主结共同构成终端结构的P型主结；
第二电极层，形成于第二P型主结上。
2.根据权利要求1所述的碳化硅器件终端结构，其特征在于，所述第二N-型外延层的层数为两层以上，P型终端形成于位于第一N-型外延层中。
3.根据权利要求1所述的碳化硅器件终端结构，其特征在于，还包括钝化介质层；
所述钝化介质层，形成于第二N-型外延层上除去第二电极层对应的区域上，或
所述钝化介质层，形成于第二电极层上除去需金属键合区域以外的芯片表面区域上。
4.根据权利要求3所述的碳化硅器件终端结构，其特征在于，所述钝化介质层为单层结构，包括氧化硅层、氮化硅层和聚酰亚胺层中的任一种。
5.根据权利要求3所述的碳化硅器件终端结构，其特征在于，所述钝化介质层为多层结构，包括氧化硅层、氮化硅层和聚酰亚胺层中的至少两种。
6.根据权利要求5所述的碳化硅器件终端结构，其特征在于，所述钝化介质层包括：
氧化硅层，形成于第二N-型外延层上除去第二电极层对应的区域上，或形成于第二电极层上除去需金属键合区域以外的芯片表面区域上；
氮化硅层，形成于氧化硅层上；
聚酰亚胺层，形成于氮化硅层上。
7.根据权利要求1所述的碳化硅器件终端结构，其特征在于，所述P型终端为一整体结构，或
包括多个相互间隔设置的子部分。
8.根据权利要求1所述的碳化硅器件终端结构，其特征在于，还包括：
N型SiC缓冲层，形成于N+型SiC衬底上，且位于N+型SiC衬底与第一N-型外延层之间。
9.根据权利要求1至8任一项所述的碳化硅器件终端结构，其特征在于，所述N+型SiC衬底为3C-SiC材质衬底，或为4H-SiC材质衬底，或为6H-SiC材质衬底。
10.根据权利要求1至8任一项所述的碳化硅器件终端结构，其特征在于，所述第一N-型外延层的掺杂浓度范围为1×1014cm-3至5×1016cm-3，所述第一N-型外延层的厚度为1μm至200μm。
11.根据权利要求1至8任一项所述的碳化硅器件终端结构，其特征在于，P型终端和第一P型主结通过注入的方式形成于第一N-型外延层中，注入深度为0.8μm至1μm。
12.根据权利要求1至8任一项所述的碳化硅器件终端结构，其特征在于，所述第二N-型外延层的掺杂浓度范围为1×1014cm-3至5×1016cm-3，所述第二N-型外延层的厚度为0.5μm至1μm。
13.根据权利要求12所述的碳化硅器件终端结构，其特征在于，第二P型主结通过注入的方式形成于第二N-型外延层中，注入深度大于第二N-型外延层的厚度，表面浓度大于2×1018cm-3。
14.一种碳化硅器件终端结构制作方法，其特征在于，包括：
在N+型SiC衬底的上表面上形成第一N-型外延层；
在第一N-型外延层中制作P型终端和第一P型主结；
在第一N-型外延层上形成第二N-型外延层；
在第二N-型外延层中制作第二P型主结，且第二P型主结与第一P型主结共同构成终端结构的P型主结；
在N+型SiC衬底的下表面上形成第一电极层，在第二P型主结上形成第二电极层。
15.根据权利要求14所述的碳化硅器件终端结构制作方法，其特征在于，还包括：
在预设区域上形成钝化介质层，所述预设区域为第二N-型外延层上除去第二电极层对应的区域，或所述预设区域为第二电极层上除去金属引线键合区域之外的芯片表面区域。
16.根据权利要求15所述的碳化硅器件终端结构制作方法，其特征在于，所述钝化介质层为多层结构，在预设区域上分别形成氧化硅层、氮化硅层和聚酰亚胺层中的至少两种。
17.根据权利要求16所述的碳化硅器件终端结构制作方法，其特征在于，所述在预设区域上分别形成氧化硅层、氮化硅层和聚酰亚胺层中的至少两种，包括：
在第二N-型外延层的预设区域上形成氧化硅层；
在氧化硅层上形成氮化硅层；
在氮化硅层上聚酰亚胺层形成。
18.根据权利要求14所述的碳化硅器件终端结构制作方法，其特征在于，所述在第一N-型外延层中制作P型终端和第一P型主结，包括：
通过离子注入的方式，在第一N-型外延层中制作P型终端和第一P型主结；
其中，对P型终端的离子注入能量为10KeV至600KeV，注入剂量范围为2×1012cm-2至1×1013cm-2；对第一P型主结的离子注入能量为10KeV至600KeV，注入剂量范围为2×1012cm-2至5×1014cm-2。
19.根据权利要求18所述的碳化硅器件终端结构制作方法，其特征在于，所述在第一N-型外延层中制作P型终端，包括：
对第一N-型外延层的预设离子注入区进行离子注入，制作P型终端；
其中，预设离子注入区为一个整体区域，或为多个相互间隔的子区域。
20.根据权利要求14至19任一项所述的碳化硅器件终端结构制作方法，其特征在于，所述在第二N-型外延层中制作第二P型主结，包括：
通过离子注入的方式，在第二N-型外延层中制作第二P型主结；
其中，对第二P型主结的离子注入能量为350KeV至600KeV，注入剂量大于1×1014cm-2。
21.根据权利要求14至19任一项所述的碳化硅器件终端结构制作方法，其特征在于，所述制作方法还包括：
在N+型SiC衬底上形成N型SiC缓冲层，且N型SiC缓冲层位于N+型SiC衬底与第一N-型外延层之间。
22.根据权利要求14所述的碳化硅器件终端结构制作方法，其特征在于，在1550℃以上的高温条件下，在第一N-型外延层上形成第二N-型外延层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201811408241.4A CN109545842B (zh) | 2018-11-23 | 2018-11-23 | 碳化硅器件终端结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109545842A true CN109545842A (zh) | 2019-03-29 |
| CN109545842B CN109545842B (zh) | 2022-07-05 |
Family
ID=65849766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811408241.4A Active CN109545842B (zh) | 2018-11-23 | 2018-11-23 | 碳化硅器件终端结构及其制作方法 |
Country Status (1)
| Country | Link |
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