CN106449775A - 一种GaN基混合PIN肖特基二极管及其制备方法 - Google Patents
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Abstract
本发明属于半导体技术领域，具体为GaN基混合PIN肖特基二极管及其制备方法。本发明的GaN基混合PIN肖特基二极管包括：n型GaN衬底；n型GaN漂移层，位于所述GaN衬底上，其具有多层结构并且自下而上各层掺杂浓度依次递减；多个p型GaN结构层，其以一定间隔分布于所述多层结构n型GaN漂移层的顶层中；以及主结电极，形成于所述多个p型GaN结构层以及各p型GaN结构层之间的所述n型GaN漂移层上，与所述n型GaN漂移层之间形成肖特基接触。本发明引入多层漂移区技术，可以有效降低pn结界面附件的峰值电场强度，从而能够在获得合理的正向电流的同时提高器件的击穿电压。
Description
技术领域
本发明属于半导体技术领域，具体涉及GaN基混合PIN肖特基二极管及其制备方法。
背景技术
作为目前应用最为广泛的第三代半导体材料，GaN具有更大的禁带宽度、更高的临界击穿场强和饱和电子速率、更好的热稳定性和化学稳定性，以及更优良的热传导性。这些性质使得GaN在高温、高频和高功率器件领域具有广泛的应用前景。基于GaN的功率器件，其品质因数甚至能够高出Si基器件一个数量级。GaN器件器件目前主要包括金属氧化物半导体场效应晶体管（MOSFET）、金属半导体场效应晶体管（MESFET）、高电子迁移率晶体管（HEMT），其中最为广泛的是HEMT，而混合PIN肖特基（MPS）功率器件的研究相对较少，且面临挑战。
MPS二极管兼具PIN二极管和肖特基二极管（SBD）的优势，在能够承受更高的反向电压的同时拥有更快的反向恢复速度。但是传统结构的GaN基MPS器件无法完全发挥出GaN材料的优势，其击穿场强往往只有临界击穿场强的一半。使用场板和场限环等终端技术可以提高器件的击穿电压，但是其效果在部分情况下无法满足要求。多层漂移区的使用能够很好的弥补终端技术在提高击穿电压方面的不足。
发明内容
为了解决上述问题，最大限度的提高器件的击穿电压，本发明提供一种GaN基混合PIN肖特基二极管及其制备方法，通过多漂移区技术来配合常用的终端技术，弥补其在提升器件击穿性能方面的不足。
本发明提供的GaN基混合PIN肖特基二极管，包括：
n型GaN衬底；
n型GaN漂移层，位于所述GaN衬底上，其具有多层结构并且自下而上各层掺杂浓度依次递减；
多个p型GaN结构层，其以一定间隔分布于所述多层结构n型GaN漂移层的顶层中；
以及主结电极，形成于所述多个p型GaN结构层以及各p型GaN结构层之间的所述n型GaN漂移层上，与所述n型GaN漂移层之间形成肖特基接触。
优选为，还包括：底电极，位于所述n型GaN衬底的背面，与所述n型GaN衬底形成欧姆接触。
优选为，还包括结终端结构，其包括钝化层、场板和场限环，所述场板和场限环与所述主结电极分离设置，其中，所述场限环至少包括一个位于边缘终端的所述p型GaN结构层，所述钝化层位于与所述场限环相邻的所述n型GaN漂移层上，所述场板位于所述场限环上并且覆盖所述钝化层的一部分。
优选为，所述场限环为金属偏置场板，具有与所述主结电极相同的材料体系。
优选为，所述n型GaN漂移层为四层，自下而上各层掺杂浓度分别为2×1018cm-3、2×1016cm-3、1×1016cm-3和2×1015cm-3。
本发明还提供一种GaN基混合PIN肖特基二极管制备方法，具体步骤包括：
提供n型GaN衬底；
n型GaN漂移层形成步骤：在所述GaN衬底上依次形成多层掺杂浓度递减的n型GaN外延层；
多个p型GaN结构层形成步骤：在所述n型GaN漂移层的顶层中形成以一定间隔分布的多个p型GaN结构层；以及
主结电极形成步骤：在所述多个p型GaN结构层以及各p型GaN结构层之间的所述n型GaN漂移层上形成主结电极，与所述n型GaN漂移层之间形成肖特基接触。
优选为，还包括底电极形成步骤：在所述n型GaN衬底的背面形成底电极，与所述n型GaN衬底形成欧姆接触。
优选为，还包括结终端结构形成步骤：将至少一个位于边缘终端的所述p型GaN结构层设置为场限环；在与所述场限环相邻的n型GaN漂移层上形成钝化层；以及在所述场限环及所述钝化层的一部分上形成场板。
优选为，多个p型GaN结构层形成步骤具体包括以下操作：对所述n型GaN漂移层进行图形化，刻蚀去除部分n型GaN漂移层，形成具有一定间隔的多个开口区，其中，刻蚀深度小于n型GaN漂移层顶层的厚度；以及在所述开口区中形成p型GaN外延层。
优选为，在所述n型GaN漂移层形成步骤中，形成四层n型GaN漂移层，自下而上各层掺杂浓度分别为2×1018cm-3、2×1016cm-3、1×1016cm-3和2×1015cm-3。
本发明通过引入多层漂移区技术并配合终端技术，可以有效降低pn结界面附件的峰值电场强度，从而可最大限度的提高器件的击穿电压。
附图说明
图1 是本发明GaN基MPS器件第一实施方式的结构示意图。
图2是本发明GaN基MPS器件第二实施方式的结构示意图。
图3是本发明GaN基MPS器件第三实施方式的结构示意图。
图4是本发明GaN基MPS器件制备方法的流程图。
图5是形成n型GaN漂移层及牺牲层后的器件结构示意图。
图6是旋涂光刻胶并曝光出p型GaN外延区后的器件结构示意图。
图7 是刻蚀形成p型GaN外延区后的器件结构示意图。
图8是外延形成p型GaN结构层后的器件结构示意图。
图9是旋涂光刻胶并曝光出电极区和场板区后的器件结构示意图。
图10是刻蚀形成主结电极区和场板区后的器件结构示意图。
图11是形成主结电极、场板和底电极后的器件结构示意图。
具体实施方式
以下将参照附图详细描述本发明的实施例，在各个附图中，相同的元件采用类似的附图标记来表示。以下所述实施例是示例性的，为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，这些仅仅是示例，旨在解释本发明而不能理解为对本发明的限制。此外，本发明提供了各种特定的工艺和材料的例子，但是正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件的各部分均可采用本领域公知的工艺和材料实现。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括其它的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
以下，结合附图对本发明实施方式进行具体说明。图1是本发明GaN基MPS器件第一实施方式的结构示意图。如图1所示，本发明第一实施方式所涉及的GaN基混合PIN肖特基二极管包括：n型GaN衬底100，例如为直径2英吋的n+掺杂GaN衬底，掺杂浓度ND>1018cm-3或电阻率低至约0.01Ω·cm；多层n型GaN漂移层，位于GaN衬底100上，自下而上各层掺杂浓度依次递减，包括n型GaN漂移层101（厚度为2微米，掺杂浓度为2×1018cm-3），n型GaN漂移层102（厚度为5.5微米，掺杂浓度为2×1016cm-3），n型GaN漂移层103（厚度为22微米，掺杂浓度为1×1016cm-3 ），n型GaN漂移层104（厚度为8微米，掺杂浓度小于2×1015cm-3 ）；多个p型GaN结构层107，其以一定间隔分布于位于顶层的n型GaN漂移层104中，p型GaN结构层107的厚度小于n型GaN漂移层104的厚度，优选为2微米，掺杂浓度优选为5×1017cm-3；主结电极111，形成于多个p型GaN结构层107以及各p型GaN结构层之间的n型GaN漂移层104上，与n型GaN漂移层104之间形成肖特基接触，优选采用镍/金金属体系。
图2是本发明GaN基MPS器件第二实施方式的结构示意图。如图2所示，本发明第二实施方式所涉及的GaN基混合PIN肖特基二极管还包括底电极114，位于n型GaN衬底100的背面，与n型GaN衬底100形成欧姆接触。优选采用钛/金金属体系。
图3是本发明GaN基MPS器件第三实施方式的结构示意图。本发明第三实施方式所涉及的GaN基混合PIN肖特基二极管还包括结终端结构，如图3所示，包括钝化层110、场板112和场限环113，场板112和场限环113与主结电极111分离设置，其中，所述场限环113是将位于边缘终端的p型GaN结构层107中的至少一个配置为场限环113，钝化层110位于与场限环113相邻的n型GaN漂移层104上，场板112位于场限环113上并且覆盖钝化层110的一部分。优选地，场板112为金属偏置场板，即场板112位于场限环113上并且向边缘延伸至钝化层110上覆盖钝化层110的一部分。其中，场板112优选具有与主结电极111相同的材料体系，采用镍/金金属体系。钝化层110优选采用氮化硅，厚度优选为1微米。
在上述实施例中，n型GaN漂移层例如可以通过掺杂硅而形成，p型GaN结构层例如可以通过掺杂Mg而形成。
图4是本发明GaN基MPS器件制备方法的流程图。图5~图11是GaN基MPS器件制备过程中各阶段器件结构示意图。以下结合图4~图11，针对GaN基MPS器件制备方法进行说明。
在步骤S1中，选取直径为2英吋的n+掺杂的GaN衬底100，优选地，掺杂浓度ND>1018cm-3或电阻率低至约0.01Ω·cm。
接下来，在n型GaN漂移层形成步骤S2中，采用金属有机物化学气相淀积法（MOCVD）在GaN衬底100上外延2微米厚的n型掺杂GaN漂移层101，例如可以掺杂si，掺杂浓度为2×1018cm-3；采用相同的方法继续外延厚度为5.5微米、掺杂浓度为2×1016cm-3的n型掺杂GaN漂移层102； 厚度为22微米、掺杂浓度为1×1016cm-3 的n型掺杂GaN漂移层103；厚度为8微米，掺杂浓度小于2×1015cm-3 n型掺杂GaN漂移层104。
接下来，在多个p型GaN结构层形成步骤S3中，首先，采用等离子体增强化学气相淀积法（PECVD）在n型掺杂GaN漂移层104上生长约100纳米厚的氮化硅作为牺牲层105，所得结构如图5所示。然后，如图6所示，旋涂正性光刻胶106，曝光出p型GaN结构层外延区图形。然后，采用BCl3、Ar作为刻蚀气体，干法刻蚀出p型GaN外延区域的图形，刻蚀深度小于GaN漂移层104的厚度，优选为2µm。在图7中示出了刻蚀形成p型GaN外延区后的器件结构示意图。最后，采用金属有机物化学气相淀积法（MOCVD）在上述p型GaN外延区中外延再生长p型GaN结构层107，掺杂浓度例如为5×1017cm-3，所得结构如图8所示。
接下来，在主结电极和结终端结构形成步骤S4中，首先，采用等离子体增强化学气相淀积法（PECVD）在p型GaN结构层107和n型GaN漂移层104上生长约1µm厚的氮化硅108。然后，旋涂正性光刻胶109，曝光出主结电极区，同时形成场板区，所得结构如图9所示。然后，采用BCl3、Ar作为刻蚀气体，刻蚀氮化硅108形成主结电极区和场板区，氮化硅108刻蚀后的形成保护钝化层110。在图10中示出了刻蚀形成主结电极区和场板区后的器件结构示意图。然后，在器件顶部蒸镀金属镍/金，并对其进行刻蚀，使得主结电极111与场限环113和场板112分离。其中，场限环113是将位于边缘终端的p型GaN结构层107中的至少一个配置为场限环。场板112位于场限环113上并且向边缘延伸至钝化层110上覆盖钝化层110的一部分。场板112具有与主结电极111相同的材料体系。
接下来，在底电极形成步骤S5中，在n型GaN衬底100背面淀积蒸镀钛/金金属形成底电极114，快速热退火处理后与GaN衬底100形成欧姆接触。在图11中示出了形成主结电极、场板和底电极后的器件结构示意图。
通过引入多层漂移区技术并配合终端技术，可以有效降低pn结界面附件的峰值电场强度，从而提高器件的击穿电压。如果采用相同厚度的单层低掺杂n型GaN作为漂移区，也可以取得相似或更高的击穿电压，但是正向导通电流会变得很小。而多层漂移区技术在有效提高击穿电压的同时，能够获得合理的正向电流。
以上对GaN基MPS器件制备方法的具体实施方式进行了详细说明，但是本发明不限定于此。具体地来说，制备方法中的部分步骤可以省略，例如在发明的一些实施方式中可以省略底电极形成步骤S5，在一些实施方式中也可以省略结终端结构形成步骤S4等；制备方法中的各步骤的顺序可以不同，例如可以先进行底电极形成步骤S5再进行在主结电极和结终端结构形成步骤S4；制备方法中各步骤的具体实施方式根据情况可以不同，例如在n型GaN漂移层形成步骤S2中，多层结构的层数、掺杂浓度等可以根据不同情况进行选择；此外，外延方法、刻蚀的方法、器件各部分的材料、厚度等参数均可根据实际情况进行选择。
最后说明：以上各实施例仅用以说明本发明的技术方案，非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (10)
1.一种GaN基混合PIN肖特基二极管，其特征在于，包括：
n型GaN衬底；
n型GaN漂移层，位于所述GaN衬底上，其具有多层结构并且自下而上各层掺杂浓度依次递减；
多个p型GaN结构层，其以一定间隔分布于所述多层结构n型GaN漂移层的顶层中；以及,
主结电极，形成于所述多个p型GaN结构层以及各p型GaN结构层之间的所述n型GaN漂移层上，与所述n型GaN漂移层之间形成肖特基接触。
2.根据权利要求1所述的GaN基混合PIN肖特基二极管，其特征在于，还包括：底电极，位于所述n型GaN衬底的背面，与所述n型GaN衬底形成欧姆接触。
3.根据权利要求1或2所述的GaN基混合PIN肖特基二极管，其特征在于，还包括结终端结构，该结终端结构包括钝化层、场板和场限环，所述场板和场限环与所述主结电极分离设置，其中，所述场限环至少包括一个位于边缘终端的所述p型GaN结构层，所述钝化层位于与所述场限环相邻的所述n型GaN漂移层上，所述场板位于所述场限环上并且覆盖所述钝化层的一部分。
4.根据权利要求3所述的GaN基混合PIN肖特基二极管，其特征在于，所述场限环为金属偏置场板，具有与所述主结电极相同的材料体系。
5.根据权利要求1、2或4所述的GaN基混合PIN肖特基二极管，其特征在于，所述n型GaN漂移层为四层，自下而上各层掺杂浓度分别为2×1018cm-3、2×1016cm-3、1×1016cm-3和2×1015cm-3。
6.一种GaN基混合PIN肖特基二极管制备方法，其特征在于，具体步骤包括：
提供n型GaN衬底；
n型GaN漂移层形成步骤：在所述GaN衬底上依次形成多层掺杂浓度递减的n型GaN外延层；
多个p型GaN结构层形成步骤：在所述n型GaN漂移层的顶层中形成以一定间隔分布的多个p型GaN结构层；以及
主结电极形成步骤：在所述多个p型GaN结构层以及各p型GaN结构层之间的所述n型GaN漂移层上形成主结电极，与所述n型GaN漂移层之间形成肖特基接触。
7.根据权利要求6所述的GaN基混合PIN肖特基二极管制备方法，其特征在于，
还包括底电极形成步骤：在所述n型GaN衬底的背面形成底电极，与所述n型GaN衬底形成欧姆接触。
8.根据权利要求6或7所述的GaN基混合PIN肖特基二极管制备方法，其特征在于，还包括结终端结构形成步骤：
将至少一个位于边缘终端的所述p型GaN结构层设置为场限环；
在与所述场限环相邻的n型GaN漂移层上形成钝化层；以及
在所述场限环及所述钝化层的一部分上形成场板。
9.根据权利要求6或7所述的GaN基混合PIN肖特基二极管制备方法，其特征在于，多个p型GaN结构层形成步骤具体包括以下操作：
对所述n型GaN漂移层进行图形化，刻蚀去除部分n型GaN漂移层，形成具有一定间隔的多个开口区，其中，刻蚀深度小于n型GaN漂移层顶层的厚度；以及
在所述开口区中形成p型GaN外延层。
10.根据权利要求6或7所述的GaN基混合PIN肖特基二极管制备方法，其特征在于，在所述n型GaN漂移层形成步骤中，形成四层n型GaN漂移层，自下而上各层掺杂浓度分别为2×1018cm-3、2×1016cm-3、1×1016cm-3和2×1015cm-3。
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