CN207409498U - 电子器件 - Google Patents

电子器件 Download PDF

Info

Publication number
CN207409498U
CN207409498U CN201721068747.6U CN201721068747U CN207409498U CN 207409498 U CN207409498 U CN 207409498U CN 201721068747 U CN201721068747 U CN 201721068747U CN 207409498 U CN207409498 U CN 207409498U
Authority
CN
China
Prior art keywords
groove
source
drain
field plate
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201721068747.6U
Other languages
English (en)
Inventor
B·帕德玛纳伯翰
P·文卡特拉曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Application granted granted Critical
Publication of CN207409498U publication Critical patent/CN207409498U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H01L29/66909—Vertical transistors, e.g. tecnetrons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66924—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1602—Diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/2203—Cd X compounds being one element of the 6th group of the Periodic Table 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本实用新型公开了一种电子器件。该电子器件可包括双向JFET，其可包括漏极/源极区、覆盖漏极/源极区的轻掺杂半导体层、覆盖轻掺杂半导体层的源极/漏极区、延伸穿过源极/漏极区并进入轻掺杂半导体层中的沟槽、位于沟槽内的双向JFET的栅极电极，以及位于沟槽内的场电极。本实用新型所要解决的问题是获得包括具有低导通状态电阻和良好的漏极‑源极击穿电压的双向结型场效应晶体管的电子器件。本实用新型实现的技术效果是提供具有低导通状态电阻和良好的漏极‑源极击穿电压的双向结型场效应晶体管。

Description

电子器件
技术领域
本公开涉及晶体管，并且更具体地讲，涉及双向结型场效应晶体管。
背景技术
双向晶体管用于电池充电应用，诸如汽车工业中的电动车辆。双向晶体管通常是功率金属氧化物半导体场效应晶体管(MOSFET)。然而，这些MOSFET可能在其性能特性方面受到限制，诸如导通状态电阻。因此需要进一步改进双向晶体管。
实用新型内容
本实用新型所要解决的问题是获得包括具有低导通状态电阻和良好的漏极-源极击穿电压的双向结型场效应晶体管的电子器件。
根据本实用新型的一个方面，提供了一种电子器件。该电子器件包括双向JFET，其包括漏极/源极区、覆盖漏极/源极区的轻掺杂半导体层、覆盖漏极/源极区和轻掺杂半导体层的源极/漏极区、延伸到轻掺杂半导体层中的第一沟槽、位于第一沟槽内的栅极电极，以及位于第一沟槽内的第一场电极。
在一个实施方案中，该电子器件还包括设置在漏极/源极区和源极/漏极区之间、与第一沟槽相邻并且电连接到栅极电极的第一掺杂区。
在一个具体实施方案中，第一掺杂区具有与轻掺杂半导体层的导电类型相反的导电类型。
在另一具体实施方案中，电子设备还包括延伸到轻掺杂半导体层中的第二沟槽，其中第一沟槽和第二沟槽彼此间隔开。
在更具体的实施方案中，电子器件还包括第二掺杂区，该第二掺杂区设置在漏极/源极区和源极/漏极区之间、与第二沟槽相邻、与第一掺杂区通过轻掺杂半导体层的一部分间隔开并且电连接到栅极电极。
在另一个实施方案中，第一场电极是第一沟槽内的唯一场电极，并且电连接到栅极电极。
在又一个实施方案中，该电子器件还包括位于第一沟槽内的第二场电极，其中栅极电极、第一场电极和第二场电极中没有组合彼此电连接。
在一个具体实施方案中，第一电极电连接到源极/漏极区并且比源极/漏极区更靠近漏极/源极区；并且第二电极电连接到漏极/源极区并且比漏极/源极区更靠近源极/漏极区。
在更具体的实施方案中，第一场电极和第二场电极中的每个场电极不电连接至漏极/源极区、源极/漏极区或栅极电极。
在另一实施方案中，双向JFET是耗尽型晶体管。
本实用新型实现的技术效果是提供具有低导通状态电阻和良好的漏极-源极击穿电压的双向结型场效应晶体管。
附图说明
在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。
图1包括工件的一部分的剖视图的图示，该工件包括衬底、重掺杂掩埋区、轻掺杂半导体层以及轻掺杂半导体层内的掺杂区。
图2包括在形成延伸到轻掺杂半导体层中的沟槽后，图1的工件的剖视图的图示。
图3包括在形成填充沟槽，包括形成栅极电极后，图2的工件的剖视图的图示。
图4包括在沟槽内形成开口、形成场电极并填充开口后，图3的工件的剖视图的图示。
图5包括在形成与沟槽相邻的绝缘体后，图4的工件的剖视图的图示。
图6包括在形成基本上完成的电子器件后，图5的工件的剖视图的图示。
图7包括根据另选实施方案的包括栅极/场电极配置的工件的一部分的剖视图的图示。
技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可能相对于其他元件被夸大，以有助于理解本实用新型的实施方案。
具体实施方式
提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导的具体实现方式和实施方案。提供该着重点以帮助描述所述教导，而不应被解释为对所述教导的范围或适用性的限制。然而，基于如本申请中所公开的教导，可以采用其他实施方案。
术语“化合物半导体”旨在意指包括至少两种不同元素的半导体材料。示例包括SiC、SiGe、GaN、InP、AlvGa(1-v)N、CdTe等等。III-V半导体材料旨在意指包括至少一种三价金属元素和至少一种15族元素的半导体材料。III-N半导体材料旨在意指包括至少一种三价金属元素和氮的半导体材料。13族-15族半导体材料旨在意指包括至少一种13族元素和至少一种15族元素的半导体材料。
术语“载体杂质”旨在意指(1)当作为受体时，化合物内的杂质，与化合物内的所有阳离子的至少90％相比较，该杂质具有不同化合价状态，或(2)作为供体时，化合物内的杂质，与化合物内的所有阴离子的至少90％相比较，该杂质具有不同化合价。例如，C、Mg和Si为相对于GaN的受体，因为它们可捕集电子。如本文所用，Al不是相对于GaN的载体杂质，因为Al和Ga具有3+化合价。载体杂质可有意地添加，或者可作为天然产生杂质或作为形成包括杂质的层的结果存在。受体和供体为相反载体类型的载体杂质。
尽管层或区域在本文可描述为供体杂质类型或受体杂质类型，但技术人员理解杂质类型可为相反的并且根据本实用新型描述也为可能的。
除非相反地明确规定，否则术语“载体杂质浓度”或“载体杂质的浓度”在指代层、膜或区域时，旨在意指此类层、膜或区域的平均浓度。
术语“重掺杂的”在提及层或区时旨在表示当含金属的材料接触此类层或区时，此类层或区可形成与肖特基接触相对的欧姆接触。
为了附图的清楚，器件结构的某些区域诸如掺杂区或介电区可以被示为具有大致直线的边缘和精确角度的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不为精确角度。
术语“在…上”、“覆盖在上面”和“在…上方”可用于指示两种或更多种元件彼此直接物理接触。然而，“在…上方”也可意指两种或更多种元件彼此不直接接触。例如，“在…上方”可意指一种元件在另一种元件之上，但元件彼此不接触并且可在这两种元件之间具有另一个或多个元件。
对应于元素周期表中的列的族编号基于2011年1月21日版IUPAC元素周期表。
术语“正常操作”和“正常操作状态”是指这样的条件，即电子部件或器件被设计成在这种条件下操作。条件可从数据表或关于电压、电流、电容、电阻或其他电参数的其他信息获得。因此，正常操作不包括在电子部件或器件的设计极限之外对其进行操作。
术语“高电压”在提及层、结构或器件时，旨在意指此类层、结构或器件能够跨此类层、结构或器件(例如，在处于断开状态时，晶体管的源极与漏极之间)经受至少150V差值而不表现出介电击穿、雪崩击穿等。
术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或该方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而非排他性的或。例如，条件A或B由以下任一者满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。
另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并给出该实用新型的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于规定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值至多百分之十(10％)(以及针对半导体掺杂浓度至多百分之二十(20％))的差值为合理差值。
除非另外定义，否则本文所用的所有技术和科学术语具有与该实用新型所属领域的普通技术人员通常理解的含义相同的含义。材料、方法和示例仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并可在半导体和电子领域中的教科书和其他来源中找到。
电子器件可包括双向JFET，其包括漏极/源极区、覆盖漏极/源极区的轻掺杂半导体层、覆盖漏极/源极区和轻掺杂半导体层的源极/漏极区、延伸到轻掺杂半导体层中的沟槽、位于沟槽内的栅极电极，以及位于沟槽内的场电极。因此，垂直双向JFET可形成有至少一个场电极。在每个沟槽内具有单个场电极的实施方案中，场电极可以在栅极电极的上方和下方延伸。在另一个实施方案中，在每个沟槽内具有至少两个场电极，场电极中的一个场电极可设置在栅极电极下方，并且另一个场电极可设置在栅极电极上方。因此，JFET可具有良好的导通状态电阻和漏极-源极击穿电压。
形成电子器件的方法可包括：提供包括第一掺杂区和覆盖第一掺杂区的轻掺杂半导体层的工件；图案化轻掺杂半导体层以限定延伸到轻掺杂半导体层中的沟槽；沿着沟槽的底部和侧壁形成第一绝缘层；在形成第一绝缘层之后在沟槽内形成栅极电极，其中栅极电极延伸到沟槽的侧壁；在形成栅极电极之后在沟槽内形成第二绝缘层；以及在沟槽内形成第一场电极，其中双向JFET包括第一掺杂区、轻掺杂半导体层和栅极电极。第一掺杂区可为源极/漏极区，并且第二掺杂区可为用于JFET的漏极/源极区。第二掺杂区可位于沟槽的顶部附近，并且可在形成沟槽之前或之后形成。
结合如下所示和描述的实施方案可更好地理解本文所述的概念。此类实施方案旨在举例说明而非限制本实用新型的范围，本实用新型的范围由随附的权利要求限定。
图1包括工件100的一部分的剖视图的图示，该工件包括衬底102、重掺杂掩埋区104和轻掺杂半导体层122、重掺杂表面区126以及掺杂区145。重掺杂掩埋区104是源极/漏极区，并且重掺杂表面区126将成为用于双向JFET的漏极/源极区。重掺杂掩埋区104是漏极，并且当重掺杂掩埋区104处于比重掺杂表面区126更高的电压时，重掺杂表面区126是源极。当重掺杂表面区126处于比重掺杂掩埋区104更高的电压时，重掺杂掩埋区104是源极，并且重掺杂表面区126是漏极。掺杂区145将电连接到随后形成的栅极电极。掺杂区145的配置和偏置将用于关闭或打开晶体管，本说明书随后将对其进行更详细的描述。将关于如图1所示的结构更详细地描述材料和其他考虑。
衬底102可包括基极材料。在一个实施方案中，基极材料可包括硅、蓝宝石(单晶Al2O-3)、碳化硅(SiC)、氮化铝(AlN)、氧化镓(Ga2O3)、尖晶石(MgAl2O4)、另一种合适的基本上单晶材料等。如果需要或期望，可以在基极材料上方形成缓冲层，以允许在基极材料上方形成具有所需晶体取向的单晶半导体材料。
用于重掺杂掩埋区104、轻掺杂半导体层122、重掺杂表面区126和掺杂区145的材料取决于所形成的电子器件的类型。在一个实施方案中，重掺杂掩埋区104、轻掺杂半导体层122、重掺杂表面区126和掺杂区145可包括化合物半导体材料(例如，III-V族化合物或II-V族化合物)、单晶硅或金刚石。III-V族化合物可包括III-N、III-P、III-As，并且III族元素可选自Al、Ga、In或者它们的任意组合。II-VI族化合物可包括II-O、II-S、II-Se或II-Te，并且II族元素可包括Zn、Cd、Hg、Pb等。
为了简单起见，下面的讨论针对AlGaN材料。显然，可以使用其他材料。在阅读本说明书之后，技术人员将能够选择用于电子供体和电子受体的材料和合适的掺杂物。在一个实施方案中，重掺杂的掩埋区104、轻掺杂的半导体层122、重掺杂的表面区126和掺杂区145包括AlxGa(1-x)N，其中0≤x≤0.2。在一个具体实施方案中，重掺杂掩埋区104、轻掺杂半导体层122、重掺杂表面区126和掺杂区145包括GaN(上式中x＝0)。
重掺杂掩埋区104、轻掺杂半导体层122和重掺杂表面区126可包括一种或多种掺杂物，所述掺杂物是电子供体(其也可称为N型掺杂物)，并且掺杂区145可包括电子受体(其也可称为P型掺杂物)。重掺杂掩埋区104可具有2.0微米至1000.0微米范围内的厚度和1×1017个原子/cm3至1×1020个原子/cm3的掺杂物浓度。
轻掺杂半导体层122具有可取决于正在形成的双向JFET的额定电压的厚度和掺杂物浓度，以及用于重掺杂掩埋区104、轻掺杂半导体层122、重掺杂表面区126和掺杂区145的材料。对于具有600V额定电压的双向JFET，并且区104,122,126和145包括AlxGa(1-x)N(其中0<x<0.25)或GaN，轻掺杂半导体层122可具有5.0微米至30.0微米范围内的厚度，以及1×1015个原子/cm3至1×1017个原子/cm3的掺杂物浓度。在另一个实施方案中，对于具有150V额定电压的双向JFET，并且区104,122,126和145包括Si，轻掺杂半导体层122可具有10微米至20微米范围内的厚度，以及5.0×1015个原子/cm3至1.0×1017个原子/cm3的掺杂物浓度。对于较低的额定电压，轻掺杂半导体层122可以更薄，并且对于较高的额定电压，轻掺杂半导体层122可以更厚。在另一个实施方案中，轻掺杂半导体层122的厚度和掺杂物浓度可以小于或大于上述值。
重掺杂表面区126可具有0.25微米至2.0微米范围内的厚度和1×1018个原子/cm3至1×1021个原子/cm3的掺杂物浓度。
在一个具体实施方案中，可以在相同的半导体生长序列期间形成重掺杂掩埋区104、轻掺杂半导体层122和重掺杂表面区126。在另一个实施方案中，可以在半导体生长步骤期间形成轻掺杂半导体层122，并且可以在单独的掺杂操作(诸如离子注入)期间形成重掺杂表面区126。如果需要或期望，重掺杂表面区126可以在方法流程中稍后形成，诸如在形成随后形成的栅极电极和场电极之后。
掺杂区145的位置在轻掺杂半导体层122内，并且在一个实施方案中，大约在重掺杂掩埋区104和重掺杂表面区126之间的一半处。掺杂区145可具有在1×1016至1×1018个原子/cm3范围内的掺杂物浓度。在一个实施方案中，掺杂区145具有标注为尺寸148的厚度，该厚度在轻掺杂半导体层122和重掺杂表面区126的组合的厚度的5％至25％的范围内。掺杂区145的宽度比将延伸穿过掺杂区145的随后形成的沟槽宽。在一个实施方案中，掺杂区145具有标注为尺寸147的宽度，其范围为0.3微米至3.0微米，并且沟槽之间的轻掺杂半导体层122的宽度在0.2微米至5.0微米的范围内。掺杂区145之间的空间149可取决于是否形成耗尽型或增强型晶体管。对于耗尽型晶体管，空间149可在0.3微米至1.0微米的范围内。对于增强型晶体管，空间149可小于0.3微米。
掺杂区145可使用一种或多种不同的技术形成。在一个实施方案中，在形成轻掺杂半导体层122和重掺杂表面区126的全部厚度(如果存在)之后，在轻掺杂半导体层122上方形成掩模层(未示出)，并图案化以限定开口，掺杂区145形成在该开口下方。可以进行离子注入，以在期望的深度处注入用于掺杂区145的掺杂物。离子注入完成后移除掩模层。在另一个实施方案中，轻掺杂半导体层122可以部分地生长到如虚线140所示的厚度。可形成掩模层，并且注入用于掺杂区145的掺杂物。可移除掩模层，并且外延生长轻掺杂半导体层122的其余部分。在另一个实施方案中，掺杂区145可在方法流程的稍后环节中形成，如下所述。
图2包括已经图案化层以限定沟槽20之后的工件的剖视图的图示。掩模层(未示出)形成在重掺杂表面区126上方，并且包括对应于形成沟槽20的位置的开口。移除重掺杂表面区126、轻掺杂半导体层122和掺杂区145的部分以限定沟槽20。在所示的实施方案中，沟槽20延伸穿过掺杂区145并被该掺杂区围绕。沟槽20的深度(如在沟槽的底部到与沟槽20紧邻的重掺杂表面区126的顶部之间测量)取决于轻掺杂半导体层122的厚度，因此表示沟槽20的深度表示为轻掺杂半导体层122的厚度的函数。沟槽20的深度在轻掺杂半导体层122和重掺杂表面区126的组合厚度(下文称为“组合厚度”)的20％至120％的范围内。如果在方法流程中稍后形成重掺杂表面区126，则使用轻掺杂半导体层122的厚度代替组合厚度。下文中，考虑到当限定沟槽20时发生的图案化，重掺杂表面区126(单个)将被称为重掺杂表面区126(多个)。
在另一实施方案中，轻掺杂半导体层122中的至少一些可设置在沟槽20的底部和重掺杂掩埋区104之间。在一个具体实施方案中，沟槽20的深度可在组合厚度的75％至95％的范围内。沟槽20的宽度可在0.1微米至3.0微米的范围内，并且沟槽20之间的轻掺杂半导体层122的宽度在0.2微米至5.0微米的范围内。在限定沟槽20之后可移除掩模层。在可选步骤中，当轻掺杂半导体层122和重掺杂表面区126包括硅时，牺牲层(未示出)可生长为热氧化硅层并被移除，以使轻掺杂半导体层122和暴露在沟槽20内的重掺杂表面区126的表面平滑。
图3包括在沟槽20中形成下部绝缘层322、栅极电极345和上部绝缘层366之后的工件的剖视图的图示。绝缘层322和366以及栅极电极345被形成为使得栅极电极345与掺杂区145接触。在一个实施方案中，栅极电极345不接触轻掺杂半导体层122。
下部绝缘层322可包括氧化物、氮化物、氮氧化物、另一种介电材料或它们的任何组合。可沉积下部绝缘层322并填充沟槽20。下部绝缘层322可被回蚀刻，使得上表面处于期望的高度。在一个实施方案中，在蚀刻之后，下部绝缘层322填充沟槽20的深度的25％至40％。在另一个实施方案中，下部绝缘层322可填充沟槽20的更少部分或沟槽20的更多部分。
栅极电极345可包括导电材料。在所示的实施方案中，在后续处理(诸如掺杂物激活或驱入)期间，工件可能暴露于高温。栅极电极345可包括导电材料，诸如金属(原子或合金形式)、掺杂半导体材料、金属氮化物、金属硅化物等。如果工件将暴露于相对高的温度，导电材料可包括诸如W的难熔金属或诸如重掺杂多晶硅的掺杂半导体材料。如果电子器件不暴露于高于400℃的温度，则可使用其他材料，诸如Al、Cu、Au等。可沉积用于栅极电极345的层并填充沟槽20。该层可被回蚀刻，使得栅极电极345的厚度为沟槽20的深度的5％至20％。
上部绝缘层366可包括关于下部绝缘层322所述的任何材料。下部绝缘层322和上部绝缘层366可包括相同或不同的材料。可沉积下部绝缘层322并填充沟槽20。可回蚀刻上部绝缘层366以暴露沟槽20之间的重掺杂表面区126。在所示的实施方案中，上部绝缘层366填充沟槽20的其余部分。
在另一个实施方案中，可通过从栅极电极345的掺杂物扩散形成掺杂区145，使得掺杂区145与栅极电极345自对准。在一个具体实施方案中，栅极电极345可包括与轻掺杂半导体层122相比具有相反导电类型的掺杂物。例如，当轻掺杂半导体层122包括供体掺杂物(例如，N型掺杂物)时，栅极电极345可包括受体掺杂物(例如，P型掺杂物)。当轻掺杂半导体层122包括GaN时，受体掺杂物可以是Mg或Ca，并且当轻掺杂半导体层122包括Si时，受体掺杂物可以是B或Al。其他受体掺杂物可用于GaN、Si，或者当轻掺杂半导体层122包括另一种半导体材料时。在阅读本说明书之后，技术人员将能够确定满足具体应用的需要或需求的特定掺杂物。当轻掺杂半导体层122包括Al(1-x)GaxN(其中0≤x≤0.2)时，栅极电极345可包括Mg掺杂或Ca掺杂的Al(1-y)GayN，其中0≤y≤0.3。在一个实施方案中，栅极电极345可包括比轻掺杂半导体层122多的Al。当轻掺杂半导体层122包括Si时，栅极电极345可包括B掺杂或Al掺杂的Si。用于栅极电极345的层可如前所述形成。可进行掺杂物驱入循环以从栅极电极345扩散掺杂物来形成掺杂区145。掺杂物驱入可在沟槽20被填充并且重掺杂表面区126被覆盖之后进行，例如在上部绝缘层366被沉积之后并在其被蚀刻之前进行。掺杂区145将具有如前所述的掺杂物浓度和尺寸。
图4包括在开口40内形成场电极445之后工件的剖视图的图示。场电极445可帮助增大漏极-源极击穿电压(BVDS)，降低导通状态电阻(RDSON)，提高晶体管的另一种电子性能，或它们的任何组合。场电极445可包括关于栅极电极345所述的任何材料。场电极445和栅极电极345可包括相同或不同的材料。
在工件上方形成掩模层(未示出)，并且对绝缘层322和366以及栅极电极345进行图案化以限定开口40。在一个实施方案中，开口40的深度(如在开口40的底部到紧邻沟槽20的重掺杂表面区126的顶部之间测量)在此类开口40所在的沟槽20的深度的75％至95％的范围内。在另一个实施方案中，开口40的宽度在此类开口40所在的沟槽20的宽度的20％至50％的范围内。
场电极445的顶表面可位于轻掺杂半导体层122的顶表面下方的高度处，如图4中的尺寸465所标注。在一个实施方案中，尺寸465在沟槽20的深度的10％至40％的范围内。在沉积期间，开口40可由导电层完全填充，并且可以蚀刻导电层以凹进场电极445，使得场电极445的顶表面处于期望的高度。可形成覆盖绝缘层466以填充开口40。覆盖绝缘层466可包括如先前关于下部绝缘层322所述的任何材料。覆盖绝缘层466可包括与绝缘层322和366中的每一者相同或不同的材料。
图5包括在形成绝缘体566之后工件的剖视图的图示，所述绝缘体可帮助减小重掺杂表面区126和场电极445之间的电容。移除覆盖绝缘层466、重掺杂表面区126和轻掺杂半导体层122的部分，并且在部分已被移除的位置处形成绝缘体566。在另一个实施方案中，绝缘体566可以延伸到重掺杂表面区126的最上表面上方的高度。在另一个实施方案中，不使用绝缘体566，因为可以在重掺杂表面区126和覆盖绝缘层466上方形成单独的层间介电层，并将其图案化以限定开口40与重掺杂表面区126的接触。
如果在方法早期没有形成重掺杂表面区126，则其可在形成如图3所示的上部绝缘层366之后形成，在形成如图4所示的覆盖绝缘层466之后形成，或者在形成如图5所示的绝缘体566之后形成。
图6包括基本上完成的电子器件的图示。互连件606在重掺杂表面区126上方形成并与其接触。互连件606可为用于双向JFET的漏极/源极端子的一部分或与其电连接。虽然未示出，但是可形成另一互连件并连接到栅极电极345和场电极445。与互连件606相比，此类其他互连件可沿着工件的相同侧形成。在一个实施方案中，衬底102可被图案化以限定暴露重掺杂掩埋区104的开口624。绝缘体642可沿衬底102的暴露表面形成，包括在开口624内。可沿着绝缘体642并且在开口624内形成互连件644，以接触重掺杂掩埋区104。
互连件606和644可包括金属(原子或合金形式)、金属氮化物、金属硅化物、另一种合适的含金属材料，或它们的任何组合。在一个具体实施方案中，互连件606和644主要是Al、Cu、Au等。互连件606和644可具有相同或不同的材料。绝缘体642可包括关于下部绝缘层322所述的任何材料。与其他绝缘层和绝缘体相比，绝缘体642可具有相同或不同的材料。如果需要或期望，可沿着电子器件的一侧或两侧形成钝化层。
在另一个实施方案中，重掺杂掩埋区104可为显著更厚的，并且在一个具体实施方案中，衬底或衬底的一部分可为重掺杂的，并且是晶体管的源极/漏极区。在背磨或其他类似的操作期间，此类重掺杂的衬底或衬底的一部分可变为暴露的，从而避免了形成开口624和绝缘体642的需要。在这种实施方案中，互连件644可直接接触此类重掺杂的衬底或衬底的一部分。距模具背面的开口深度可以更深地进入重掺杂区104中并且衬有氧化物。就Si或SiC衬底上的GaN而言，高掺杂区104和Si或SiC衬底102之间的界面可包括若干个界面层，诸如AlN、AlGaN、超晶格结构等。如果需要或期望，可使用从晶片的背面到掺杂层104的较深蚀刻。
在所示的实施方案中，已经形成了垂直耗尽型双向JFET。在一种工作模式下，互连件644处于0V，并且互连件606处于相对高的电压，诸如高于150V。在这种工作模式期间，重掺杂掩埋区104是作为JFET的一部分的晶体管结构的共源极，并且重掺杂表面区126是漏极。当栅极电极345和场电极445处于0V时，电流从重掺杂表面区126流到掩埋掺杂区104。当栅极电极345和场电极445处于显著的负电压下(诸如在-6V至-30V的范围内)时，掺杂区145相对于轻掺杂半导体层122反向偏置，从而导致耗尽区形成于轻掺杂半导体层122中。这使得掺杂区145之间的轻掺杂半导体层122的部分被夹断，并且电流不再流过晶体管。场电极445的上部分有助于耗尽轻掺杂半导体层122内的多数载流子，即电子。因此，轻掺杂半导体层122可相比于其在不存在场电极445时的情况掺杂得更重。因此，RDSON可以更低，并且BVDS可高于不存在场电极445的情况。因此，可以实现低电阻和高击穿电压。在另一种操作模式中，互连件606和644的电压可以颠倒，在这种情况下，电流从重掺杂掩埋区104流到重掺杂表面区126。
图7包括其中栅极电极和场电极彼此分离的另选实施方案的图示。如关于图1至图6所述的实施方案的大部分处理是相同的。因此，图7的描述更侧重于沟槽20的特征。在形成沟槽之后，在沟槽20内形成绝缘材料和导电层。绝缘材料和导电层被回蚀刻以形成下部绝缘层722和下部场电极725。在一个实施方案中，下部场电极725的最高高度在其对应掺杂区145的最低高度之下。可形成另一种绝缘材料并填充沟槽20的其余部分，然后进行回蚀刻以形成上部绝缘层742。可形成另一个导电层并填充沟槽20的其余部分，然后回蚀刻以形成接触掺杂区145的栅极电极745。可以与下部绝缘层722和下部场电极725相似的方式形成绝缘层762和上部场电极765。在一个实施方案中，上部场电极765的最低高度在其对应掺杂区145的最高高度之上。可使用如先前关于下部绝缘层222所述的任何材料来形成绝缘层722,742和762，并且绝缘层722,742和762可包括彼此相同或不同的材料。用于场电极725和765的导电层可包括关于场电极445所述的任何材料。用于栅极电极745的导电层可包括关于栅极电极345所述的任何材料。场电极725和765以及栅极电极745可包括彼此相同或不同的材料。
如图7所示的实施方案允许在操作期间以更高的灵活性来偏置晶体管的部分。在一个实施方案中，下部场电极725可电连接到重掺杂表面区126，并且上部场电极765可电连接到重掺杂掩埋区104。在另一个实施方案中，下部场电极725、上部场电极765或两组场电极可被置于不同于重掺杂掩埋区104、重掺杂表面区126和栅极电极745中的每一者的电压。下表中的值仅仅是示例性的，并且不限制本实用新型的范围。
场电极725和765可使用其他偏置方案。例如，两组场电极725和765可处于0V。此外，在使用增强型晶体管时偏置可能不同。在阅读本说明书之后，技术人员将能够选择场电极725和765的电压以满足具体应用的需要或需求。
在另一个实施方案中，沟槽20内的一个或多个绝缘层可被形成为使得沿着侧壁，一个或多个绝缘层在更靠近重掺杂表面区126和重掺杂掩埋区104的位置处比更靠近栅极电极445或745的位置处更厚。关于这种实施方案的形成和构造的更多细节可见于US 2014/0054682中，其全文以引用方式并入本文。
如本文所述的实施方案具有优于传统的双向JFET的优点。具有一个或多个场电极的器件结构与没有场电极的相同器件结构相比，允许在漂移区中具有更高的掺杂，并且仍然实现期望的或要求的BVDSS。这是因为一个或多个场电极有助于耗尽漂移区并降低电场。较高的掺杂得到较低的RDSON。此外，当器件导通时，场电极可被偏置以形成聚积区，这进一步降低了RDSON。
许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本实用新型的范围。实施方案可根据如下所列的实施方案中的任一个或多个。
实施方案1.一种包括双向JFET的电子器件，包括：
漏极/源极区；
覆盖漏极/源极区的轻掺杂半导体层；
覆盖漏极/源极区和轻掺杂半导体层的源极/漏极区；
延伸到轻掺杂半导体层中的第一沟槽；
位于第一沟槽内的栅极电极；和
位于第一沟槽内的第一场电极。
实施方案2.实施方案1的电子器件，还包括设置在漏极/源极区和源极/漏极区之间、与第一沟槽相邻并且电连接到栅极电极的第一掺杂区。
实施方案3.实施方案2的电子器件，其中第一掺杂区具有与轻掺杂半导体层的导电类型相反的导电类型。
实施方案4.实施方案2的电子器件，还包括延伸到轻掺杂半导体层中的第二沟槽，其中第一沟槽和第二沟槽彼此间隔开。
实施方案5.实施方案4的电子器件，还包括第二掺杂区，该第二掺杂区设置在漏极/源极区和源极/漏极区之间、与第二沟槽相邻、与第一掺杂区通过轻掺杂半导体层的一部分间隔开，并且电连接到栅极电极。
实施方案6.实施方案1的电子器件，其中第一场电极是第一沟槽内的唯一场电极，并且电连接到栅极电极。
实施方案7.实施方案1的电子器件，还包括位于第一沟槽内的第二场电极，其中栅极电极、第一场电极和第二场电极中没有组合彼此电连接。
实施方案8.实施方案7的电子器件，其中第一电极电连接到源极/漏极区并且比源极/漏极区更靠近漏极/源极区；并且第二电极电连接到漏极/源极区并且比漏极/源极区更靠近源极/漏极区。
实施方案9.实施方案8的电子器件，其中第一场电极和第二场电极中的每个场电极不电连接到漏极/源极区、源极/漏极区或栅极电极。
实施方案10.实施方案1的电子器件，其中双向JFET为耗尽型晶体管。
实施方案11.实施方案1的电子器件，其中漏极/源极区、源极/漏极区和轻掺杂半导体层包括n型GaN；并且掺杂区包括p型GaN。
实施方案12.一种形成电子器件的方法，包括：
提供包括第一掺杂区和覆盖第一掺杂区的轻掺杂半导体层的工件；
图案化轻掺杂半导体层以限定延伸到轻掺杂半导体层中的沟槽；
沿着沟槽的底部和侧壁形成第一绝缘层；
在形成第一绝缘层之后在沟槽内形成栅极电极，其中栅极电极延伸到沟槽的侧壁；
在形成栅极电极之后在沟槽内形成第二绝缘层；以及
在沟槽内形成第一场电极，
其中双向JFET包括第一掺杂区、轻掺杂半导体层和栅极电极。
实施方案13.实施方案12的方法，还包括在形成沟槽之后沿着沟槽的侧壁的一部分形成第二掺杂区。
实施方案14.实施方案13的方法，其中第二掺杂区跨轻掺杂半导体层的部分而不是全部横向延伸。
实施方案15.实施方案14的方法，其中双向JFET是耗尽型晶体管。
实施方案16.实施方案13的方法，其中在图案化轻掺杂半导体层之前形成第二掺杂区。
实施方案17.实施方案13的方法，其中通过将掺杂物从栅极电极扩散到轻掺杂半导体层中来形成第二掺杂区。
实施方案18.实施方案13的方法，还包括覆盖轻掺杂半导体层的第三掺杂区，其中在成品电子器件中，第三掺杂区与沟槽的顶部相邻。
实施方案19.实施方案12的方法，还包括形成与第一掺杂区的背面触点。
实施方案20.实施方案12的方法，还包括：
在沟槽内形成第二场电极；以及
在形成第二场电极之后在沟槽内形成第三绝缘层，
其中在形成栅极电极之前形成第一场电极，并且在形成第二绝缘层之后形成第二场电极。
实施方案21.实施方案12的方法，其中第一场电极是沟槽内的唯一场电极。
注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求的关键、需要或必要特征。
本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性及全面性描述。为了清楚起见在本文的单独实施方案的背景下描述的某些特征也可以按组合方式在单个实施方案中提供。相反，为了简便起见而在单个实施方案的背景下描述的各种特征也可以单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。因此，本公开应当被看作是示例性的，而非限制性的。

Claims (10)

1.一种电子器件，包括双向JFET，所述电子器件包括：
漏极/源极区；
轻掺杂半导体层，所述轻掺杂半导体层覆盖所述漏极/源极区；
源极/漏极区，所述源极/漏极区覆盖所述漏极/源极区和所述轻掺杂半导体层；
第一沟槽，所述第一沟槽延伸到所述轻掺杂半导体层中；
栅极电极，所述栅极电极位于所述第一沟槽内；和
第一场电极，所述第一场电极位于所述第一沟槽内。
2.根据权利要求1所述的电子器件，还包括设置在所述漏极/源极区和所述源极/漏极区之间、与所述第一沟槽相邻并且电连接到所述栅极电极的第一掺杂区。
3.根据权利要求2所述的电子器件，其中所述第一掺杂区具有与所述轻掺杂半导体层的导电类型相反的导电类型。
4.根据权利要求2所述的电子器件，还包括延伸到所述轻掺杂半导体层中的第二沟槽，其中所述第一沟槽和所述第二沟槽彼此间隔开。
5.根据权利要求4所述的电子器件，还包括第二掺杂区，所述第二掺杂区设置在所述漏极/源极区和所述源极/漏极区之间、与所述第二沟槽相邻、与所述第一掺杂区通过所述轻掺杂半导体层的一部分间隔开并且电连接到所述栅极电极。
6.根据权利要求1所述的电子器件，其中所述第一场电极是所述第一沟槽内的唯一场电极，并且电连接到栅极电极。
7.根据权利要求1所述的电子器件，还包括位于所述第一沟槽内的第二场电极，其中所述栅极电极、所述第一场电极和所述第二场电极中没有组合彼此电连接。
8.根据权利要求7所述的电子器件，其中：
所述第一场电极电连接到所述源极/漏极区并且比所述源极/漏极区更靠近所述漏极/源极区；并且
所述第二场电极电连接到所述漏极/源极区并且比所述漏极/源极区更靠近所述源极/漏极区。
9.根据权利要求8所述的电子器件，其中所述第一场电极和所述第二场电极中的每个场电极不电连接到所述漏极/源极区、所述源极/漏极区或所述栅极电极。
10.根据权利要求1所述的电子器件，其中所述双向JFET为耗尽型晶体管。
CN201721068747.6U 2016-09-01 2017-08-25 电子器件 Active CN207409498U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/254,837 2016-09-01
US15/254,837 US10056499B2 (en) 2016-09-01 2016-09-01 Bidirectional JFET and a process of forming the same

Publications (1)

Publication Number Publication Date
CN207409498U true CN207409498U (zh) 2018-05-25

Family

ID=61243515

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201721068747.6U Active CN207409498U (zh) 2016-09-01 2017-08-25 电子器件

Country Status (2)

Country Link
US (1) US10056499B2 (zh)
CN (1) CN207409498U (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114388613A (zh) * 2021-12-30 2022-04-22 电子科技大学 一种双向阻断功率mos器件及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7481913B2 (ja) * 2020-06-12 2024-05-13 株式会社東芝 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781195B2 (en) 2001-01-23 2004-08-24 Semiconductor Components Industries, L.L.C. Semiconductor bidirectional switching device and method
US7235827B2 (en) 2004-04-20 2007-06-26 Power-One, Inc. Vertical power JFET with low on-resistance for high voltage applications
JP4777630B2 (ja) * 2004-09-21 2011-09-21 株式会社日立製作所 半導体装置
US7834376B2 (en) 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US20120018800A1 (en) * 2010-07-22 2012-01-26 Suku Kim Trench Superjunction MOSFET with Thin EPI Process
KR20140042871A (ko) 2011-06-20 2014-04-07 더 리전츠 오브 더 유니버시티 오브 캘리포니아 전류 애퍼쳐 수직 전자 트랜지스터들
US8841708B2 (en) 2012-05-10 2014-09-23 Avogy, Inc. Method and system for a GAN vertical JFET with self-aligned source metallization
US9048214B2 (en) * 2012-08-21 2015-06-02 Semiconductor Components Industries, Llc Bidirectional field effect transistor and method
WO2014197802A1 (en) * 2013-06-06 2014-12-11 United Silicon Carbide, Inc. Trench shield connected jfet

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114388613A (zh) * 2021-12-30 2022-04-22 电子科技大学 一种双向阻断功率mos器件及其制造方法
CN114388613B (zh) * 2021-12-30 2023-09-01 电子科技大学 一种双向阻断功率mos器件及其制造方法

Also Published As

Publication number Publication date
US10056499B2 (en) 2018-08-21
US20180061998A1 (en) 2018-03-01

Similar Documents

Publication Publication Date Title
CN103681866B (zh) 场效应半导体器件及其制造方法
CN103329256B (zh) 具有后表面隔离的半导体装置
US9171751B2 (en) Method and system for fabricating floating guard rings in GaN materials
US8502234B2 (en) Monolithically integrated vertical JFET and Schottky diode
US9318619B2 (en) Vertical gallium nitride JFET with gate and source electrodes on regrown gate
US8835934B2 (en) Semiconductor device
CN104518010B (zh) 集成电路和制造集成电路的方法
CN103201840B (zh) 具有提高的缓冲击穿电压的hemt
WO2017210323A1 (en) Iii-nitride devices including a graded depleting layer
US20130087803A1 (en) Monolithically integrated hemt and schottky diode
CN101689564B (zh) 异质结构场效应晶体管及其制造方法和集成电路
WO2018237355A1 (en) VERTICAL RECTIFIER WITH ADDED INTERMEDIATE REGION
US9412827B2 (en) Vertical semiconductor device having semiconductor mesas with side walls and a PN-junction extending between the side walls
US20160343801A1 (en) Vertical gallium nitride power field-effect transistor with a field plate structure
US11881512B2 (en) Method of manufacturing semiconductor device with silicon carbide body
CN104979395A (zh) 半导体结构
CN104218087A (zh) 半导体器件及其制造方法
KR101800566B1 (ko) 탄화규소 반도체 장치
GB2482479A (en) Semiconductor device operable as a vertical MOSFET and as a lateral insulated gate bipolar transistor, comprising a Schottky diode in the injector region.
CN110246894A (zh) 电子器件和形成电子器件的方法
CN207409498U (zh) 电子器件
CN104916705A (zh) Jfet及其制造方法
US11646368B2 (en) Semiconductor device
EP3886153A1 (en) High voltage blocking iii-v semiconductor device
US20150129886A1 (en) Gallium nitride field effect transistor with buried field plate protected lateral channel

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant