CN104218087A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN104218087A
CN104218087A CN201410239744.9A CN201410239744A CN104218087A CN 104218087 A CN104218087 A CN 104218087A CN 201410239744 A CN201410239744 A CN 201410239744A CN 104218087 A CN104218087 A CN 104218087A
Authority
CN
China
Prior art keywords
semiconductor
layer
semiconductor device
grooves
conduction type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410239744.9A
Other languages
English (en)
Inventor
J·康拉斯
H-J·舒尔策
R·拉普
W·维尔纳
F·普菲尔施
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN104218087A publication Critical patent/CN104218087A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H01L29/66909—Vertical transistors, e.g. tecnetrons
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8122—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Abstract

提供具有半导体主体的场效应半导体器件，该半导体主体具有主表面。该半导体主体在与该主表面基本正交的垂直截面中包括：第一导电类型的漂移层；所述第一导电类型的半导体台面，与所述漂移层邻接、基本延伸到所述主表面并且具有两个侧壁；以及第二导电类型的两个第二半导体区域，布置在所述半导体台面附近。两个第二半导体区域中的每一个至少与所述漂移层形成pn结。至少在台面的两个侧壁之一处形成整流结。此外，提供用于制作异质结半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件，具体地涉及具有垂直沟道的功率半导体晶体管，并且涉及用于制作异质结半导体器件的相关方法。
背景技术
半导体晶体管，特别是诸如MISFET(在下面也称为MOSFET(金属氧化物半导体场效应晶体管))、JFET(结栅极场效应晶体管)和MESFET(金属半导体场效应晶体管)之类的场效应控制的切换器件已经用于各种应用，包括但不限于在电源和功率转换器中用作开关，在例如立体声音响系统的消费电子和例如微波频率通信和雷达的通信技术中用作压控电阻。
特别是关于能够切换大电流和/或在更高电压下操作的功率器件，通常需要低导通电阻Ron、低泄漏电流、低切换损耗和/或诸如米勒电容之类的低寄生器件电容，这与场效应晶体管的漏极区域和栅极电极之间的栅极-漏极电容以及场效应晶体管的源极区域和栅极电极之间的栅极-源极电容有关。
此外，存在增加半导体晶体管的制造产量的持续发展。
对于这些以及其它原因，存在对本发明的需求。
发明内容
根据场效应半导体器件的一个实施例，场效应半导体器件包括具有主表面的半导体主体。半导体主体在与主表面基本正交的垂直截面中包括：第一导电类型的漂移层；与漂移层邻接、基本上延伸到主表面并且具有两个侧壁的第一导电类型的半导体台面；以及布置在半导体台面附近的第二导电类型的两个第二半导体区域。两个第二半导体区域中的每一个至少与漂移层形成pn结。至少在台面的两个侧壁之一处形成整流结。
根据场效应半导体器件的一个实施例，场效应半导体器件包括具有主表面的半导体主体。在与主表面基本正交的垂直截面中，半导体主体包括：第一导电类型并且具有第一半导体材料的第一半导体区域，至少两个沟槽从主表面部分地延伸到第一半导体区域中，至少两个沟槽中的每一个至少具有一个侧壁和底壁。与第一半导体区域形成肖特基接触的肖特基层布置在至少两个沟槽中的每一个的至少一个侧壁的下部上，和/或与第一半导体区域形成异质结的第二半导体材料的半导体层布置在至少两个沟槽中的每一个的至少一个侧壁的下部上。在垂直截面中，半导体主体还包括：第一导电类型的嵌入的电流扩展层；和/或第二导电类型的至少两个第二半导体区域。至少两个第二半导体区域中的每一个与第一半导体区域形成pn结并且邻接至少两个沟槽之一的底壁。嵌入的电流扩展层布置在至少两个沟槽之下、与第一半导体区域欧姆接触并具有比第一半导体区域的最大掺杂浓度更大的最大掺杂浓度。
根据用于制作场效应半导体器件的方法的一个实施例，该方法包括：提供晶片，所述晶片具有主表面和第一导电类型的第一半导体层；形成从所述主表面部分地到所述第一半导体层中的至少两个沟槽，使得所述至少两个沟槽中的每一个在与所述主表面基本正交的垂直截面中包括侧壁和底壁，并且使得在所述至少两个沟槽的侧壁之间形成半导体台面；在所述第一半导体层中形成第二导电类型的至少两个第二半导体区域，使得所述至少两个沟槽中的每一个的底壁邻接所述至少两个第二半导体区域中的一个；以及在所述至少两个沟槽中的至少一个的侧壁处形成整流结。
根据用于制作场效应半导体器件的方法的一个实施例，该方法包括：提供晶片，所述晶片具有主表面、延伸到所述主表面的第一导电类型的第一半导体层、以及具有比所述第一半导体层的最大掺杂浓度更大的最大掺杂浓度的所述第一导电类型的嵌入的电流扩展层；形成从所述主表面部分地到所述第一半导体区域中的至少两个沟槽，使得所述至少两个沟槽中的每一个在与所述主表面基本正交的垂直截面中包括布置在所述电流扩展层之上的底壁和侧壁，并且使得在所述至少两个沟槽的侧壁之间形成半导体台面；以及在所述至少两个沟槽中的每一个的侧壁处形成整流结。
通过阅读下列详细描述以及查看附图，本领域技术人员将认识到附加特征和优势。
附图说明
图中的组件不一定按照比例绘制，而是强调图示本发明的原理。而且，在图中，类似的参考标号指示对应的部分。在附图中：
图1图示了通过根据一个实施例的场效应半导体器件的半导体主体的截面；
图2图示了通过根据一个实施例的场效应半导体器件的半导体主体的截面；
图3图示了通过根据一个实施例的场效应半导体器件的半导体主体的截面；
图4图示了通过根据一个实施例的场效应半导体器件的半导体主体的截面；
图5图示了通过根据一个实施例的场效应半导体器件的半导体主体的截面；以及
图6至图8图示了通过根据一个实施例的方法的方法步骤期间的半导体主体的垂直截面。
具体实施方式
在下面的详细描述中，参照附图，附图形成其一部分并且通过图示的方式示出其中可以实施本发明的特定实施例。在这点上，参照所述附图的方向使用方向术语，诸如“顶部”、“底部”、“前面”、“背面”、“头部”、“尾部”等。由于可以在多个不同方向上定位实施例的组件，所以为图示的目的使用方向术语，而绝非进行限制。将理解到的是，在不脱离本发明范围的情况下，可以利用其它实施例并且可以进行结构或逻辑上的改变。因此，下面的详细描述并不是出于限制意义给出，本发明的范围由所附权利要求限定。
现在将详细地参照各种各样实施例，在图中图示其一个或多个示例。每个示例通过说明的方式提供而不旨在于限定本发明。例如，图示或描述为一个实施例的一部分的特征可以在其它实施例上或与其它实施例结合地使用，以产生另一实施例。本发明旨在于包括这样的修改和变化。使用特定语言描述这些示例，该特定语言不应视为限制所附权利要求的范围。附图不是按照比例绘制而是仅用于图示目的。为了清晰起见，如果没有另外指出，则相同的元件或制造步骤在不同的附图中由相同的参考标记指示。
本说明书中使用的术语“水平”旨在于描述与半导体衬底或主体的第一表面或主表面基本平行的方向。这例如可以是晶片或裸片的表面。
本说明书中使用的术语“垂直”旨在于描述如下方向，该方向基本布置成与第一表面垂直，即与半导体衬底或主体的第一表面的正向方向平行。
在本说明书中，半导体主体的半导体衬底的第二表面认为是由半导体衬底的下表面或背侧表面形成，而第一表面认为是由半导体衬底的上表面、前表面或主表面形成。因此本说明书中使用的术语“之上”和“之下”描述考虑该方向的情况下一个结构特征相对于另一个结构特征的相对位置。
在本说明书中，n掺杂称为第一导电类型，而p掺杂称为第二导电类型。备选地，半导体器件可以利用相反的掺杂关系形成，使得第一导电类型可以是p掺杂的，而第二导电类型可以是n掺杂的。此外，一些图通过在掺杂类型附近指示“-”或“+”来图示有关的掺杂浓度。例如，“n-”是指低于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更大的掺杂浓度。然而，指示有关的掺杂浓度并不是指相同的有关掺杂浓度的掺杂区域必需具有相同的绝对掺杂浓度，除非另外指出。例如，两个不同的n+掺杂区域可以具有不同的绝对掺杂浓度。这例如适用于n+掺杂和p+掺杂区域。
本说明书中描述的特定实施例涉及诸如MESFET和JFET的场效应半导体器件，具体地涉及垂直功率场效应晶体管并涉及其制造方法，但不限于此。
本说明书中使用的术语“异质结”旨在于描述具有不同晶体结构的半导体材料的两个层或区域。这些半导体材料通常具有不同的带隙。
通常，半导体器件是具有有源区域的功率半导体器件，该有源区域具有用于承载和/或控制两个负载金属化结构之间的负载电流的多个晶体管单元。此外，功率半导体器件可以具有外围区域，该外围区域具有至少一个边缘端接结构，当从上面看时该边缘端接结构至少部分地围绕晶体管单元的有源区域。
本说明书中使用的术语“功率半导体器件”旨在于描述在单一芯片上的具有高电压和/或高电流切换能力的半导体器件。换言之，功率半导体器件期望通常在安培范围内的高电流和/或通常在100V以上、更通常在400V以上的高电压。
本说明书中使用的术语“场效应”旨在于描述第一导电类型的导电“沟道”的电场介导的形成和/或第一导电类型的两个区域之间的沟道的导电性和/或形状的控制。在第二导电类型的半导体区域中、通常在第一导电类型的两个区域之间布置的第二导电类型的体区域中，可以形成和/或控制导电沟道。由于场效应，分别在MOSFET结构和IGBT结构中的第一导电类型的漂移区域与第一导电类型的源极区域或发射极区域之间形成通过沟道区域的单极电流路径。漂移区域可以分别与第一导电类型的更高掺杂的漏极区域或第二导电类型的更高掺杂的集电极区域接触。漏极区域或集电极区域与漏极电极或集电极电极低电阻性电接触。源极区域或发射极区域与源极电极或发射极电极低电阻性电接触。分别在JFET结构和MESFT结构中，沟道区域通常通过与一个或两个栅极区域形成一个或两个整流结的漂移区域的部分形成，并且可以通过改变栅极区域和沟道区域之间形成的耗尽层的宽度控制。
在本说明书的上下文中，术语“欧姆接触”、“电阻性电接触”和“电阻性电连接”旨在于描述：至少当没有电压或仅低探测电压施加到半导体器件和/或跨半导体器件时，在半导体器件的相应元件或部分之间存在欧姆电流路径。类似地，低欧姆接触的用语“低电阻性电接触”和“低电阻性电连接”旨在于描述至少当没有电压施加到和/或跨半导体器件时在半导体器件的相应元件或部分之间存在低电阻性欧姆电流路径。在本说明书内，用于“低欧姆接触”、“低电阻性电接触”、“电耦合”和“低电阻性电连接”含义相同地使用。在一些实施例中，当低电压例如低于1伏或几伏的探测电压施加到和/或跨半导体器件时为低的半导体器件的相应元件或部分之间的低电阻性电流路径的电阻率在阈值电压以上变为高，例如由于耗尽形成电流路径的至少一部分的半导体区域。
在本说明书的上下文中，用语“金属化结构”旨在描述关于电导率具有金属或接近金属性质的区域或层。金属化结构可以与半导体区域相接触以形成半导体器件的电极、焊盘和/或端子。金属化结构可以由诸如Al、Ti、W、Cu、Mo和Co之类的金属或诸如NiAl之类的金属合金制成和/或包括这些金属和金属合金，但也可以由就电导率而言具有金属或接近金属性质的材料制成，诸如高掺杂n型或p型多晶硅、TiN、诸如TaSi2、TiSi2、PtSi、CoSi2、WSi2、MoSi之类的导电硅化物或诸如AlC、NiC、MoC、TiC、CoC、PtC、WC之类的导电碳化物等。金属化结构也可以包括不同的导电材料，例如这些材料的叠层。
在下面，主要参照具有单晶SiC半导体主体的碳化硅(SiC)半导体器件说明有关半导体器件和用于形成半导体器件的制造方法的实施例。因此，如果没有另外指出，则半导体区域或层通常是单晶SiC区域或SiC层。
然而，应理解的是，半导体主体可以由适于制造半导体器件的任意半导体材料制成。举一些例子来说，这种材料的示例包括但不限于诸如硅(Si)或锗(Ge)之类的基本半导体材料、诸如碳化硅(SiC)或锗化硅(SiGe)之类的IV族化合物半导体材料、诸如氮化镓(GaN)、砷化镓(GaAs)、磷化钾(GaP)、磷化铟(InP)、铟镓磷(InGaP)、铝镓氮(AlGaN)、铝铟氮(AlInN)、铟镓氮(InGaN)、铝镓铟氮(AlGaInN)或铟镓砷磷(InGaAsP)之类的三元或四元III-V半导体材料以及诸如碲化镉(CdTe)和碲镉汞(HgCdTe)之类的二元或三元II-VI半导体材料。上述半导体材料也称为同质结半导体材料。当组合两种不同半导体材料时形成异质结半导体材料。异质结半导体材料的示例包括但不限于铝镓氮(AlGaN)-铝镓铟氮(AlGaInN)、铟镓氮(InGaN)-铝镓铟氮(AlGaInN)、铟镓氮(InGaN)-氮化镓(GaN)、铝镓氮(AlGaN)-氮化镓(GaN)、铟镓氮(InGaN)-铝镓氮(AlGaN)、硅-氮化硅(SixC1-x)和硅-SiGe异质结半导体材料。对于功率半导体应用，当前主要使用Si、SiC、GaAs和GaN材料。如果半导体主体包括具有高击穿场强度和高关键雪崩场长度的高带隙材料诸如SiC或GaN，则可以将相应半导体区域的掺杂分别选择得更高，这降低导通电阻Ron。
参照图1，说明场效应半导体器件100的实施例。图1图示了通过半导体器件100的半导体主体40的示意性截面。半导体主体40包括定义垂直方向en的主表面101和与主表面101相对的背表面102。
在示例性实施例中，具有第一最大掺杂浓度的n型漂移层1a嵌入在半导体主体40中并且与经由延伸到背表面102的n型漏极层3布置在背表面102上的漏极金属化结构12欧姆接触。漏极层3具有比第一最大掺杂浓度更高的最大掺杂浓度。
根据一个实施例，在漂移层1上布置多个间隔开的n型半导体台面1b。半导体台面1b中的每一个邻近漂移层1并且基本延伸到主表面101。
在本说明书的上下文中，用语“半导体台面(mesa)”旨在描述从公共衬底或公共半导体层延伸到半导体主体或晶片的主表面并且彼此间隔开的半导体区域。通常，在与主表面基本正交的垂直截面中，半导体台面布置在从主表面延伸到半导体主体或晶片中的两个相邻的沟槽之间。沟槽可以基本是垂直的(垂直沟槽)，即，在垂直截面中沟槽和半导体台面的侧壁分别可以与主表面基本正交。在垂直截面中，沟槽和半导体台面的两个侧壁分别也可以锥形化。用语“半导体台面”和“台面”在本说明书中含义相同地使用。在下面，沟槽和半导体台面的两个侧壁分别也称为第一侧壁和第二侧壁。
在图1所示的垂直截面中，台面1b布置在从主表面102基本延伸到漂移层1a的相应的相邻成对垂直沟槽50之间。沟槽50可以具有约1μm到约2μm的垂直延伸，或者甚至到约10μm或若干个10μm。台面1b中的每一个通常经由相应的n型源极接触区域11与源极接触10a欧姆接触，该n型源极接触区域11形成在台面1b中并且具有比台面1b更高的最大掺杂浓度。每个源极接触10a分别布置在半导体台面1b之一和主表面101上。源极接触10a例如可以由镍铝合金制成。通常，对于SiC半导体器件100而言，镍铝合金的铝含量的范围从约2％到约16％。
通常，形成源极端子的前侧金属化结构10布置在主表面101上，用于分别接触源极接触10a和台面1b。
在图1所示的示例性实施例中，整流结18形成在半导体台面1b的侧壁19的每一个处。为了清晰起见，利用相应参考标记18、19仅标示多个侧壁19之一和整流结18。每个整流结18形成在半导体台面1b之一与栅极区域形成层8之间，该栅极区域形成层8布置在半导体台面1b的侧壁上并且与公共栅极金属化结构欧姆接触(在图1中未示出)。栅极区域形成层8在以下也称为栅极层。公共栅极金属化结构通常也布置在主表面101上。因此，半导体器件100是三端子常开场效应半导体器件。为了控制源极电位VS处的公共源极金属化结构10与漏极电位VD处的漏极金属化结构12之间的基本垂直电流，通过由台面1b和漂移层1a形成的n型第一半导体区域1并且通过相邻的漏极层3，可以施加适当的栅极电位VG。为了关断半导体器件100，可以选择栅极电位或栅极电压VG和源极电位或源极电压VS，使得整流结18反向偏置，并且在每个台面1b中形成电流阻挡耗尽区域(空间电荷区域)。取决于所指向的器件特性，台面1b的沟道区域形成部分的最大掺杂浓度可以具有与漂移层1a基本相同或不同的最大掺杂浓度。
在图1所示的示例性实施例中，将半导体器件100形成为具有多个n沟道区域的常开场效应半导体器件，该多个n沟道区域基本形成在台面1b中或者基本由台面1b形成。为了关断n沟道器件100，通常需要负向栅极-源极电压VGS＝VG-VS<0。
在其它一些实施例中，使图1所示的掺杂关系反向以形成常开p沟道场效应半导体器件，其可以通过适当的正向栅极-源极电压VGS而关断。
根据一个实施例，整流结18是肖特基结。在本实施例中，栅极层8是肖特基层，即，形成金属层(例如钛层)的肖特基接触。因此，半导体器件100是MESFET，通常为具有多个单位单元120的功率MESFET。为了清晰起见，仅利用参考标记120标示出一个单位单元。
如第二垂直沟槽50中从左边所示，可以在肖特基层8上布置具有比肖特基层8更高电导率的导电层8a，以改善与公共栅极金属化结构的电接触。导电层8a可以是金属层或高掺杂多晶硅层。
电介质区域9分别布置在每个沟槽50中以及前侧金属化结构10与肖特基层8和导电层8a之间。电介质区域9至少布置在沟槽50的相应上部中，但也可以如图1所示从主表面101延伸到相应底壁59。此外，电介质区域9可以在垂直截面中并与主表面101相邻地在半导体台面1b的相邻台面之间延伸。通常沟槽50是无空隙的。在其它一些实施例中，在每个沟槽50中提供一个或多个空隙。因此，可以减小机械应力。
根据一个实施例，每个垂直沟槽50的底壁59与相应的p型第二半导体区域2邻接。第二半导体区域2的最大掺杂浓度通常大于约1017cm-3，更通常大于约1018cm-3。每个第二半导体区域2与漂移层1a和1b形成pn结。间隔开的第二半导体区域2和与漂移层1a和1b形成的pn结可以相对于沟槽50基本居中。此外，在垂直截面中每个半导体台面1b可以相对于相邻的第二半导体区域2基本居中。
在其中使整流结18反向配置的半导体器件100的阻挡模式期间，形成空间电荷区域(耗尽区域)，该空间电荷区域从第二半导体区域2的相应区域延伸到漂移层1a中，并且甚至会彼此合并且通常也与形成在台面1b中的耗尽区域合并。此外，通过第二半导体区域2的注入，在阻挡模式期间避免高电场靠近沟槽50的底壁附近的肖特基层8。因此，可以减少泄漏电流，与不具有第二半导体区域2的半导体器件相比，基本不改变半导体器件100的单极性行为。因此，第二半导体区域2通常例如经由相应的肖特基层8和/或相应的导电层8a与栅极金属化结构欧姆接触。
通常，第二半导体区域2的水平延伸在垂直截面中大于沟槽50的水平延伸。因此，每个第二半导体区域2邻接相邻的半导体台面1b，并且在每个台面1b下方形成窄的可控n型电流路径。这便于减少在阻挡模式期间的泄漏电流。例如，两个相邻第二半导体区域2之间的距离w2在垂直截面中可以低于台面1b的水平延伸w1的约90％、更典型地约80％。
可以选择台面1b的水平延伸w1和最大掺杂浓度，以调节半导体器件100的电阻和米勒电容。栅极-漏极泄漏电流也可以依赖于台面1b的水平延伸w1和最大掺杂浓度，但主要可通过台面1b的水平延伸w1与两个相邻第二半导体区域2间的距离w2之间的比率调节。半导体器件100的额定阻挡电压主要由漂移层1a的掺杂浓度决定。因而，通过适当地选择漂移层1a的掺杂浓度、水平延伸w1、台面1b的最大掺杂浓度和两个相邻第二半导体区域2间的距离w2，半导体器件100可以关于其操作条件进行优化。
图2图示了通过半导体器件200的垂直截面。半导体器件200与上面参照图1图示的半导体器件100类似，并且也可以操作为MESFET。然而，半导体器件200还包括至少一个沟槽50’，该沟槽具有高掺杂p型或金属接触区域4，该区域4在前侧金属化结构10与邻接的第二半导体区域2’之间延伸，以提供第二半导体区域2’与前侧金属化结构10之间的欧姆接触。因此，半导体器件200包括形成在第二半导体区域2’与漂移层1a之间的集成体二极管14。因此，通过针对雪崩模式提供稳定(非破坏性)的电流路径，可以改善雪崩模式期间的器件操作。
图3图示了通过半导体器件300的垂直截面。半导体器件300类似于上面参照图1图示的半导体器件100，并且也可以操作为MESFET。为清晰起见，在图3中未示出漏极层(3)和漏极电极(12)。然而，半导体器件300还包括n型电流扩展层5，其嵌入在漂移层1a、1c中并且具有比漂移层1a、1c更高的最大掺杂浓度。因此，可以减小半导体器件300的导通电阻。在图示的垂直截面中，电流扩展层5将漂移层1a、1c划分成上部1a和下部1c。
当从上面看时也可以构造电流扩展层5。
图4图示了通过半导体器件400的垂直截面。半导体器件400类似于上面参照图3图示的半导体器件300，并且也可以操作为MESFET。然而，半导体器件400的垂直沟槽51和台面1b的侧壁19锥形化。因此，通常便于半导体器件400的制造。通常，侧壁19和主表面101与相应沟槽底部59之间的角度α分别大于约92°且小于105°。
通常，台面1b的(在数学上的)集成掺杂浓度对于所有跨异质结18的水平面而言基本相等。因此，台面1b在水平面中以相同反置电压耗尽。
图5图示了通过半导体器件500的垂直截面。半导体器件500类似于上面分别关于图1、图2图示的半导体器件100、200，并且也可以操作为三端子晶体管。为清晰起见，在图5中未示出漏极层(3)和漏极电极(12)。然而，半导体器件500的整流结18形成为异质结。如上面关于图2说明的类似，多个沟槽50’之一可以用于将相应的第二半导体区域2’与前侧金属化结构10接触，该第二半导体区域2’与漂移层1a形成体二极管14，以改进雪崩模式期间的器件行为。此外，电流扩展层(5)可以附加地形成在漂移层1下方，如上面关于图3说明的那样。
使用异质结作为整流结18也允许其中主要仅电子对正常操作期间的电流作出贡献的器件。因此，台面1b(和漂移层1a)的半导体材料通常具有比布置在沟槽50中的p型栅极层或栅极区域6的半导体材料的带隙大至少约1eV的带隙。例如，台面1b和漂移层1a可以由SiC、例如4H-SiC制成，并且栅极区域6可以由硅或锗、通常为多晶硅制成，以便于制造。出于同样的理由，沟槽50’中的p型接触区域4也通常由硅或锗制成，更典型地由多晶硅制成。
对于与4H-SiC形成异质结的具有Si的p+区的4H-SiC/Si异质结二极管，已知下列性质。与同质结pn-SiC二极管相比，击穿电压针对相同的掺杂浓度基本相同。泄漏电流与肖特基二极管相当。例如，对于1600V额定阻挡电压的二极管的约1000V的反向偏置下，这些异质结二极管的泄漏电流可以约为2×10-5A/cm2。在正向偏置期间，没有空穴注入到n-区中。与肖特基二极管类似，通过p+区提供电子电流。此外，异质结(pn结)处p+区的电子密度可由跨异质结的电压降调谐。与双极二极管类似，pn结处p+区的电子在反向偏置期间具有100V约107cm-3，并且具有约1016cm-3下的1.2V的正向偏压(p+区(6)1020cm-3、n-区(1b)1016cm-3的给定掺杂浓度)。对于其它宽带隙/小带隙异质结二极管(诸如GaN/Si异质结二极管或SiC/Ge异质结二极管)，期望类似的器件行为。
因此，对于上面关于图1至图4说明的半导体器件和半导体器件500，期望类似的器件性质。
以上关于图1至图5说明的半导体器件100至500共同地具有：它们包括半导体主体40，半导体主体40延伸到主表面101并且在垂直截面中包括：第一导电类型的漂移层1a；第一导电类型的一个或多个半导体台面1b，每个半导体台面邻接漂移层1a、基本延伸到主表面101并且具有在其处形成整流结18的两个侧壁19；以及两个或多个第二半导体区域2，至少与漂移层1a形成相应的pn结，使得每个侧壁19布置在一个第二半导体区域2附近，通常邻接一个第二半导体区域2。
整流结18可以是上面关于图1至图4说明的肖特基结或者上面关于图5说明的pn异质结。
为了避免高电场靠近沟槽底壁59和邻接的侧壁19之间的边缘，可以将该边缘圆化。
根据一些实施例，上面关于图3至图5说明的类似半导体器件包括电流扩展层5以改善导通电阻，而无需提供第二半导体区域。这些半导体器件的半导体主体40也延伸到主表面101并且在垂直截面中包括：第一导电类型的漂移层1a；第一导电类型的一个或多个半导体台面1b，每个半导体台面邻接漂移层1a、基本延伸到主表面101并且具有在其处形成相应整流结18的侧壁19；以及第一导电类型的电流扩展层5，其嵌入在半导体主体40中、与漂移层1a欧姆接触、布置在一个或多个半导体台面1b下方并且具有比漂移层1a更高的最大掺杂浓度。
这里说明的半导体器件共同地具有：其半导体主体40延伸到主表面101并且在与主表面101基本正交的垂直截面中包括：第一导电类型的第一半导体区域1，由第一半导体材料和至少两个沟槽50、51制成，这些沟槽从主表面101部分地延伸到第一半导体区域1中。因此，第一半导体区域1包括漂移层1a和一个或多个邻接的半导体台面1b，每个台面布置在至少两个沟槽50、51的一对相邻沟槽50、51之间。至少两个沟槽50、51中的每一个在垂直截面中具有底壁59和至少一个侧壁19，至少一个侧壁19通常为可以锥形化的两个侧壁19。在至少两个沟槽50、51的每一个的至少一个侧壁19的下部上，通常通过分别与第一半导体区域1和半导体台面1b之一形成肖特基接触的肖特基层8，或者通过分别与第一半导体区域1和半导体台面1b之一形成异质结的第二半导体材料的半导体层6，形成整流结18。在垂直截面中，半导体主体40还包括第一导电类型的嵌入的电流扩展层5，其布置在第二导电类型的至少两个第二半导体区域2和/或至少两个沟槽50、51下方。嵌入的电流扩展层5与第一半导体区域1欧姆接触，并且具有比第一半导体区域1的最大掺杂浓度更高的最大掺杂浓度。至少两个第二半导体区域2中的每一个与第一半导体区域1、通常至少与漂移层1a形成pn结，并且邻接至少两个沟槽50、51之一的底壁59。
整流结18通常形成在至少两个沟槽50、51中的一个或多个的两个侧壁19上，更通常地形成在至少两个沟槽50、51的多个的两个侧壁19上。
在至少两个沟槽50’的一个或多个中，整流结18仅可以形成在侧壁19之一处，而在另一侧壁19处形成高导电性接触区域4，例如可以作为金属区域，而不分别与第一半导体区域1和半导体台面1b形成整流结18。
在其它一些实施例中，高导电性接触区域4也与第一半导体区域1和半导体台面1b形成整流结18。例如第一半导体区域1可以由单晶n型SiC制成，至少两个第二半导体区域2可以由单晶p型SiC制成，并且接触区域4可以由高掺杂多晶硅p型Si制成，用于接触至少两个第二半导体区域2之一。
关于图6至图8，在通过半导体主体或半导体晶片40的相应垂直截面中图示用于形成半导体器件的方法的方法步骤。
在第一步骤中，提供在主表面101和与主表面101相对布置的背表面102之间延伸的晶片40，例如SiC晶片。晶片40可以包括延伸到背表面102的导电衬底3和形成在导电衬底3上的第一半导体层1并延伸到主表面101的第一导电类型的一个或多个外延层。
此外，可以在第一半导体层1中形成嵌入的电流扩展层5。可以通过第一导电类型的掺杂剂向第一半导体层1中的掩蔽注入形成电流扩展层5，或者可以通过附加的较高掺杂层的沉积(例如通过外延)形成电流扩展层5。
之后，可以在主表面101上形成硬掩膜15。图6图示了产生的半导体结构400。形成硬掩膜15通常包括在主表面101上形成硬掩膜层、在硬掩膜层上形成抗蚀剂掩膜、通过抗蚀剂掩膜对硬掩膜层进行至少一次曝光、去除掩膜并刻蚀硬掩膜层。通过使用硬掩膜的多于一次的曝光，可以在硬掩膜中形成更小的结构。
在示例性实施例中，电流扩展层5将第一半导体层1划分成上部1ab和下部1c。上部1ab可以包括延伸到主表面101的最上半导体层和在最上半导体层与电流扩展层5之间延伸的下半导体层。最上半导体层和下半导体层可以具有基本相同或不同的最大掺杂浓度，这可以根据器件特性调节。最上半导体层的部分分别典型地形成在待制造的半导体器件中的台面和沟道区域。
硬掩膜15随后用于刻蚀沟槽并且可以具有锥形化的侧壁(侧翼)，用于调节主表面101与沟槽的侧壁之间的角度。硬掩膜15可以是例如镍或镍合金制成的金属掩膜或氧化物膜。在作为金属掩膜的硬掩膜15的情况下，掩膜15可以在将制造的半导体器件中形成从硬掩膜15左侧的第二部分的源极接触，如参考标号10a所示。因此可以便于制造。
之后，可以使用硬掩膜15刻蚀沟槽51。通常使用干法化学刻蚀工艺来形成具有相应侧壁19和底壁59的多个沟槽51。由此形成多个半导体台面1b，每个半导体台面1b布置在相邻沟槽51之间。
可以使用氢气气氛中的高温退火来将侧壁19与底壁59之间的边缘圆化。因此，可以避免在待制造的半导体器件的阻挡模式期间的高电场。例如，可以在范围从约1600℃到约1800℃的温度对晶片退火约0.4小时至约2小时。
之后，可以在半导体层1中形成第二导电类型的第二半导体区域2，使得每个沟槽51的底壁59邻接第二半导体区域2之一。这通常包括通过底壁59注入第二导电类型的掺杂剂并且随后回火。
由于存在第二半导体区域2，因此可以减少靠近在侧壁19处和底壁19附近形成的整流结在阻挡模式期间形成的电场强度。因而可以减少泄漏电流。在图7中示出了产生的半导体结构400。为清晰起见，在图7中未示出电流扩展层5下方的半导体区域。在包括形成第二半导体区域2的实施例中，电流扩展层5和形成电流扩展层5分别是任选的。
在图7中所示的示例性实施例中，台面1b形成为具有锥形化侧壁19的对称梯形。典型地，侧壁19分别与主表面101和底壁59之间的角度α大于约92°。因此，便于稍后在侧壁19处整流结的形成。
之后，可以例如通过注入，在台面1b中以及主表面101处形成第一导电类型的较高掺杂的源极接触区域11，并且可以在台面1b上形成源极接触10a。在其它一些实施例中，在形成用于刻蚀沟槽51的硬掩膜15之前形成源极接触区域11，和/或将硬掩膜15用作源极接触。
之后，可以在沟槽51的侧壁19处形成整流结18。在图8中示出了产生的半导体结构400。这可以包括在侧壁19上形成肖特基接触形成层8或者在侧壁19上分别形成异质结和异质结形成层。整流结18可以仅在沟槽51的一个或多个中形成在两个侧壁19之一处，而在另一侧壁19处形成高导电性接触区域(在图8中未示出)，该高导电性接触区域例如可以作为金属区域，而不在相应侧壁19处形成整流结18。
通过沉积具有比台面1b更低带隙、通常低至少1eV的第二导电类型的半导体材料(诸如硅或锗)并且随后进行回刻蚀，可以实现形成异质结。使用适当的PVD(物理气相沉积)工艺，将异质结通常形成在台面1b与沉积的非单晶半导体材料(例如掺杂的多晶硅)之间。因此，至少基本上减少由台面1b和沟槽51中形成的栅极区域之间的异质结引起的机械应力。在沉积之后，沟槽51通常不填充有空隙。在回刻蚀(back-etch)之后，沟槽51相应的最上部分可以填充有布置在相应栅极区域上的电介质区域。完全填充沟槽51便于后续在主表面101上前侧金属化结构、栅极接触和栅极金属化结构的形成。
最后，可以与前侧金属化结构相对地并且在形成漏极区域的导电衬底3处形成漏极金属化结构。得到的半导体器件类似于上面关于图5说明的相似，但具有锥形化的侧壁19。为了形成如图5所示的集成体二极管，可以在回刻蚀和沉积的电介质区域之前掩蔽沟槽51中的一个或多个。
在图8所示的示例性实施例中，在侧壁19处形成肖特基接触形成层8。这通常包括用于沉积诸如钛之类的肖特基金属的层(肖特基金属层)的PVD工艺。通常在主表面101处和主表面101附近去除肖特基金属层。这可以通过氧化物剥离工艺或掩蔽刻蚀来实现。
之后，可以在肖特基接触形成层8上形成具有比肖特基接触形成层8更高的电导率的高掺杂多晶硅或金属的导电层。
之后，沟槽51的剩余部分可以基本无空隙地填充有相应的电介质区域9，该电介质区域9布置在主表面101与肖特基接触形成层8之间。
之后，可以在主表面101上形成与第一半导体层1欧姆接触的前侧金属化结构10。
之后，可以与前侧金属化结构10相对地并且与第一半导体层1欧姆接触地形成漏极金属化结构12。图4中示出了得到的半导体器件400。
为了集成用于提供与上面关于图2图示的前侧金属化结构10欧姆接触的接触区域4和体二极管14，可以在一个或多个侧壁19处形成第二导电类型的高掺杂多晶硅或金属的高导电层，而不是肖特基接触形成层8处形成第二导电类型的高掺杂多晶硅或金属的高导电层。备选地，形成接触区域4包括通过相应侧壁19注入第二导电类型的掺杂剂。
上面结合图6至图8说明的方法允许可靠调整的器件参数，诸如通态电阻、泄漏电流、切换损耗和/或诸如米勒电容之类的寄生器件电容。此外，便于前侧金属化结构10的形成，因为可以在沉积前侧金属化结构10之前提供基本平坦的表面。
根据用于制作场效应半导体器件的方法的实施例，该方法包括：提供具有主表面和第一导电类型的第一半导体层的晶片；形成从主表面部分地到第一半导体层中的至少两个沟槽，使得至少两个沟槽中的每一个在与主表面基本正交的垂直截面中包括侧壁和底壁，并且使得在侧壁之间形成半导体台面；在第一半导体层中形成第二导电类型的至少两个第二半导体区域，使得至少两个沟槽中的每一个的底壁邻接至少两个第二半导体区域之一；以及在至少两个沟槽中的至少一个的侧壁处形成整流结。
尽管已经公开了本发明的各种示例性实施例，但本领域技术人员将明白的是，可以在不脱离本发明的精神和范围的情况下进行将实现本发明优势中的一些优势的各种改变和修改。对于本领域技术人员而言将明显的是，可以适当地替代执行相同功能的其它组件。应指出的是，即使在其中还没有明确提及的情况中，参照特定图说明的特征也可以与其它图的特征组合。这种对本发明概念的修改旨在由所附权利要求覆盖。
为便于描述，使用诸如“下方”、“之下”、“更低”、“之上”、“上面”等之类的空间相对术语来说明一个元件相对于第二元件的定位。除了与图中描绘的方向不同的方向之外，这些术语旨在于涵盖器件的不同方向。此外，也使用诸如“第一”、“第二”等的术语来描述各种元件、区域、部分等并且也并不旨在于进行限定。贯穿整个描述，类似的术语指代类似的元件。
如这里使用的，术语“具有”、“含有”、“包括”、“包含”等是开放式术语，指示所述元件或特征的存在，而并不排除附加的元件或特征。除非上下文另外清楚指出，否则冠词“一个”、“一”和“该”旨在于包括复数以及单数。
考虑到上述变型和应用的范围，应理解到的是，本发明并不由前面的描述限定，也不由附图限定。相反，本发明仅由下面的权利要求和其合法等同方案限定。

Claims (27)

1.一种场效应半导体器件，包括半导体主体，所述半导体主体具有主表面并且在与所述主表面基本正交的垂直截面中包括：
-第一导电类型的漂移层；
-所述第一导电类型的半导体台面，与所述漂移层邻接、基本延伸到所述主表面并且包括第一侧壁，其中在所述第一侧壁处形成整流结；以及
-第二导电类型的两个第二半导体区域，布置在所述半导体台面附近，所述两个第二半导体区域中的每一个至少与所述漂移层形成pn结。
2.根据权利要求1所述的半导体器件，其中所述整流结是肖特基结或整流异质结。
3.根据权利要求1所述的半导体器件，其中所述半导体台面还包括第二侧壁并且在所述第二侧壁处形成另一整流结。
4.根据权利要求1所述的半导体器件，其中所述两个第二半导体区域中的每一个与所述半导体台面邻接。
5.根据权利要求1所述的半导体器件，其中所述半导体台面在所述垂直截面中相对于所述两个第二半导体区域基本居中。
6.根据权利要求3所述的半导体器件，其中所述半导体台面的第一侧壁和第二侧壁之间的距离小于所述两个第二半导体区域之间的距离。
7.根据权利要求1所述的半导体器件，其中所述主表面与所述第一侧壁之间的角度大于约92°。
8.根据权利要求1所述的半导体器件，其中所述半导体主体在所述垂直截面中包括多个半导体台面。
9.根据权利要求8所述的半导体器件，其中在所述垂直截面图中，基本无空隙填充的垂直沟槽被布置在所述多个半导体台面的每对相邻半导体台面之间。
10.根据权利要求1所述的半导体器件，其中所述漂移层具有第一最大掺杂浓度，所述半导体器件还包括以下项中的至少一项：
-所述第一导电类型的电流扩展层，嵌入在所述半导体主体中、与所述漂移层欧姆接触并且包括比所述第一最大掺杂浓度更高的最大掺杂浓度；
-所述第一导电类型的漏极层，延伸到所述半导体主体的与所述主表面相对布置的背表面并且与所述漂移层欧姆接触，所述漏极层具有比所述第一最大掺杂浓度更高的最大掺杂浓度；
-与所述漏极层邻接的漏极金属化结构；
-源极接触，布置在所述主表面上并与所述半导体台面欧姆接触；
-前侧金属化结构，布置在所述主表面上用于接触所述源极接触；
-所述第二导电类型的接触区域，与所述前侧金属化结构以及所述两个第二半导体区域中的一个第二半导体区域欧姆接触；
-布置在所述第一侧壁上的肖特基层；
-导电层，布置在所述肖特基层上并且具有比所述肖特基层更高的电导率；
-所述第二导电类型的多晶硅区域，形成所述整流结；
-电介质区域，从所述主表面延伸到所述半导体主体中并至少与下项之一邻接：所述半导体台面、所述多晶硅区域、所述前侧金属化结构以及所述两个第二半导体区域中的一个第二半导体区域；以及
-栅极金属化结构，布置在所述主表面上并与所述肖特基层或多晶硅区域欧姆接触。
11.根据权利要求1所述的半导体器件，其中所述半导体器件是基本单极半导体器件。
12.一种场效应半导体器件，包括半导体主体，所述半导体主体具有主表面并且在与所述主表面基本正交的垂直截面中包括：
-第一导电类型的第一半导体区域，并且包括第一半导体材料；
-至少两个沟槽，从所述主表面部分地延伸到所述第一半导体区域中，所述至少两个沟槽中的每一个包括至少一个侧壁和底壁；
-所述第一导电类型的嵌入的电流扩展层，布置在所述至少两个沟槽下方、与所述第一半导体区域欧姆接触并且具有比所述第一半导体区域的最大掺杂浓度更高的最大掺杂浓度，和/或第二导电类型的至少两个第二半导体区域，所述至少两个第二半导体区域中的每一个与所述第一半导体区域形成pn结并且邻接所述至少两个沟槽之一的底壁；以及
肖特基层，布置在所述至少两个沟槽中的每一个的至少一个侧壁的下部上并且与所述第一半导体区域形成肖特基接触，或者第二半导体材料的半导体层，布置在所述至少两个沟槽中的每一个的至少一个侧壁的所述下部上并且与所述第一半导体区域形成异质结。
13.根据权利要求12所述的半导体器件，其中所述第一半导体材料是碳化硅。
14.根据权利要求12所述的半导体器件，其中所述第二半导体材料是硅。
15.根据权利要求12所述的半导体器件，其中所述半导体层是非单晶半导体层。
16.根据权利要求12所述的半导体器件，其中所述至少两个沟槽中的至少一个基本未填充有空隙。
17.根据权利要求12所述的半导体器件，其中所述至少两个沟槽中的每一个包括布置在相应上沟槽部分中的电介质区域。
18.根据权利要求12所述的半导体器件，其中所述至少两个沟槽中的至少一个的至少一个侧壁与底壁之间的角度大于约92°。
19.一种用于形成场效应半导体器件的方法，所述方法包括：
-提供晶片，所述晶片包括主表面和第一导电类型的第一半导体层；
-形成从所述主表面部分地到所述第一半导体层中的至少两个沟槽，使得所述至少两个沟槽中的每一个在与所述主表面基本正交的垂直截面中包括侧壁和底壁，并且使得在所述至少两个沟槽的侧壁之间形成半导体台面；
-在所述第一半导体层中形成第二导电类型的至少两个第二半导体区域，使得所述至少两个沟槽中的每一个的底壁邻接所述至少两个第二半导体区域中的一个；以及
-在所述至少两个沟槽中的至少一个的侧壁处形成整流结。
20.根据权利要求19所述的方法，其中提供所述晶片包括以下项中的至少一项：
-提供碳化硅晶片；
-提供所述晶片作为还包括所述第一导电类型的嵌入的电流扩展层的晶片，所述电流扩展层具有比所述第一半导体层的最大掺杂浓度更高的最大掺杂浓度；
-提供所述第一导电类型的衬底；
-在所述衬底上形成所述第一导电类型的外延层；
-在所述外延层上形成掩膜；
-将所述第一导电类型的掺杂剂注入到所述外延层的层中；
-去除所述掩膜；以及
-在所述外延层上形成所述第一导电类型的另一外延层。
21.根据权利要求19所述的方法，其中形成所述至少两个沟槽包括以下项中的至少一项：
-形成硬掩膜包括在所述主表面上形成硬掩膜层、在所述硬掩膜层上形成抗蚀剂掩膜并且通过所述抗蚀剂掩膜对所述硬掩膜层进行至少一次曝光；
-形成金属掩膜；
-掩蔽刻蚀，使得所述至少两个沟槽中的至少一个的所述侧壁和所述底壁之间的角度大于约92°；以及
热退火。
22.根据权利要求19所述的方法，其中所述第一半导体层包括第一半导体材料，并且其中形成所述整流结包括以下项中的至少一项：
-在所述侧壁上形成肖特基接触形成层；
-在所述侧壁上形成异质结；
-PVD工艺；
-沉积钛；
-沉积多晶硅；
-利用第二半导体材料填充所述至少两个沟槽，从而与所述半导体台面形成异质结；
-对所述第二半导体材料进行部分地回刻蚀；以及
-去除所述主表面附近的所述肖特基接触形成层。
23.根据权利要求22所述的方法，还包括：在所述肖特基接触形成层上形成导电层，所述导电层具有比所述肖特基接触形成层更高的电导率。
24.根据权利要求19所述的方法，其中形成所述至少两个第二半导体区域包括：通过所述至少两个沟槽的所述底壁注入所述第二导电类型的掺杂剂。
25.根据权利要求19所述的方法，还包括以下项中的至少一项：
-至少在所述至少两个沟槽中的至少一个的上部中形成电介质区域；
-在所述主表面上形成与所述第一半导体层欧姆接触的前侧金属化结构；
-形成与所述至少两个第二半导体区域中的一个以及所述前侧金属化结构欧姆接触的所述第二导电类型的接触区域；以及
-形成与所述前侧金属化结构相对并且与所述第一半导体层欧姆接触的漏极金属化结构。
26.一种用于形成场效应半导体器件的方法，所述方法包括：
-提供晶片，所述晶片包括主表面、延伸到所述主表面的第一导电类型的第一半导体层以及具有比所述第一半导体层的最大掺杂浓度更高的最大掺杂浓度的所述第一导电类型的嵌入的电流扩展层；
-形成从所述主表面部分地到所述第一半导体区域中的至少两个沟槽，使得所述至少两个沟槽中的每一个在与所述主表面基本正交的垂直截面中包括布置在所述电流扩展层之上的底壁和侧壁，并且使得在所述至少两个沟槽的侧壁之间形成半导体台面；以及
-在所述至少两个沟槽中的每一个的侧壁处形成整流结。
27.根据权利要求26所述的方法，还包括：
-在所述半导体层中以及所述电流扩展层上方形成第二导电类型的至少两个第二半导体区域，使得所述至少两个沟槽中的每一个的底壁邻接所述至少两个第二半导体区域中的一个。
CN201410239744.9A 2013-05-31 2014-05-30 半导体器件及其制造方法 Pending CN104218087A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/906,738 US9136397B2 (en) 2013-05-31 2013-05-31 Field-effect semiconductor device
US13/906,738 2013-05-31

Publications (1)

Publication Number Publication Date
CN104218087A true CN104218087A (zh) 2014-12-17

Family

ID=51899562

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410239744.9A Pending CN104218087A (zh) 2013-05-31 2014-05-30 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US9136397B2 (zh)
CN (1) CN104218087A (zh)
DE (1) DE102014107172A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109065638A (zh) * 2018-08-22 2018-12-21 电子科技大学 一种功率二极管器件

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011087591A1 (de) * 2011-12-01 2013-06-06 Robert Bosch Gmbh Hochspannungs-Trench-Junction-Barrier-Schottkydiode
US9136397B2 (en) 2013-05-31 2015-09-15 Infineon Technologies Ag Field-effect semiconductor device
US9184281B2 (en) 2013-10-30 2015-11-10 Infineon Technologies Ag Method for manufacturing a vertical semiconductor device and vertical semiconductor device
KR20180047639A (ko) * 2016-11-01 2018-05-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
DE102019109368A1 (de) 2018-05-15 2019-11-21 Infineon Technologies Ag Halbleitervorrichtung mit siliziumcarbidkörper und herstellungsverfahren
US10276667B1 (en) 2018-05-31 2019-04-30 Silanna Asia Pte Ltd High voltage breakdown tapered vertical conduction junction transistor
US11233157B2 (en) * 2018-09-28 2022-01-25 General Electric Company Systems and methods for unipolar charge balanced semiconductor power devices
US11552189B2 (en) * 2019-09-25 2023-01-10 Stmicroelectronics S.R.L. High electron mobility transistor (HEMT) devices and methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050067630A1 (en) * 2003-09-25 2005-03-31 Zhao Jian H. Vertical junction field effect power transistor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570218B1 (en) 2000-06-19 2003-05-27 International Rectifier Corporation MOSFET with a buried gate
GB0229217D0 (en) 2002-12-14 2003-01-22 Koninkl Philips Electronics Nv Vertical insulated gate transistor and manufacturing method
US9190494B2 (en) 2008-02-19 2015-11-17 Micron Technology, Inc. Systems and devices including fin field-effect transistors each having U-shaped semiconductor fin
US7994548B2 (en) 2008-05-08 2011-08-09 Semisouth Laboratories, Inc. Semiconductor devices with non-punch-through semiconductor channels having enhanced conduction and methods of making
US8203181B2 (en) 2008-09-30 2012-06-19 Infineon Technologies Austria Ag Trench MOSFET semiconductor device and manufacturing method therefor
KR20120091368A (ko) 2009-12-08 2012-08-17 에스에스 에스시 아이피, 엘엘시 주입된 측벽들을 가지는 반도체 장치들의 제조 방법 및 그에 의해 제조된 장치들
US8664048B2 (en) * 2010-12-28 2014-03-04 Northrop Grummen Systems Corporation Semiconductor devices with minimized current flow differences and methods of same
JP2012256698A (ja) 2011-06-08 2012-12-27 Hitachi Cable Ltd 半導体ダイオード
US9136397B2 (en) 2013-05-31 2015-09-15 Infineon Technologies Ag Field-effect semiconductor device
DE102013111966B4 (de) 2013-10-30 2017-11-02 Infineon Technologies Ag Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung
US9184281B2 (en) 2013-10-30 2015-11-10 Infineon Technologies Ag Method for manufacturing a vertical semiconductor device and vertical semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050067630A1 (en) * 2003-09-25 2005-03-31 Zhao Jian H. Vertical junction field effect power transistor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109065638A (zh) * 2018-08-22 2018-12-21 电子科技大学 一种功率二极管器件
CN109065638B (zh) * 2018-08-22 2021-02-12 电子科技大学 一种功率二极管器件

Also Published As

Publication number Publication date
US9608092B2 (en) 2017-03-28
US20140353667A1 (en) 2014-12-04
DE102014107172A1 (de) 2014-12-04
US20150349097A1 (en) 2015-12-03
US9136397B2 (en) 2015-09-15

Similar Documents

Publication Publication Date Title
US9373692B2 (en) Method for forming a semiconductor device with an integrated poly-diode
US11631765B2 (en) Method of manufacturing insulated gate semiconductor device with injection suppression structure
CN103681866B (zh) 场效应半导体器件及其制造方法
CN104241260B (zh) 具有高电子迁移率晶体管和单片集成半导体二极管的高压级联二极管
US9947741B2 (en) Field-effect semiconductor device having pillar regions of different conductivity type arranged in an active area
CN104218087A (zh) 半导体器件及其制造方法
CN104733519A (zh) 半导体器件
CN103383966B (zh) 具有改善的鲁棒性的半导体器件
CN105280711A (zh) 电荷补偿结构及用于其的制造
US20150279983A1 (en) Semiconductor device
US10147813B2 (en) Tunneling field effect transistor
CN108281351B (zh) 用于制造竖直半导体器件的方法和竖直半导体器件
CN103915485A (zh) 电荷补偿半导体器件
CN103311271B (zh) 电荷补偿半导体器件
CN105047714A (zh) 垂直半导体器件
CN104916705A (zh) Jfet及其制造方法
CN105280712A (zh) 电荷补偿器件及其制造
US20220246744A1 (en) Transistor device and method of manufacturing
US20170154965A1 (en) Semiconductor Device
US20230326974A1 (en) Semiconductor diode and manufacturing method
US20210175329A1 (en) Semiconductor device including insulated gate bipolar transistor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20141217

RJ01 Rejection of invention patent application after publication