CN104916705A - Jfet及其制造方法 - Google Patents

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Abstract

本发明涉及JFET及其制造方法。JFET具有半导体基体，该半导体基体具有第一表面和与第一表面基本上平行的第二表面。源极金属化和栅极金属化被布置在第一表面上。漏极金属化被布置在第二表面上。在与第一表面基本上正交的横截平面中，半导体基体包含：与源极金属化和漏极金属化欧姆接触的第一半导体区；与栅极金属化欧姆接触、彼此间隔开并且与第一半导体区形成相应的第一pn结的至少两个第二半导体区；以及与第一半导体区形成第二pn结的至少一个基体区。该至少一个基体区与源极金属化欧姆接触。该至少一个基体区的至少部分在到第一表面上的投影中被布置在两个第二半导体区之间。

Description

JFET及其制造方法
技术领域
本发明的实施例涉及JFET，特别涉及垂直JFET并且涉及用于制作垂直半导体器件的相关方法。
背景技术
结栅场效应晶体管（JFET，有时也称为JUGFET）在诸如碳化硅（SiC）半导体器件的宽带隙半导体器件中被广泛地用作电子受控的开关结构。在JFET中，基本上单极的电流在源极金属化（源极端子）与漏极金属化（漏极端子）之间经过半导体沟道（沟道区）流动，该半导体沟道（沟道区）通过施加适当的电压到与栅极区接触的栅极金属化（栅极端子）来控制，该栅极区与沟道形成pn结。在常开型JFET中，沟道通过施加大于JFET的夹断电压的反向偏置电压（即将pn结反向偏置的电压）到栅极金属化而“被夹断”。
在具有横向沟道的横向JFET中，典型地在制造期间通过高温外延沉积来限定沟道。使用这个复杂的工艺，制造的沟道宽度主要由外延沉积层的厚度来确定。典型地，狭窄的工艺窗口被用于外延沉积以减少由厚度可变性产生的夹断电压的可变性。然而，这可能产生低成品率。垂直JFET的相应的沟道宽度和夹断电压的可变性主要由光刻变化特别是CD变化（临界尺寸变化）确定。这典型地也产生处理成品率与夹断电压的可变性之间的权衡。
由于这些原因和其它原因，需要改进。
发明内容
根据垂直JFET的实施例，垂直JFET包含半导体基体，该半导体基体具有第一表面和与第一表面基本上平行伸延的第二表面。源极金属化和栅极金属化被布置在第一表面上。漏极金属化被布置在第二表面上。在与第一表面基本上正交的横截平面中，半导体基体包含：与漏极金属化和源极金属化欧姆接触的n掺杂第一半导体区；与栅极金属化欧姆接触、基本上延伸到第一表面、彼此间隔开并且与第一半导体区形成相应的第一pn结的多个p掺杂的第二半导体区；以及彼此间隔开的、与p掺杂的第二半导体区间隔开的、与第一表面并且与第二表面间隔开的、并且与第一半导体区形成相应的第二pn结的多个p掺杂的基体区。p掺杂的基体区与源极金属化欧姆接触。
根据JFET的实施例，JFET包含半导体基体，该半导体基体具有第一表面和与第一表面基本上平行伸延的第二表面。源极金属化和栅极金属化被布置在第一表面上。漏极金属化被布置在第二表面上。在与第一表面基本上正交的横截平面中，半导体基体包含：与源极金属化和漏极金属化欧姆接触的第一半导体区；与栅极金属化欧姆接触、彼此间隔开并且与第一半导体区形成相应的第一pn结的至少两个第二半导体区；以及与第一半导体区形成第二pn结的至少一个基体区。至少一个基体区与源极金属化欧姆接触。至少一个基体区的至少一部分在到第一表面上的投影中被布置在两个第二半导体区之间。
根据用于制作JFET的方法的实施例，该方法包含：提供具有第一表面和n掺杂的第一半导体层的半导体衬底；在第一表面上形成硬掩模，该硬掩模包含限定n掺杂的第一半导体层中的第一区段的开口；经过硬掩模将第一最大能量的受主离子注入到第一区段中；用包含与硬掩模的开口基本上互补的开口的反型掩模来代替硬掩模；经过反型掩模将不同于第一最大能量的第二最大能量的受主离子注入到n掺杂的第一半导体层的第二区段中；执行至少一个温度步骤以激活第一区段和第二区段中的受主离子；在第一表面上形成与第二区段欧姆接触的栅极金属化；以及在第一表面上形成与第一区段欧姆接触的源极金属化。
根据用于制作JFET的方法的实施例，该方法包含：提供具有第一侧面并且包括延伸到第一侧面的n掺杂的第一半导体层的半导体衬底；在第一侧面上形成掩模，以致该掩模在横截平面中包括掩模部分和布置在相邻掩模部分之间的开口；经过掩模将受主离子注入到第一半导体层中，该受主离子具有第一最大能量，以致撞击在掩模部分上的受主离子的至少部分穿过掩模部分并且被注入到第一半导体层中；去除掩模；以及从第一侧面将施主离子注入到第一半导体层中。
通过阅读下面的详细描述以及通过观看附图，本领域技术人员将认识到附加的特征和优点。
附图说明
附图中的部件不必成比例，相反重点放在本文中图示的原理上。
图1图示经过根据实施例的垂直半导体器件的半导体基体的横截面。
图2图示经过根据实施例的在图1中图示的半导体基体的进一步横截面。
图3图示经过根据实施例的垂直半导体器件的半导体基体的横截面。
图4图示经过根据实施例的垂直半导体器件的半导体基体的横截面。
图5图示经过根据实施例的垂直半导体器件的半导体基体的横截面。
图6图示经过根据实施例的垂直半导体器件的半导体基体的横截面。
图7A图示经过根据实施例的垂直半导体器件的半导体基体的横截面。
图7B图示根据实施例的垂直半导体器件的部分的透视图。
图8A至图9C图示经过在根据实施例的方法的方法步骤期间的半导体基体的垂直横截面。
图10A至图10C图示经过在根据实施例的方法的方法步骤期间的半导体基体的垂直横截面。
具体实施方式
在下面详细描述中，对附图进行了参考，这些附图形成其部分，并且在附图中通过图示的方式示出了在其中可实践本发明的特定实施例。在这点上，参考所描述的（一个或多个）附图的定向，使用了方向性术语，诸如“顶”、“底”、“前”、“后”、“首”、“尾”等。因为实施例的部件能够以多个不同定向来定位，所以为了图示的目的使用方向性术语并且方向性术语决不进行限制。在不脱离本发明的范围的情况下，可以利用其它实施例并且可以进行结构上或逻辑上的改变。因此，下面详细描述不应在限制的意义上理解，并且本发明的范围由所附的权利要求限定。
现在将对各种实施例进行详细参考，实施例中的一个或多个示例被图示在附图中。每个示例通过解释的方式被提供并且不意味着作为本发明的限制。例如，图示或描述为一个实施例的部分的特征能够被使用在其他实施例上或与其他实施例结合使用以产生又进一步的实施例。旨在本发明包含这样的修改和变化。示例使用特定语言被描述，其不应该被解释为限制所附权利要求书的范围。附图不是成比例的并且仅为了图示的目的。为了清楚起见，在不同的附图中通过相同参考已指定相同元件或制造步骤，如果不是另外声明。
在该说明书中所使用的术语“水平的”旨在描述与半导体衬底或基体的第一或主表面基本上平行的定向。这能够是例如晶圆或管芯的表面。
在该说明书中所使用的术语“垂直的”旨在描述定向，该定向基本上布置成与第一表面正交，即与半导体衬底或基体的第一表面的法线方向平行。
在该说明书中，半导体基体的半导体衬底的第二表面被认为通过下表面或背侧表面所形成，而第一表面被认为通过半导体衬底的上表面、前表面或主表面所形成。在该说明书中所使用的术语“上面”和“下面”因此在考虑该定向的情况下描述一个结构特征到另一个结构特征的相对位置。
在该说明书中，n掺杂被称为第一导电类型，而p掺杂被称为第二导电类型。可替代地，能够利用相反的掺杂关系形成半导体器件以致第一导电类型能够是p掺杂的并且第二导电类型能够是n掺杂的。而且，一些附图通过接近掺杂类型指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意味着小于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区更大的掺杂浓度。然而，除非另外声明，指示相对掺杂浓度不意味着相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区能够具有不同的绝对掺杂浓度。例如，这同样适用于n+掺杂区和p+掺杂区。
在该说明书中描述的特定实施例涉及而没有被限制到：诸如n沟道JFET和p沟道JFET的单极的半导体器件，特别是垂直JFET，以及其制造方法。
在本说明书的上下文中，术语“基本上单极的半导体器件”和“单极的半导体器件”旨在描述具有在额定电流密度和更低电流密度的负载电流的半导体器件，该半导体器件是单极的或至少基本上单极的。
典型地，半导体器件是功率半导体器件，该功率半导体器件具有带有用于对两个负载金属化之间的负载电流整流的多个二极管单元的有源区域。而且，功率半导体器件可以具有带有至少一个边缘终止结构的外围区域，该至少一个边缘终止结构在从上面观看时至少部分围绕二极管单元的有源区域。
在该说明书中所使用的术语“功率半导体器件”旨在描述单个芯片上的具有高的电压和/或高的电流切换能力的半导体器件。换言之，功率半导体器件旨在针对高的电流和/或高的电压，该高的电流典型地在一个或多个安培的范围中，该高的电压典型地超过100V、更典型地超过400V。
在本说明书的上下文中，术语“处于欧姆接触”、“处于电阻性电接触”和“处于电阻性电连接”旨在描述至少当没有电压或仅低的测试电压被施加到半导体器件和/或跨过半导体器件时存在半导体器件的相应元件或部分之间的欧姆电流路径。同样地，术语处于低的欧姆接触、“处于低的电阻性电接触”和“处于低的电阻性电连接”旨在描述至少当没有电压被施加到半导体器件和/或跨过半导体器件时存在半导体器件的相应元件或部分之间的低的电阻性欧姆电流路径。在该说明书内，术语“处于低的欧姆接触”、“处于低的电阻性电接触”、“电耦合”和“处于低的电阻性电连接”被同义地使用。在一些实施例中，例如由于将形成电流路径的至少部分的半导体区耗尽，半导体器件的相应元件或部分之间的低的电阻性电流路径的电阻率在超过阈值电压时变为高的，该电阻率在低的电压（例如小于一伏或几伏的探针电压）被施加到半导体器件和/或跨过半导体器件时是低的。
在本说明书的上下文中，术语“金属化”旨在描述具有与电导率有关的金属或近金属属性的区或层。金属化可以与半导体区接触以形成半导体器件的电极、焊盘和/或端子。金属化可以由诸如Al、Ti、W、Cu和Mo的金属或诸如NiAl的金属合金制成和/或包括诸如Al、Ti、W、Cu和Mo的金属或诸如NiAl的金属合金，但是也可以由以下具有与电导率有关的金属或近金属属性的材料制成：诸如高掺杂n型或p型多晶硅、TiN、导电硅化物诸如TaSi2、TiSi2、PtSi、WSi2、MoSi，或导电碳化物诸如AlC、NiC、MoC、TiC、PtC、WC等等。金属化也可以包含不同的导电材料，例如这些材料的堆叠。
在本说明书的上下文中，术语“可耗尽的区”或“可耗尽的区段”旨在描述下述事实：在半导体部件的关闭状态期间在所施加的反向电压处于给定的阈值之上的情况下对应的半导体区或对应的半导体区段是基本上全部耗尽的（基本上没有自由电荷载流子）。为了这个目的，可耗尽的区的掺杂电荷因此被设定，并且在一个或多个实施例中可耗尽的区是弱掺杂区。在关闭的状态下，（一个或多个）可耗尽的区形成（一个或多个）耗尽区，其也被称为（一个或多个）空间电荷区，典型地接连的耗尽区段，由此能够防止在连接到半导体基体的两个电极或金属化之间的电流流动。
下面主要参考具有单晶SiC半导体基体的碳化硅（SiC）半导体器件来解释涉及半导体器件和用于形成半导体器件的制造方法的实施例。因此，半导体区或层典型地是单晶SiC区或SiC层，如果没有另外声明。然而，半导体基体能够由对于制造半导体器件合适的任何半导体材料制成。这样的材料的示例包含而没有被限制到：诸如硅（Si）、金刚石（C）或锗（Ge）的元素半导体材料；诸如碳化硅（SiC）、硫化铅（PbS）或硅锗（SiGe）的IV族化合物半导体材料；二元、三元或四元III-V族半导体材料，诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaP）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷化铟镓砷（InGaAsP）；以及二元或三元II-VI族半导体材料，诸如碲化镉（CdTe）和碲化汞镉（HgCdTe）。上面提到的半导体材料也被称为同质结半导体材料。当将两个不同的半导体材料组合时形成异质结半导体材料。异质结半导体材料的示例包含而没有被限制到：氮化铝镓（AlGaN）－氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）－氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）－氮化镓（GaN）、氮化铝镓（AlGaN）－氮化镓（GaN）、氮化铟镓（InGaN）－氮化铝镓（AlGaN）、硅－碳化硅（SixC1-x）和硅－SiGe异质结半导体材料。对于功率半导体应用，主要使用Si、SiC、GaAs和GaN材料。如果半导体基体由宽带隙材料制成，即由具有至少大约两个电子伏特的带隙并且分别具有高的击穿场强和高的临界雪崩场强的半导体材料诸如SiC或GaN制成，则相应的半导体区的掺杂能够被选择为较高，这就减小了导通状态的电阻Ron。
图1以垂直横截面示出具有半导体基体20的垂直半导体器件100的第一实施例。半导体基体20的第一表面15的法线方向定义垂直方向z。在第一表面15上布置源极金属化8或源极电极8和栅极金属化10或栅极电极10。典型地，在图1中图示的栅极电极10的两个分离的部分分别在从上面观看时和在到第一表面15上的投影中是接连的金属化的部分。与其不同的是，源极金属化8和漏极金属化10不是通过共同金属化形成的，而是分别在从上面观看时和在到第一表面15上的投影中也是彼此间隔开的。在与第一表面15相对的第二表面16上典型地在整个有源区域之上布置漏极金属化9或漏极电极9。因此，半导体器件100是三端子半导体器件。
半导体基体20含有典型地与源极金属化8和漏极金属化9欧姆接触的n掺杂的第一半导体区或半导体层1。
在图1中示出的示例性实施例中，两个p掺杂的第二半导体区2被部分嵌入在第一半导体区1中并且与栅极金属化10欧姆接触。因此，基本上单极的电流（示例性实施例中的电子电流）的电阻可以通过在源极金属化8与栅极金属化10之间施加的电压差来控制。因此，半导体器件100可以被操作为JFET（示例性实施例中的n沟道JFET）。下面第一半导体区1和第二半导体区2也分别被称为沟道和漂移区1以及栅极区2。
栅极区2典型地延伸到第一表面15并且在垂直的横截面中彼此间隔开并且与第一半导体区1形成相应的第一pn结11。典型地，第一pn结11延伸到第一表面15。
为了在栅极区2与栅极金属化10之间形成欧姆接触，可以至少在栅极金属化10处选择栅极区2的足够高的掺杂，例如典型地至少大约5*1018/cm3的最大掺杂浓度。可替代地，足够高的p掺杂的附加接触部分（未示出）可以被布置在两个栅极区2中的每个与栅极金属化10之间。在图1中的示例性实施例中，栅极区2是p+掺杂的并且直接邻接栅极金属化10。
同样地，第一半导体区1的掺杂在分别邻接源极金属化8和漏极金属化10的第一半导体区1的n型接触部分（未示出）中典型地是足够高的。
在图1中示出的示例性实施例中，p掺杂的基体区2a被完全嵌入在第一半导体区1中、与栅极区2、与第一表面15并且与第二表面16间隔开，并且与第一半导体区1形成封闭的第二pn结13。
为了在关闭状态中避免高的场强，第一pn结11和第二pn结13典型地没有尖的边缘。
尽管基体区2a分别与第一表面15和源极金属化8间隔开，但是基体区2a典型地与源极金属化8欧姆接触并且因此形成JFET 100的集成的基体区。
JFET 100典型地是具有在其有源区域中的多个单位单元101的功率JFET。在该实施例中，相邻的单位单元101的基体区2a也通过第一半导体区1彼此间隔开。
注意的是，图1典型地对应于具有多个栅极区2和多个基体区2a的功率JFET 100的有源区域的小的截面，该多个基体区2a被垂直布置在栅极区2下面并且与栅极区2水平偏移。在该实施例中，多个栅极区2典型地形成第一点阵或第一栅格，并且该多个基体区2a典型地形成具有基本上相同的点阵常数的水平偏移的第二点阵或第二栅格。
第一和第二栅格在从上面观看时能够分别是条形栅极区2和棒形基体区2a的一维栅格。可替代地，栅极区2和基体区2a在从上面观看时可以基本上是环形的。栅极区2和基体区2a在从上面观看时也可以被成形为多边形、圆形或椭圆形。
典型地，基体区2a分别在水平方向上并且在从上面观看时被基本上居中在相邻的栅极区2之间。因此，基本上镜面对称的JFET单元101可以被提供，从而在器件操作期间确保对称的电流分布。
基体区2a在从上面观看时可以或可以不与两个相邻的栅极区2部分地重叠。
在图1中示出的n沟道JET的示例性实施例中，基体区2a是p掺杂的半导体区。（一个或多个）基体区2a的最大掺杂浓度可以基本上等于或更典型地小于栅极区2的最大掺杂浓度。
取决于掺杂关系和几何形状，特别分别是最小沟道宽度d和在相邻的栅极与基体区2、2a之间的间隔，JFET 100可以被实施为常开型JFET或常关型JFET。例如，以在相邻的栅极与基体区2、2a之间的第一半导体区1的大约某一1014 cm-3到大约某一1017 cm-3的典型的掺杂浓度，通过选择范围从大约200 nm到大约1 μm的沟道宽度d可以获得常关型JFET。同样地，通过选择更高的掺杂浓度和/或更高的沟道宽度d可以获得常开型JFET。
对于常关型JFET来说，半导体区1、2、2a的几何形状和掺杂在一个实施例中被选择，使得当基本上相同的电压被施加到源极金属化8和栅极金属化10时空间电荷区至少延伸在基体区2a与相邻的栅极区2之间。这样的电流防止的接连的空间电荷区可以在图1的第一半导体区1中由虚点线来表示。为了清楚的目的，基体区2a和栅极区2中的空间电荷区的对应相邻的部分不被示出在图1中。
与其不同的并且在图1中由虚线所图示的，当基本上相同的电压被施加到源极金属化8和栅极金属化10时，对于常开型JFET 100来说空间电荷区可以延伸仅稍微越过pn结11、13。只有在高于夹断电压的电压差被施加在栅极金属化10与源极金属化8之间时，源极金属化8与漏极金属化10之间的欧姆电流路径分别变得高的欧姆并且中断。
第一半导体区1的掺杂浓度典型地被选择使得空间电荷区不达到源极金属化8。
如在图1中所图示，基体区2a在从上面观看时典型地关于相邻的栅极区2是基本上居中的。这可以通过具有低的工艺变化的（一个或多个）基体区2a和栅极区2的自调整的制造来实现并且典型地导致JFET单元的对称的夹断行为和电流分布。
如下面关于图8A至图9C详细解释的，在低的工艺变化（特别关于沟道宽度d）的情况下并且因此在对于常开型结构来说处理成品率与夹断电压的可变性之间的改进的权衡以及对于常关型结构来说处理成品率与阈值电压的可变性之间的改进的权衡的情况下，可以高效地制造JFET结构100。
图2图示经过JFET 100的进一步垂直横截面。该进一步的垂直横截面典型地平行于图1的垂直横截面。注意的是，在图2中图示的截面的水平延伸与图1相比更大。因此，三个基体区2a被示出在图2中。
在图2中示出的示例性实施例中，形成导电塞子（或短路）22的足够高的掺杂p型半导体区22从源极金属化8延伸到中心的基体区2a用于在源极金属化8与中心的基体区2a之间提供欧姆接触。
同样地，左基体区2a和右基体区2a在图示的垂直横截面或另一个垂直横截面中经由相应的导电塞子22也典型地与源极金属化8接触。
在其中基体区2a和栅极区2在从上面观看时被成形为狭窄的延长带（例如矩形）并且在与图3示出的垂直横截面正交的方向上延伸的实施例中，几个间隔开的导电塞子22可以被用来接触每个基体区2a。在从上面观看时，导电塞子22中的每个分别与（一个或多个）基体区2a和栅极区2相比可以具有例如小于20％或10％、更典型地小于5％或甚至1％的小的面积。因此，可以在至多仅稍微影响JFET 100的穿通行为和/或夹断特性的情况下提供低的欧姆接触。而且，每基体区2a的几个导电塞子22可以减少对于快速应用特别重要的充电时间/放电时间。
图3图示经过垂直半导体器件200的垂直横截面。半导体器件200类似于上面关于图1和图2解释的半导体器件100并且也可以被操作为JFET。然而，导电塞子22被布置在从第一表面15延伸到中心基体区2a的沟槽50中。
如在图3中图示的，例如可以由氧化硅或氮化硅制成的（一个或多个）电介质区7被形成在沟槽50的（一个或多个）侧壁处并且从表面15延伸到相应的基体区2a，更典型地部分到相应的基体区2a中。因此，导电塞子22与第一半导体区1分离。这可以促进制造，因为导电塞子22的材料可以不同于半导体基体20的半导体材料。例如，导电塞子22可以由掺杂的多晶硅或金属制成，而第一半导体区1、栅极区2和（一个或多个）基体区2a可以由掺杂的SiC或另一个宽带隙的材料制成。进一步，将（一个或多个）导电塞子22与第一半导体区1分离（即经由横向绝缘的沟槽接触来接触（一个或多个）基体区）确保了（一个或多个）导电塞子22基本上不影响或至多仅稍微影响JFET 200的穿通行为和/或夹断特性。这是由于和与第一半导体区1形成pn结的（一个或多个）塞子相比（一个或多个）电介质上导电塞子22的基本上减少的电容所致。
关于图示垂直半导体器件300的垂直横截面的图4，解释进一步实施例。半导体器件300与上面关于图1至图3解释的半导体器件100、200类似并且也可以被操作为JFET。此外，邻接源极金属化8的源极功率金属化8a被布置在第一表面15上并且通过层间电介质5与栅极金属化10分离。进一步，邻接栅极金属化10并且与源极功率金属化8a分离的第二栅极金属化（未示出）典型地被提供在第一表面15上。这典型地减少引线（端子）的欧姆电阻。
例如，p掺杂SiC栅极区2可以邻接薄的NiAl合金栅极金属化10，该薄的NiAl合金栅极金属化10例如经由可选的阻挡层与由Cu、Al、Mo制成的低的电阻性第二栅极金属化接触。同样地，n掺杂SiC第一半导体区1可以邻接薄的TiN源极金属化8，该薄的TiN源极金属化8例如经由可选的阻挡层与由Cu、Al、Mo制成的低的电阻性源极功率金属化接触。在其中导电塞子（未示出）由p掺杂的SiC制成或至少包含p掺杂的SiC的实施例中，源极金属化8也可以具有邻接的Ni合金部分。而且，漏极金属化9可以被形成为包含薄的TiN层、Cu、Al、Mo的功率层和其间可选的阻挡层的分层的金属化。
取决于半导体区1、2、2a的掺杂关系和半导体区1、2、2a的几何形状，特别是相邻的栅极区2之间的距离d2、相邻的基体区2a之间的距离d2s、以及相邻的栅极与基体区2、2a之间的距离，电流防止（电流阻断）空间电荷区可以分别在相邻的栅极区2之间（并且部分地在栅极区2中）、在相邻的基体区2a之间（并且部分地在基体区2中）和/或在相邻的栅极与基体区2、2a之间（并且部分地在栅极与基体区2、2a之间）被形成和控制。
例如，在常开型JFET的一个实施例中选择半导体区1、2、2a的几何形状和掺杂，使得电流防止、接连的下空间电荷区1c（典型地在半导体基体20的相对的横向边缘之间延伸，该边缘中的每个在表面15、16之间延伸）在夹断电压处首先通过连接基体区2a处的下空间电荷部分来形成。为了清楚的目的，在第一pn结11处形成的仍然分离的上空间电荷部分不被图示在图4中。在该示例中，在高于夹断电压的电压处上空间电荷部分典型地彼此联接和/或与下空间电荷区1c连接。
同样地，半导体区1、2、2a的几何形状和掺杂可以被选择，使得常关型JFET的电流防止、接连的下空间电荷区1c在阈值电压处在上空间电荷区已经被打开时被打开（在从上面观看时被中断和/或被分成横截面视图中的不接连的部分）。
根据常开型JFET的实施例，半导体区1、2、2a的几何形状和掺杂被选择，使得电流阻断的下空间电荷区1c被期望至少在相邻的基体区2a之间延伸（并且包含如在图4中图示的第二pn结13）并且使得与电流阻断的下空间电荷区1c垂直间隔开的电流阻断的上空间电荷区被期望当基本上相同的夹断电压被施加到源极金属化8和栅极金属化10时在相邻的栅极区2之间延伸（并且包含第一pn结11）。
同样地，对于常关型JFET来说，半导体区1、2、2a的几何形状和掺杂可以被选择使得电流阻断的下空间电荷区1c和（垂直间隔开的）电流阻断的上空间电荷区当基本上相同的阈值电压差被施加在源极金属化8与栅极金属化10之间时被打开。
被设计以致电流阻断的下空间电荷区和（垂直间隔开的）电流阻断的上空间电荷区分别在被施加在源极金属化8与栅极金属化10之间的基本上相同的电压差（对于常开型JFET的夹断电压和对于常关型JFET的阈值电压）处被形成和打开的JFET也可以被认为是在横截面视图中具有间隔开的下沟道部分（分别在基体区2a与第二pn结13之间）和上沟道部分（分别在栅极区2与第一pn结11之间）的JFET，该上沟道部分彼此间隔开并且与下沟道部分间隔开并且也关于下沟道部分水平偏移。在水平方向上偏移的第一半导体区1的垂直间隔开的沟道部分（分别在相邻的基体区2a与相邻的栅极区2之间形成）导致关于制造变化（例如CD变化）的特别鲁棒的JFET设计。
图5图示经过垂直半导体器件400的垂直横截面。半导体器件400与上面关于图4解释的半导体器件300类似并且也可以被操作为JFET。此外，第一半导体区1的n+掺杂的第一接触部分3邻接源极金属化10用于提供欧姆接触。
图6图示经过垂直半导体器件500的垂直横截面。半导体器件500与上面关于图4和图5解释的半导体器件300、400类似并且也可以被操作为JFET。
在图6中图示的示例性实施例中，第一半导体区1包含分别与栅极区2和（一个或多个）基体区2a形成第一和第二pn结11和13的n掺杂的电流扩展部分1a、以及布置在电流扩展部分1a下面的邻接的下n掺杂的漂移部分。典型地，电流扩展部分1a在垂直方向上至少延伸到基体区2a并且促进在漂移部分1b中的电流分布。
具有比电流扩展部分更高的最大掺杂浓度的n掺杂的第一接触部分3（源极接触区）可以被布置在相邻的p掺杂的栅极区2之间以及在邻接的电流扩展部分1a与源极金属化8之间。
进一步，具有比漂移部分1b更高的最大掺杂浓度并且与邻接的漏极金属化9欧姆接触的n掺杂的第二接触部分4（漏极接触）可以被布置分别在漏极金属化9和邻接的漂移部分1a及电流扩展部分1a之间。此外，缓冲层（未示出）可以被布置在漂移部分1b与第二接触部分4之间。缓冲层典型地具有高于漂移部分1b并且低于接触部分4的最大掺杂浓度，例如在从大约1018 cm-3到大约5*1018 cm-3的范围内。缓冲层的垂直延伸可以在从大约0.5 μm到大约1 μm的范围内。
关于图7A和图7B，解释进一步实施例。图7A图示经过垂直功率半导体器件600的单位单元的上垂直截面。半导体器件600与上面关于图6解释的半导体器件500类似并且也可以被操作为JFET。此外，在图6中图示典型的掺杂轮廓。第一接触区3可以基本上延伸到（一个或多个）栅极区2。这样的半导体结构的制造可以通过使用用于对（一个或多个）源极接触区3和（一个或多个）基体区2a的施主和受主注入的共同掩模来促进。
图7B图示垂直半导体600的部分的透视图。在图7A中图示的单位单元可以对应于在图7B中的垂直平面s的截面。如在图7B中示出，p掺杂的基体区2a典型地经由形成导电连接或塞子的典型地高的p型半导体区22与源极金属化10欧姆接触。
如上面解释的，在从上面观看时（一个或多个）导电塞子22典型地仅被形成在一个或多个相当小的连接区域中。典型地，（一个或多个）导电塞子22的最大水平延伸是基体区2a的最大水平延伸和/或源极半导体区2的最大水平延伸的至多三分之一、更典型地至多十分之一、并且甚至更典型地至多25分之一。例如，在从上面观看时第一接触部分3、基体区2a和源极区2被成形为延长的柱或条，并且在从上面观看时（一个或多个）导电塞子22被成形为圆形或紧凑的多边形诸如正六边形。在该实施例中，这样的（一个或多个）紧凑的导电塞子22可以被布置在分别接近半导体基体20的周界区域和边缘的栅极区2与基体区2a的两个相应的端部中的每个之间。在其中每基体区2a的几个紧凑的导电塞子22被使用的实施例中，几个紧凑的导电塞子22的最大水平延伸的和典型地是基体区2a的最大水平延伸和/或栅极区2的最大水平延伸的至多三分之一、更典型地至多十分之一。
典型地，（一个或多个）导电塞子22通过电介质区（未示出）与漂移部分1b和电流扩展部分1a分离。数值仿真示出：电流－电压特性几乎不受下面解释的制造的CD变化影响。进一步，在JFET的阻断模式期间的雪崩生成总是接近基体区2a开始。因此，将期望JFET的高的雪崩稳定性。
关于图8A至图9C，用于形成半导体器件700的方法的方法步骤被图示在经过典型地是半导体晶片的半导体基体20的相应的垂直横截面中，该半导体器件700与上面关于图1至图7B解释的半导体器件类似。为了清楚的目的，附图中的每个图示多个半导体器件700中的一个的仅一个单位单元101，该多个半导体器件700典型地在晶片级上被并行制造。
在第一步骤中，提供在第一表面15与被布置成与第一表面15相对的第二表面16之间延伸的晶片20（例如SiC晶片）。晶片20可以包含延伸到背面表面16的高的n掺杂的衬底4和在衬底4上形成第一n型半导体层1并且延伸到第一表面15的一个或多个n型外延层。在要被制造的半导体器件700中，衬底4及其部分典型地分别形成漏极接触层或漏极接触部分4。
此后，例如氮化硅掩模或氧化硅掩模的硬掩模7可以被形成在第一表面15上。硬掩模7包含开口，其限定了n掺杂的第一半导体层1中的第一区段2。
此后，第一最大能量的受主离子可以经过硬掩模7被注入到第一区段2中。这可以包含具有不同能量的几个第一受主注入。产生的半导体结构700被图示在图8A中。
在图8A中示出的示例性实施例中，一个或多个第一受主注入（由虚的箭头来表示）被执行使得接近第一表面15注入高的受主剂量。
如在图8A中由虚点的箭头指示的，施主离子可以经过硬掩模7被注入到第一区段2下面的第一半导体层1的下区段中。在以后的热激活之后，注入的施主离子可以有助于电流扩展部分的增加的电导率。
此后，硬掩模7被具有开口的反型掩模17代替，该开口基本上互补于硬掩模7的开口。这典型地以自对准方式来完成。
典型地，代替硬掩模7包含在硬掩模7上形成掩模层17。产生的半导体结构700被图示在图8B中。
形成掩模层17可以包含分别在第一表面15和硬掩模7上沉积多晶硅、类金刚石碳（DLC）或树脂。典型地，掩模层17的材料关于硬掩模7的材料和晶片20的材料是选择性可刻蚀的。
在一个实施例中，在形成掩模层17之前，硬掩模7对晶片20的半导体材料选择性地部分回刻蚀到薄的硬掩模7。这促进以后在第一半导体层1中形成等间隔的p掺杂的栅极区2和p掺杂的基体区2a，因为栅极区2和基体区2a要使用不同的最大注入能量以不同的深度被形成。例如，硬掩模7可以在第一受主注入的两个之间被部分回刻蚀。
而且，在形成掩模层17之前，可以例如通过刻蚀来加宽硬掩模7的开口。因此，可以增加以后形成的栅极区2和基体区2a在到第一表面15上的投影中的重叠。
可替代地，可以在形成掩模层17之前减少硬掩模7的开口的宽度。因此，可以减少以后形成的栅极区2和基体区2a在到第一表面15上的投影中的重叠。减少硬掩模7的开口的宽度可以通过以第一高度各向同性沉积硬掩模材料以及随后按照第一高度各向异性回刻蚀沉积的硬掩模材料来实现。
此后，掩模层17可以使用硬掩模7作为停止区来减薄。典型地，这包含CMP工艺（化学机械抛光/平面化）。产生的半导体结构700被图示在图8C中。可替代地，沉积－刻蚀－沉积工艺序列和进一步干法－化学刻蚀可以被用来形成平面掩模表面。
此后，硬掩模7可以例如通过选择性刻蚀从第一表面15被去除以形成如在图9A中图示的反型掩模17。
如在图9B中由虚箭头指示的，第二最大能量的受主离子经过反型掩模17被注入到n掺杂的第一半导体层1的第二区段2a中，该第二最大能量不同于第一最大能量并且在示例性工艺序列的情况下高于第一最大能量。这可以包含具有不同能量的几个第二受主注入。
在图9B中示出的示例性实施例中，第二受主注入的最小能量高于第一受主注入的最小能量，并且第二受主注入的最大能量高于第一受主注入的最大能量。因此，受主离子处于主要注入在第二区段2a中的第二受主注入中，该第二区段2a与第一表面15间隔开并且比第一区段2垂直更深地延伸到晶片20中。第二受主注入的最小能量甚至可以高于第一受主注入的最大能量。
如在图9B中由虚点箭头指示的，施主离子可以经过反型掩模17被注入到第二区段2a上面的第一半导体层1的上区段中，并且以更高的剂量被注入到第一半导体层1的第三区段3中，该第一半导体层1的第三区段3被布置在第二区段2a上面并且在第一表面15处或至少接近第一表面15。在以后的热激活之后，注入的施主离子可以分别有助于电流扩展部分和接触部分3的增加的电导率。
此后，可以例如通过刻蚀来去除反型掩模17。
此后，高于第一最大能量并且低于第二最大能量的第三最大能量的受主离子可以被注入到第一半导体层1的第四区段22中，该第一半导体层1的第四区段22被布置在相邻的第一区段2之间并且在第二区段2a与第一表面15之间。这典型地通过使用具有开口的进一步掩模（未示出）的掩模注入来完成，在从上面观看时该开口小于第一开口并且被布置在第一区段2a内。典型地，在从上面观看时进一步掩模的开口分别关于第一区段2a和第一开口是基本上居中的。在以后的热激活之后，第三最大能量的注入的受主离子可以形成第一区段（栅极区）2与第二区段（基体区）2a之间的p型连接22。
而且，附加的施主离子可以被注入到第一半导体层1的第五区段5中，该第一半导体层1的第五区段5被布置在第一半导体层1的第一区段2与第二区段2a之间。这典型地通过使用附加的掩模（未示出）的掩模注入来完成。在以后的热激活之后，注入的施主离子可以补偿在以后的热激活期间向内扩散到或注入到第一区段2与第二区段2a之间的设计的n沟道部分中的受主离子。
进一步施主离子可以被无掩模注入到一个或多个水平层中，例如在第一区段2与第二区段2a之间和/或在第二区段2a下面。在以后的热激活之后，进一步施主离子可以有助于电流扩展部分的增加的电导率。在一个实施例中，用于电流扩展部分的掺杂剂仅通过无掩模注入被注入。
此后，可以执行高温步骤来激活第一区段2、第二区段2a和第四区段22中的受主离子。因此，基本上延伸到第一表面15的间隔开的p掺杂的栅极区2和p掺杂的基体区2a以自调整的方式在第一半导体层1中形成，该p掺杂的基体区2a在垂直横截面中彼此间隔开、与p掺杂的栅极区2、与第一表面15并且与第二表面16间隔开。
此后，工艺变化不太重要。特别地，硬掩模（7）中的开口宽度的变化由反型掩模（17）中的开口的互补变化宽度补偿。因此，相邻的p掺杂的栅极区2之间的第一最小距离w1与相邻的p掺杂的基体区2a之间的第二最小距离w2的和基本上不被硬掩模中的开口宽度的变化所改变，并且因此对于给定的掩模设计来说基本上恒定。
在高温步骤中，可选地注入的施主离子也可以被激活以在第一半导体层1中形成更高的n掺杂的电流扩展部分1a和/或n掺杂的第一接触部分3。然而，在进一步注入之前使用几个高温步骤来激活掺杂剂也是可能的。
此后，与栅极区2欧姆接触的栅极金属化8和与（一个或多个）源极区3和（一个或多个）基体区2a欧姆接触的源极金属化10可以被形成在第一表面15上，典型地在第一表面15处。
可以通过沉积和结构化与栅极区2的半导体材料形成欧姆接触的导电材料诸如用于p型SiC的NiAl合金来形成栅极金属化8。在一个实施例中，沉积的导电材料10b的部分可以被用来提供与邻接的p型导电区22的半导体材料的欧姆接触。
可以通过沉积和结构化与源极接触区3的半导体材料形成欧姆接触的导电材料诸如用于n型SiC的TiN来形成源极金属化10（或其第二部分10b）。
此后，与第一半导体层1欧姆接触的漏极金属化9可以被形成在第二表面16上。产生的JFET 700被图示在图9C中。
层间电介质（未示出）和Cu、Al、Mo或低电阻率合金的源极功率金属化可以被形成在第一表面15上并且例如经由可选地形成的阻挡层与源极金属化10接触。进一步，Cu、Al、Mo或低电阻率合金的漏极功率金属化可以被形成在第二表面16上并且例如经由可选地形成的阻挡层与漏极金属化9接触。
取代通过注入来形成每基体区2a的一个或多个p型导电区22用于接触基体区2a，基体区2a中的每个可以经由一个或多个横向绝缘的沟槽接触与源极金属化10接触。
形成（一个或多个）横向绝缘的沟槽接触典型地包含：从第一表面15刻蚀相应的沟槽50接近第一区段22、到第一区段22或更典型地到第一区段22中；例如通过沉积或热氧化和随后的各向异性刻蚀从沟槽底部去除电介质材料，在沟槽50的侧壁上形成电介质区；以及用导电材料诸如掺杂的多晶硅等等来填充沟槽50。在该实施例中，可以通过接连的材料来形成源极金属化10。
由于使用掩模和反型掩模来自对准形成栅极和基体区2、2a以及通过注入来基本上限定半导体区的垂直延伸，上面关于图8A至9C解释的方法允许具有低的导通状态电阻或相当低的正向电压降、低的漏电流、以及高的雪崩和冲击电流稳定性的常开型和常关型JFET特别是SiC－JFET的可靠制造。
典型地执行该方法使得：在基本上与第一表面15正交的横截平面中，与栅极金属化8欧姆接触的多个间隔开的p掺杂的栅极区2被形成，其与第一半导体层1形成相应的第一pn结11并且基本上延伸到第一表面15；以及在横截平面中，与n掺杂的第一半导体层1形成第二pn结13的多个基体区2a被形成，其与第一pn结11间隔开以致在到第一表面15上的投影中每个第二pn结13的至少部分被布置在一对相邻的第一pn结11之间。在到第一表面15上的投影中，第二pn结13可以延伸并且与相邻的第一pn结11部分重叠。
关于图10A至图10C，用于形成半导体器件800的方法的方法步骤被图示在经过典型地是半导体晶片的半导体基体20的相应的垂直横截面中，该半导体器件800与上面关于图1至图7B解释的半导体器件类似。为了清楚的目的，附图中的每个图示多个半导体器件800中的一个的仅一个单位单元101，该多个半导体器件800典型地在晶片级上被并行制造。
在第一步骤中，提供在第一表面15或第一侧面与被布置成与第一表面15相对的第二表面16或第二侧面之间延伸的晶片20，例如SiC晶片。晶片20可以包含延伸到第二侧面16的高的n掺杂的衬底4和在衬底4上形成第一n型半导体层1并且延伸到第一侧面15的一个或多个n型外延层。在要被制造的半导体器件800中，衬底4及其部分典型地分别形成漏极接触层或漏极接触部分4。
此后，掩模17可以被形成在第一侧面17上。在图10A中示出的横截平面中，典型地与相应开口交替的多个掩模部分17的仅一个掩模部分17和一个开口被示出。掩模17可以是氮化硅掩模或氧化硅掩模或抗蚀剂掩模或多晶硅掩模。
此后，受主离子可以经过掩模17被注入到第一半导体层1中。如在图10A中图示的，受主离子具有第一最大能量（第一能量分布）以致撞击在掩模部分17上（达到掩模部分17）的受主离子也能够穿过掩模部分17并且被注入到接近第一侧面15的第一半导体层1中。穿透掩模部分17的受主离子由于能量的损失比经过掩模开口达到第一半导体层1的受主离子没那么深地被注入到第一半导体层1中。由于边缘效应，受主离子（在较小程度上）也被注入到中间深度中。因此，具有过多的受主离子的基本上接连的区段2’可以被形成在第一半导体层1中。基本上接连的区段2’典型地具有接近第一侧面15（接近掩模部分）的上部分和与第一侧面15间隔开（在开口下面）的下部分。
典型地，对于具有范围从大约0.3 μm到大约2 μm的垂直延伸的氧化硅掩模，受主离子具有范围从大约500 keV到大约2 MeV的第一最大能量。
进一步，可以使用具有不同最大离子能量的几个受主注入。
此后，掩模17可以被去除。产生的半导体结构被图示在图10B中。
此后，施主离子可以从第一侧面15被注入到第一半导体层1中。这甚至可以使用无掩模的注入或基本上无掩模注入即在没有覆盖要被制造的半导体器件的第一侧面15处的有源或单元区域的情况下来完成，如在图10C中图示的。
典型地，施主离子被注入使得基本上接连的区段2’在横截平面中被分离成上区段2和彼此间隔开并且与上区段间隔开的下区段2a。上区段2被布置成接近第一侧面15、彼此间隔开并且典型地形成要被制造的半导体器件中的栅极区2。下区段2a典型地形成要被制造的半导体器件中的基体区2a。
典型地，施主离子具有范围从大约250 keV到大约1.5 MeV的第一最大能量。
注入受主离子和施主离子的顺序也可以是相反的。
此后，上面关于图9C解释的用于形成导电塞子（22）的类似工艺典型地被执行以形成三端子的垂直JFET 800，该导电塞子（22）可以通过（一个或多个）电介质区与第一半导体区1、栅极金属化（8）、源极金属化（10）和漏极金属化（9）分离。对于关于图10A至图10C描述的工艺序列，总的掩模努力被减少。
尽管已公开本发明的各种示例性实施例，但对本领域技术人员将显而易见的是，在不脱离本发明的精神和范围的情况下能够做出将实现本发明的一些优点的各种改变和修改。对于本领域合理技术人员来说将明显的是，可以用执行相同功能的其它部件合适地替代。应当提到的是，可以将参考特定附图而解释的特征与其它附图的特征进行组合，即使在未明确提及这一点的那些情况下也是这样。对本发明概念的这些修改旨在被所附权利要求覆盖。
为了容易描述，使用诸如“下方”、“之下”、“下”、“上方”、“上”等的空间相对术语来解释一个元件相对于第二元件的定位。除了与附图中所描绘的那些定向不同的定向以外，这些术语旨在涵盖器件的不同定向。进一步，也使用诸如“第一”、“第二”等的术语来描述各种元件、区、部分等，且这些术语也不旨在限制。贯穿该描述，相似的术语指代相似的元件。
如这里使用的术语“具有”、“含有”、“包含”、“包括”等是开放型术语，其指示所声明的元素或特征的存在，但不排除附加元素或特征。冠词“一”、“一个”和“该”旨在包含复数以及单数，除非上下文另外清楚指示。
考虑到变化和申请的上面的范围，应当理解的是，本发明不是由前面的描述所限制的，也不是由附图所限制的。相反，本发明仅由所附的权利要求书及它们的法律等同物所限制。

Claims (25)

1.一种垂直JFET，包括：
半导体基体，具有第一表面和与所述第一表面基本上平行伸延的第二表面；
源极金属化，被布置在第一表面上；
漏极金属化，被布置在第二表面上；以及
栅极金属化，被布置在第一表面上，其中在与第一表面基本上正交的横截平面中，半导体基体包括：
　n掺杂的第一半导体区，与漏极金属化和源极金属化欧姆接触；
　多个p掺杂的第二半导体区，与栅极金属化欧姆接触，基本上延伸到第一表面，彼此间隔开并且与第一半导体区形成相应的第一pn结；以及
　多个p掺杂的基体区，与源极金属化欧姆接触，彼此间隔开，与p掺杂的第二半导体区间隔开，与第一表面并且与第二表面间隔开，并且与第一半导体区形成相应的第二pn结。
2.权利要求1的所述垂直JFET，其中至少一个电流路径在半导体基体中仅经过n掺杂的半导体区从漏极金属化伸延到源极金属化。
3.权利要求1的所述垂直JFET，其中当高于夹断电压的电压差被施加在源极金属化与栅极金属化之间时，空间电荷区至少在基体区中的至少一个与相邻的第二半导体区之间、和/或至少在基体区中的至少两个之间、和/或至少在第二半导体区中的至少两个之间延伸；或其中当栅极金属化与源极金属化基本上在相同的电势上时，空间电荷区至少在基体区中的至少一个与相邻的第二半导体区之间、和/或至少在基体区中的至少两个之间、和/或至少在第二半导体区中的至少两个之间延伸。
4.权利要求1的所述垂直JFET，其中当栅极金属化与源极金属化基本上在相同的电势上时，下空间电荷区和与所述下空间电荷区间隔开的上空间电荷区被形成，以致所述下空间电荷区包含第二pn结中的至少两个并且所述上空间电荷区包含第一pn结中的至少两个。
5.权利要求1的所述垂直JFET，其中在从上面观看时p掺杂的基体区中的至少一个与第二半导体区中的两个部分地重叠。
6.权利要求1的所述垂直JFET，其中所述半导体基体进一步包括从源极金属化延伸到基体区中的一个的至少一个导电塞子。
7.权利要求6的所述垂直JFET，其中所述至少一个导电塞子被布置在从第一表面延伸到基体区中的一个的沟槽中。
8.权利要求7的所述垂直JFET，进一步包括布置在沟槽的侧壁上的电介质区。
9.权利要求6的所述垂直JFET，其中所述至少一个导电塞子包括p掺杂的半导体材料。
10.权利要求1的所述垂直JFET，其中所述半导体基体由具有高于大约两电子伏特的带隙的半导体材料组成。
11.权利要求1的所述垂直JFET，其中所述n掺杂的第一半导体区包括以下中的至少一个：
n掺杂的电流扩展部分，形成第一pn结的至少部分并且形成第二pn结的至少部分；
n掺杂的漂移部分，具有比所述电流扩展部分更低的最大掺杂浓度，并且被布置在所述电流扩展部分与所述漏极金属化之间；
n掺杂的第一接触部分，具有比所述电流扩展部分更高的最大掺杂浓度、被布置在一对相邻的p掺杂的第二半导体区之间、并且被布置在所述电流扩展部分与所述源极金属化之间；
n掺杂的嵌入部分，被完全嵌入在所述电流扩展部分中并且具有比所述电流扩展部分更高的最大掺杂浓度；以及
n掺杂的第二接触部分，具有比所述漂移部分更高的最大掺杂浓度并且被布置在漏极金属化与所述漂移部分和所述电流扩展部分中的至少一个之间。
12.一种JFET，包括：
半导体基体，包括半导体材料，所述半导体材料具有高于大约两电子伏特的带隙并且在第一表面和与第一表面基本上平行伸延的第二表面之间延伸；
源极金属化，被布置在第一表面上；
栅极金属化，被布置在第一表面上；以及
漏极金属化，被布置在第二表面上，其中在与第一表面基本上正交的横截平面中，半导体基体包括：
　第一半导体区，与源极金属化和漏极金属化欧姆接触；
　至少两个第二半导体区，与栅极金属化欧姆接触，彼此间隔开，并且与第一半导体区形成相应的第一pn结；以及
　至少一个基体区，与第一半导体区形成第二pn结，
　其中所述至少一个基体区与源极金属化欧姆接触，并且其中至少一个基体区的至少一部分在到第一表面上的投影中被布置在两个第二半导体区之间。
13.权利要求12的所述JFET，进一步包括以下中的至少一个：导电区，所述导电区形成源极金属化与至少一个基体区之间的欧姆电流路径的至少部分；和电介质区，所述电介质区将导电区与第一半导体区分离。
14.权利要求12的所述JFET，其中所述第二半导体区基本上延伸到第一表面。
15.权利要求12的所述JFET，其中至少一个欧姆电流路径在半导体基体中从源极金属化伸延到漏极金属化。
16.权利要求12的所述JFET，其中所述半导体基体在横截平面中包括形成第一点阵的多个第二半导体区和形成第二点阵的多个基体区。
17.一种用于制作JFET的方法，所述方法包括：
提供具有第一表面和包括n掺杂的第一半导体层的半导体衬底；
在第一表面上形成硬掩模，所述硬掩模包括限定n掺杂的第一半导体层中的第一区段的开口；
经过硬掩模将第一最大能量的受主离子注入到第一区段中；
用包括与硬掩模的开口基本上互补的开口的反型掩模来代替硬掩模；
经过反型掩模将不同于第一最大能量的第二最大能量的受主离子注入到n掺杂的第一半导体层的第二区段中；
执行至少一个温度步骤以激活第一区段和第二区段中的受主离子；
在第一表面上形成与第二区段欧姆接触的栅极金属化；以及
在第一表面上形成与第一区段欧姆接触的源极金属化。
18.权利要求17的所述方法，其中代替硬掩模包括以下中的至少一个：
减薄硬掩模；
加宽硬掩模的开口；
减少硬掩模的开口的延伸；
在第一表面上沉积多晶硅、类金刚石碳和树脂中的至少一个以形成掩模层；
使用硬掩模作为停止区来减薄掩模层；
CMP工艺；
刻蚀硬掩模；以及
去除硬掩模。
19.权利要求17的所述方法，其中所述半导体衬底具有与第一表面基本上平行的第二表面，所述方法进一步包括以下中的至少一个：
经过硬掩模将施主离子注入到n掺杂的第一半导体层中；
经过反型掩模将施主离子注入到接近第一表面的n掺杂的第一半导体层中；
将施主离子注入到n掺杂的第一半导体层的第五区段中，所述第五区段被布置在相邻的第一区段与第二区段的各对之间；
将施主离子注入到n掺杂的第一半导体层的区段中，所述区段被布置在相邻的第一区段的各对之间；
将施主离子注入到与第二表面间隔开的n掺杂的第一半导体层的层中；
将受主离子注入到n掺杂的第一半导体层的第四区段中，所述第四区段中的每个被布置在n掺杂的第一半导体层的两个相邻的第一区段之间并且在第一表面与第二区段之间；以及
在第二表面上形成与n掺杂的第一半导体层欧姆接触的漏极金属化。
20.权利要求17的所述方法，在形成源极金属化之前进一步包括以下中的至少一个：
从第一表面刻蚀至少一个沟槽到第二区段的至少一个；
在所述至少一个沟槽的侧壁上形成电介质区；
用导电材料填充所述至少一个沟槽；
在第一表面上形成包括开口的进一步掩模，所述开口在从上面观看时小于第一开口并且被布置在第一区段内；以及
经过进一步掩模将受主离子注入到第一半导体层中。
21.一种用于制作JFET的方法，所述方法包括：
提供具有第一侧面并且包括延伸到第一侧面的n掺杂的第一半导体层的半导体衬底；
在第一侧面上形成掩模，以致所述掩模在横截平面中包括掩模部分和布置在相邻掩模部分之间的开口；
经过掩模将受主离子注入到第一半导体层中，所述受主离子具有第一最大能量，以致撞击在掩模部分上的受主离子的至少部分穿过掩模部分并且被注入到第一半导体层中；
去除掩模；以及
从第一侧面将施主离子注入到第一半导体层中。
22.权利要求21的所述方法，其中受主离子被注入使得包括过多的受主离子的一个基本上接连的区段被形成在第一半导体层中。
23.权利要求22的所述方法，其中施主离子被注入使得基本上接连的区段在横截平面中被分离成上区段和彼此间隔开并且与上区段间隔开的下区段，所述上区段被布置成接近第一侧面并且彼此间隔开。
24.权利要求22的所述方法，进一步包括以下中的至少一个：
执行至少一个温度步骤以激活受主离子和施主离子：
从第一侧面刻蚀至少一个沟槽到下区段中的至少一个；
在所述至少一个沟槽的侧壁上形成电介质区；
用导电材料填充所述至少一个沟槽；
在第一侧面上形成与上区段欧姆接触的栅极金属化；
在第一表面上形成与下区段欧姆接触的源极金属化；以及
形成与源极金属化相对的漏极金属化。
25.权利要求21的所述方法，其中注入施主离子包括无掩模的注入。
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