JP6148070B2 - 縦チャネル型ジャンクションSiCパワーFETおよびその製造方法 - Google Patents
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Description
先ず、本願において開示される代表的な実施の形態について概要を説明する。
(a)第1の主面および第2の主面を有するSiC半導体基板;
(b)前記SiC半導体基板の前記第1の主面側の表面から内部に亘り設けられた第1導電型を有するドリフト領域;
(c)前記SiC半導体基板の前記第2の主面側の表面領域に設けられ、前記ドリフト領域よりも高濃度の前記第1導電型を有するドレイン領域;
(d)前記ドリフト領域の表面から内部に亘り設けられたアクティブセル領域;
(e)前記アクティブセル領域内に設けられた複数の単位セル領域、
ここで、各単位セル領域は、以下を含む:
(e1)前記ドリフト領域の表面領域に設けられ、前記ドリフト領域よりも高濃度の前記第1導電型を有するソース領域;
(e2)前記ソース領域の下方であって、これに近接するように、前記ドリフト領域内に設けられ、前記第1導電型と反対導電型の第2導電型を有するフローティング領域;
(e3)前記ソース領域および前記フローティング領域を少なくとも両側から挟むように、前記ドリフト領域の表面領域に設けられ、前記第2導電型を有するゲート領域。
(a)第1の主面および第2の主面を有するSiC半導体ウエハであって、前記第1の主面側の表面から内部に亘り第1導電型を有するドリフト領域が形成され、且つ、前記第2の主面側の表面領域に前記ドリフト領域よりも高濃度の前記第1導電型を有するドレイン領域が形成されたSiC半導体ウエハを準備する工程;
(b)前記ドリフト領域の表面から内部に亘り、複数の単位セル領域を有するアクティブセル領域を、導入する工程、
ここで、このアクティブセル領域を導入する工程は、各単位セル領域に対して行われ、以下の下位工程を含む:
(b1)前記ドリフト領域の表面領域に、前記ドリフト領域よりも高濃度の前記第1導電型を有するソース領域を、導入する工程;
(b2)前記ソース領域の下方であって、これに近接するように、前記ドリフト領域内に、前記第1導電型と反対導電型の第2導電型を有するフローティング領域を、導入する工程;
(b3)前記ソース領域および前記フローティング領域を少なくとも両側から挟むように、前記ドリフト領域の表面領域に、前記第2導電型を有するゲート領域を、導入する工程。
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
このセクションでは、セクション2で説明する基本的な例について、その特長が明確に現れる単位セル領域およびこれを含むアクティブセル領域の一部を模式的に切り出して、その概要を説明する。
このセクションでは、セクション1で説明した単位セル領域10(図1、図2)の構造に対応するデバイスの全体構造を説明する。なお、以下の例では、原則として、セクション1で説明していない部分のみを説明する。
このセクションでは、セクション2で説明したデバイス構造に対応する製造プロセスの一例を説明する。しかし、これは単なる一例であって、種々変形可能であることは言うまでもない。
このセクションでは、セクション1の図2に対応して、チャネル領域周辺構造(P型フローティング領域5とその周辺の構造)に関する各種の変形例を説明する。以下では原則として、ここまでに(主に図2に関して)説明していない部分についてのみ説明する。
この例は、図15に示すように、P型フローティング領域5(フローティングゲート領域)の下端が、P型ゲート領域4(通常ゲート領域)の下端4bよりも下に延びている点が付加的な特徴となっている。このことにより、プロセスばらつきにより、P型フローティング領域5(フローティングゲート領域)の下端とP型ゲート領域4(通常ゲート領域)の下端4bの高さがずれたときにも、十分な実効チャネル長を確保することができる。これに対して、図2の例では、P型フローティング領域5のイオン注入工程を比較的低エネルギーで、且つ、簡単なものとすることができるメリットが有る。
この例は、図16に示すように、P型フローティング領域5(フローティングゲート領域)の下端の幅が、上端よりの広く、断面的に台形形状となっている点が付加的な特徴となっている。このことにより、横チャネル型に類似した効果を得ることができる。ただし、P型フローティング領域5のイオン注入工程は、若干複雑になる。すなわち、たとえば、多段のイオン注入で、下の段ほど、イオン注入マスクの開口の幅を広くするか、または、同じ幅のマスクで、打ち込み角度を上のほうは垂直とし、下の方は、斜め注入とする。
この例は、図17に示すように、図15のP型フローティング領域5(フローティングゲート領域)を二つの部分、すなわち、P型フローティング領域上部5tとP型フローティング領域下部5bに分けたものである。言い換えると、図15のP型フローティング領域5(図17におけるP型フローティング領域上部5t)の下端に、P型フローティング領域下部5bを付加したものである。このようにすることにより、チャネル部の下端に横チャネルが付加されるため、副次的に横チャネルと同様のメリットを享受することができる。一方、P型フローティング領域下部5bの形成には、高エネルギーのイオン注入を必要とするデメリットがある。
この例は、図17の例のデメリットを回避するために、図18に示すように、まず、N−型SiC下層エピタキシ層1efを形成した後、イオン注入等でP型フローティング領域下部5bを導入しておき、その後、N−型SiC上層エピタキシ層1esし、その後は、図15の例と同じように、P型フローティング領域上部5t(図15のP型フローティング領域5)を形成するものである。
このセクションでは、セクション2で図3から図6について説明した主に平面レイアウト(アクティブセル領域9およびその周辺のレイアウト)に関する変形例を説明する。以下では、原則として、これまでに説明していない点のみを説明する。
この例は、図19から図21に示すように、図3から図6の例と基本的に同じものであるが、単位セル領域10が、アクティブセル領域9を縦断している点が特徴となっている。従って、この例に於いては、アクティブセル領域9内に於いて、P型ゲート領域4(通常ゲート領域)は、ほぼストライプ状を呈しており、アクティブセル領域9の端部に於いて、相互に連結されている。このため、ゲートの引き出しをアクティブセル領域9の周辺に設けたメタルゲート配線16によって、構成することができる。このため、メタルソース電極15を中央部に広くレイアウトすることができる。
この例は、図22から図25に示すように、図3から図6の例と基本的に同じものであるが、列同士を比較すると、隣接する列の単位セル領域10が斜めにずれて配置されて、斜交格子を形成している点が特徴となっている。従って、チャネル領域の平面的分布を比較的均一にすることができる。また、先の礼と同様に、ゲートの引き出しをアクティブセル領域9の周辺に設けたメタルゲート配線16によって、構成することができる。このため、メタルソース電極15を中央部に広くレイアウトすることができる。
ソースアイランド構造(図3から図5等)では、アクティブセル領域9に於いて、N+型ソース領域6がアイランド上に格子点に配置されていたが、図25から図28に示すように、この例では、反対に、P型ゲート領域4(通常ゲート領域)が、正方格子または直交格子の格子点に配置されている。従って、この場合、一層メタル構造に於いては、各ゲート領域4は、くし型のメタルゲート配線16によって、アクティブセル領域9外に取り出されている。
この例は、ストライプ型ソースアイランド構造(図19から図21)に対応するゲートアイランド方式であり、図29から図31に示すように、単位セル領域10が、アクティブセル領域9を縦断している点が特徴となっている。この構造は、サブセクション(1)の例と同様に、セル構造が非常に単純なものとなるメリットを有する。
この例は、斜交格子型ソースアイランド構造(図22から図24)に対応するゲートアイランド方式であり、図32から図34に示すように、隣接する列の単位セル領域10が斜めにずれて配置されて、斜交格子を形成している点が特徴となっている。一方、P型フローティング領域5(フローティングゲート領域)は、平面的に見たとき、ストライプ状を呈している。この構造は、サブセクション(1)の例と同様のメリットを有する。
図35は本願の前記一実施の形態の縦チャネル型ジャンクションSiCパワーFETのアウトラインを説明するための図2の多にセルに対応する部分の模式的断面図である。図36は本願の前記一実施の形態の縦チャネル型ジャンクションSiCパワーFETの使用状態の一例を示すノーマリオフ複合型トランジスタの回路図である。これらに基づいて、前記実施の形態(変形例を含む)に関する補足的説明並びに全般についての考察を行う。
先に説明したように、シリコン等に比べて、格段に不純物拡散速度が遅いSiC系のJFET(Junction FET)素子においては、通常、ゲート領域にトレンチを形成し、その側壁等にイオン注入して、ゲート領域を形成する。しかし、JFETの性能を確保するためには、ゲート領域間を高精度に制御しつつゲート深さを確保する必要がある。すなわちゲート間隔とゲート深さで規定されるチャネル領域を高アスペクト比にする必要があるほか、プロセスの制約により、ソース領域内にゲート領域を形成するため、ソース領域およびゲート領域間で高濃度PN接合が形成される。そのため、接合電流の増加が避けられない等の種々の問題がある。また、ターミネーション構造(P型接合終端処理領域)の作製には極めて高エネルギー(2MeV程度)のイオン打ち込みが必要となる。
このような課題を解決するために、本願の前記一実施の形態においては、図35に示すように、縦チャネル型ジャンクションSiCバーティカルFETにおいて、第1の主面の表面領域に設けられたソース領域6の下方に、これに近接して、ゲート電位の通常ゲート領域4とは別に、フローティングのゲート領域5を設けている。
本願の前記一実施の形態の縦チャネル型ジャンクションSiCバーティカルFET(パワーJFET)は、ノーマリオンモードで動作するものを具体的に例示している。これは、ノーマリオフモードで動作するようにしてもよいが、ノーマリオンモードのデバイスの方が、製造が容易なほか、スイッチング特性に優れる当のメリットを有するからである。ノーマリオンモードJFETであっても、図36に示すように、主デバイスとしての高耐圧のノーマリオンモードJFET(Q1)と、たとえば、補助デバイスとしての低耐圧のシリコン系またはSiC系のノーマリオフMOSFET(Q2)をカスコード(Cascode)接続し、カスコード接続複合トランジスタHTとすることができる。このようにすると、ノーマリオンモードJFET(Q1)のドレイン端子DJ、ノーマリオフMOSFET(Q2)のソース端子SJ、およびノーマリオフMOSFET(Q2)のゲート端子GMを複合トランジスタHTの各端子とすると、全体として、ノーマリオフモード素子と見ることができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
1a ウエハまたはチップの第1の主面
1b ウエハまたはチップの第2の主面
1e N−型SiCエピタキシ層
1ef N−型SiC下層エピタキシ層
1es N−型SiC上層エピタキシ層
1s N+型SiC半導体基板(N+型SiC半導体基板層)
2 半導体チップまたはチップ領域(SiC半導体基板)
3 N−型ドリフト領域
4 P型ゲート領域(通常ゲート領域または主ゲート領域)
4b P型ゲート領域下端
5 P型フローティング領域(フローティングゲート領域または補助ゲート領域)
5b P型フローティング領域下部
5t P型フローティング領域上部
6 N+型ソース領域
7 N+型ドレイン領域
8 P型接合終端処理領域(ジャンクションターミネーションエクステンション領域)
9 アクティブセル領域
10 単位セル領域
11 ソースコンタクト部
12 ゲートコンタクト部
14 ソースパッド開口
15 メタルソース電極
16 メタルゲート配線(メタルゲート電極)
17 層間絶縁膜
18 ファイナルパッシベーション膜
19 裏面メタル電極膜(メタルドレイン電極膜)
20 表面メタル膜
21 ソースコンタクト開口
22 ゲートコンタクト開口
23 チャネル部
DJ 接合型FETのドレイン端子
GM MOSFETのゲート端子
HT カスコード接続複合トランジスタ
Q1 ノーマリオン接合型FET
Q2 ノーマリオフMOSFET
R1 アクティブセル領域内部一部切り出し部
SJ 接合型FETのソース端子
WG フローティング領域の幅
WS ソース領域の幅
Claims (22)
- 以下を含む縦チャネル型ジャンクションSiCパワーFET:
(a)第1の主面および第2の主面を有するSiC半導体基板;
(b)前記SiC半導体基板の前記第1の主面側の表面から内部に亘り設けられた第1導電型を有するドリフト領域;
(c)前記SiC半導体基板の前記第2の主面側の表面領域に設けられ、前記ドリフト領域よりも高濃度の前記第1導電型を有するドレイン領域;
(d)前記第1の主面側の表面から内部に亘り設けられたアクティブセル領域;
(e)前記アクティブセル領域内に設けられた複数の単位セル領域、
ここで、各単位セル領域は、以下を含む:
(e1)前記ドリフト領域の表面領域に設けられ、前記ドリフト領域よりも高濃度の前記第1導電型を有するソース領域;
(e2)前記ソース領域の下方であって、これに近接するように、前記ドリフト領域内に設けられ、前記第1導電型と反対導電型の第2導電型を有するフローティング領域;
(e3)前記ソース領域および前記フローティング領域を少なくとも両側から挟むように、前記ドリフト領域の表面領域に設けられ、前記第2導電型を有するゲート領域、
ここで、前記フローティング領域は、第1領域と第2領域とを含み、
前記第1領域は前記ゲート領域の間に位置し、前記第1領域の幅は、平面視において、前記ソース領域の幅内に位置し、
前記第2領域は、前記ゲート領域の下端よりも深い領域に位置する。 - 請求項1に記載の縦チャネル型ジャンクションSiCパワーFETにおいて、
前記第1領域の幅は、平面視において、前記第2領域の幅よりも狭い。 - 請求項2に記載の縦チャネル型ジャンクションSiCパワーFETにおいて、
前記第1領域の下端は、前記ゲート領域の下端よりも深い領域に位置する。 - 請求項3に記載の縦チャネル型ジャンクションSiCパワーFETにおいて、
前記第2領域の幅は、平面視において、前記ソース領域の幅よりも広い。 - 請求項1に記載の縦チャネル型ジャンクションSiCパワーFETにおいて、デバイス構造は、プレーナ型に属する。
- 請求項1に記載の縦チャネル型ジャンクションSiCパワーFETにおいて、動作モードは、ノーマリオン型である。
- 請求項1に記載の縦チャネル型ジャンクションSiCパワーFETにおいて、前記フローティング領域は、イオン注入によるものである。
- 請求項1に記載の縦チャネル型ジャンクションSiCパワーFETにおいて、前記ゲート領域は、イオン注入によるものである。
- 請求項1に記載の縦チャネル型ジャンクションSiCパワーFETにおいて、平面的に見たとき、前記ゲート領域は、ストライプ状である。
- 請求項9に記載の縦チャネル型ジャンクションSiCパワーFETにおいて、平面的に見たとき、前記ゲート領域は、前記アクティブセル領域の端部に於いて、相互に連結されている。
- 請求項1に記載の縦チャネル型ジャンクションSiCパワーFETにおいて、平面的に見たとき、前記ゲート領域は、メッシュ状である。
- 請求項7に記載の縦チャネル型ジャンクションSiCパワーFETにおいて、前記フローティング領域は、複数段のイオン注入によるものである。
- 以下の工程を含む縦チャネル型ジャンクションSiCパワーFETの製造方法:
(a)第1の主面および第2の主面を有するSiC半導体ウエハであって、前記第1の主面側の表面から内部に亘り第1導電型を有するドリフト領域が形成され、且つ、前記第2の主面側の表面領域に前記ドリフト領域よりも高濃度の前記第1導電型を有するドレイン領域が形成されたSiC半導体ウエハを準備する工程;
(b)前記第1の主面の表面から内部に亘り、複数の単位セル領域を有するアクティブセル領域を、導入する工程、
ここで、このアクティブセル領域を導入する工程は、各単位セル領域に対して行われ、以下の下位工程を含む:
(b1)前記ドリフト領域の表面領域に、前記ドリフト領域よりも高濃度の前記第1導電型を有するソース領域を、導入する工程;
(b2)前記ソース領域の下方であって、これに近接するように、前記ドリフト領域内に、前記第1導電型と反対導電型の第2導電型を有するフローティング領域を、導入する工程;
(b3)前記ソース領域および前記フローティング領域を少なくとも両側から挟むように、前記ドリフト領域の表面領域に、前記第2導電型を有するゲート領域を、導入する工程、
ここで、前記フローティング領域は、第1領域と第2領域とを含み、
前記第1領域は前記ゲート領域の間に位置し、前記第1領域の幅は、平面視において、前記ソース領域の幅内に位置し、
前記第2領域は、前記ゲート領域の下端よりも深い領域に位置する。 - 請求項13に記載の縦チャネル型ジャンクションSiCパワーFETの製造方法において、
前記第1領域の幅は、平面視において、前記第2領域の幅よりも狭い。 - 請求項14に記載の縦チャネル型ジャンクションSiCパワーFETの製造方法において、
前記第1領域の下端は、前記ゲート領域の下端よりも深い領域に位置する。 - 請求項15に記載の縦チャネル型ジャンクションSiCパワーFETの製造方法において、
前記第2領域の幅は、平面視において、前記ソース領域の幅よりも広い。 - 請求項13に記載の縦チャネル型ジャンクションSiCパワーFETの製造方法において、前記フローティング領域は、イオン注入により導入される。
- 請求項17に記載の縦チャネル型ジャンクションSiCパワーFETの製造方法において、前記フローティング領域は、複数段のイオン注入により導入される。
- 請求項13に記載の縦チャネル型ジャンクションSiCパワーFETの製造方法において、前記ゲート領域は、イオン注入により導入される。
- 請求項13に記載の縦チャネル型ジャンクションSiCパワーFETの製造方法において、デバイス構造は、プレーナ型に属する。
- 請求項13に記載の縦チャネル型ジャンクションSiCパワーFETの製造方法において、前記下位工程(b2)は、前記下位工程(b3)より後に実行される。
- 請求項13に記載の縦チャネル型ジャンクションSiCパワーFETの製造方法において、前記下位工程(b2)は、前記下位工程(b1)より前に実行される。
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