JP3921862B2 - 炭化けい素縦形fetの製造方法 - Google Patents
炭化けい素縦形fetの製造方法 Download PDFInfo
- Publication number
- JP3921862B2 JP3921862B2 JP02838899A JP2838899A JP3921862B2 JP 3921862 B2 JP3921862 B2 JP 3921862B2 JP 02838899 A JP02838899 A JP 02838899A JP 2838899 A JP2838899 A JP 2838899A JP 3921862 B2 JP3921862 B2 JP 3921862B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- source region
- silicon carbide
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の属する技術分野】
本発明は、半導体材料として炭化珪素を用いた電力用電界効果トランジスタ(以下FETと記す)、特に電力用素子として注目される接合型のFET(以下JFETと記す)および金属ー半導体接合型のFET(以下MESFETと記す)、の製造方法に関する。
【0002】
【従来の技術】
炭化けい素(以下SiCと記す)は、バンドギャップが広く、また最大絶縁電界がシリコン(以下Siと記す)と比較して約一桁大きいことから、次世代の電力用半導体素子への応用が期待されている材料である。これまでに、4H−SiCまたは6H−SiCの単結晶ウェハを用いて様々な電子デバイスへ応用されてきており、特に高温、電力用素子に適すると考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層した形のアルファ相SiCである。他に3C−SiCと称されるベータ相SiCの結晶でも半導体装置が試作されている。
その中で接合型FETは構造が簡単であり、かつ非常に汎用性の広いすぐれたデバイスであることからSiCでFETを製作しようとする研究が盛んである。
【0003】
SiCはシリコンと同様にイオン注入によってpn接合が形成できるため、接合型FETの製造はシリコンデバイスとほぼ同じ工程で作成可能であり、応用が期待される。すでにこれまでpn接合を利用していくつかの静電誘導型FET(以下SIT)が試作されてその特性が示されてきた。
【0004】
先ず従来のSiCのFETについて説明する。
図9はこれまでに報告されている電力用のMESFETの一例の断面図である。[Weitzel,C.E.,Palmour,J.W.,Carter,Jr.C.H., Moore,K.,Nordquist,K.J.,Allen,S.,Thero,C. and Bhatnagar,M.,IEEE Trans. Electrn Devices, Vol.43, No.10 (1998) p.1732 参照]n+ ドレイン層11a上に、高抵抗のnドリフト層11b、高抵抗のn+ ソース層13が積層されており、その表面からnドリフト層11bに達するトレンチ12が設けられている。そのトレンチ12に接触してショットキー接合を形成するゲート電極16が、n+ ソース領域13に接触してソース電極17が、n+ ドレイン層11aに接触してドレイン電極18がそれぞれ設けられている。
【0005】
ゲート電極16に負の電圧を印加するとゲート電極16からnドリフト層11bに空乏層が広がり、nドリフト層11bの導電領域が狭められる。このことによってソース電極17とドレイン電極18との間の電流が制御される。ここではショットキー接合を用い、トレンチの凸部分に空乏層を広げることで、ソース・ドレイン間に流れる電流を制御可能な素子となっている。
【0006】
これに対しプレーナ型の縦形FETも考案されている。図10、11は発明者の出願[特願平7―183721]になるプレーナ型の縦形FETの断面図である。
【0007】
図10は電力用のMESFETの別の例の断面図である。n+ ドレイン層21a上に積層されたnドリフト層21bの表面層に選択的に高加速電圧のイオン注入によりp+ 埋め込み領域22が形成されている。p+ 埋め込み領域22の上方のnドリフト層21bは、必要により不純物が導入されて濃度制御されたnチャネル領域30とされることもある。そのnチャネル領域30の表面層にn+ ソース領域23が形成されている。p+ 埋め込み領域22が形成されていない部分の上方の表面にショットキー接合を形成するゲート電極26が、n+ ソース領域23に接触してソース電極27が、n+ ドレイン層21aに接触してドレイン電極28がそれぞれ設けられている。ソース電極27は、n+ ソース領域23だけてなく、p+ 埋め込み領域22にも接触している。n+ ソース領域23、ゲート電極26等は例えば紙面に垂直なストライプ状である。
【0008】
図11は電力用のJFETの例の断面図である。n+ ドレイン層31a上に積層されたnドリフト層31bの表面層に選択的に高加速電圧のイオン注入によりp+ 埋め込み領域32が形成され、そのp+ 埋め込み領域32の上方のnドリフト層31bは、必要により不純物が導入されて濃度制御されたnチャネル領域40とされることもある。そのnチャネル領域40の表面層にn+ ソース領域33と、p+ 埋め込み領域32が形成されていない部分の上方の表面層にpゲート領域34とが形成されている。n+ ソース領域33に接触してソース電極37が、n+ ドレイン層31aに接触してドレイン電極38が、pゲート領域34に接触してゲート電極36がそれぞれ設けられている。ソース電極37は、n+ ソース領域33だけでなく、p+ 埋め込み領域32にも接触している。
これらのMESFET、JFETでもゲート電極26、36への印加電圧によってソース・ドレイン間の電流のスイッチングが可能な素子となっている。
【0009】
【発明が解決しようとする課題】
図9のMESFETは、非常に単純な構造でFET動作のデバイスを作成することができる。しかし、トレンチ12を形成しなければならず、そのための、化学的に安定なSiCのドライエッチング、およびトレンチ12の形状の制御が困難であること、ドライエッチングによって得られた表面はダメージを受けているのでショットキー接合のリーク電流が増加すること、また、SiC基板表面にトレンチ12に伴う大きな凹凸が存在することから、微細加工が困難であることなど、いくつかの製造上の問題を伴っている。
【0010】
図10、11の例はともにプレーナ型の素子であり、図10はショットキー接合を利用したMESFET、図11はpn接合を利用したJFETである。これらの構造においては図9の例と異なり、プレーナ構造でデバイスを作成することから、上記のようなトレンチの形成に伴う製造上の問題は免れている。しかしながら、その一方で電流の流れるチャネル領域を広く確保することが難しい。
【0011】
例えば、図11においてnチャネル領域40のn型不純物濃度を1×1016cm-3とし、チャネル長lc を5μm 、チャネル厚さtc を0.2μm 、単位セル間の距離を30μm とすると、チャネル抵抗が約70 mΩcm2 と計算される。これは耐圧600V の場合のSiCの理想的なチャネル抵抗が0.1 mΩcm2 であることと比較すると非常に大きな値であり、素子全体の抵抗がほとんどチャネル部分の抵抗で決定されて、SiC本来の低抵抗を実現できないことになる。従って、プレーナ型のFETにおいて重要なことは、いかにチャネルの抵抗を下げることができるかということである。以上の問題に鑑み本発明の目的は、製造が容易であり、かつチャネル抵抗の小さい高耐圧の炭化けい素縦型FETおよびその製造方法を提供することにある。
【0012】
【課題を解決するための手段】
上記課題解決のため本発明は、次の手段を提供する。
チャネル密度の向上を図るために、第一導電型ソース領域、または第二導電型ゲート領域もしくはゲート電極を格子状に配置する際の製造方法に関するもので、チャネル長を正確に制御することにより、チャネル長の短縮を図るものである。
【0013】
【0014】
【0015】
【0016】
【0017】
【0018】
【0019】
炭化けい素縦形FETの製造方法としては、多結晶シリコン膜をマスクとしたイオン注入および熱処理により第二導電型埋め込み領域を形成し、多結晶シリコン膜を酸化した酸化膜をマスクとしたイオン注入および熱処理により第一導電型ソース領域を形成するものとする。
【0020】
多結晶シリコン膜上にある厚さの酸化膜が成長する熱酸化条件において、炭化けい素結晶上には1/30程度の薄い酸化膜が生じるに過ぎず、両者の酸化速度の差は非常に大きい。多結晶シリコン膜の端部に厚い酸化膜が成長することを利用して、多結晶シリコン膜をマスクとしたイオン注入により第二導電型埋め込み領域を形成し、多結晶シリコン膜の熱酸化膜をマスクとしたイオン注入により第一導電型ソース領域を形成すれば、整合した第二導電型埋め込み領域と第一導電型ソース領域とを形成することができる。すなわち極めて短く、且つ均一なチャネル長を正確に制御することができる。
【0021】
【0022】
【0023】
【発明の実施の形態】
以下本発明について、実施例を示しながら詳細に説明する。ただし、図9と共通の部分、あるいは本発明とかかわりのない部分については説明を省略する。本発明の重要な応用例としてnチャネル型のFETを例に取っているが、導電型を逆にしたpチャネル型のFETにも本発明が適応可能なことは勿論である。なお、SiCには良く知られているように、多くのポリタイプが存在するが、主に6Hおよび4Hと呼ばれるものを対象としている。
【0024】
[実施例1]
図1(a)は本発明第一の実施例(以下実施例1と記す。以下同様)のSiCJFETの平面図、同図(b)は図1(a)のA−A線に沿った断面図、同図(c)は同じくB−B線に沿った断面図である。
【0025】
図1(b)において、n+ ドレイン層41a上にエピタキシャル成長によりnドリフト層41bが積層されたウェハのnドリフト層41bの表面から少し深い位置に選択的にp+ 埋め込み領域42が形成され、p+ 埋め込み領域42の上方のnドリフト層41bは、n型不純物が導入されてnチャネル領域50となっている。但しn型不純物が導入されず、nドリフト層41bのままの場合もある。そのnチャネル領域50の表面層にはpゲート領域44、n+ ソース領域43およびp+ 埋め込み領域42に達するp+ コンタクト領域42aが形成されている。pゲート領域44の表面上にはゲート電極46が、n+ ソース領域43とp+ コンタクト領域42aの表面上には共通のソース電極47がそれぞれ設けられ、またn+ ドレイン層41aの裏面に接触してドレイン電極48が設けられている。各オーミック電極用の金属としてはp型領域上にはチタン(Ti)やアルミニウム(Al)、またはその合金、n型領域上にはニッケル(Ni)などが一般的ではあるが、p型領域やn型領域の表面濃度が1×1019cm-3以上になると、いずれの金属でもオーミック接触を取れるようになる。
【0026】
主なディメンジョンの一例は、次のような値である。n+ ドレイン層41aの不純物濃度は1×1018cm-3、厚さ350μm 、nドリフト層41bのそれは、1×1016cm-3、厚さ9μm 。p+ 埋め込み領域42の最高不純物濃度は1×1019cm-3、厚さ0.2μm で、その上に0.7μm のnチャネル領域50がある。nチャネル領域50の不純物濃度は、2×1016cm-3である。p+ 埋め込み領域42の無い部分の幅は、約6μm である。n+ ソース領域43の表面不純物濃度は1×1019cm3 、接合深さ0.3μm で、幅は約4μm 、pゲート領域44のそれらは、1×1019cm-3、接合深さ0.3μm 、幅は約10μm 、p+ コンタクト領域42aのそれらは、1×1019cm-3、接合深さ1.0μm 、幅は約6μm である。n+ ソース領域43とp+ 埋め込み領域42との間の横方向の差は約1μm である。図の単位セルのピッチは約20μm である。
【0027】
図1(a)において、細線はpn接合を、点線は隠れたpn接合を、太線は電極の端を示している。n+ ソース領域43は、梯子状に形成され、その内側に方形セル状のpゲート領域44が配され、ゲート電極46が接している。pゲート領域44は例えば10μm ×40μm である。47はストライプ状のソース電極であり、半導体チップ周辺或いは適当な間隔で互いに連結されている。図で上下の二つのpゲート領域44の間に、両側のストライプ状のn+ ソース領域43を結ぶ、ゲート電極46を設けないn+ ソース領域部分43aを形成して、はしご状にすることによってチャネルの全面積が確保されている。
【0028】
この図の配置では、このn+ ソース領域部分43aは、ゲート電極46を設けないので、n+ ソース領域部分43aの幅を狭くすることができることから、チャネル領域を稠密に形成することが可能となる。
【0029】
図1(c)では、n+ ソース領域部分43aの幅が狭いこと、その下方にp+ 埋め込み領域42が形成されていることが見られる。図2(a)ないし(c)は、図1の実施例1のSiCJFETの製造方法を説明するための接合形成工程の製造工程順の表面近傍の部分断面図である。以下順に説明する。
【0030】
先ず、図示されないn+ ドレイン層上に燐ドープのnドリフト層41bをエピタキシャル成長により積層した4H−SiC基板を準備する。例えば、nドリフト層41bの不純物濃度等は前述の通りである。そのnドリフト層41bの表面上に、多結晶シリコン膜を減圧CVD法により堆積し、フォトリソグラフィでパターンを形成して、第一マスクM1とする。多結晶シリコン膜の厚さは1μm とした。第一マスクM1により規定された領域に、p型不純物となるイオン例えばほう素(以下Bと記す)イオン3aを注入する[図2(a)]。3bは注入されたB原子である。これはp+ 埋め込み領域42形成のためであり、例えば加速電圧は900keV 、ドーズ量は約5×1015cm-2、イオン注入時の温度は、約800℃である。高温でイオン注入することにより、活性化率を向上させることができる。p型不純物としてはBの他にアルミニウム(以下Alと記す)などが用いられる。
【0031】
多結晶シリコン膜の第一マスクM1をつけたまま熱酸化し、酸化膜(SiO2 膜)を形成する。このとき、SiC基板表面にもSiO2 膜が形成されるが、例えば1100℃で数時間の酸化を行うと、多結晶シリコン膜のM1上には1μm 以上の厚い酸化膜が、SiC表面上には0.03μm 程度の薄い酸化膜が形成される。そのSiO2 膜を第二マスクM2として、n型不純物となるイオン例えば窒素(以下Nと記す)イオン5aを注入する[同図(b)]。SiC基板上の薄いSiO2 は殆どイオン注入のマスクとならない。5bは注入されたN原子である。これはn+ ソース領域43形成のためであり、例えば加速電圧は100keV 、ドーズ量は約5×1015cm-2である。このとき、多結晶シリコンおよびこれの上に成長した酸化膜によって、マスク端はほぼ酸化膜の厚さ程度、図で左側にずれる。このようにしてp+ 埋め込み領域42のためのイオン注入からわずかにずれたn+ ソース領域43のためのイオン注入が実現される。n型不純物となる不純物としてはNの他に燐(以下Pと記す)などを用いることができる。
【0032】
第一マスクM1、第二マスクM2を除去した後、1600℃、2時間の熱処理をおこない、注入した不純物を活性化することによってn+ ソース領域43、p+ 埋め込み領域42の各領域が形成される[図2(c)]。先に述べたようにSiCでは不純物の拡散が殆ど起きないが、加速電圧の調節により、不純物領域の形成される深さを制御することができる。例えば、p+ 埋め込み領域42は、加速電圧を900keVと高くしたことによって、深さ0.8μmを中心にして、厚さ0.2μmの層ができており、その上には約0.7μmのnドリフト領域41bが残されている。
【0033】
この前或いは後に、pゲート領域44およびp+ コンタクト領域42a形成のためのイオン注入および必要により熱処理をおこなって接合形成を終えた後、各電極や保護膜を形成してSiCJFETを完成する。
【0034】
なお、多結晶シリコン膜を酸化した第二のマスクにより先にn+ ソース領域43形成のためのイオン注入をおこない、酸化膜を除去した第一のマスクによりp+ 埋め込み領域42形成のためのイオン注入をおこなっても良いことは勿論である。
【0035】
このように多結晶シリコン膜とSiC結晶との熱酸化膜の成長速度が一桁以上異なることを利用して、n+ ソース領域43とp+ 埋め込み領域42とを整合して形成することができ、これによりチャネル長を正確に制御しながら微細でしかも均一なチャネルを形成することができる。
【0036】
チャネル長は、FETの特性を決定する主たるパラメータであることから、その制御は応用上極めて重要であるが、本実施例1のSiCJFETでは、チャネル長が短く均一に、精度よく形成され、安定した特性と高い歩留まりが得られる。試作した600VクラスのJFETのオン抵抗は、約10mΩ・cm-2と、従来の1/5以下に低減したSiCJFETを製造することができた。
【0037】図3(a)ないし(d)は、図1の実施例1のSiCJFETの参考例の接合形成工程の製造工程順の表面近傍の部分断面図である。以下順に説明する。
先ず、nドリフト層41bの表面上に、多結晶シリコン膜を減圧CVD法により堆積し、フォトリソグラフィでパターンを形成して、第一マスクM3とし、第一マスクM3により規定された領域に、p型不純物となるイオン例えばほう素(以下Bと記す)イオン3aを注入するまでは、図2の方法と同じである[図3(a)]。3bは注入されたB原子である。これはp+ 埋め込み領域42形成のためであり、例えば加速電圧は900keV 、ドーズ量は約5×1015cm-2、イオン注入時の温度は、約800℃である。p型不純物としてはBの他にAlなどが用いられる。
【0038】
多結晶シリコン膜の第一マスクM3上にプラズマCVD法により、CVD酸化膜(SiO2 膜)2を堆積する[同図(b)]。膜圧は約1μm である。
【0039】次に、例えば四ふっ化炭素(CF4 )と酸素(O2 )との混合ガスを用いた異方性の反応性イオンエッチングにより、CVD酸化膜(SiO2 膜)2をエッチングし、多結晶シリコン膜のマスクM3の端部にサイドウォール2aを残す[同図(c)]。多結晶シリコン膜の第一マスクM3とサイドウォール2aとを第二マスクM4として、n型不純物となるイオン例えば窒素(以下Nと記す)イオン5aを注入する[同図(c)]。5bは注入されたN原子である。これはn+ ソース領域43形成のためであり、例えば加速電圧は100keV 、ドーズ量は約5×1015cm-2である。このとき、サイドウォール2aによって、マスク端はサイドウォール2aの幅分だけ、図で左側にずれる。このようにしてp+ 埋め込み領域42のためのイオン注入からわずかにずれたn+ ソース領域43のためのイオン注入が実現される。ずれ量は、サイドウォール2aの幅に依存するが、それは、CVDSiO2 膜2の厚さおよび反応性イオンエッチングの方法により制御することができる。
【0040】
第二マスクM4を除去した後、1500から1700℃程度の熱処理をして、イオン注入した領域の活性化をする[同図(d)]。
この前或いは後に、pゲート領域44形成のためのイオン注入および熱処理をおこなって接合形成を終えた後、各電極や保護膜を形成してSiCJFETを完成する。
【0041】
この方法の場合は、p+ 埋め込み領域42形成のための第一マスクM3は、多結晶シリコン膜でもよいし、他のSiO2 膜等でもよい。第一マスクM3の端部にサイドウォール2aを形成した後、n+ ソース領域43のためのイオン注入をすることによって、p+ 埋め込み領域42とn+ ソース領域43とが整合して形成されるので、極めて短くかつ均一なチャネル長が実現できる。
【0042】
なお、サイドウォール2aを形成した第二のマスクにより先にn+ ソース領域43形成のためのイオン注入をおこない、サイドウォール2aを除去した第一のマスクによりp+ 埋め込み領域42形成のためのイオン注入をおこなっても良いことは勿論である。
[実施例2]
図4(a)は本発明実施例2のショットキー接合を利用したSiCMESFETの平面図、同図(b)は図4(a)のC−C線に沿った断面図、同図(c)は同じくD−D線に沿った断面図である。
【0043】
図4(b)において、図1(b)のJFETと違っている点は、nチャネル領域60の表面層にpゲート領域が形成されておらず、ゲート電極56がショットキー接合を形成する金属からなり、nチャネル領域60上に直接設けられている点である。p+ 埋め込み領域52、n+ ソース領域53、p+ コンタクト領域52aは、実施例1と同様とする。ショットキー接合を形成する金属としては、バリアハイトの高いNi、Mo、Wが好ましい。他にTi、Al、Ptなどの金属がある。
【0044】
図4(a)は図1(a)と全く同じであるが、ゲート電極56は、SiC基板とショットキー接合を形成するような金属であり、ソース電極57と同じ金属とは限らない。或いは、ショットキー接触をする金属とソース電極57と同じ金属との二層にしてもよい。これを製造するプロセスについては上の例から容易に推測できるので、説明を省略する。
【0045】
図4(c)では、n+ ソース領域部分53aの幅が狭いこと、その下方にp+ 埋め込み領域52が形成されていることが見られる。
このMESFETも、実施例1のJFETと同様のプロセスで製造でき、ゲート電極56への電圧印加により、電流制御およびスイッチングが可能である。
【0046】
そして、例えば多結晶シリコン膜とSiC結晶との熱酸化膜の成長速度が一桁以上異なることを利用して、n+ ソース領域53とp+ 埋め込み領域52とを整合して形成することによって、チャネル長を正確に制御しながら微細でしかも均一なチャネルを形成することができ、その結果、チャネル抵抗を例えば従来の1/3以下に低減したSiCJFETを製造することができる。[実施例3]
図5(a)は実施例3のSiCJFETの平面図、同図(b)は図5(a)のE−E線に沿った断面図、同図(c)は同じくF−F線に沿った断面図である。
【0047】
この例は図1の実施例1のJFETとの配置に対して逆になっている。すなわち、図5(a)において、n+ ソース領域63がセル状に形成されており、その周囲をpゲート領域64が取り囲んでいる。ゲート電極66はストライプ状に設けられており、半導体チップ周辺或いは適当な間隔で互いに連結されている。図で上下の二つのn+ ソース領域63の間に、両側のpゲート領域64を結ぶ、ゲート電極66を設けない部分64aがある。
【0048】
図5(b)では、このpゲート領域64にゲート電極66が、n+ ソース領域63およびp+ コンタクト領域62aにソース電極67が接していることが見られる。
図5(c)では、二つのn+ ソース領域63の間のpゲート領域部分64aの幅が、ゲート電極66を設けないので、狭くなっていることが見られる。
【0049】
実施例1と同様のプロセスを用いてn+ ソース領域63とp+ 埋め込み領域62とを整合して形成することによって、チャネル長を正確に制御しながら微細でしかも均一なチャネルを形成することができ、その結果、チャネル抵抗を例えば約1/2以下に低減したSiCJFETを製造することができる。[実施例4]
図6(a)は実施例4のSiCMESFETの平面図、同図(b)は図6(a)のG−G線に沿った断面図、同図(c)は同じくH−H線に沿った断面図である。
【0050】
図6(b)において、図5(b)のJFETと違っている点は、nチャネル領域80の表面層にpゲート領域が形成されておらず、ゲート電極76がショットキーバリアを形成する金属、例えばNiからなり、nチャネル領域80上に直接設けられている点である。p+ 埋め込み領域72、n+ ソース領域73、p+ コンタクト領域72aは、実施例3と同様とする。
【0051】
図6(a)は図5(a)と全く同じであるが、ゲート電極76の金属が異なることがある。
図6(c)では、上下の二つのn+ ソース領域73の間のゲート電極部分76aの幅が狭いことが見られる。しかし、ゲート電極部分76aを設けなければならないので、微細にアラインメントされなければならないため、実施例3のJFETの場合のように狭くはできない。
【0052】
ゲート電極76としては、バリアハイトの高いNi、Mo、Wなどの金属が好ましい。
このMESFETも、ゲート電極76への電圧印加により、電流制御およびスイッチングが可能である。
【0053】
そして、実施例2と同様のプロセスを用いてn+ ソース領域73とp+ 埋め込み領域72とを整合して形成することによって、チャネル長を正確に制御しながら微細でしかも均一なチャネルを形成することができ、その結果、チャネル抵抗を例えば約1/2以下に低減したSiCMESFETを製造することができる。[実施例5]
図7(a)は実施例5のSiCJFETの平面図、同図(b)は図7(a)のI−I線に沿った断面図、同図(c)は同じくJ−J線に沿った断面図である。
【0054】
この例は、図7(a)に見られるようにn+ ソース領域83が梯子状となっており、セル状のpゲート領域84を囲んでいる点は実施例1のSiCJFETと同様である。n+ ソース領域83は、梯子状に形成され、その内側にセル状のpゲート領域84が配され、ゲート電極86が接している。しかし、図7(b)に見られるように、n+ ソース領域83とp+ コンタクト領域82aとが分離して形成されている点と、ソース電極87がp+ コンタクト領域82aに接触していない点で異なっている。pゲート領域84は例えば10μm ×40μm である。87はストライプ状のソース電極であり、半導体チップ周辺或いは適当な間隔で互いに連結されている。図で上下の二つのpゲート領域84の間に、両側のストライプ状のn+ ソース領域83を結ぶ、ゲート電極86を設けないn+ ソース領域部分83aを形成して、はしご状にすることによってチャネルの面積が確保されている。p+ コンタクト領域82aの表面にはコンタクト電極86aが設けられ、ゲート電極86と結ばれており、p+ 埋め込み領域82は、p+ コンタクト領域82aを介してpゲート領域84と同じ電位とされている。
【0055】
この方法では、このn+ ソース領域部分83aは、ゲート電極86を設けないので、n+ ソース領域部分83aの幅を狭くすることができることから、チャネル領域を稠密に形成することが可能となる。
図7(c)では、n+ ソース領域部分83aの幅が狭いこと、その下方にp+ 埋め込み領域82が形成されていることが見られる。
【0056】
以前の例のように多結晶シリコン膜の熱酸化膜の成長速度が、SiC基板表面のそれより一桁以上速いことを利用して、n+ ソース領域83とp+ 埋め込み領域82とを整合して形成することによって、チャネル長を正確に制御しながら微細でしかも均一なチャネルを形成することができ、その結果、チャネル抵抗を例えば従来の1/5以下に低減したSiCJFETを製造することができる。
【0057】
図1のSiCJFETでは、ソース電極47がn+ ソース領域43とp+ コンタクト領域42aとに共通に接触しており、p+ 埋め込み領域42がソース電極47と同電位とされていた。そのとき、ゲート電極47に正の電圧を印加した場合、pゲート領域44側だけから空乏層が広がるために、nチャネル領域50のピンチオフが速やかにおこなわれなかった。
【0058】
それに対し、図7のSiCJFETの特徴は、p+ コンタクト領域82a上のコンタクト電極86aがソース電極87と短絡されておらず、ゲート電極86と短絡されていることである。このようにすると、p+ 埋め込み領域82は、ゲート電極87と同電位に保たれる。ゲート電極86に負の電圧を印加することによって、pゲート領域84とp+ コンタクト領域82aとの両者がゲートとして働き、nチャネル領域90に上下両側から空乏層が広がって、効率良くピンチオフすることができる。このことは小さなゲート電圧でソース・ドレイン間の電流が大きく変化することを意味しており、したがってゲート電圧に対する利得が大きいと言える。
【0059】
さらに図1のSiCJFETでは、pゲート領域44とp+ 埋め込み領域42とが、別電位となることがあり、その場合寄生トランジスタを生じて、ゲート電極46に負のバイアスをかけたとき、p+ 埋め込み領域42からpゲート領域44へと電流が流れる現象が発生することがある。そのようになると、もはや電流制御が不可能となってしまう。しかしながら、本実施例のような構造にすれば、pゲート領域84とp+ 埋め込み領域82とは同電位なので、寄生トランジスタを生じて両者間に電流が流れることが無く、前記のような不具合は発生しない。
【0060】また、上述の製造方法とすれば、多結晶シリコン膜の第一マスクM1の端によってn+ ソース領域23が規定され、SiO2 膜の第二マスクM2によってp+ 埋め込み領域82の端が規定されている。このようにして両者が整合しており、位置ずれ等のマスク合わせによる不均一の問題が起こり得ず、チャネル長の短い、微細パターンが実現できる。
【0061】
また、p+ 埋め込み領域82を加速電圧の高いイオン注入で形成して、接合深さを深くしたため、容易に1500V以上の高耐圧が実現できた。
p+ 埋め込み領域82の上部のnドリフト層にNイオンを注入しnチャネル領域90の不純物濃度を高めることによって、JFETのしきい電圧を制御することができ、条件によってノーマリオフのFETとすることもできる。[実施例6]
図8(a)は実施例6のSiCJFETの平面図、同図(b)は図8(a)のK−K線に沿った断面図、同図(c)は同じくL−L線に沿った断面図である。
【0062】
この例は、pゲート領域94が梯子状となっており、セル状のn+ ソース領域93を囲んでいてゲート電極96が設けられている点は図3の実施例3のSiCJFETと同様であるが、図8(b)に見られるように、n+ ソース領域93とp+ コンタクト領域92aとが分離して形成されている点と、ソース電極97がp+ コンタクト領域92aに接触していない点で異なっている。
【0063】
p+ コンタクト領域92aの表面にはコンタクト電極96aが設けられている。そしてp+ 埋め込み領域92は、p+ コンタクト領域92aを介してpゲート領域94と同じ電位とされている。
【0064】
この例でも、p+ 埋め込み領域92は、ゲート電極96と同電位に保たれ、pゲート領域94とp+ コンタクト領域92aとの両者がゲートとして働き、nチャネル領域100に上下両側から空乏層が広がって、小さなゲート電圧で速やかにピンチオフすることができる。また、pゲート領域94とp+ 埋め込み領域92とは同電位なので、寄生トランジスタを生じない。従って、両者間に電流が流れて制御が不可能となることが無い。
【0065】
以上の実施例のp+ コンタクト領域を設ける代わりに、p+ 埋め込み領域に達する凹部を形成し、その表面にn+ ソース領域に共通に接触するソース電極、或いはソース電極とは別でゲート電極と同電位のp+ コンタクト電極を設けても良い。
【0066】
凹部の形成方法としては、後フォトリソグラフィでレジストおよび酸化膜のパターンを形成し、それをマスクにして四ふっ化炭素(CF4 )と酸素(O2 )との混合ガスを用いた反応性イオンエッチング(RIE)により形成することができる。
そのような構造にすれば、深いp+ コンタクト領域を形成するためのイオン注入が不要である。
【0067】
【発明の効果】
以上説明したように本発明によれば、第二導電型埋め込み領域の上方の第一導電型ソース領域および第二導電型ゲート領域またはショットキー接合を形成するゲート電極について、一方はセル状とし、他方はそれを囲む形状とすることにより、チャネルを有効に形成でき、従来のプレーナ型FETと比較して、チャネル抵抗を大幅に低減することができて、SiC本来の優れた特性を利用することが可能となる。
【0068】
その製造方法としては、多結晶シリコン膜からなる第一のマスクにより第二導電型不純物導入領域を規定し、それを熱酸化した一部重複する第二のマスクにより第一導電型不純物導入領域を規定する。この方法により、第一導電型ソース領域と第二導電型ベース層埋め込み領域とを形成すれば、第一導電型ソース領域と第二導電型ベース層埋め込み領域とが自己整合的に形成されるので、チャネル長が小さく、均一なチャネルが実現できる。
【0069】
このようにして、従来極めて困難であった非常に精密なチャネル領域をもつJFETおよびMESFETが実現できるようになり、オン抵抗の低減に効果をもたらした。
【0070】
本発明は、個別のFETに限らず、CMOS−ICや他のSiC半導体装置にも極めて有効な方法であり、高耐圧の炭化けい素半導体装置の製造を容易にするものである。
【図面の簡単な説明】
【図1】 (a)は実施例1のSiCJFETの平面図、(b)は図1(a)のA−A線に沿った断面図、(c)は同じくB−B線に沿った断面図
【図2】 (a)〜(c)は実施例1のSiCJFETの製造方法を説明するための工程順の部分断面図
【図3】 (a)〜(d)は実施例1のSiCJFETの参考例の製造方法による工程順の部分断面図
【図4】 (a)は実施例2のSiCMESFETの平面図、(b)は図4(a)のC−C線に沿った断面図、(c)は同じくD−D線に沿った断面図
【図5】 (a)は実施例3のSiCJFETの平面図、(b)は図5(a)のE−E線に沿った断面図、(c)は同じくF−F線に沿った断面図
【図6】 (a)は実施例4のSiCMESFETの平面図、(b)は図6(a)のG−G線に沿った断面図、(c)は同じくH−H線に沿った断面図
【図7】 (a)は実施例5のSiCJFETの平面図、(b)は図7(a)のI−I線に沿った断面図、(c)は同じくJ−J線に沿った断面図
【図8】 (a)は実施例6のSiCJFETの平面図、(b)は図8(a)のK−K線に沿った断面図、(c)は同じくL−L線に沿った断面図
【図9】 従来のトレンチ型SiCMESFETの部分断面図
【図10】 従来のプレーナ型SiCMESFETの部分断面図
【図11】 従来のプレーナ型SiCJFETの部分断面図
【符号の説明】
M1、M3 第一マスク
M2、M4 第二マスク
1 多結晶シリコン膜
2 CVDSiO2 膜
2a サイドウォール
3a ほう素イオン
3b ほう素原子
5a 窒素イオン
5b 窒素原子
11a、21a、31a、41a n+ ドレイン層
11b、21b、31b、41b、51b、61b、71b、81b、91b nドリフト層
12 トレンチ
13、23、43、53、63、73、83、93 n+ ソース領域
16、26、36、46、56、66、76、86、96 ゲート電極
17、27、37、47、57、67、77、87、97 ソース電極
18、28、38、48 ドレイン電極
30、40、50、60、70、80、90、100 チャネル領域
22、32、42、52、62、72、82、92 p+ 埋め込み領域
34、44、64、84、94 pゲート領域
42a、52a、62a、72a、82a、92a p+ コンタクト領域
43a、53a、83a n+ ソース領域部分
64a、93a pゲート領域部分
Claims (4)
- 第一導電型炭化けい素ドレイン層上に積層された炭化けい素からなる第一導電型ドリフト層と、その第一導電型ドリフト層の表面層に選択的に互いに隔離して形成された第二導電型ゲート領域、第一導電型ソース領域と、その第二導電型ゲート領域および第一導電型ソース領域の下方に選択的に埋め込まれて形成された第二導電型埋め込み領域と、第二導電型ゲート領域の表面に接触して設けられたゲート電極と、第一導電型ソース領域に接触して設けられたソース電極と、第一導電型ドレイン層の裏面に設けられたドレイン電極とを有し、第一導電型ソース領域と第二導電型ゲート領域のいずれか一方がセル状であり他方がそれを囲む形状である炭化けい素縦形FETの製造方法において、多結晶シリコン膜をマスクとしたイオン注入および熱処理により第二導電型埋め込み領域を形成し、多結晶シリコン膜を酸化した酸化膜をマスクとしたイオン注入および熱処理により第一導電型ソース領域を形成することを特徴とする炭化けい素縦型FETの製造方法。
- 第一導電型炭化けい素ドレイン層上に積層された炭化けい素からなる第一導電型ドリフト層と、その第一導電型ドリフト層の表面層に選択的に互いに隔離して形成された第二導電型ゲート領域、第一導電型ソース領域と、その第二導電型ゲート領域および第一導電型ソース領域の下方に選択的に埋め込まれて形成された第二導電型埋め込み領域と、第二導電型ゲート領域の表面に接触して設けられたゲート電極と、第一導電型ソース領域に接触して設けられたソース電極と、第一導電型ドレイン層の裏面に設けられたドレイン電極とを有し、第一導電型ソース領域と第二導電型ゲート領域のいずれか一方がセル状であり他方がそれを囲む形状である炭化けい素縦形FETの製造方法において、多結晶シリコン膜を酸化した酸化膜をマスクとしたイオン注入および熱処理により第一導電型ソース領域を形成し、その酸化膜を除去した多結晶シリコン膜をマスクとしたイオン注入および熱処理により第二導電型埋め込み領域を形成することを特徴とする炭化けい素縦型FETの製造方法。
- 第一導電型炭化けい素ドレイン層上に積層された炭化けい素からなる第一導電型ドリフト層と、その第一導電型ドリフト層の表面層に選択的に互いに隔離して形成された第一導電型ソース領域と、その第一導電型ソース領域の下方に選択的に埋め込まれて形成された第二導電型埋め込み領域と、第一導電型ドリフト層の表面に接触して設けられたショットキー接合を形成するゲート電極と、第一導電型ソース領域に接触して設けられたソース電極と、第一導電型ドレイン層の裏面に設けられたドレイン電極とを有し、第一導電型ソース領域とゲート電極とのいずれか一方がセル状であり他方がそれを囲む形状である炭化けい素縦形FETの製造方法において、多結晶シリコン膜をマスクとしたイオン注入および熱処理により第二導電型埋め込み領域を形成し、多結晶シリコン膜を酸化した酸化膜をマスクとしたイオン注入および熱処理により第一導電型ソース領域を形成することを特徴とする炭化けい素縦型FETの製造方法。
- 第一導電型炭化けい素ドレイン層上に積層された炭化けい素からなる第一導電型ドリフト層と、その第一導電型ドリフト層の表面層に選択的に互いに隔離して形成された第一導電型ソース領域と、その第一導電型ソース領域の下方に選択的に埋め込まれて形成された第二導電型埋め込み領域と、第一導電型ドリフト層の表面に接触して設けられたショットキー接合を形成するゲート電極と、第一導電型ソース領域に接触して設けられたソース電極と、第一導電型ドレイン層の裏面に設けられたドレイン電極とを有し、第一導電型ソース領域とゲート電極とのいずれか一方がセル状であり他方がそれを囲む形状である炭化けい素縦形FETの製造方法において、多結晶シリコン膜を酸化した酸化膜をマスクとしたイオン注入および熱処理により第一導電型ソース領域を形成し、その酸化膜を除去した多結晶シリコン膜をマスクとしたイオン注入および熱処理により第二導電型埋め込み領域を形成することを特徴とする炭化けい素縦型FETの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02838899A JP3921862B2 (ja) | 1999-02-05 | 1999-02-05 | 炭化けい素縦形fetの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02838899A JP3921862B2 (ja) | 1999-02-05 | 1999-02-05 | 炭化けい素縦形fetの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000228528A JP2000228528A (ja) | 2000-08-15 |
JP3921862B2 true JP3921862B2 (ja) | 2007-05-30 |
Family
ID=12247282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02838899A Expired - Lifetime JP3921862B2 (ja) | 1999-02-05 | 1999-02-05 | 炭化けい素縦形fetの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3921862B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104183645A (zh) * | 2013-05-27 | 2014-12-03 | 瑞萨电子株式会社 | 垂直沟道式结型SiC功率FET及其制造方法 |
US9806153B1 (en) | 2017-02-09 | 2017-10-31 | International Business Machines Corporation | Controlling channel length for vertical FETs |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4848595B2 (ja) * | 2001-05-16 | 2011-12-28 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
JP4904299B2 (ja) * | 2001-11-27 | 2012-03-28 | 古河電気工業株式会社 | 電力変換装置用GaN系半導体装置 |
JP4875660B2 (ja) * | 2002-04-30 | 2012-02-15 | 古河電気工業株式会社 | Iii−v族窒化物半導体装置 |
JP4875577B2 (ja) * | 2002-04-30 | 2012-02-15 | 古河電気工業株式会社 | Iii−v族窒化物半導体装置 |
JP4122880B2 (ja) * | 2002-07-24 | 2008-07-23 | 住友電気工業株式会社 | 縦型接合型電界効果トランジスタ |
US8133789B1 (en) * | 2003-04-11 | 2012-03-13 | Purdue Research Foundation | Short-channel silicon carbide power mosfet |
JP2013201190A (ja) | 2012-03-23 | 2013-10-03 | Toshiba Corp | 接合形電界効果トランジスタ及びその製造方法 |
CN111627998B (zh) * | 2019-02-27 | 2023-08-25 | 无锡华润微电子有限公司 | 一种半导体器件制备方法 |
-
1999
- 1999-02-05 JP JP02838899A patent/JP3921862B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104183645A (zh) * | 2013-05-27 | 2014-12-03 | 瑞萨电子株式会社 | 垂直沟道式结型SiC功率FET及其制造方法 |
CN104183645B (zh) * | 2013-05-27 | 2018-12-04 | 瑞萨电子株式会社 | 垂直沟道式结型SiC功率FET及其制造方法 |
US9806153B1 (en) | 2017-02-09 | 2017-10-31 | International Business Machines Corporation | Controlling channel length for vertical FETs |
Also Published As
Publication number | Publication date |
---|---|
JP2000228528A (ja) | 2000-08-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6303947B1 (en) | Silicon carbide vertical FET and method for manufacturing the same | |
JP3460585B2 (ja) | 炭化けい素mos半導体素子の製造方法 | |
US6117735A (en) | Silicon carbide vertical FET and method for manufacturing the same | |
JP4122880B2 (ja) | 縦型接合型電界効果トランジスタ | |
US9252261B2 (en) | Semiconductor device and manufacturing method of the same | |
EP2412024B1 (en) | Methods of forming semiconductor devices including epitaxial layers and related structures | |
JP4114390B2 (ja) | 半導体装置及びその製造方法 | |
JP6801323B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JPWO2004036655A1 (ja) | 炭化ケイ素半導体装置及びその製造方法 | |
JP2008503894A (ja) | 炭化ケイ素デバイスおよびその作製方法 | |
JP5196513B2 (ja) | 炭化珪素トランジスタ装置 | |
JP2000150866A (ja) | 炭化けい素nチャネルMOS半導体素子およびその製造方法 | |
US8222107B2 (en) | Method for producing semiconductor element | |
JP3939583B2 (ja) | 電界効果トランジスタの製造方法 | |
JP4678902B2 (ja) | 炭化けい素umos半導体素子およびその製造方法 | |
JP3921862B2 (ja) | 炭化けい素縦形fetの製造方法 | |
JP2000312008A (ja) | 炭化珪素静電誘導トランジスタおよびその製造方法 | |
JP6528640B2 (ja) | 半導体装置及びその製造方法 | |
KR20100123589A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
JP6862782B2 (ja) | 半導体装置および半導体装置の製造方法 | |
CN112005379B (zh) | 半导体装置及其制造方法 | |
JP5059989B1 (ja) | 半導体装置とその製造方法 | |
EP3637474A1 (en) | Silicon carbide switch device and manufacturing method therefor | |
JP2019096776A (ja) | 半導体装置及びその製造方法 | |
JP2000082810A (ja) | 炭化けい素トレンチ型mos半導体素子の製造方法および炭化けい素トレンチ型mos半導体素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050802 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060829 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061030 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070130 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070212 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130302 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130302 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140302 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |