JP3921862B2

JP3921862B2 - 炭化けい素縦形ｆｅｔの製造方法

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Publication number: JP3921862B2
Application number: JP02838899A
Authority: JP
Inventors: 勝典上野
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1999-02-05
Filing date: 1999-02-05
Publication date: 2007-05-30
Anticipated expiration: 2019-02-05
Also published as: JP2000228528A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体材料として炭化珪素を用いた電力用電界効果トランジスタ（以下ＦＥＴと記す）、特に電力用素子として注目される接合型のＦＥＴ（以下ＪＦＥＴと記す）および金属ー半導体接合型のＦＥＴ（以下ＭＥＳＦＥＴと記す）、の製造方法に関する。
【０００２】
【従来の技術】
炭化けい素（以下ＳｉＣと記す）は、バンドギャップが広く、また最大絶縁電界がシリコン（以下Ｓｉと記す）と比較して約一桁大きいことから、次世代の電力用半導体素子への応用が期待されている材料である。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣの単結晶ウェハを用いて様々な電子デバイスへ応用されてきており、特に高温、電力用素子に適すると考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層した形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと称されるベータ相ＳｉＣの結晶でも半導体装置が試作されている。
その中で接合型ＦＥＴは構造が簡単であり、かつ非常に汎用性の広いすぐれたデバイスであることからＳｉＣでＦＥＴを製作しようとする研究が盛んである。
【０００３】
ＳｉＣはシリコンと同様にイオン注入によってｐｎ接合が形成できるため、接合型ＦＥＴの製造はシリコンデバイスとほぼ同じ工程で作成可能であり、応用が期待される。すでにこれまでｐｎ接合を利用していくつかの静電誘導型ＦＥＴ（以下ＳＩＴ）が試作されてその特性が示されてきた。
【０００４】
先ず従来のＳｉＣのＦＥＴについて説明する。
図９はこれまでに報告されている電力用のＭＥＳＦＥＴの一例の断面図である。［Weitzel,C.E.,Palmour,J.W.,Carter,Jr.C.H., Moore,K.,Nordquist,K.J.,Allen,S.,Thero,C. and Bhatnagar,M.,IEEE Trans. Electrn Devices, Vol.43, No.10 (1998) p.1732 参照]ｎ⁺ドレイン層１１ａ上に、高抵抗のｎドリフト層１１ｂ、高抵抗のｎ⁺ソース層１３が積層されており、その表面からｎドリフト層１１ｂに達するトレンチ１２が設けられている。そのトレンチ１２に接触してショットキー接合を形成するゲート電極１６が、ｎ⁺ソース領域１３に接触してソース電極１７が、ｎ⁺ドレイン層１１ａに接触してドレイン電極１８がそれぞれ設けられている。
【０００５】
ゲート電極１６に負の電圧を印加するとゲート電極１６からｎドリフト層１１ｂに空乏層が広がり、ｎドリフト層１１ｂの導電領域が狭められる。このことによってソース電極１７とドレイン電極１８との間の電流が制御される。ここではショットキー接合を用い、トレンチの凸部分に空乏層を広げることで、ソース・ドレイン間に流れる電流を制御可能な素子となっている。
【０００６】
これに対しプレーナ型の縦形ＦＥＴも考案されている。図１０、１１は発明者の出願［特願平７―１８３７２１］になるプレーナ型の縦形ＦＥＴの断面図である。
【０００７】
図１０は電力用のＭＥＳＦＥＴの別の例の断面図である。ｎ⁺ドレイン層２１ａ上に積層されたｎドリフト層２１ｂの表面層に選択的に高加速電圧のイオン注入によりｐ⁺埋め込み領域２２が形成されている。ｐ⁺埋め込み領域２２の上方のｎドリフト層２１ｂは、必要により不純物が導入されて濃度制御されたｎチャネル領域３０とされることもある。そのｎチャネル領域３０の表面層にｎ⁺ソース領域２３が形成されている。ｐ⁺埋め込み領域２２が形成されていない部分の上方の表面にショットキー接合を形成するゲート電極２６が、ｎ⁺ソース領域２３に接触してソース電極２７が、ｎ⁺ドレイン層２１ａに接触してドレイン電極２８がそれぞれ設けられている。ソース電極２７は、ｎ⁺ソース領域２３だけてなく、ｐ⁺埋め込み領域２２にも接触している。ｎ⁺ソース領域２３、ゲート電極２６等は例えば紙面に垂直なストライプ状である。
【０００８】
図１１は電力用のＪＦＥＴの例の断面図である。ｎ⁺ドレイン層３１ａ上に積層されたｎドリフト層３１ｂの表面層に選択的に高加速電圧のイオン注入によりｐ⁺埋め込み領域３２が形成され、そのｐ⁺埋め込み領域３２の上方のｎドリフト層３１ｂは、必要により不純物が導入されて濃度制御されたｎチャネル領域４０とされることもある。そのｎチャネル領域４０の表面層にｎ⁺ソース領域３３と、ｐ⁺埋め込み領域３２が形成されていない部分の上方の表面層にｐゲート領域３４とが形成されている。ｎ⁺ソース領域３３に接触してソース電極３７が、ｎ⁺ドレイン層３１ａに接触してドレイン電極３８が、ｐゲート領域３４に接触してゲート電極３６がそれぞれ設けられている。ソース電極３７は、ｎ⁺ソース領域３３だけでなく、ｐ⁺埋め込み領域３２にも接触している。
これらのＭＥＳＦＥＴ、ＪＦＥＴでもゲート電極２６、３６への印加電圧によってソース・ドレイン間の電流のスイッチングが可能な素子となっている。
【０００９】
【発明が解決しようとする課題】
図９のＭＥＳＦＥＴは、非常に単純な構造でＦＥＴ動作のデバイスを作成することができる。しかし、トレンチ１２を形成しなければならず、そのための、化学的に安定なＳｉＣのドライエッチング、およびトレンチ１２の形状の制御が困難であること、ドライエッチングによって得られた表面はダメージを受けているのでショットキー接合のリーク電流が増加すること、また、ＳｉＣ基板表面にトレンチ１２に伴う大きな凹凸が存在することから、微細加工が困難であることなど、いくつかの製造上の問題を伴っている。
【００１０】
図１０、１１の例はともにプレーナ型の素子であり、図１０はショットキー接合を利用したＭＥＳＦＥＴ、図１１はｐｎ接合を利用したＪＦＥＴである。これらの構造においては図９の例と異なり、プレーナ構造でデバイスを作成することから、上記のようなトレンチの形成に伴う製造上の問題は免れている。しかしながら、その一方で電流の流れるチャネル領域を広く確保することが難しい。
【００１１】
例えば、図１１においてｎチャネル領域４０のｎ型不純物濃度を１×１０¹⁶cm^-3とし、チャネル長ｌ_cを５μm 、チャネル厚さｔ_cを０．２μm 、単位セル間の距離を３０μm とすると、チャネル抵抗が約７０ mΩcm²と計算される。これは耐圧６００V の場合のＳｉＣの理想的なチャネル抵抗が０．１ mΩcm²であることと比較すると非常に大きな値であり、素子全体の抵抗がほとんどチャネル部分の抵抗で決定されて、ＳｉＣ本来の低抵抗を実現できないことになる。従って、プレーナ型のＦＥＴにおいて重要なことは、いかにチャネルの抵抗を下げることができるかということである。以上の問題に鑑み本発明の目的は、製造が容易であり、かつチャネル抵抗の小さい高耐圧の炭化けい素縦型ＦＥＴおよびその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題解決のため本発明は、次の手段を提供する。
チャネル密度の向上を図るために、第一導電型ソース領域、または第二導電型ゲート領域もしくはゲート電極を格子状に配置する際の製造方法に関するもので、チャネル長を正確に制御することにより、チャネル長の短縮を図るものである。
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
炭化けい素縦形ＦＥＴの製造方法としては、多結晶シリコン膜をマスクとしたイオン注入および熱処理により第二導電型埋め込み領域を形成し、多結晶シリコン膜を酸化した酸化膜をマスクとしたイオン注入および熱処理により第一導電型ソース領域を形成するものとする。
【００２０】
多結晶シリコン膜上にある厚さの酸化膜が成長する熱酸化条件において、炭化けい素結晶上には１／３０程度の薄い酸化膜が生じるに過ぎず、両者の酸化速度の差は非常に大きい。多結晶シリコン膜の端部に厚い酸化膜が成長することを利用して、多結晶シリコン膜をマスクとしたイオン注入により第二導電型埋め込み領域を形成し、多結晶シリコン膜の熱酸化膜をマスクとしたイオン注入により第一導電型ソース領域を形成すれば、整合した第二導電型埋め込み領域と第一導電型ソース領域とを形成することができる。すなわち極めて短く、且つ均一なチャネル長を正確に制御することができる。
【００２１】
【００２２】
【００２３】
【発明の実施の形態】
以下本発明について、実施例を示しながら詳細に説明する。ただし、図９と共通の部分、あるいは本発明とかかわりのない部分については説明を省略する。本発明の重要な応用例としてｎチャネル型のＦＥＴを例に取っているが、導電型を逆にしたｐチャネル型のＦＥＴにも本発明が適応可能なことは勿論である。なお、ＳｉＣには良く知られているように、多くのポリタイプが存在するが、主に６Ｈおよび４Ｈと呼ばれるものを対象としている。
【００２４】
［実施例１］
図１（ａ）は本発明第一の実施例（以下実施例１と記す。以下同様）のＳｉＣＪＦＥＴの平面図、同図（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、同図（ｃ）は同じくＢ−Ｂ線に沿った断面図である。
【００２５】
図１（ｂ）において、ｎ⁺ドレイン層４１ａ上にエピタキシャル成長によりｎドリフト層４１ｂが積層されたウェハのｎドリフト層４１ｂの表面から少し深い位置に選択的にｐ⁺埋め込み領域４２が形成され、ｐ⁺埋め込み領域４２の上方のｎドリフト層４１ｂは、ｎ型不純物が導入されてｎチャネル領域５０となっている。但しｎ型不純物が導入されず、ｎドリフト層４１ｂのままの場合もある。そのｎチャネル領域５０の表面層にはｐゲート領域４４、ｎ⁺ソース領域４３およびｐ⁺埋め込み領域４２に達するｐ⁺コンタクト領域４２ａが形成されている。ｐゲート領域４４の表面上にはゲート電極４６が、ｎ⁺ソース領域４３とｐ⁺コンタクト領域４２ａの表面上には共通のソース電極４７がそれぞれ設けられ、またｎ⁺ドレイン層４１ａの裏面に接触してドレイン電極４８が設けられている。各オーミック電極用の金属としてはｐ型領域上にはチタン（Ｔｉ）やアルミニウム（Ａｌ）、またはその合金、ｎ型領域上にはニッケル（Ｎｉ）などが一般的ではあるが、ｐ型領域やｎ型領域の表面濃度が１×１０¹⁹cm^-3以上になると、いずれの金属でもオーミック接触を取れるようになる。
【００２６】
主なディメンジョンの一例は、次のような値である。ｎ⁺ドレイン層４１ａの不純物濃度は１×１０¹⁸cm^-3、厚さ３５０μm 、ｎドリフト層４１ｂのそれは、１×１０¹⁶cm^-3、厚さ９μm 。ｐ⁺埋め込み領域４２の最高不純物濃度は１×１０¹⁹cm^-3、厚さ０．２μm で、その上に０．７μm のｎチャネル領域５０がある。ｎチャネル領域５０の不純物濃度は、２×１０¹⁶cm^-3である。ｐ⁺埋め込み領域４２の無い部分の幅は、約６μm である。ｎ⁺ソース領域４３の表面不純物濃度は１×１０¹⁹ｃｍ³、接合深さ０．３μm で、幅は約４μm 、ｐゲート領域４４のそれらは、１×１０¹⁹cm^-3、接合深さ０．３μm 、幅は約１０μm 、ｐ⁺コンタクト領域４２ａのそれらは、１×１０¹⁹cm^-3、接合深さ１．０μm 、幅は約６μm である。ｎ⁺ソース領域４３とｐ⁺埋め込み領域４２との間の横方向の差は約１μm である。図の単位セルのピッチは約２０μm である。
【００２７】
図１（ａ）において、細線はｐｎ接合を、点線は隠れたｐｎ接合を、太線は電極の端を示している。ｎ⁺ソース領域４３は、梯子状に形成され、その内側に方形セル状のｐゲート領域４４が配され、ゲート電極４６が接している。ｐゲート領域４４は例えば１０μm ×４０μm である。４７はストライプ状のソース電極であり、半導体チップ周辺或いは適当な間隔で互いに連結されている。図で上下の二つのｐゲート領域４４の間に、両側のストライプ状のｎ⁺ソース領域４３を結ぶ、ゲート電極４６を設けないｎ⁺ソース領域部分４３ａを形成して、はしご状にすることによってチャネルの全面積が確保されている。
【００２８】
この図の配置では、このｎ⁺ソース領域部分４３ａは、ゲート電極４６を設けないので、ｎ⁺ソース領域部分４３ａの幅を狭くすることができることから、チャネル領域を稠密に形成することが可能となる。
【００２９】
図１（ｃ）では、ｎ⁺ソース領域部分４３ａの幅が狭いこと、その下方にｐ⁺埋め込み領域４２が形成されていることが見られる。図２（ａ）ないし（ｃ）は、図１の実施例１のＳｉＣＪＦＥＴの製造方法を説明するための接合形成工程の製造工程順の表面近傍の部分断面図である。以下順に説明する。
【００３０】
先ず、図示されないｎ⁺ドレイン層上に燐ドープのｎドリフト層４１ｂをエピタキシャル成長により積層した４Ｈ−ＳｉＣ基板を準備する。例えば、ｎドリフト層４１ｂの不純物濃度等は前述の通りである。そのｎドリフト層４１ｂの表面上に、多結晶シリコン膜を減圧ＣＶＤ法により堆積し、フォトリソグラフィでパターンを形成して、第一マスクＭ１とする。多結晶シリコン膜の厚さは１μm とした。第一マスクＭ１により規定された領域に、ｐ型不純物となるイオン例えばほう素（以下Ｂと記す）イオン３ａを注入する［図２（ａ）］。３ｂは注入されたＢ原子である。これはｐ⁺埋め込み領域４２形成のためであり、例えば加速電圧は９００keV 、ドーズ量は約５×１０¹⁵cm^-2、イオン注入時の温度は、約８００℃である。高温でイオン注入することにより、活性化率を向上させることができる。ｐ型不純物としてはＢの他にアルミニウム（以下Ａｌと記す）などが用いられる。
【００３１】
多結晶シリコン膜の第一マスクＭ１をつけたまま熱酸化し、酸化膜（ＳｉＯ₂膜）を形成する。このとき、ＳｉＣ基板表面にもＳｉＯ₂膜が形成されるが、例えば１１００℃で数時間の酸化を行うと、多結晶シリコン膜のＭ１上には１μm 以上の厚い酸化膜が、ＳｉＣ表面上には０．０３μm 程度の薄い酸化膜が形成される。そのＳｉＯ₂膜を第二マスクＭ２として、ｎ型不純物となるイオン例えば窒素（以下Ｎと記す）イオン５ａを注入する［同図（ｂ）］。ＳｉＣ基板上の薄いＳｉＯ₂は殆どイオン注入のマスクとならない。５ｂは注入されたＮ原子である。これはｎ⁺ソース領域４３形成のためであり、例えば加速電圧は１００keV 、ドーズ量は約５×１０¹⁵cm^-2である。このとき、多結晶シリコンおよびこれの上に成長した酸化膜によって、マスク端はほぼ酸化膜の厚さ程度、図で左側にずれる。このようにしてｐ⁺埋め込み領域４２のためのイオン注入からわずかにずれたｎ⁺ソース領域４３のためのイオン注入が実現される。ｎ型不純物となる不純物としてはＮの他に燐（以下Ｐと記す）などを用いることができる。
【００３２】
第一マスクＭ１、第二マスクＭ２を除去した後、１６００℃、２時間の熱処理をおこない、注入した不純物を活性化することによってｎ⁺ソース領域４３、ｐ⁺埋め込み領域４２の各領域が形成される［図２（ｃ）］。先に述べたようにＳｉＣでは不純物の拡散が殆ど起きないが、加速電圧の調節により、不純物領域の形成される深さを制御することができる。例えば、ｐ⁺埋め込み領域４２は、加速電圧を９００ｋｅＶと高くしたことによって、深さ０．８μｍを中心にして、厚さ０．２μｍの層ができており、その上には約０．７μｍのｎドリフト領域４１ｂが残されている。
【００３３】
この前或いは後に、ｐゲート領域４４およびｐ⁺コンタクト領域４２ａ形成のためのイオン注入および必要により熱処理をおこなって接合形成を終えた後、各電極や保護膜を形成してＳｉＣＪＦＥＴを完成する。
【００３４】
なお、多結晶シリコン膜を酸化した第二のマスクにより先にｎ⁺ソース領域４３形成のためのイオン注入をおこない、酸化膜を除去した第一のマスクによりｐ⁺埋め込み領域４２形成のためのイオン注入をおこなっても良いことは勿論である。
【００３５】
このように多結晶シリコン膜とＳｉＣ結晶との熱酸化膜の成長速度が一桁以上異なることを利用して、ｎ⁺ソース領域４３とｐ⁺埋め込み領域４２とを整合して形成することができ、これによりチャネル長を正確に制御しながら微細でしかも均一なチャネルを形成することができる。
【００３６】
チャネル長は、ＦＥＴの特性を決定する主たるパラメータであることから、その制御は応用上極めて重要であるが、本実施例１のＳｉＣＪＦＥＴでは、チャネル長が短く均一に、精度よく形成され、安定した特性と高い歩留まりが得られる。試作した６００ＶクラスのＪＦＥＴのオン抵抗は、約１０ｍΩ・ｃｍ^-2と、従来の１／５以下に低減したＳｉＣＪＦＥＴを製造することができた。
【００３７】図３（ａ）ないし（ｄ）は、図１の実施例１のＳｉＣＪＦＥＴの参考例の接合形成工程の製造工程順の表面近傍の部分断面図である。以下順に説明する。
先ず、ｎドリフト層４１ｂの表面上に、多結晶シリコン膜を減圧ＣＶＤ法により堆積し、フォトリソグラフィでパターンを形成して、第一マスクＭ３とし、第一マスクＭ３により規定された領域に、ｐ型不純物となるイオン例えばほう素（以下Ｂと記す）イオン３ａを注入するまでは、図２の方法と同じである［図３（ａ）］。３ｂは注入されたＢ原子である。これはｐ⁺埋め込み領域４２形成のためであり、例えば加速電圧は９００keV 、ドーズ量は約５×１０¹⁵cm^-2、イオン注入時の温度は、約８００℃である。ｐ型不純物としてはＢの他にＡｌなどが用いられる。
【００３８】
多結晶シリコン膜の第一マスクＭ３上にプラズマＣＶＤ法により、ＣＶＤ酸化膜（ＳｉＯ₂膜）２を堆積する［同図（ｂ）］。膜圧は約１μm である。
【００３９】次に、例えば四ふっ化炭素（ＣＦ₄）と酸素（Ｏ₂）との混合ガスを用いた異方性の反応性イオンエッチングにより、ＣＶＤ酸化膜（ＳｉＯ₂膜）２をエッチングし、多結晶シリコン膜のマスクＭ３の端部にサイドウォール２ａを残す［同図（ｃ）］。多結晶シリコン膜の第一マスクＭ３とサイドウォール２ａとを第二マスクＭ４として、ｎ型不純物となるイオン例えば窒素（以下Ｎと記す）イオン５ａを注入する［同図（ｃ）］。５ｂは注入されたＮ原子である。これはｎ⁺ソース領域４３形成のためであり、例えば加速電圧は１００keV 、ドーズ量は約５×１０¹⁵cm^-2である。このとき、サイドウォール２ａによって、マスク端はサイドウォール２ａの幅分だけ、図で左側にずれる。このようにしてｐ⁺埋め込み領域４２のためのイオン注入からわずかにずれたｎ⁺ソース領域４３のためのイオン注入が実現される。ずれ量は、サイドウォール２ａの幅に依存するが、それは、ＣＶＤＳｉＯ₂膜２の厚さおよび反応性イオンエッチングの方法により制御することができる。
【００４０】
第二マスクＭ４を除去した後、１５００から１７００℃程度の熱処理をして、イオン注入した領域の活性化をする［同図（ｄ）］。
この前或いは後に、ｐゲート領域４４形成のためのイオン注入および熱処理をおこなって接合形成を終えた後、各電極や保護膜を形成してＳｉＣＪＦＥＴを完成する。
【００４１】
この方法の場合は、ｐ⁺埋め込み領域４２形成のための第一マスクＭ３は、多結晶シリコン膜でもよいし、他のＳｉＯ₂膜等でもよい。第一マスクＭ３の端部にサイドウォール２ａを形成した後、ｎ⁺ソース領域４３のためのイオン注入をすることによって、ｐ⁺埋め込み領域４２とｎ⁺ソース領域４３とが整合して形成されるので、極めて短くかつ均一なチャネル長が実現できる。
【００４２】
なお、サイドウォール２ａを形成した第二のマスクにより先にｎ⁺ソース領域４３形成のためのイオン注入をおこない、サイドウォール２ａを除去した第一のマスクによりｐ⁺埋め込み領域４２形成のためのイオン注入をおこなっても良いことは勿論である。
［実施例２］
図４（ａ）は本発明実施例２のショットキー接合を利用したＳｉＣＭＥＳＦＥＴの平面図、同図（ｂ）は図４（ａ）のＣ−Ｃ線に沿った断面図、同図（ｃ）は同じくＤ−Ｄ線に沿った断面図である。
【００４３】
図４（ｂ）において、図１（ｂ）のＪＦＥＴと違っている点は、ｎチャネル領域６０の表面層にｐゲート領域が形成されておらず、ゲート電極５６がショットキー接合を形成する金属からなり、ｎチャネル領域６０上に直接設けられている点である。ｐ⁺埋め込み領域５２、ｎ⁺ソース領域５３、ｐ⁺コンタクト領域５２ａは、実施例１と同様とする。ショットキー接合を形成する金属としては、バリアハイトの高いＮｉ、Ｍｏ、Ｗが好ましい。他にＴｉ、Ａｌ、Ｐｔなどの金属がある。
【００４４】
図４（ａ）は図１（ａ）と全く同じであるが、ゲート電極５６は、ＳｉＣ基板とショットキー接合を形成するような金属であり、ソース電極５７と同じ金属とは限らない。或いは、ショットキー接触をする金属とソース電極５７と同じ金属との二層にしてもよい。これを製造するプロセスについては上の例から容易に推測できるので、説明を省略する。
【００４５】
図４（ｃ）では、ｎ⁺ソース領域部分５３ａの幅が狭いこと、その下方にｐ⁺埋め込み領域５２が形成されていることが見られる。
このＭＥＳＦＥＴも、実施例１のＪＦＥＴと同様のプロセスで製造でき、ゲート電極５６への電圧印加により、電流制御およびスイッチングが可能である。
【００４６】
そして、例えば多結晶シリコン膜とＳｉＣ結晶との熱酸化膜の成長速度が一桁以上異なることを利用して、ｎ⁺ソース領域５３とｐ⁺埋め込み領域５２とを整合して形成することによって、チャネル長を正確に制御しながら微細でしかも均一なチャネルを形成することができ、その結果、チャネル抵抗を例えば従来の１／３以下に低減したＳｉＣＪＦＥＴを製造することができる。［実施例３］
図５（ａ）は実施例３のＳｉＣＪＦＥＴの平面図、同図（ｂ）は図５（ａ）のＥ−Ｅ線に沿った断面図、同図（ｃ）は同じくＦ−Ｆ線に沿った断面図である。
【００４７】
この例は図１の実施例１のＪＦＥＴとの配置に対して逆になっている。すなわち、図５（ａ）において、ｎ⁺ソース領域６３がセル状に形成されており、その周囲をｐゲート領域６４が取り囲んでいる。ゲート電極６６はストライプ状に設けられており、半導体チップ周辺或いは適当な間隔で互いに連結されている。図で上下の二つのｎ⁺ソース領域６３の間に、両側のｐゲート領域６４を結ぶ、ゲート電極６６を設けない部分６４ａがある。
【００４８】
図５（ｂ）では、このｐゲート領域６４にゲート電極６６が、ｎ⁺ソース領域６３およびｐ⁺コンタクト領域６２ａにソース電極６７が接していることが見られる。
図５（ｃ）では、二つのｎ⁺ソース領域６３の間のｐゲート領域部分６４ａの幅が、ゲート電極６６を設けないので、狭くなっていることが見られる。
【００４９】
実施例１と同様のプロセスを用いてｎ⁺ソース領域６３とｐ⁺埋め込み領域６２とを整合して形成することによって、チャネル長を正確に制御しながら微細でしかも均一なチャネルを形成することができ、その結果、チャネル抵抗を例えば約１／２以下に低減したＳｉＣＪＦＥＴを製造することができる。［実施例４］
図６（ａ）は実施例４のＳｉＣＭＥＳＦＥＴの平面図、同図（ｂ）は図６（ａ）のＧ−Ｇ線に沿った断面図、同図（ｃ）は同じくＨ−Ｈ線に沿った断面図である。
【００５０】
図６（ｂ）において、図５（ｂ）のＪＦＥＴと違っている点は、ｎチャネル領域８０の表面層にｐゲート領域が形成されておらず、ゲート電極７６がショットキーバリアを形成する金属、例えばＮｉからなり、ｎチャネル領域８０上に直接設けられている点である。ｐ⁺埋め込み領域７２、ｎ⁺ソース領域７３、ｐ⁺コンタクト領域７２ａは、実施例３と同様とする。
【００５１】
図６（ａ）は図５（ａ）と全く同じであるが、ゲート電極７６の金属が異なることがある。
図６（ｃ）では、上下の二つのｎ⁺ソース領域７３の間のゲート電極部分７６ａの幅が狭いことが見られる。しかし、ゲート電極部分７６ａを設けなければならないので、微細にアラインメントされなければならないため、実施例３のＪＦＥＴの場合のように狭くはできない。
【００５２】
ゲート電極７６としては、バリアハイトの高いＮｉ、Ｍｏ、Ｗなどの金属が好ましい。
このＭＥＳＦＥＴも、ゲート電極７６への電圧印加により、電流制御およびスイッチングが可能である。
【００５３】
そして、実施例２と同様のプロセスを用いてｎ⁺ソース領域７３とｐ⁺埋め込み領域７２とを整合して形成することによって、チャネル長を正確に制御しながら微細でしかも均一なチャネルを形成することができ、その結果、チャネル抵抗を例えば約１／２以下に低減したＳｉＣＭＥＳＦＥＴを製造することができる。［実施例５］
図７（ａ）は実施例５のＳｉＣＪＦＥＴの平面図、同図（ｂ）は図７（ａ）のＩ−Ｉ線に沿った断面図、同図（ｃ）は同じくＪ−Ｊ線に沿った断面図である。
【００５４】
この例は、図７（ａ）に見られるようにｎ⁺ソース領域８３が梯子状となっており、セル状のｐゲート領域８４を囲んでいる点は実施例１のＳｉＣＪＦＥＴと同様である。ｎ⁺ソース領域８３は、梯子状に形成され、その内側にセル状のｐゲート領域８４が配され、ゲート電極８６が接している。しかし、図７（ｂ）に見られるように、ｎ⁺ソース領域８３とｐ⁺コンタクト領域８２ａとが分離して形成されている点と、ソース電極８７がｐ⁺コンタクト領域８２ａに接触していない点で異なっている。ｐゲート領域８４は例えば１０μm ×４０μm である。８７はストライプ状のソース電極であり、半導体チップ周辺或いは適当な間隔で互いに連結されている。図で上下の二つのｐゲート領域８４の間に、両側のストライプ状のｎ⁺ソース領域８３を結ぶ、ゲート電極８６を設けないｎ⁺ソース領域部分８３ａを形成して、はしご状にすることによってチャネルの面積が確保されている。ｐ⁺コンタクト領域８２ａの表面にはコンタクト電極８６ａが設けられ、ゲート電極８６と結ばれており、ｐ⁺埋め込み領域８２は、ｐ⁺コンタクト領域８２ａを介してｐゲート領域８４と同じ電位とされている。
【００５５】
この方法では、このｎ⁺ソース領域部分８３ａは、ゲート電極８６を設けないので、ｎ⁺ソース領域部分８３ａの幅を狭くすることができることから、チャネル領域を稠密に形成することが可能となる。
図７（ｃ）では、ｎ⁺ソース領域部分８３ａの幅が狭いこと、その下方にｐ⁺埋め込み領域８２が形成されていることが見られる。
【００５６】
以前の例のように多結晶シリコン膜の熱酸化膜の成長速度が、ＳｉＣ基板表面のそれより一桁以上速いことを利用して、ｎ⁺ソース領域８３とｐ⁺埋め込み領域８２とを整合して形成することによって、チャネル長を正確に制御しながら微細でしかも均一なチャネルを形成することができ、その結果、チャネル抵抗を例えば従来の１／５以下に低減したＳｉＣＪＦＥＴを製造することができる。
【００５７】
図１のＳｉＣＪＦＥＴでは、ソース電極４７がｎ⁺ソース領域４３とｐ⁺コンタクト領域４２ａとに共通に接触しており、ｐ⁺埋め込み領域４２がソース電極４７と同電位とされていた。そのとき、ゲート電極４７に正の電圧を印加した場合、ｐゲート領域４４側だけから空乏層が広がるために、ｎチャネル領域５０のピンチオフが速やかにおこなわれなかった。
【００５８】
それに対し、図７のＳｉＣＪＦＥＴの特徴は、ｐ⁺コンタクト領域８２ａ上のコンタクト電極８６ａがソース電極８７と短絡されておらず、ゲート電極８６と短絡されていることである。このようにすると、ｐ⁺埋め込み領域８２は、ゲート電極８７と同電位に保たれる。ゲート電極８６に負の電圧を印加することによって、ｐゲート領域８４とｐ⁺コンタクト領域８２ａとの両者がゲートとして働き、ｎチャネル領域９０に上下両側から空乏層が広がって、効率良くピンチオフすることができる。このことは小さなゲート電圧でソース・ドレイン間の電流が大きく変化することを意味しており、したがってゲート電圧に対する利得が大きいと言える。
【００５９】
さらに図１のＳｉＣＪＦＥＴでは、ｐゲート領域４４とｐ⁺埋め込み領域４２とが、別電位となることがあり、その場合寄生トランジスタを生じて、ゲート電極４６に負のバイアスをかけたとき、ｐ⁺埋め込み領域４２からｐゲート領域４４へと電流が流れる現象が発生することがある。そのようになると、もはや電流制御が不可能となってしまう。しかしながら、本実施例のような構造にすれば、ｐゲート領域８４とｐ⁺埋め込み領域８２とは同電位なので、寄生トランジスタを生じて両者間に電流が流れることが無く、前記のような不具合は発生しない。
【００６０】また、上述の製造方法とすれば、多結晶シリコン膜の第一マスクＭ１の端によってｎ⁺ソース領域２３が規定され、ＳｉＯ₂膜の第二マスクＭ２によってｐ⁺埋め込み領域８２の端が規定されている。このようにして両者が整合しており、位置ずれ等のマスク合わせによる不均一の問題が起こり得ず、チャネル長の短い、微細パターンが実現できる。
【００６１】
また、ｐ⁺埋め込み領域８２を加速電圧の高いイオン注入で形成して、接合深さを深くしたため、容易に１５００Ｖ以上の高耐圧が実現できた。
ｐ⁺埋め込み領域８２の上部のｎドリフト層にＮイオンを注入しｎチャネル領域９０の不純物濃度を高めることによって、ＪＦＥＴのしきい電圧を制御することができ、条件によってノーマリオフのＦＥＴとすることもできる。［実施例６］
図８（ａ）は実施例６のＳｉＣＪＦＥＴの平面図、同図（ｂ）は図８（ａ）のＫ−Ｋ線に沿った断面図、同図（ｃ）は同じくＬ−Ｌ線に沿った断面図である。
【００６２】
この例は、ｐゲート領域９４が梯子状となっており、セル状のｎ⁺ソース領域９３を囲んでいてゲート電極９６が設けられている点は図３の実施例３のＳｉＣＪＦＥＴと同様であるが、図８（ｂ）に見られるように、ｎ⁺ソース領域９３とｐ⁺コンタクト領域９２ａとが分離して形成されている点と、ソース電極９７がｐ⁺コンタクト領域９２ａに接触していない点で異なっている。
【００６３】
ｐ⁺コンタクト領域９２ａの表面にはコンタクト電極９６ａが設けられている。そしてｐ⁺埋め込み領域９２は、ｐ⁺コンタクト領域９２ａを介してｐゲート領域９４と同じ電位とされている。
【００６４】
この例でも、ｐ⁺埋め込み領域９２は、ゲート電極９６と同電位に保たれ、ｐゲート領域９４とｐ⁺コンタクト領域９２ａとの両者がゲートとして働き、ｎチャネル領域１００に上下両側から空乏層が広がって、小さなゲート電圧で速やかにピンチオフすることができる。また、ｐゲート領域９４とｐ⁺埋め込み領域９２とは同電位なので、寄生トランジスタを生じない。従って、両者間に電流が流れて制御が不可能となることが無い。
【００６５】
以上の実施例のｐ⁺コンタクト領域を設ける代わりに、ｐ⁺埋め込み領域に達する凹部を形成し、その表面にｎ⁺ソース領域に共通に接触するソース電極、或いはソース電極とは別でゲート電極と同電位のｐ⁺コンタクト電極を設けても良い。
【００６６】
凹部の形成方法としては、後フォトリソグラフィでレジストおよび酸化膜のパターンを形成し、それをマスクにして四ふっ化炭素（ＣＦ₄）と酸素（Ｏ₂）との混合ガスを用いた反応性イオンエッチング（ＲＩＥ）により形成することができる。
そのような構造にすれば、深いｐ⁺コンタクト領域を形成するためのイオン注入が不要である。
【００６７】
【発明の効果】
以上説明したように本発明によれば、第二導電型埋め込み領域の上方の第一導電型ソース領域および第二導電型ゲート領域またはショットキー接合を形成するゲート電極について、一方はセル状とし、他方はそれを囲む形状とすることにより、チャネルを有効に形成でき、従来のプレーナ型ＦＥＴと比較して、チャネル抵抗を大幅に低減することができて、ＳｉＣ本来の優れた特性を利用することが可能となる。
【００６８】
その製造方法としては、多結晶シリコン膜からなる第一のマスクにより第二導電型不純物導入領域を規定し、それを熱酸化した一部重複する第二のマスクにより第一導電型不純物導入領域を規定する。この方法により、第一導電型ソース領域と第二導電型ベース層埋め込み領域とを形成すれば、第一導電型ソース領域と第二導電型ベース層埋め込み領域とが自己整合的に形成されるので、チャネル長が小さく、均一なチャネルが実現できる。
【００６９】
このようにして、従来極めて困難であった非常に精密なチャネル領域をもつＪＦＥＴおよびＭＥＳＦＥＴが実現できるようになり、オン抵抗の低減に効果をもたらした。
【００７０】
本発明は、個別のＦＥＴに限らず、ＣＭＯＳ−ＩＣや他のＳｉＣ半導体装置にも極めて有効な方法であり、高耐圧の炭化けい素半導体装置の製造を容易にするものである。
【図面の簡単な説明】
【図１】（ａ）は実施例１のＳｉＣＪＦＥＴの平面図、（ｂ）は図１（ａ）のＡ−Ａ線に沿った断面図、（ｃ）は同じくＢ−Ｂ線に沿った断面図
【図２】（ａ）〜（ｃ）は実施例１のＳｉＣＪＦＥＴの製造方法を説明するための工程順の部分断面図
【図３】（ａ）〜（ｄ）は実施例１のＳｉＣＪＦＥＴの参考例の製造方法による工程順の部分断面図
【図４】（ａ）は実施例２のＳｉＣＭＥＳＦＥＴの平面図、（ｂ）は図４（ａ）のＣ−Ｃ線に沿った断面図、（ｃ）は同じくＤ−Ｄ線に沿った断面図
【図５】（ａ）は実施例３のＳｉＣＪＦＥＴの平面図、（ｂ）は図５（ａ）のＥ−Ｅ線に沿った断面図、（ｃ）は同じくＦ−Ｆ線に沿った断面図
【図６】（ａ）は実施例４のＳｉＣＭＥＳＦＥＴの平面図、（ｂ）は図６（ａ）のＧ−Ｇ線に沿った断面図、（ｃ）は同じくＨ−Ｈ線に沿った断面図
【図７】（ａ）は実施例５のＳｉＣＪＦＥＴの平面図、（ｂ）は図７（ａ）のＩ−Ｉ線に沿った断面図、（ｃ）は同じくＪ−Ｊ線に沿った断面図
【図８】（ａ）は実施例６のＳｉＣＪＦＥＴの平面図、（ｂ）は図８（ａ）のＫ−Ｋ線に沿った断面図、（ｃ）は同じくＬ−Ｌ線に沿った断面図
【図９】従来のトレンチ型ＳｉＣＭＥＳＦＥＴの部分断面図
【図１０】従来のプレーナ型ＳｉＣＭＥＳＦＥＴの部分断面図
【図１１】従来のプレーナ型ＳｉＣＪＦＥＴの部分断面図
【符号の説明】
Ｍ１、Ｍ３第一マスク
Ｍ２、Ｍ４第二マスク
１多結晶シリコン膜
２ＣＶＤＳｉＯ₂膜
２ａサイドウォール
３ａほう素イオン
３ｂほう素原子
５ａ窒素イオン
５ｂ窒素原子
１１ａ、２１ａ、３１ａ、４１ａｎ⁺ドレイン層
１１ｂ、２１ｂ、３１ｂ、４１ｂ、５１ｂ、６１ｂ、７１ｂ、８１ｂ、９１ｂｎドリフト層
１２トレンチ
１３、２３、４３、５３、６３、７３、８３、９３ｎ⁺ソース領域
１６、２６、３６、４６、５６、６６、７６、８６、９６ゲート電極
１７、２７、３７、４７、５７、６７、７７、８７、９７ソース電極
１８、２８、３８、４８ドレイン電極
３０、４０、５０、６０、７０、８０、９０、１００チャネル領域
２２、３２、４２、５２、６２、７２、８２、９２ｐ⁺埋め込み領域
３４、４４、６４、８４、９４ｐゲート領域
４２ａ、５２ａ、６２ａ、７２ａ、８２ａ、９２ａｐ⁺コンタクト領域
４３ａ、５３ａ、８３ａｎ⁺ソース領域部分
６４ａ、９３ａｐゲート領域部分

Claims

第一導電型炭化けい素ドレイン層上に積層された炭化けい素からなる第一導電型ドリフト層と、その第一導電型ドリフト層の表面層に選択的に互いに隔離して形成された第二導電型ゲート領域、第一導電型ソース領域と、その第二導電型ゲート領域および第一導電型ソース領域の下方に選択的に埋め込まれて形成された第二導電型埋め込み領域と、第二導電型ゲート領域の表面に接触して設けられたゲート電極と、第一導電型ソース領域に接触して設けられたソース電極と、第一導電型ドレイン層の裏面に設けられたドレイン電極とを有し、第一導電型ソース領域と第二導電型ゲート領域のいずれか一方がセル状であり他方がそれを囲む形状である炭化けい素縦形ＦＥＴの製造方法において、多結晶シリコン膜をマスクとしたイオン注入および熱処理により第二導電型埋め込み領域を形成し、多結晶シリコン膜を酸化した酸化膜をマスクとしたイオン注入および熱処理により第一導電型ソース領域を形成することを特徴とする炭化けい素縦型ＦＥＴの製造方法。
第一導電型炭化けい素ドレイン層上に積層された炭化けい素からなる第一導電型ドリフト層と、その第一導電型ドリフト層の表面層に選択的に互いに隔離して形成された第二導電型ゲート領域、第一導電型ソース領域と、その第二導電型ゲート領域および第一導電型ソース領域の下方に選択的に埋め込まれて形成された第二導電型埋め込み領域と、第二導電型ゲート領域の表面に接触して設けられたゲート電極と、第一導電型ソース領域に接触して設けられたソース電極と、第一導電型ドレイン層の裏面に設けられたドレイン電極とを有し、第一導電型ソース領域と第二導電型ゲート領域のいずれか一方がセル状であり他方がそれを囲む形状である炭化けい素縦形ＦＥＴの製造方法において、多結晶シリコン膜を酸化した酸化膜をマスクとしたイオン注入および熱処理により第一導電型ソース領域を形成し、その酸化膜を除去した多結晶シリコン膜をマスクとしたイオン注入および熱処理により第二導電型埋め込み領域を形成することを特徴とする炭化けい素縦型ＦＥＴの製造方法。
第一導電型炭化けい素ドレイン層上に積層された炭化けい素からなる第一導電型ドリフト層と、その第一導電型ドリフト層の表面層に選択的に互いに隔離して形成された第一導電型ソース領域と、その第一導電型ソース領域の下方に選択的に埋め込まれて形成された第二導電型埋め込み領域と、第一導電型ドリフト層の表面に接触して設けられたショットキー接合を形成するゲート電極と、第一導電型ソース領域に接触して設けられたソース電極と、第一導電型ドレイン層の裏面に設けられたドレイン電極とを有し、第一導電型ソース領域とゲート電極とのいずれか一方がセル状であり他方がそれを囲む形状である炭化けい素縦形ＦＥＴの製造方法において、多結晶シリコン膜をマスクとしたイオン注入および熱処理により第二導電型埋め込み領域を形成し、多結晶シリコン膜を酸化した酸化膜をマスクとしたイオン注入および熱処理により第一導電型ソース領域を形成することを特徴とする炭化けい素縦型ＦＥＴの製造方法。
第一導電型炭化けい素ドレイン層上に積層された炭化けい素からなる第一導電型ドリフト層と、その第一導電型ドリフト層の表面層に選択的に互いに隔離して形成された第一導電型ソース領域と、その第一導電型ソース領域の下方に選択的に埋め込まれて形成された第二導電型埋め込み領域と、第一導電型ドリフト層の表面に接触して設けられたショットキー接合を形成するゲート電極と、第一導電型ソース領域に接触して設けられたソース電極と、第一導電型ドレイン層の裏面に設けられたドレイン電極とを有し、第一導電型ソース領域とゲート電極とのいずれか一方がセル状であり他方がそれを囲む形状である炭化けい素縦形ＦＥＴの製造方法において、多結晶シリコン膜を酸化した酸化膜をマスクとしたイオン注入および熱処理により第一導電型ソース領域を形成し、その酸化膜を除去した多結晶シリコン膜をマスクとしたイオン注入および熱処理により第二導電型埋め込み領域を形成することを特徴とする炭化けい素縦型ＦＥＴの製造方法。