KR20100123589A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20100123589A
KR20100123589A KR1020097020768A KR20097020768A KR20100123589A KR 20100123589 A KR20100123589 A KR 20100123589A KR 1020097020768 A KR1020097020768 A KR 1020097020768A KR 20097020768 A KR20097020768 A KR 20097020768A KR 20100123589 A KR20100123589 A KR 20100123589A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
region
plane
main surface
semiconductor device
Prior art date
Application number
KR1020097020768A
Other languages
English (en)
Inventor
가즈히로 후지카와
신 하라다
Original Assignee
스미토모덴키고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모덴키고교가부시키가이샤 filed Critical 스미토모덴키고교가부시키가이샤
Publication of KR20100123589A publication Critical patent/KR20100123589A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

육방결정 SiC 기판의 주표면의, (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인 방향, 예컨대 (0001) 방향에 수직인 [0001] 방향과 이루는 최소 각도가 1°이하인 방향을 향하도록 준비한다. 이상과 같이 하여 준비한 기판의 한쪽 주표면 상에, 횡형의 반도체 장치를 형성한다. 이것에 의해, 육방결정 SiC 기판의 주표면이 (0001) 방향을 따르는 방향을 향한 횡형의 반도체 장치에 비하여, 내전압의 값을 크게 개선할 수 있다.
반도체 장치

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 기판의 결정면의 방향을 제어함으로써, 내전압 및 온저항의 값을 개선시킨, 횡형의 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치가 사용되는 장치의 고성능화에 따라, 반도체 장치에 대해서는 동작의 고속화, 저손실화가 점점 더 요구되고 있다. 이를 위해서는, 반도체 장치의 내전압을 크게 하고, 온저항을 저하시키는 것이 중요하다.
일반적으로, 예컨대 육방결정의 탄화규소(SiC)의 기판을 이용하여 형성시킨 MOS 다이오드 등의 종형의 반도체 장치의 경우는, 예컨대 다결정 타입의 4H-SiC 기판을 (0001)면을 따르는 방향이 되도록 형성시킨 경우에는, 구동 시에 기판에 수직인 방향인 [0001] 방향을 따르는 방향으로 전계가 발생한다. 그러나, 예컨대 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 JFET(Junction Field Effect Transistor) 등의 횡형의 반도체 장치에 대해서는, 예컨대 SiC 기판을 4H-SiC (0001)면을 따르는 방향이 되도록 형성시킨 경우, 이하와 같은 특성을 인지할 수 있다. 즉, 예컨대 이하에 나타내는 (비특허 문헌 1)의 횡형 반도체 장 치와 같이, [0001] 방향에 교차하는 방향[즉, (0001)면을 따르는 방향]으로 전계가 발생한다.
비특허 문헌 1: Masato Noborio 외 3명, 「Materials Science Forum」, 2006년, Vols.527-529, p.1305-1308
일반적으로는, (0001)면을 따르는 방향의 절연 파괴 전계는, (0001)면에 교차하는 방향의 절연 파괴 전계에 비하여 작아지는 것이 알려져 있고, 구체적으로는, (0001)면의 방향에 교차하는 방향의 절연 파괴 전계의 약 3/4이 된다. 따라서 (0001)면을 따르는 방향으로 형성되는 전극 간의 내전압은, (0001)면에 교차하는 방향이 되도록 준비한 경우의, (0001)면에 교차하는 방향으로 형성되는 전극 간의 내전압의 대략 0.6배로 작아진다. 즉, 발생하는 전계의 크기는, 기판의 결정면에 대하여 이방성을 갖는다는 것이 알려져 있다.
이상으로부터, 예컨대 비특허 문헌 1과 같이, 횡형 반도체 장치를 4H-SiC 기판의 주표면이 (0001)면을 따르는 방향이 되도록 준비한 경우에는, 종형의 반도체 장치에 비하여 횡형의 반도체 장치는 절연 파괴 전계나 내전압의 값이 작아진다는 것이다.
또한, 전자 이동도에 대해서도 동일한 내용이 적용된다. 4H-SiC 기판의 주표면을 (0001)면을 따르는 방향이 되도록 준비한 종형의 반도체 장치의 저항을 형성하는 주성분인 드리프트층에서는, 4H-SiC 기판의 (0001)면에 수직인 방향으로 전류가 흐른다. 그러나, 예컨대 4H-SiC 기판의 주표면을 (0001)면을 따르는 방향이 되도록 형성한 횡형의 반도체 장치의 경우에는, (0001)면을 따르는 방향으로 전류가 흐른다. (0001)면을 따르는 방향의 절연 파괴 전계는, (0001)면에 교차하는 방향의 절연 파괴 전계에 비하여 작아지는 것과 마찬가지로, (0001)면을 따르는 방향의 전자 이동도는, (0001)면에 교차하는 방향의 전자 이동도의 약 0.8배인 것이 알려져 있다. 따라서, 예컨대 4H-SiC 기판의 주표면이 (0001)면을 따르는 방향이 되도록 준비한 경우에는, 예컨대 4H-SiC 기판의 주표면이 (0001)면에 교차하는 방향이 되도록 준비한 경우에 비하여, 전자 이동도의 값이 작기 때문에 전류값이 작아진다는 문제가 있다. 이상에 의해, 예컨대 4H-SiC 기판의 주표면이 (0001)면을 따르는 방향이 되도록 준비한 경우, 기판을 형성하는 재료(이 경우에는 SiC)가 갖는 이론값보다도, 반도체 장치의 전류의 값이 작아지는 등의 문제가 발생할 수 있다. 그 결과로서 온저항이 커진다.
그래서, 본 발명은 상술한 문제를 해결하기 위해서 이루어진 것으로, 그 목적은, 기판의 결정면의 방향을 제어하여, 내전압 및 온저항의 값을 개선시킨 횡형의 반도체 장치 및 그 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에서의 반도체 장치는, 주표면의, (0001)면에 직교하는 면과 이루는 최소 각도가 1° 이하인, 육방결정 탄화규소로 이루어지는 기판과, 기판의 한쪽 주표면 상에 배치된 반도체층과, 반도체층의 한쪽 표면층에 형성된 소스 영역과, 반도체층의 표면층에 있어서, 소스 영역과 거리를 두고 형성된 드레인 영역을 구비하는 반도체 장치이다. 이와 같이, 기판을 준비하는 결정면을 규정함으로써, 내전압 및 온저항의 값을 개선시킨 횡형의 반도체 장치를 제공할 수 있다.
본 발명에서의 반도체 장치는, 기판의 주표면이 (0001)면에 교차하는 방향, 즉 (0001)면과 이루는 각이 직각에 가까운 결정면이다. 예컨대 기판의 주표면의, (11-20)면과 등가인 면과 이루는 최소 각도가 1°이하인 것이 고려된다. 또는, 기판의 주표면의, (1-100)면과 등가인 면과 이루는 최소 각도가 1°이하인 것이 고려된다.
본 발명에서의 반도체 장치는, 반도체층의 한쪽 주표면 상의, 소스 영역과 드레인 영역 사이에 존재하는 표면층에, 게이트 영역을 더 구비하는 구조이다. 또는, 본 발명에서의 반도체 장치는, 반도체층의 한쪽 주표면 상의, 소스 영역과 드레인 영역 사이에 존재하는 표면층에, 게이트 절연막을 더 구비하고, 게이트 절연막의 한쪽 주표면 상에, 게이트 전극을 더 구비하는 구조이다. 또는, 본 발명에서의 반도체 장치는, 반도체층의 한쪽 주표면 상의, 소스 영역과 드레인 영역 사이에 존재하는 표면층의 상부에, 반도체층과 쇼트키 접촉하는 게이트 전극을 더 구비하는 구조이다.
본 발명에서의 반도체 장치의 제조 방법은, 주표면의, (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인, 육방결정 탄화규소로 이루어지는 기판을 준비하는 공정과, 기판의 한쪽 주표면 상에 배치된 반도체층을 형성하는 공정과, 반도체층의 한쪽 표면층에 형성된 소스 영역과, 반도체층의 표면층에어서, 소스 영역과 거리를 두고 형성된 드레인 영역을 형성하는 공정을 포함한다. 이상과 같이, 기판을 준비하는 결정면을 규정하는 공정을 거침으로써, 내전압 및 온저항의 값을 개선시킨 횡형의 반도체 장치를 제공할 수 있다.
상술한 제조 방법에 의해 형성한 반도체 장치에 있어서도, 예컨대 기판의 주표면의, (11-20)면과 등가인 면과 이루는 최소 각도가 1°이하인 것이 고려된다. 또는, 기판의 주표면의, (1-100)면과 등가인 면과 이루는 최소 각도가 1°이하인 것이 고려된다.
본 발명에서의 반도체 장치의 제조 방법은, 반도체층의 한쪽 주표면 상의, 소스 영역과 드레인 영역 사이에 존재하는 표면층에, 게이트 영역을 형성하는 공정을 더 포함한다. 또는, 본 발명에서의 반도체 장치의 제조 방법은, 반도체층의 한쪽 주표면 상의, 소스 영역과 드레인 영역 사이에 존재하는 표면층에, 게이트 절연막을 형성하는 공정과, 게이트 절연막의 한쪽 주표면 상에, 게이트 전극을 형성하는 공정을 더 포함한다. 또는, 본 발명에서의 반도체 장치의 제조 방법은, 반도체층의 한쪽 주표면 상의, 소스 영역과 드레인 영역 사이에 존재하는 표면층의 상부에, 반도체층과 쇼트키 접촉하는 게이트 전극을 형성하는 공정을 더 포함한다.
<발명의 효과>
본 발명에서의 반도체 장치는, 주표면의, (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인, SiC 기판을 이용함으로써, 내전압 및 온저항을 개선시킨 횡형의 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시형태 1에서의 반도체 장치의 제조 방법을 도시하는 흐름도이다.
도 2는 본 발명의 실시형태 1에서, 도 1의 흐름도의 공정(S10) 및 공정(S20) 을 행한 후의 상태를 도시하는 개략도이다.
도 3은 본 발명의 실시형태 1에서, 도 1의 흐름도의 공정(S30)을 행한 후의 상태를 도시하는 개략도이다.
도 4는 본 발명의 실시형태 1에서, 도 1의 흐름도의 공정(S40)을 행한 후의 상태를 도시하는 개략도이다.
도 5는 본 발명의 실시형태 1에서, 도 1의 흐름도의 공정(S60)을 행한 후의 상태를 도시하는 개략도이다.
도 6은 본 발명의 실시형태 1에서, 도 1의 흐름도의 공정(S70)을 행한 후의 상태를 도시하는 개략도이다.
도 7은 본 발명의 실시형태 2에서의 반도체 장치의 제조 방법을 도시하는 흐름도이다.
도 8은 본 발명의 실시형태 2에서, 도 7의 흐름도의 공정(S80)을 행한 후의 상태를 도시하는 개략도이다.
도 9는 본 발명의 실시형태 3에서의 반도체 장치의 제조 방법을 도시하는 흐름도이다.
도 10은 본 발명의 실시형태 3에서, 도 9의 흐름도의 공정(S60)을 행한 후의 상태를 도시하는 개략도이다.
도 11은 본 발명의 실시형태 3에서, 도 9의 흐름도의 공정(S80)을 행한 후의 상태를 도시하는 개략도이다.
도 12는 본 발명의 실시형태 4에서, 도 1의 흐름도의 공정(S10) 및 공 정(S20)을 행한 후의 상태를 도시하는 개략도이다.
도 13은 본 발명의 실시형태 4에서, 도 1의 흐름도의 공정(S30)을 행한 후의 상태를 도시하는 개략도이다.
도 14는 본 발명의 실시형태 4에서, 도 1의 흐름도의 공정(S40)을 행한 후의 상태를 도시하는 개략도이다.
도 15는 본 발명의 실시형태 4에서, 도 1의 흐름도의 공정(S60)을 행한 후의 상태를 도시하는 개략도이다.
도 16은 본 발명의 실시형태 1에서, 도 1의 흐름도의 공정(S70)을 행한 후의 상태를 도시하는 개략도이다.
이하, 도면을 참조하면서 본 발명의 실시형태를 설명한다. 또한, 각 실시형태에 있어서, 동일한 기능을 수행하는 부위에는 동일한 참조 부호가 붙여져 있고, 그 설명은, 특별히 필요가 없다면 반복하지 않는다.
(실시형태 1)
도 1은 본 발명의 실시형태 1에서의 반도체 장치의 제조 방법을 도시하는 흐름도이다. 도 2는 본 발명의 실시형태 1에 있어서, 도 1의 흐름도의 공정(S10) 및 공정(S20)을 행한 후의 상태를 도시하는 개략도이다. 도 3은 본 발명의 실시형태 1에 있어서, 도 1의 흐름도의 공정(S30)을 행한 후의 상태를 도시하는 개략도이다. 도 4는 본 발명의 실시형태 1에 있어서, 도 1의 흐름도의 공정(S40)을 행한 후의 상태를 도시하는 개략도이다. 도 5는 본 발명의 실시형태 1에 있어서, 도 1의 흐 름도의 공정(S60)을 행한 후의 상태를 도시하는 개략도이다. 도 6은 본 발명의 실시형태 1에 있어서, 도 1의 흐름도의 공정(S70)을 행한 후의 상태를 도시하는 개략도이다.
본 발명의 실시형태 1은 반도체 장치 중, 도 6에 도시하는 횡형의 JFET(10)의 제조 방법을 나타낸 것이다. 횡형의 JFET(10)는, 도 6에 도시하는 바와 같이, 예컨대 육방결정을 형성하는 SiC로 이루어지며, 도전형이 n형인 n형 기판(11)과, n형 기판(11)의 한쪽 주표면 상에 형성된 p형 반도체층(12)과, p형 반도체층(12) 상에 형성된 n형 반도체층(13)과, 전자가 공급되는 소스 영역(15)과, 전자가 추출되는 드레인 영역(17)과, 소스 영역(15)과 드레인 영역(17) 사이에 배치되어, 소스 영역(15)과 드레인 영역(17) 사이를 전기적으로 접속 및 차단하는 게이트 영역(16)을 갖는 반도체 장치이다. 또한, SiC로서는, 4H-SiC라고 불리는 다결정 타입의 것이 바람직하다.
본 발명의 실시형태 1에서의 JFET(10)를 구성하는, SiC로 이루어지며, 도전형이 n형인 n형 기판(11)은, 그 주표면의, (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인 방향, 예컨대 (0001)면의 방향에 수직인 [0001] 방향과 이루는 최소 각도가 1°이하인 방향을 향하도록 준비한다. 이 [0001] 방향을 따르는 방향으로 주표면을 갖는 결정면으로서, 예컨대 (11-20)면과 등가인 면이나 (1-100)면과 등가인 면을 들 수 있다. 그래서, 예컨대 (11-20)면과 등가인 면과 이루는 최소 각도가 1°이하가 되도록, n형 기판(11)을 준비하는 것이 바람직하다. 또는, (1-100)면과 등가인 면과 이루는 최소 각도가 1°이하가 되도록, n형 기판(11)을 준비 하는 것이 바람직하다.
그리고, n형 기판(11)의 한쪽 주표면 상에, 에피택셜 성장에 의해, p형 반도체층(12)을 형성시키고, 또한 p형 반도체층(12) 상에, 마찬가지로 에피택셜 성장에 의해, n형 반도체층(13)을 형성시킨다. 또한, 에피택셜 성장을 행하는 것은, 반도체 장치의 부유 용량을 최소로 하기 위함이다. 또한, n형 반도체층(13)의 한쪽 주표면으로부터 일정한 깊이 이내의 영역, 즉 표면층에, 도 6에 도시하는 바와 같이, 소스 영역(15)과, 드레인 영역(17)을, 거리를 두고 형성시킨다. 또한, 소스 영역(15)과 드레인 영역(17) 사이에 존재하는 표면층에, 게이트 영역(16)을 형성시킨다. 소스 영역(15) 및 드레인 영역(17)은, n형 반도체층(13)보다도 고농도의 도전형이 n형인 불순물(n형 불순물)을 포함하는 영역이다. 또한, 게이트 영역(16)은, p형 반도체층(12)보다도 고농도의 도전형이 p형인 불순물(p형 불순물)을 포함하는 영역이다. 또한, JFET(10)에 대해서는, 반도체의 도전형(p형과 n형)에 관해서, 상술한 배치와 반대의 배치로 해도 좋다. 즉, 예컨대 p형 SiC로 이루어지며, 도전형이 p형인 p형 기판의 한쪽 주표면 상에, n형 반도체층, p형 반도체층을 순차적으로 형성시킨 구성으로 해도 좋다.
또한, 소스 영역(15), 게이트 영역(16), 드레인 영역(17)의 각각의 상부 표면에 접촉하도록, 오믹 전극(19)이 형성되어 있다. 오믹 전극(19)은, 소스 영역(15), 게이트 영역(16), 드레인 영역(17)과 오믹 접촉 가능한 재료, 예컨대 니켈실리사이드(NiSi)로 형성된다.
그리고, 인접하는 오믹 전극(19)들 사이에는, 산화막(18)이 형성되어 있다. 보다 구체적으로는, 절연층으로서의 산화막(18)이, n형 반도체층(13)의 상부 표면에 있어서, 오믹 전극(19)이 형성되어 있는 영역 이외의 영역 전체를 덮도록 형성되어 있다. 이에 따라, 인접하는 오믹 전극(19)들 사이가 절연되어 있다.
이하, 도 1∼도 6을 참조하면서, 본 발명의 실시형태 1에서의 반도체 장치의 제조 방법을 설명한다. 본 발명의 실시형태 1에서의 반도체 장치인 JFET(10)의 제조 방법에서는, 먼저, 도 1에 도시하는 바와 같이, 기판 준비 공정(S10)을 행한다. 구체적으로는, 전술한 바와 같이, 결정이 육방결정인 SiC로 이루어지며, 도전형이 n형인 n형 기판(11)(도 2∼도 6 참조)을, 그 주표면이 (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인 방향, 예컨대 (0001)면의 방향에 수직인 [0001] 방향과 이루는 최소 각도가 1°이하인 방향을 향하도록 준비한다. 이 [0001] 방향을 따르는 방향으로 주표면을 갖는 결정면으로서, 예컨대 (11-20)면과 등가인 면이나 (1-100)면과 등가인 면을 들 수 있다. 그래서, 예컨대 (11-20)면과 등가인 면과 이루는 최소 각도가 1°이하가 되도록, n형 기판(11)을 준비하는 것이 바람직하다. 또는, (1-100)면과 등가인 면과 이루는 최소 각도가 1°이하가 되도록, n형 기판(11)을 준비하는 것이 바람직하다.
다음으로, 도 1에 도시하는 바와 같이, 에피택셜 성장 공정(S20)을 실시한다. 구체적으로는, 도 2에 도시하는 바와 같이, 앞선 공정(S10)에서 준비된 n형 기판(11)의 한쪽 주표면 상에, 예컨대 기상 에피택셜 성장에 의해 SiC로 이루어지는 p형 반도체층(12), n형 반도체층(13)을 순차적으로 적층하여 형성시키는 공정이다. 또한, 전류가 흐르는 n형 반도체층(13)에서의 전류의 경로를 제어하기 위해 서(전류의 경로의 폭이 극도로 넓어지는 것을 억제하기 위해서), p형 반도체층(12)을 배치한다. 기상 에피택셜 성장에서는, 예컨대 재료 가스로서 실란(SiH4) 가스 및 프로판(C3H8) 가스를 이용하고, 캐리어 가스로서 수소(H2) 가스를 채용할 수 있다. 또한, p형 반도체층(12)을 형성하기 위한 p형 불순물 소스로서는, 예컨대 디보란(B2H6)이나 트리메틸알루미늄(TMA)을 채용할 수 있고, n형 반도체층(13)을 형성하기 위한 n형 불순물 소스로서는, 예컨대 질소(N2) 가스를 채용할 수 있다.
다음으로, 도 1에 도시하는 바와 같이, 제1 이온 주입 공정(S30)을 행한다. 구체적으로는, 고농도의 n형 불순물을 포함하는 영역인 소스 영역 및 드레인 영역이 형성되는 공정이다. 도 3을 참조하여, 먼저, n형 반도체층(13)의 상부 표면(13A) 상에 레지스트가 도포된 후, 노광 및 현상이 행해져, 원하는 소스 영역(15) 및 드레인 영역(17)의 형상에 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 이 레지스트막을 마스크로서 이용하여, 예컨대 인(P) 등의 n형 불순물이 이온 주입에 의해 n형 반도체층(13)에 도입된다. 또한, P 대신에, 질소(N)를 이온 주입해도 좋다. 또한, 이온 주입 대신에, n형 에피택셜층을 매립 성장시킴으로써, 제1 이온 주입 공정(S30)을 행할 수도 있다. 이에 따라, 소스 영역(15) 및 드레인 영역(17)이 형성된다.
다음으로, 제2 이온 주입 공정(S40)이 실시된다. 이 공정(S40)에서는, 고농도의 p형 불순물을 포함하는 영역인 게이트 영역이 형성된다. 구체적으로는, 도 4를 참조하여, 먼저, 공정(S30)과 동일한 순서로 원하는 게이트 영역(16)의 형상을 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 이 레지스트막을 마스크로서 이용하여, 예컨대 알루미늄(Al) 등의 p형 불순물이 이온 주입에 의해 n형 반도체층(13)에 도입된다. 또한, Al 대신에, 붕소(B)를 이온 주입해도 좋다. 또한, 이온 주입 대신에, p형 에피택셜층을 매립 성장시킴으로써, 제2 이온 주입 공정(S40)을 행할 수도 있다. 이에 따라, 게이트 영역(16)이 형성된다. 또한, 상술한 제1 이온 주입 공정(S30) 및 제2 이온 주입 공정(S40)에 대해서는, 공정을 행하는 순서는 묻지 않고, 즉 순서를 반대로 해서 공정을 행해도 좋다.
다음으로, 활성화 어닐링 공정(S50)이 실시된다. 이 공정(S50)에서는, 공정(S40)에서 형성된 레지스트막이 제거된 후, 공정(S30) 및 공정(S40)에서 이온 주입이 실시된 n형 반도체층(13)이 가열됨으로써, 상기 이온 주입에 의해 도입된 불순물을 활성화시키는 열처리인 활성화 어닐링이 실시된다. 활성화 어닐링은, 예컨대 아르곤(Ar) 가스 분위기 내에서 열처리를 실시함으로써 행할 수 있다. 또한, Ar 가스 분위기 대신에, 예컨대 네온(Ne) 등의 비활성 가스 분위기 내에서 열처리를 행함으로써, 활성화 어닐링을 행해도 좋다. 또한, 진공 중에서 열처리를 행함으로써, 활성화 어닐링을 행할 수도 있다.
다음으로, 산화막 형성 공정(S60)이 실시된다. 이 공정(S60)에서는, 도 5를 참조하여, 공정(S10)∼공정(S50)까지가 실시되어 원하는 이온 주입층을 포함하는 n형 반도체층(13) 및 p형 반도체층(12)과 n형 기판(11)이 열산화된다. 이에 따라, 이산화규소(SiO2)로 이루어지는 산화막(18)이, 필드 산화막으로서, n형 반도체 층(13)의 상부 표면(13A)을 덮도록 형성된다.
다음으로, 오믹 전극 형성 공정(S70)이 실시된다. 이 공정(S70)에서는, 도 6을 참조하여, 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)의 각각의 상부 표면에 접촉하도록, 예컨대 NiSi로 이루어지는 오믹 전극(19)이 형성된다. 구체적으로는, 먼저, 공정(S30)과 동일한 순서로 원하는 오믹 전극(19)의 형상을 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 그 레지스트막을 마스크로서 이용하여, 예컨대 RIE(Reactive Ion Etching; 반응성 이온 에칭)에 의해, 소스 영역(15), 게이트 영역(16), 드레인 영역(17) 상의 산화막(18)(필드 산화막)이 제거된다.
그 후, 예컨대 Ni가 증착됨으로써, 산화막(18)으로부터 노출된 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17) 상에 그리고 레지스트막 상에 Ni층이 형성된다. 또한, 레지스트막이 제거됨으로써, 레지스트막 상의 Ni층이 제거(리프트 오프)되어, 산화막(18)으로부터 노출된 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17) 상에 Ni층이 잔존한다. 그리고, 예컨대 아르곤(Ar) 분위기 내에서 950℃ 정도에서 약 2분간 가열하는 열처리가 실시됨으로써, Ni층이 실리사이드화된다. 이에 따라, 도 6에 도시하는 바와 같이, 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)에 오믹 접촉 가능한 NiSi로 이루어지는 오믹 전극(19)이 형성된다.
오믹 전극을 형성하는 방법으로서는, 상술한 리프트 오프법 외에, 일단 전체면에 성막(成膜)한 후에, 포토리소그래피 기술에 의해 성막이 불필요한 장소를 에 칭 제거하는 방법을 이용하는 것도 가능하다. 구체적으로는, 전술한 바와 같이, 오믹 전극 형성 공정(S70)을 행할 때의, 소스 영역(15), 게이트 영역(16), 드레인 영역(17) 상의 산화막(18)(필드 산화막)이 제거된 후, 예컨대 Ni가 증착됨으로써, Ni층이 형성된다. 그 후, 형성된 Ni층의 상부 표면에 레지스트가 도포된 후, 노광 및 현상이 행해져, 원하는 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17) 상 이외의 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 이 레지스트막을 마스크로서 이용하여, 예컨대 습식 에칭에 의해, Ni층이 불필요한 영역[소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)상 이외의 영역]의 Ni층이 제거된다. 이상에 의해, 원하는 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17) 상에 Ni층이 잔존한다. 이후는 상술한 바와 마찬가지로, 예컨대 Ar 분위기 내에서 950℃ 정도에서 약 2분간 가열하는 열처리가 실시됨으로써, Ni층이 실리사이드화된다. 이에 따라, 도 6에 도시하는 바와 같이, 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)에 오믹 접촉 가능한 NiSi로 이루어지는 오믹 전극(19)이 형성된다.
본 발명의 실시형태 1에서, 전술한 바와 같이, JFET(10)에 대해서는, 반도체의 도전형(p형과 n형)에 관해서, 상술한 배치와 반대의 배치로 해도 좋다. 가령 p형 반도체층(12)의 상부 표면에 오믹 전극(19)을 형성하는 경우, 오믹 전극으로서, 티탄(Ti)과 Al로 이루어지는 합금(TiAl)을 이용해도 좋다. 구체적으로는, 예컨대 상술한 리프트 오프법이나 포토리소그래피 기술을 이용하여, 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)에 Ti층 및 Al층이 순차적으로 형성된다. 이후는 상술한 바와 마찬가지로, 예컨대 Ar 분위기 내에서 950℃ 정도로 약 2분간 가열하 는 열처리가 실시됨으로써, 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)에 오믹 접촉 가능한 TiAl로 이루어지는 오믹 전극(19)이 형성된다.
이상의 공정을 거침으로써 형성된 JFET(10)는, 반대 방향으로 바이어스된 p-n 접합에서 형성되는 공핍층(空乏層)을 이용하여, 전류가 흐르는 영역의 단면적을 변화시킴으로써, 소스 영역(15)과 드레인 영역(17) 사이에 흐르는 전류를 제어하는 것이다. 따라서, 소스 영역(15)과 드레인 영역(17) 사이에 전류를 흘리는, 즉 n형 기판(11)의 주표면을 따르는 방향으로 전류를 흘리는 횡형 구조로 되어 있다. 이 때문에, 본 발명의 실시형태 1과 같이, n형 기판(11)은, 그 주표면이 (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인 방향, 예컨대 (0001)면에 수직인 [0001] 방향과 이루는 최소 각도가 1°이하인 방향을 향하도록 준비한다. 이것에 의해, 예컨대 주표면이 (0001)면을 따르는 방향을 향하도록 준비한 경우에 비하여, 전술한 바와 같이, 절연 파괴 전계나 내전압, 전자 이동도의 값을 크게 할 수 있으며, 또한, 온저항의 값을 작게 할 수 있다.
(실시형태 2)
도 7은 본 발명의 실시형태 2에서의 반도체 장치의 제조 방법을 도시하는 흐름도이다. 또한, 도 8은 본 발명의 실시형태 2에 있어서, 도 7의 흐름도의 공정(S80)을 행한 후의 상태를 도시하는 개략도이다.
본 발명의 실시형태 2에서는, 반도체 장치 중, 도 8에 도시하는 횡형의 MOSFET(20)의 제조 방법을 나타내고 있다. 횡형의 MOSFET(20)는, 도 8에 도시하는 바와 같이, 소스 영역(15) 및 드레인 영역(17)의, 각각의 상부 표면에 접촉하도록, 오믹 전극(19)이 형성되어 있다. 그리고 게이트 영역(16)의 상부 표면에는, n형 반도체층(13)의 상부 표면(13A)(도 2∼도 5 참조) 중, 소스 영역(15)과 드레인 영역(17)의 상부 표면 이외의 영역과 마찬가지로, 산화막(18)이 형성된다. 이 중 특히, 게이트 영역(16)의 상부 표면에 형성하는 산화막(18)은, 게이트 산화막으로서 이용한다. 그리고, 산화막(18)(게이트 산화막)의 상부 표면에, 게이트 전극(21)이 형성된다. 이상의 점에서만, 본 발명의 실시형태 1에서의 횡형의 JFET(10)와 다르다.
본 발명의 실시형태 2에서의 횡형의 MOSFET(20)의 제조 방법은, 도 7 및 도 8에 도시하는 바와 같이, 기판 준비 공정(S10)으로부터 활성화 어닐링 공정(S50)까지는, 앞선 본 발명의 실시형태 1에서의 횡형의 JFET(10)와 동일하다. 단, 제2 이온 주입 공정(S40)에 의해 형성되는 게이트 영역(16)에 대해서는, 도 8에 도시하는 바와 같이, n형 반도체층(13) 및 p형 반도체층(12)의 일부에 이르는 깊이까지 형성시킨다. 이것에 의해, p형 반도체층(12)과 연결되어 있어, 게이트 영역(16)의 반전에 의한 MOSFET(20)의 동작을 원활하게 행할 수 있다. 또한, 이 경우의 게이트 영역(16)에 주입하는 p형 불순물의 농도는, p형 반도체층(12)에 포함되는 p형 불순물의 농도와 같은 정도이며, 오차가 10% 이내의 범위가 되도록 조정하는 것이 바람직하다.
다음의 산화막 형성 공정(S60)에서, n형 반도체층(13)의 상부 표면(13A)(도 2∼도 5 참조) 중, 게이트 영역(16)의 상부 표면에 형성하는 산화막(18)은, MOS 구조의 전계 효과를 발생시키기 위한 산화막이다. 따라서, 앞선 본 발명의 실시형태 1에서, 산화막 형성 공정(S60)에서 형성한 산화막(18)(필드 산화막)보다도 단시간의 열산화를 행함으로써, 원하는 두께의 산화막(18)(게이트 산화막)을 형성할 수 있다. 여기서 게이트 영역(16)의 산화막(18)인 게이트 산화막이 형성된 영역 및 다음 공정(S70)에서 오믹 전극이 형성되는 영역 이외의 영역에 형성되는 산화막(18)의 두께는, 예컨대 앞선 본 발명의 실시형태 1에서 형성한 산화막(18)(필드 산화막)보다도 두께가 작아지고 있다. 또한, 상술한 산화막(18)(게이트 산화막)을 형성시킨 후에, n형 반도체층(13)의 상부 표면(13A) 중, 예컨대 게이트 산화막이 형성된 영역 및 다음 공정(S70)에서 오믹 전극이 형성되는 영역 이외의 영역에 대해서만, 산화막의 형성을 더 계속해도 좋다. 이것에 의해, 게이트 산화막보다도 두께가 두꺼운 필드 산화막을 형성할 수 있다.
다음으로, 오믹 전극 형성 공정(S70)이 행해진다. 구체적으로는, 도 8을 참조하여, 소스 영역(15) 및 드레인 영역(17)의, 각각의 상부 표면에 접촉하도록, 예컨대 NiSi로 이루어지는 오믹 전극(19)이 형성된다. 가령 p형 반도체층의 상부 표면에 오믹 전극(19)을 형성하는 경우, 오믹 전극으로서, 티탄(Ti)과 Al로 이루어지는 합금(TiAl)을 이용해도 좋다.
그리고, 게이트 전극 형성 공정(S80)이 행해진다. 구체적으로는, 도 8을 참조하여, 앞선 산화막 형성 공정(S60)에서, 게이트 영역(16)의 상부 표면에 형성된 산화막(18)(게이트 산화막)의 상부 표면에 접촉하도록, 예컨대 Al층으로 이루어지는 게이트 전극(21)이 형성된다. 구체적으로는 예컨대, 먼저 오믹 전극 형성 공정(S70)이 행해진 후의, 산화막(18) 및 오믹 전극(19)의 상부 표면의 전체면에, 예 컨대 Al이 증착됨으로써, Al층이 형성된다. 그 후, 형성된 Al층의 상부 표면에 레지스트가 도포된 후, 노광 및 현상이 행해져, 원하는 게이트 영역(16)의 상부 표면에 형성된 산화막(18)(게이트 산화막)의 상부 표면 이외의 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 이 레지스트막을 마스크로서 이용하여, 예컨대 습식 에칭에 의해, Al층이 불필요한 영역[게이트 영역(16)의 상부 표면에 형성된 산화막(18)(게이트 산화막)의 상부 표면 이외의 영역]의 Al층이 제거된다. 이상에 의해, 원하는 게이트 영역(16)의 상부 표면에 형성된 산화막(18)(게이트 산화막)의 상부 표면에 Al층이 잔존한다. 이상과 같이 하여, 원하는 부위에 게이트 전극(21)으로서의 Al층이 형성된다.
또한, 게이트 전극(21)으로서, 상술한 Al 대신에, 다결정 실리콘을 이용하여, 상술한 Al의 경우와 동일한 방법에 의해 게이트 전극을 형성시킬 수도 있다. 또한, 상술한 방법 외에, 예컨대 리프트 오프법을 이용하여, 게이트 전극(21)을 형성시켜도 좋다.
이상의 공정을 거침으로써 형성된 MOSFET(20)는, 게이트 전극(21)에 가하는 전압의 크기에 따라서, n형 반도체층(13)의, 소스 영역(15)과 드레인 영역(17) 사이에 존재하는 표면층[특히, 게이트 영역(16) 부근]에 형성되는 채널층의 상태를 변화시킴으로써, 소스 영역(15)과 드레인 영역(17) 사이에 흐르는 전류의 값을 제어한다. 따라서, 소스 영역(15)과 드레인 영역(17) 사이에 전류를 흘리는, 즉 n형 기판(11)의 주표면을 따르는 방향으로 전류를 흘리는 횡형 구조로 되어 있다. 이 때문에, 본 발명의 실시형태 2와 같이, n형 기판(11)은, 그 주표면이 (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인 방향, 예컨대 (0001)면에 수직인 [0001] 방향과의 이루는 최소 각도가 1°이하인 방향을 향하도록 준비한다. 이것에 의해, 예컨대 주표면이 (0001)면을 따르는 방향을 향하도록 준비한 경우에 비하여, 전술한 바와 같이, 절연 파괴 전계나 내전압, 전자 이동도의 값을 크게 할 수 있으며, 또한, 온저항의 값을 작게 할 수 있다.
이상의 점에서만, 본 발명의 실시형태 1과 다르다. 즉, 본 발명의 실시형태 2의 설명에 있어서, 상술하지 않은 구성이나 조건, 공정 등은, 모두 본 발명의 실시형태 1에 준한다.
(실시형태 3)
도 9는 본 발명의 실시형태 3에서의 반도체 장치의 제조 방법을 도시하는 흐름도이다. 도 10은 본 발명의 실시형태 3에 있어서, 도 9의 흐름도의 공정(S60)을 행한 후의 상태를 도시하는 개략도이다. 도 11은 본 발명의 실시형태 3에 있어서, 도 9의 흐름도의 공정(S80)을 행한 후의 상태를 도시하는 개략도이다.
본 발명의 실시형태 3에서는, 반도체 장치 중, 도 11에 도시하는 횡형의 MESFET(30)의 제조 방법을 나타내고 있다. 횡형의 MESFET(30)는, 도 11에 도시하는 바와 같이, 소스 영역(15) 및 드레인 영역(17)의, 각각의 상부 표면에 접촉하도록, 오믹 전극(19)이 형성되어 있다. 그리고, 예컨대 도 6에 도시하는 JFET(10)나 도 8에 도시하는 MOSFET(20)에 존재한 게이트 영역(16)은 존재하지 않는다. 그리고, n형 반도체층(13)의 상부 표면(13A) 중, JFET(10)나 MOSFET(20)에 게이트 영역(16)이 존재한 영역의 상부 표면에는, n형 반도체층(13)과 쇼트키 접촉하는 게이 트 전극(22)이 직접 배치되어 있다. 이상의 점에서만, 본 발명의 실시형태 1에서의 횡형의 JFET(10)와 다르다.
본 발명의 실시형태 3에서의 횡형의 MESFET(30)의 제조 방법은, 도 7 및 도 8에 도시하는 바와 같이, 기판 준비 공정(S10)으로부터 제1 이온 주입 공정(S30)까지는, 앞선 본 발명의 실시형태 1에서의 횡형의 JFET(10)와 동일하다. 단, 상술한 바와 같이, 게이트 영역(16)을 형성하지 않기 때문에, 제2 이온 주입을 행하지 않고 활성화 어닐링 공정(S50)으로 진행된다. 활성화 어닐링 공정(S50) 및 산화막 형성 공정(S60)에서는, 앞선 본 발명의 실시형태 1에서의 횡형의 JFET(10)와 동일하다.
다음으로, 오믹 전극 형성 공정(S70)이 행해진다. 구체적으로는, 도 11을 참조하여, 소스 영역(15) 및 드레인 영역(17)의, 각각의 상부 표면에 접촉하도록, 예컨대 NiSi로 이루어지는 오믹 전극(19)이 형성된다. 가령 p형 반도체층의 상부 표면에 오믹 전극(19)을 형성하는 경우, 오믹 전극으로서, 티탄(Ti)과 Al로 이루어지는 합금(TiAl)을 이용해도 좋다.
그리고, 게이트 전극 형성 공정(S80)이 행해진다. 구체적으로는, 예컨대 소스 영역(15)과 드레인 영역(17) 사이에 존재하는, n형 반도체층(13)의 표면[n형 반도체층(13)의 상부 표면(13A) 중, JFET(10)나 MOSFET(20)에 게이트 영역(16)이 존재한 영역의 상부 표면]에, 게이트 전극(22)이 형성되는 공정이다. 구체적으로는 예컨대, 먼저 오믹 전극 형성 공정(S70)이 행해진 후에, 산화막(18) 및 오믹 전극(19)의 상부 표면의 전체면에 레지스트가 도포된 후, 노광 및 현상이 행해진다. 이것에 의해, 원하는 게이트 전극(22)을 형성하고 싶은 영역의 산화막(18)[n형 반도체층(13)의 상부 표면(13A) 중, JFET(10)나 MOSFET(20)에 게이트 영역(16)이 존재한 영역의 상부 표면]의 형상에 따른 영역에 개구를 갖는 레지스트막이 형성된다. 그리고, 이 레지스트막을 마스크로서 이용하여, 예컨대 Ni 등의, n형 반도체층(13)과 쇼트키 접촉시키는 것이 가능한 금속 재료가 증착됨으로써, 산화막(18)으로부터 노출된[게이트 전극(22)을 형성하고 싶은] n형 반도체층(13)의 상부 표면 및 산화막(18) 상에 그리고 오믹 전극(19)의 상부 표면의 레지스트막 상에 Ni층이 형성된다. 또한, 레지스트막이 제거됨으로써, 레지스트막 상의 Ni층이 제거(리프트 오프)되어, 산화막(18)으로부터 노출된 n형 반도체층(13) 상에 Ni층이 잔존한다. 이상과 같이 하여, 원하는 부위에 게이트 전극(22)으로서의 Ni층이 형성된다.
또한, 가령 p형 반도체층의 상부 표면에 게이트 전극(22)을 형성하는 경우, 게이트 전극(22)으로서, 상술한 Ni 대신에, Ti를 이용하여, 상술한 Ni의 경우와 동일한 방법에 의해 게이트 전극(22)을 형성시킬 수도 있다. 또한, 상술한 방법 외에, 예컨대 상술한 리프트 오프법과 포토리소그래피 기술을 적절하게 조합한 임의의 방법에 의해, 게이트 전극(22)을 형성시킬 수 있다.
이상의 공정을 거침으로써 형성된 MESFET(30)는, 예컨대 전술한 JFET(10)의 게이트 영역에 이용한 p-n 접합 대신에, 금속-반도체의 쇼트키 접촉[게이트 전극(22)과 n형 반도체층(13)]을 이용하고 있는 점에서, JFET(10)와 다르다. 그러나, 기본적으로는 JFET(10)와 유사한 동작을 나타낸다. 구체적으로는, 소스 영역(15)과 드레인 영역(17) 사이에 흐르는 전류를 제어하는 것이다. 따라서, 소스 영역(15)과 드레인 영역(17) 사이에 전류를 흘리는, 즉 n형 기판(11)의 주표면을 따르는 방향으로 전류를 흘리는 횡형 구조로 되어 있다. 이 때문에, 본 발명의 실시형태 3과 같이, n형 기판(11)은, 그 주표면이 (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인 방향, 예컨대 (0001)면에 수직인 [0001] 방향과의 이루는 최소 각도가 1°이하인 방향을 향하도록 준비한다. 이것에 의해, 예컨대 주표면이 (0001)면을 따르는 방향을 향하도록 준비한 경우에 비하여, 전술한 바와 같이, 절연 파괴 전계나 내전압, 전자 이동도의 값을 크게 할 수 있으며, 또한, 온저항의 값을 작게 할 수 있다.
이상의 점에서만, 본 발명의 실시형태 1과 다르다. 즉, 본 발명의 실시형태 3의 설명에 있어서, 상술하지 않은 구성이나 조건, 공정 등은, 모두 본 발명의 실시형태 1에 준한다.
(실시형태 4)
도 12는 본 발명의 실시형태 4에 있어서, 도 1의 흐름도의 공정(S10) 및 공정(S20)을 행한 후의 상태를 도시하는 개략도이다. 도 13은 본 발명의 실시형태 4에 있어서, 도 1의 흐름도의 공정(S30)을 행한 후의 상태를 도시하는 개략도이다. 도 14는 본 발명의 실시형태 4에 있어서, 도 1의 흐름도의 공정(S40)을 행한 후의 상태를 도시하는 개략도이다. 도 15는 본 발명의 실시형태 4에 있어서, 도 1의 흐름도의 공정(S60)을 행한 후의 상태를 도시하는 개략도이다. 도 16은 본 발명의 실시형태 1에 있어서, 도 1의 흐름도의 공정(S70)을 행한 후의 상태를 도시하는 개략도이다.
본 발명의 실시형태 4는, 반도체 장치 중, 도 16에 도시하는 횡형의 RESURF-JFET(40)의 제조 방법을 나타낸 것이다. 횡형의 RESURF-JFET(40)는, 도 16에 도시하는 바와 같이, n형 반도체층(13) 상에, 에피택셜 성장에 의해, 얇은 제2 p형 반도체층(14)을 더 형성시키고 있다. 그리고, 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)은, 제2 p형 반도체층(14)의 한쪽 주표면으로부터, 제2 p형 반도체층(14) 및 n형 반도체층(13)의 양쪽에 이르는 어느 일정한 깊이 이내의 영역에 형성시키고 있다(도 14∼도 16 참조). 이러한 구조로 함으로써, 게이트 영역(16)과 드레인 영역(17) 사이의 영역에서의 전계 강도 분포를 균일화하여, 전계 집중을 억제시키는 것이 가능해진다. 또한, 제2 p형 반도체층(14)의 존재에 의해, 반도체 장치 내부에서의 기생 저항을 저하시키는 것이 가능해진다. 이상의 점에서만, 본 발명의 실시형태 1에서의 횡형의 JFET(10)와 다르다.
본 발명의 실시형태 4에서의 횡형의 RESURF-JFET(40)의 제조 방법은, 에피택셜 성장 공정(S20)에서, n형 반도체층(13)을 형성시킨 후, n형 반도체층(13) 상에, 에피택셜 성장에 의해, 제2 p형 반도체층(14)을 형성시킨다. 또한, 제1 이온 주입 공정(S30) 및 제2 이온 주입 공정(S40)에서는, 제2 p형 반도체층(14)의 한쪽 주표면으로부터, 제2 p형 반도체층(14) 및 n형 반도체층(13)의 양쪽에 이르는 어느 일정한 깊이 이내의 영역에 소스 영역(15), 게이트 영역(16) 및 드레인 영역(17)이 형성되도록 레지스트 도포, 노광 및 현상을 행한다. 또한, 산화막 형성 공정(S60)에서는, 이산화규소(SiO2)로 이루어지는 산화막(18)이, 필드 산화막으로서, 제2 p형 반도체층(14)의 상부 표면(14A)을 덮도록 형성된다. RESURF-JFET(40)의 제조 방법은, 앞선 본 발명의 실시형태 1에서의 JFET(10)의 제조 방법에 대하여, 이상의 점에서만 다르다.
이상의 점에서만, 본 발명의 실시형태 1과 다르다. 즉, 본 발명의 실시형태 4의 설명에 있어서, 상술하지 않은 구성이나 조건, 공정 등은, 모두 본 발명의 실시형태 1에 준한다.
실시예 1
이하에서는 실시예에 의해 본 발명을 더 구체적으로 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
이하의 각 실시예에서는, 전술한 본 발명의 실시형태 1에서의 JFET(10)를 시험 제작하는 것에 의한 평가를 행하고 있다. 따라서, 도 1 내지 도 6을 적절하게 참조하면서 설명을 행하고 있다.
이하, 실시예 1로서의 JFET(10)의 형성 방법을 설명한다. 먼저, 도 1에 도시하는 기판 준비 공정(S10)을 행한다. 육방결정을 갖는 반도체인, 기판으로서의 SiC 웨이퍼를, 주표면이 (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인 방향, 예컨대 (0001)면에 수직인 [0001] 방향과 이루는 최소 각도가 1°이하인 방향을 향하도록 준비한다. 또한, SiC로서는, 4H-SiC라고 불리는 다결정 타입의 것이 바람직하다. 이 [0001] 방향과의 이루는 최소 각도가 1°이하인 방향으로 주표면을 갖는 결정면으로서, (11-20)면과 등가인 면의, 도전형이 n형인 SiC 웨이퍼[도 2 내지 도 6에서의 n형 기판(11)에 대응]를 준비한다. 이 n형 기판(11)의 한쪽 주 표면 상에, 도 1에 도시하는 에피택셜 성장 공정(S20)으로서, 두께 10 ㎛이며 p형 불순물 농도가 1×1016 ㎝-3인 p형 반도체층(12), 및 두께 0.7 ㎛의 n형 불순물 농도가 1×1017 ㎝-3인 n형 반도체층(13)을 순차적으로 에피택셜 성장에 의해 형성시킨다.
계속해서, 도 1에 도시하는 제1 이온 주입 공정(S30)으로서, P의 이온 주입을 행함으로써, n형 반도체층(13)의 표면으로부터의 깊이가 0.5 ㎛이며, 불순물 농도가 5×1018 ㎝-3인 소스 영역(15) 및 드레인 영역(17)을 형성한다. 또한, 도 1에 도시하는 제2 이온 주입 공정(S40)으로서, Al의 이온 주입을 행함으로써, n형 반도체층(13)의 표면으로부터의 깊이가 0.4 ㎛이며, 불순물 농도가 2×1018 ㎝-3인 게이트 영역(16)을 형성한다.
다음으로, 도 1에 도시하는 활성화 어닐링 공정(S50)으로서, JFET(10)를 형성 중인 SiC 웨이퍼를, Ar 가스 분위기 내에서 1700℃에서 30분간 가열한다. 다음으로, 도 1에 도시하는 산화막 형성 공정(S60)으로서, JFET(10)를 형성 중인 SiC 웨이퍼를, 산소 분위기 내에서 1300℃로 60분간 가열함으로써, 필드 산화막으로서의 산화막(18)을 형성한다. 계속해서, 오믹 전극 형성 공정(S70)으로서, 소스 영역(15), 게이트 영역(16), 드레인 영역(17) 상의 산화막(18)(필드 산화막)이 제거된 후, 예컨대 Ni가 증착됨으로써, 오믹 전극(19)으로서의 Ni층이, 소스 영역(15), 게이트 영역(16), 드레인 영역(17)의 상부 표면에 형성된다. 이상의 순서에 의해 본 발명의 실시예 1로서의 JFET(10)가 형성된다.
실시예 2
이하, 실시예 2로서의 JFET(10)의 형성 방법을 설명한다. 먼저, 도 1에 도시하는 기판 준비 공정(S10)을 행한다. 육방결정을 갖는 반도체인, 기판으로서의 SiC 웨이퍼를, 주표면이 (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인 방향, 예컨대 (0001)면에 수직인 [0001] 방향과 이루는 최소 각도가 1°이하인 방향을 향하도록 준비한다. 이 [0001] 방향과 이루는 최소 각도가 1°이하인 방향으로 주표면을 갖는 결정면으로서, 실시예 2로서의 JFET(10)는, (1-100)면과 등가인 면의, 도전형이 n형인 SiC 웨이퍼[도 2 내지 도 6에서의 n형 기판(11)에 대응]를 준비한다. 이상의 점에서만, 실시예 1로서의 JFET(10)와 다르다. 즉, 실시예 2로서의 JFET(10)의 형성 방법에 있어서, 상술하지 않은 구성이나 조건, 공정 등은, 모두 실시예 1로서의 JFET(10)의 형성 방법에 준한다.
(비교예)
이하, 상술한 실시예 1 및 실시예 2로서의, 본 발명의 실시형태 1에 따라 형성한 JFET(10)에 대한 비교예로서의 JFET의 형성 방법을 설명한다. 먼저, 도 1에 도시하는 기판 준비 공정(S10)을 행한다. 여기서, 비교예로서의 JFET는, 육방결정을 갖는 반도체인, 기판으로서의 SiC 웨이퍼[도 2 내지 도 6에서의 n형 기판(11) 참조]를, 주표면이 (0001)면에 평행한 방향에 대한 최소 각도가 8도를 이루는 방향을 향하도록 준비한다. 이상의 점에서만, 실시예 1로서의 JFET(10)와 다르다. 즉, 비교예로서의 JFET의 형성 방법에서, 상술하지 않은 구성이나 조건, 공정 등 은, 모두 실시예 1로서의 JFET(10)의 형성 방법에 준한다.
이상과 같이, 본 발명의 실시형태에 따른 결정면이 되도록 기판을 형성시킨, 실시예 1 및 실시예 2로서의 JFET(10) 및 종래부터 실시되고 있는, 주표면이 (0001)면을 따르는 방향을 향하고 있는 비교예로서의 JFET를, 다른 조건은 모두 동일하게 하여 형성하였다. 그리고, 각각의 JFET에 대하여, 내전압 및 온저항을 측정하였다. 또한, 내전압이란, 소스 영역 위의 오믹 전극과, 드레인 영역 위의 오믹 전극 사이에 가할 수 있는 최대 전압이며, 단위는 V(볼트)이다. 또한, 온저항이란, 게이트 영역 위의 오믹 전극에 가하는 전압에 의해, 소스 영역과 드레인 영역 사이에 전류를 흘려 JFET를 구동시키는 온 상태 시의, 소스 영역 위의 오믹 전극과, 드레인 영역 위의 오믹 전극 사이의 전기 저항이다. 그 측정 결과를 다음 표 1에 나타낸다.
Figure 112009060870059-PCT00001
표 1의 결과로부터, 실시예 1, 실시예 2 모두, 내전압의 크기가 비교예에 비하여 100V 이상 개선되어 있다. 또한, 비교예의 내전압의 크기를 1로 한 경우, 실시예 1, 실시예 2 모두 1.6배 이상의 내전압의 크기를 갖고 있다. 또한, 비교예의 온저항의 크기를 1로 한 경우, 실시예 1의 온저항은 0.83배, 실시예 2의 온저항은 0.85배가 되어, 온저항에 대해서도 크게 개선되어 있다. 이것은, SiC 기판을 (0001)면에 교차하는 방향이 되도록, 횡형의 반도체 장치를 형성함으로써, 종래와 같이 SiC 기판을 (0001)면을 따르는 방향이 되도록 형성한 경우와 비교하여, 내전압의 값이 커지고, 온저항의 값이 작아지는 것을 나타내고 있다. SiC 기판을 (0001)면에 교차하는, 예컨대 (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인 방향이 되도록, 횡형의 반도체 장치를 형성함으로써, 절연 파괴 전계 및 내전압, 또한 온저항의 값을 크게 개선할 수 있다. 횡형의 반도체 장치에서는, 기판의 주표면을 따르는 방향으로 전류가 흘러, 전계가 가해진다. 기판의 주표면을 따르는 방향의 내전압의 값이나 전자 이동도를 크게 할 수 있기 때문에, SiC 기판을 (0001)면에 교차하는, 예컨대 (0001)면에 직교하는 면과 이루는 최소 각도가 1° 이하인 방향이 되도록, 반도체 장치를 형성하는 것이, 예컨대 전류의 허용값을 크게 하는 것도 가능하게 한다고 생각된다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상술한 실시형태가 아니라 특허 청구 범위에 의해 나타나며, 특허 청구 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 반도체 장치의 제조 방법은, 내전압 및 온저항을 개선시키는 기술로서 특히 우수하다.

Claims (12)

  1. 주표면의, (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인, 육방결정 탄화규소로 이루어지는 기판과,
    상기 기판의 한쪽 주표면 상에 배치된 반도체층과,
    상기 반도체층의 한쪽 표면층에 형성된 소스 영역과,
    상기 반도체층의 상기 표면층에서, 상기 소스 영역과 거리를 두고 형성된 드레인 영역을 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 기판의 주표면의, (11-20)면과 등가인 면과 이루는 최소 각도가 1°이하인 것인 반도체 장치.
  3. 제1항에 있어서, 상기 기판의 주표면의, (1-100)면과 등가인 면과 이루는 최소 각도가 1°이하인 것인 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체층의 한쪽 주표면 상의, 상기 소스 영역과 상기 드레인 영역 사이에 존재하는 표면층에, 게이트 영역을 더 구비하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체층의 한쪽 주표면 상 의, 상기 소스 영역과 상기 드레인 영역 사이에 존재하는 표면층에, 게이트 절연막을 더 구비하고,
    상기 게이트 절연막의 한쪽 주표면 상에, 게이트 전극을 더 구비하는 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체층의 한쪽 주표면 상의, 상기 소스 영역과 상기 드레인 영역 사이에 존재하는 표면층의 상부에, 상기 반도체층과 쇼트키 접촉하는 게이트 전극을 더 구비하는 반도체 장치.
  7. 주표면의, (0001)면에 직교하는 면과 이루는 최소 각도가 1°이하인, 육방결정 탄화규소로 이루어지는 기판을 준비하는 공정과,
    상기 기판의 한쪽 주표면 상에 배치된 반도체층을 형성하는 공정과,
    상기 반도체층의 한쪽 표면층에 형성된 소스 영역을 형성하는 공정과,
    상기 반도체층의 상기 표면층에서, 상기 소스 영역과 거리를 두고 형성된 드레인 영역을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 기판의 주표면의, (11-20)면과 등가인 면과 이루는 최소 각도가 1°이하인 것인 반도체 장치의 제조 방법.
  9. 제7항에 있어서, 상기 기판의 주표면의, (1-100)면과 등가인 면과 이루는 최 소 각도가 1°이하인 것인 반도체 장치의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 반도체층의 한쪽 주표면 상의, 상기 소스 영역과 상기 드레인 영역 사이에 존재하는 표면층에, 게이트 영역을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  11. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 반도체층의 한쪽 주표면 상의, 상기 소스 영역과 상기 드레인 영역 사이에 존재하는 표면층에, 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막의 한쪽 주표면 상에, 게이트 전극을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  12. 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 반도체층의 한쪽 주표면 상의, 상기 소스 영역과 상기 드레인 영역 사이에 존재하는 표면층의 상부에, 상기 반도체층과 쇼트키 접촉하는 게이트 전극을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
KR1020097020768A 2008-02-22 2008-10-03 반도체 장치 및 반도체 장치의 제조 방법 KR20100123589A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008041741 2008-02-22
JPJP-P-2008-041741 2008-02-22

Publications (1)

Publication Number Publication Date
KR20100123589A true KR20100123589A (ko) 2010-11-24

Family

ID=40985194

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097020768A KR20100123589A (ko) 2008-02-22 2008-10-03 반도체 장치 및 반도체 장치의 제조 방법

Country Status (8)

Country Link
US (1) US20100123172A1 (ko)
EP (1) EP2139031A4 (ko)
JP (1) JPWO2009104299A1 (ko)
KR (1) KR20100123589A (ko)
CN (1) CN101663741B (ko)
CA (1) CA2684876A1 (ko)
TW (1) TW200937631A (ko)
WO (1) WO2009104299A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011052225A1 (de) 2010-12-06 2012-06-06 Hyundai Motor Co. Turboladerschutzverfahren eines Motors mit Niederdruck-Abgasrückführung

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120022964A (ko) * 2009-10-30 2012-03-12 스미토모덴키고교가부시키가이샤 탄화규소 기판의 제조 방법 및 탄화규소 기판
JP2012109348A (ja) * 2010-11-16 2012-06-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
US9230807B2 (en) * 2012-12-18 2016-01-05 General Electric Company Systems and methods for ohmic contacts in silicon carbide devices
WO2016030963A1 (ja) * 2014-08-26 2016-03-03 株式会社日立製作所 ４ｈ－ＳｉＣ 絶縁ゲートバイポーラトランジスタ、その製造方法、および電力変換装置
CN110047920B (zh) * 2019-04-16 2021-06-18 西安电子科技大学 一种横向结型栅双极晶体管及其制作方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736753A (en) * 1994-09-12 1998-04-07 Hitachi, Ltd. Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide
US6573534B1 (en) * 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
US6270573B1 (en) * 1997-08-27 2001-08-07 Matsushita Electric Industrial Co., Ltd. Silicon carbide substrate, and method for producing the substrate, and semiconductor device utilizing the substrate
JP4185215B2 (ja) * 1999-05-07 2008-11-26 弘之 松波 ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
US6617653B1 (en) * 2000-05-31 2003-09-09 Matsushita Electric Industrial Co., Ltd. Misfet
JP2002280394A (ja) * 2001-03-21 2002-09-27 Nippon Steel Corp 電界効果トランジスタ
JP2002368015A (ja) * 2001-06-06 2002-12-20 Nippon Steel Corp 電界効果トランジスタ
JP4525958B2 (ja) * 2001-08-27 2010-08-18 独立行政法人産業技術総合研究所 半導体装置の製造方法
JP2005011846A (ja) * 2003-06-16 2005-01-13 Nissan Motor Co Ltd 半導体装置
JP2006013277A (ja) * 2004-06-29 2006-01-12 Hitachi Cable Ltd 窒化物系化合物半導体結晶、その製造方法、および半導体装置
JP2006165387A (ja) * 2004-12-09 2006-06-22 Sumitomo Electric Ind Ltd 双方向型電界効果トランジスタおよびマトリクスコンバータ
US7217960B2 (en) * 2005-01-14 2007-05-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US7432531B2 (en) * 2005-02-07 2008-10-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP4917319B2 (ja) * 2005-02-07 2012-04-18 パナソニック株式会社 トランジスタ
JP4940557B2 (ja) * 2005-02-08 2012-05-30 日本電気株式会社 電界効果トランジスタ及びその製造方法
JP2007096263A (ja) * 2005-08-31 2007-04-12 Denso Corp 炭化珪素半導体装置およびその製造方法。
JP2007080855A (ja) * 2005-09-09 2007-03-29 Matsushita Electric Ind Co Ltd 電界効果型トランジスタ
JP2007081096A (ja) * 2005-09-14 2007-03-29 Nec Corp 半導体装置
JP2007281453A (ja) * 2006-03-17 2007-10-25 Sumitomo Chemical Co Ltd 半導体電界効果トランジスタ及びその製造方法
JP5179023B2 (ja) * 2006-05-31 2013-04-10 パナソニック株式会社 電界効果トランジスタ
US7589360B2 (en) * 2006-11-08 2009-09-15 General Electric Company Group III nitride semiconductor devices and methods of making
JP2008244455A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011052225A1 (de) 2010-12-06 2012-06-06 Hyundai Motor Co. Turboladerschutzverfahren eines Motors mit Niederdruck-Abgasrückführung

Also Published As

Publication number Publication date
CN101663741A (zh) 2010-03-03
CN101663741B (zh) 2012-11-07
EP2139031A4 (en) 2011-11-30
EP2139031A1 (en) 2009-12-30
WO2009104299A1 (ja) 2009-08-27
JPWO2009104299A1 (ja) 2011-06-16
CA2684876A1 (en) 2009-08-27
TW200937631A (en) 2009-09-01
US20100123172A1 (en) 2010-05-20

Similar Documents

Publication Publication Date Title
JP6008571B2 (ja) チャネル領域の平滑な表面を有するシリコンカーバイドデバイスを作製する方法
EP2412024B1 (en) Methods of forming semiconductor devices including epitaxial layers and related structures
JP2005079339A (ja) 半導体装置、およびその半導体装置を用いた電力変換器、駆動用インバータ、汎用インバータ、大電力高周波通信機器
US8564017B2 (en) Silicon carbide semiconductor device and method for manufacturing same
WO2010038547A1 (ja) 炭化珪素半導体装置
Zhong et al. Design and experimental demonstration of 1.35 kV SiC super junction Schottky diode
WO2013096054A1 (en) Method and system for junction termination in gallium nitride materials using conductivity modulation
KR20050084685A (ko) 반도체장치 및 그 반도체장치를 이용한 전력변환기, 구동용인버터, 범용 인버터, 대전력 고주파 통신기기
EP2058848A1 (en) Lateral junction field effect transistor
TW201108388A (en) Insulated gate field effect transistor
JP2015060859A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2009049198A (ja) 半導体装置およびその製造方法
JP2017092355A (ja) 半導体装置および半導体装置の製造方法
KR20100123589A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20110151649A1 (en) Method for fabricating a semiconductor device
JP5802492B2 (ja) 半導体素子及びその製造方法
JP6946824B2 (ja) 半導体装置および半導体装置の製造方法
JP5110445B2 (ja) 半導体装置
JP6862782B2 (ja) 半導体装置および半導体装置の製造方法
US8829605B2 (en) Semiconductor device having deep and shallow trenches
JP3921862B2 (ja) 炭化けい素縦形ｆｅｔの製造方法
JP6253133B2 (ja) 炭化珪素半導体装置の製造方法
JP3941641B2 (ja) 炭化珪素半導体装置の製造方法とその製造方法によって製造される炭化珪素半導体装置
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
KR20100034440A (ko) 선택적 에피성장법을 이용한 실리콘 카바이드 반도체 소자의 제작방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid