TW200937631A - Semiconductor device and method for manufacturing semiconductor device - Google Patents

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TW200937631A TW097140182A TW97140182A TW200937631A TW 200937631 A TW200937631 A TW 200937631A TW 097140182 A TW097140182 A TW 097140182A TW 97140182 A TW97140182 A TW 97140182A TW 200937631 A TW200937631 A TW 200937631A
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layer
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Kazuhiro Fujikawa
Shin Harada
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Sumitomo Electric Industries
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Description

200937631 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導鱧裝置及半導體裝置之製造方 法，更特定而言，係關於一種藉由對基板之結晶面之方向 進行控制而改善耐電壓以及導通電阻之值的臥式半導體裝 • 置及半導體裝置之製造方法。 * 【先前技術】 近年來，伴隨著使用半導體裝置之裝置之高性能化，對 Φ 半導體裝置曰益要求動作之高速化及低損耗化。為此，重 要的是增大半導體裝置之耐電壓，降低導通電阻。 通常，於使用例如六方晶之碳化矽（SiC)之基板而形成 的 MOS(Metal Oxide Semiconductor，金屬氧化物半導體） 二極體等立式半導體裝置之情形時，當使例如多晶類型之 4H-SiC之基板形成為朝向沿著（0001)面之方向之情形時， 當驅動時，在沿著垂直於基板之方向即[0001]方向之方向 上會產生電場。然而’例如MOSFET(Metal Oxide ⑩ Semiconductor Field Effect Transistor ’ 金屬氧化物半導體 場效電晶體）或 JFET(Junction Field Effect Transistor，接.面 . 場效電晶體）等臥式半導體裝置中，當使例如SiC之基板形 、 成為朝向沿著4H-SiC(0001)面之方向之情形時，可看到以 下所示之特性。亦即，例如以下所示（非專利文獻1)之臥式 半導體裝置般，於與[0001]方向相交之方向（亦即沿著 (0001)面之方向）上會產生電場。 [非專利文獻 1] Masato Noborio另 3人，「Materials Science 135474.doc 200937631
Forum」，2006年，Vols. 527-529，ρ· i3〇5-13〇8 【發明内容】 [發明所欲解決之問題] 眾所周知’通常’沿著(0001)面之方向之絕緣破壞電場 小於與（0001)面相交之方向之絕緣破壞電場，具體而言， 係與（0001)面之方向相交之方向之絕緣破壞電場之大約 ^ 3/4。因此，於沿著（〇〇01)面之方向上所形成之電極間之耐 電壓較小，係於以朝向與（0001)面相交之方向之方式而準 ® 備之情形時、形成於與（〇〇〇υ面相交之方向上之電極間之 耐電壓的大約0.6倍。亦即，眾所周知，所產生之電場之 大小相對於基板之結晶面而具有異向性。 根據以上所述，例如非專利文獻}所述，當以使 基板之主表面朝向沿著（〇〇〇面之方向之方式來準備臥式 半導體裝置時，較之立式半體裝置，臥式半導體裝置之絕 緣破壞電場或耐電壓之值變得更小。 又，關於電子遷移率，可說亦相同。於形成立式半導體 裝置之電阻之主成分即漂移（drift)層中，電流在垂直於4H_ SiC基板之（0001)面之方向上流動，該立式半導體裝置係以 使4H-SiC基板之主表面朝向沿著（〇〇〇1)面之方向之方式而 準備者。然而，於形成為使例如4H_Sic基板之主表面朝向 沿著（0001)面之方向之臥式半導體裝置之情形時電流則 於沿著（0001)面之方向上流動。眾所周知，與沿著⑶〇〇ι) 面之方向之絕緣破壞電場小於與（〇〇〇丨）面相交之方向之絕 緣破壞電場的情況相同，沿著（〇〇〇1)面之方向之電子遷移 135474.doc 200937631 率係與（0001)面相交之方向之電子遷移率之大約〇8倍。因 此，當以使例如4H-Sic板之主表面朝向沿著（〇〇〇1)面之方 向之方式而準備的情形時，較之例如以使4HSic基板之主 表面朝向與（0001)面相交之方向之方式而準備之情形，電 子遷移率之值較小，因此存在電流值變小之問題。根據以 * 上所述，當以使例如4H-SiC基板之主表面朝向沿著（〇〇〇1) ^ 面之方向之方式而準備之情形時，可能會產生半導體裝置 之電流值小於形成基板之材料（此時為Sic)所具有之理論值 〇 等問題。 因此本發明係為了解決上述問題而完成者，其目的在 於^€供種對基板之結晶面之方向進行控制，從而使耐 電壓以及導通電阻之值得以改善之臥式半導體裝置及該半 導體裝置之製造方法。 [解決問題之技術手段] 本發明之半導體裝置具備：基板，其由六方晶碳化矽所 構成，且主表面與正交於（〇〇〇1)面之面所成之最小角度為 1。以下；半導體層，其配置於基板之一方主表面上；源極 區域，其形成於半導體層之一方表面層；以及汲極區域， •其與源極區域隔開距離而形成於半導體層之表面層。如上 所述，可藉由對準備基板之結晶面進行規定，而提供使耐 電壓以及導通電阻之值得到改善之臥式半導體裝置。 本發明之半導體裝置中，基板之主表面係與（0001)面相 交之方向、亦即與（0001)面所成之角接近於直角之結晶 面。可認為例如基板之主表面與等效於（11-20)面之面所成 135474.doc 200937631 ’基板之主表面與等效 1 °以下。 之最小角度為ι°以下。或者可認為 於（1-100)面之面所成之最小角度為 本發明之半導雜裝置具有如下構造，即於半導趙層之一 方主表面上之存在於源極區域與汲極區域之間的表面層， 更具備閘極區域。或者 造，即於半導體層之一 極區域之間之表面層， ，本發明之半導體裝置具有如下構 方主表面上之存在於源極區域與沒 更具備閘極絕緣膜，且於閘極絕緣 膜之一方主表面上更具備閘極電極。或者，本發明之半導 體裝置具有如下構造，即於半導體層之一方主表面上之存
在於源極區域與汲極區域之間之表面層之上部，更具備與 半導體層成肖特基接觸之閘極電極。 本發明之半導體裝置之製造方法具備：準備基板之步 驟，該基板由六方晶碳化矽所構成，且主表面與正交於 (0001)面之面所成之最小角度為i。以下；形成半導體層之 步驟，該半導體層配置於基板之一方主表面上；以及形成 源極區域及汲極區域之步驟，該源極區域形成於半導體層 之方表面層，該汲極區域與源極區域隔開距離而形成於 半導體層之表面層。如以上所述，可藉由實施對準備基板 之結晶面進行規定之步驟’而提供使耐電壓以及導通電阻 之值得到改善之臥式半導體裝置。 於藉由上述製造方法而形成之半導體裝置中，亦可認為 例如基板之主表面與等效於（1 UO)面之面所成之最小角度 為1。以下。或者可認為基板之主表面與等效於（11〇〇)面之 面所成之最小角度為1 〇以下。 135474.doc 200937631 本發明之半導體裝置之製造方法更具備於半導體層之一 方主表面上之存在於源極區域與汲極區域之間之表面層形 成閘極區域之步驟。或者，本發明之半導體裝置之製造方 法更具備·於半導體層之一方主表面上之存在於源極區域 與没極區域之間之表面層，形成閘極絕緣膜之步驟；以及 於閘極絕緣膜之一方主表面上形成閘極電極之步驟。或 w 者’本發明之半導體裝置之製造方法更具備於半導體層之 一方主表面上之存在於源極區域與汲極區域之間之表面層 〇 之上部’形成與半導體層成肖特基接觸之閘極電極之步 驟。 [發明之效果] 本發明之半導體裝置中，可藉由使用主表面與正交於 (0001)面之面所成之最小角度為丨。以下2Sic之基板，而提 供一種使耐電壓以及導通電阻得到改善之臥式半導艎裝 置。 【實施方式】 以下’ 一面參照圖式’一面對本發明之實施形態進行說 明。再者’於各實施形態中，對發揮相同功能之部位附以 相同之參照符號，且若無特別必要便不再對其加以重複說 明。 (實施形態1) 圖1係表示本發明之實施形態i之半導體裝置之製造方法 的流程圖。圖2係表示本發明之實施形態1中，實施圖1之 流程圖之步驟（S10)以及步驟（S20)之後之狀態的概略圖。 135474.doc -9- 200937631 圖3係表示本發明之實施形態1中，實施圖1之流程圖之步 驟（S30)之後之狀態的概略圖。圖4係表示本發明之實施形 態1中，實施圖1之流程圖之步驟（S40)之後之狀態的概略 圖。圖5係表示本發明之實施形態1中，實施圖1之流程圖 之步驟（S60)之後之狀態的概略圖。圖6係表示本發明之實 施形態1中，實施圖1之流程圖之步驟（S70)之後之狀態的 概略圖。 本發明之實施形態1係表示半導體裝置中圖6所示之臥式 ❹ JFET 10之製造方法者。臥式JFET 10如圖6所示，具有：打 型基板11，其由例如形成六方晶之SiC所構成，且導電型 為η型；p型半導體層12，其形成於η型基板11之一方主表 面上；η型半導體層13，其形成於ρ型半導體層12上；源極 區域15，其用於供給電子；汲極區域17，其用於釋出電 子；以及閘極區域16 ’其配置於源極區域1 5與j：及極區域17 之間’以將源極區域1 5與汲極區域1 7之間電連接及阻斷。 再者，作為SiC，較好的是稱為4H-SiC之多晶類型者。 構成本發明之實施形態1之JFET 10之、由SiC構成且導 電型為η型之η型基板11，係以使其主表面朝向與正交於 (0001)面之面所成之最小角度為丨。以下之方向、例如朝向 * 與垂直於（0001)面之方向即[〇〇〇1]方向所成之最小角度為 1。以下之方向之方式而進行準備。作為於沿著該[〇〇〇丨]方 向之方向上具有主表面之結晶面，可列舉例如等效於（i工_ 20)面之面、或者等效於（1_1〇〇)面之面。因此，較好的 是，以使例如與等效於（11-20)面之面所成之最小角度為1〇 135474.doc •10- 200937631 。或者，較好的是，以使 小角度為1。以下之方式， 以下之方式’來準備η型基板u 與等效於（1-100)面之面所成之最 來準備η型基板11。
繼而，於11型基板U之—方主表面上，藉由蟲晶成長而 形成Ρ型半導體層12’進而於ρ型半導體層12上，同樣地藉 由蟲晶成長而形細型半導體層13。再者，進行蟲晶成長 之目的在於，使半導體裝置之浮動電容最小。進而，如圖 6所示，於自η型半導體層13之一方主表面至一定深度以内 之區域，亦即於表面層上隔開距離而形成源極區域^與沒 極區域17。進而，於介於源極區域15與汲極區域17之間之 表面層上，形成閘極區域16。源極區域15以及沒極區域^ 係包含濃度高於η型半導體層13且導電型為11型之雜質（η型 雜質)之區域。又’閘極區域16係包含濃度高於?型半導體 層12且導電型為ρ型之雜f(p型雜質）之區域。再者，對於 JFET 10而言，亦可將半導體之導電型（p型與n型）設為與上 述配置相反之配置。亦即，亦可設為如下構成，即，於例 如由Ρ型SiC構成、且導電型為ρ型之ρ型基板之一方主表面 上，依序形成η型半導體層、ρ型半導體層。 進而，以與源極區域15、閘極區域16、汲極區域17之各 自之上部表面接觸之方式，形成有歐姆電極19。歐姆電極 19由能夠與源極區域15、閘極區域16 '汲極區域ρ進行歐 姆接觸之材料、例如矽化鎳（NiSi)所形成。 並且’於相鄰接之歐姆電極19彼此之間形成有氧化膜 18。更具體而言，於n型半導體層13之上部表面上，以覆 135474.doc -11 · 200937631 蓋除形成有歐姆電極19之區域以外之所有區域之方式，而 形成作為絕緣層之氧化膜18。藉此，使相鄰之歐姆電極19 彼此之間絕緣。 以下，一面參照圖1〜圖6，一面對本發明之實施形態i之 半導體裝置之製造方法進行說明。於本發明之實施形態1 . 之半導體裝置即JFET 10之製造方法中，首先，如圖 ' 示，實施基板準備步驟（S10)。具體而言，如上所述，以 主表面朝向與正交於（0001)面之面所成之最小角度為丨。以 ❹ 下之方向、例如與垂直於（0001)面之方向即[0001]方向所 成之最小角度為1。以下之方向之方式，準備由結晶為六方 晶之SiC所構成且導電型為n型之n型基板n(參照圖2〜圖 6)。作為於沿著該[0001]方向之方向上具有主表面之結晶 面可列舉例如等效於（11-20)面之面、或者等效於（！·〗〇〇) 面之面。因此，較好的是，以使與例如等效於（112〇)面之 面所成之最小角度為1。以下之方式，來準備11型基板Ue 或者較好的是，以使與等效於（1_1〇〇)面之面所成之最小角 度為1。以下之方式’來準備η型基板11〇 其次，如圖1所示，實施磊晶成長步驟（S2〇)。具體而言 為如下步驟.如圖2所示，於藉由先前之步驟（sl〇)而準備 之η型基板11之一方主表面上，藉由例如氣相磊晶成長而 依序積層形成由SiC構成之ρ型半導體層12、η型半導體層 13。再者，為了對電流流過之η型半導體層13中之電流路 徑進仃控制（為了控制電流路徑之寬度極度擴展），而配置ρ 里半導體層12。於氣相遙晶成長中，例如，使用石夕燒 135474.doc •12· 200937631 (S1H4)氣體以及丙烷（c^8)氣體作為材料氣體，使用氫氣 (H2)作為載氣。又’可使用例如二硼烷⑺办）或三甲基鋁 (TMA，Trimethylaluminium)作為用以形成p型半導體層12 之P型雜質源，使用例如氮氣（Ns)作為用以形成^型半導體 層13之n型雜質源。 八人，如圖1所示，實施第i離子注入步驟（s3〇)。具體 而言為如下步驟：形成包含高濃度之n型雜質之區域，即 源極區域以及汲極區域。參照圖3，首先，於η型半導體層 〇 13之上部表面13Α上㈣光_之後，進行曝光及顯影而 形成光阻劑臈，該光阻劑膜在與所期望之源極區域15以及 汲極區域17之形狀相對應之區域上具有開口。繼而，使用 該光阻劑膜作為光罩，將例如碟（ρ#η型雜質藉由離子注 入而導入至η型半導體層13。再者，亦可代替ρ，而離子注 入氮（Ν)又，亦可藉由使η型磊晶層嵌入成長來代替離子 注入，而實施第1離子注入步驟（S3〇)e藉此，形成源極區 域15與汲極區域17。
D 其次，實施第2離子注入步驟（S4〇)。於該步驟（S4〇)中， 形成包含高濃度之p型雜質之區域即閘極區域。具體而 言’參照圖4 ’首先，以與步驟（S3G)相同之順序形成於 與所期望之閘極區域16之形狀相對應之區域具有開口之光 阻劑膜。繼而，使用該光阻劑膜作為光罩，將例如銘（A1) 等P型雜質藉由離子注入而導入至〇型半導體層。再者， 亦可代替A卜而離子注入硼（B卜又，亦可代替離子注 入，而藉由使P型磊晶層嵌入成長，來實施第2離子注入步 135474.doc 200937631 驟（S40)。藉此’形成閘極區域16。再者，關於上述第1離 子注入步驟（S30)以及第2離子注入步驟（S4〇)，並不管實施 步驟之順序如何，亦即，亦可以相反之順序來實施步驟。 其次，實施活化退火步驟（S50)。於該步驟（S50)中，於 去除該步驟（S40)中所形成之光阻劑膜之後實施活化退 火，該活化退火係一種熱處理，藉由對步驟（S3〇)及（S4〇) . 中已實施了離子注入之η型半導體層13進行加熱，而使藉 由上述離子注入而導入之雜質活化。活化退火可藉由於例 ❹ 如鼠風* (Α〇環境中實施熱處理而進行。再者，亦可代替氮 氣環境，而藉由於例如氖氣（Ne)等惰性氣體環境中進行熱 處理，而進行活化退火。又，亦可藉由於真空中進行熱處 理而進行活化退火。 其次，實施氧化膜形成步驟（S60)。於該步驟（|§6〇)中， 參照圖5，對藉由實施步驟（sl〇)〜(S5〇)而包含所期望之離 子注入層之11型半導髅層13、以及p型半導體層12與11型基 ❹ 板11進行熱氧化。藉此，以覆蓋η型半導體層13之上部表 面UA之方式，而形成包含二氧化矽（Si〇2)之氧化膜“來 作為場氧化膜。 其次，實施歐姆電極形成步驟（S7〇) 於該步驟（S7〇) . 中，參照圖6，以與源極區域15、閘極區域16以及汲極區 域之各自之上部表面接觸之方式，而形成例如由Nisi構 成之歐姆電極19。具體而言，首先，以與步驟（S30)相同 之順序’來形成在與所期望之歐姆電極19之形狀相對應之 區域具有開口之光阻劑膜。繼而，使用該光阻劑膜作為光 135474.doc 200937631 罩’藉由例如RIE(Reactive Ion Etching，反應性離子姓刻） 而去除源極區域15、閘極區域16、汲極區域77上之氧化膜 18(場氧化膜）。 其後’藉由蒸鍍例如Ni，而於自氧化膜18露出之源極區 域15、閘極區域16及汲極區域17上、以及光阻劑膜上形成 Ni層。進而，藉由去除光阻劑膜而去除⑴ft_〇ff，剝離）光 • 阻劑膜上之Ni層，從而使自氧化膜18露出之源極區域15、 閘極區域16以及汲極區域17上殘留Ni層。繼而，藉由實施 Ο 於例如氬氣（Ar)環境中以950〇c左右加熱大約2分鐘之熱處 理，而使Ni層矽化。藉此，如圖6所示，形成由能夠與源 極區域15、閘極區域16以及汲極區域17進行歐姆接觸之由 NiSi構成之歐姆電極19。 作為歐姆電極之形成方法，除上述剝離法之 外，亦可使用如下方法：暫於整個面上成膜之後，藉由光 微影技術而蝕刻去除無需成膜之地方。具體而言，如上所 述，於實施歐姆電極形成步驟（S70)時之、去除源極區域 ® 15、閘極區域16、汲極區域17上之氧化膜18(場氧化膜）之 後，藉由蒸鍵例如Ni而形成Ni層。其後，於所形成之Ni層 • 之上部表面塗佈光阻劑之後，進行曝光以及顯影而形成光 - 阻劑膜’該光阻劑膜在除所期望之源極區域1 5、閘極區域 16以及汲極區域17上以外之區域具有開口。繼而，使用該 光阻劑膜作為光罩’藉由例如濕式触刻，而去除無需犯層 之區域（源極區域15、閘極區域16以及汲極區域17上以外 之區域）之Ni層。藉由以上所述，而使所期望之源極區域 135474.doc •15· 200937631 15、閘極區域16以及汲極區域17上殘留Ni層《之後與上述 同樣地’藉由實施於例如Ar環境中以9501左右加熱大約2 分鐘之熱處理’而使Ni層石夕化。藉此’如圖6所示，形成 能夠與源極區域15、閘極區域16以及汲極區域17進行歐姆 接觸之由Ni Si所構成之歐姆電極19。 於本發明之實施形態1中，如上所述，對於JFET 1 0，亦 • 可將半導體之導電型（P型與η型）設為與上述配置相反之配 置。如於ρ型半導艘層12之上部表面形成歐姆電極19之情 © 形時’亦可使用由鈦（Ti)與Α1所構成之合金（TiAl)來作為 歐姆電極。具體而言，使用例如上述之剝離法或光微影技 術’來於源極區域15、閘極區域16以及汲極區域17上依序 形成Ti層以及A1層。之後與上述同樣地，藉由實施於例如 Ar環境中以950°C左右加熱大約2分鐘之熱處理，而形成能 夠與源極區域15、閘極區域16以及汲極區域17進行歐姆接 觸之由TiAl所構成之歐姆電極19。 藉由實施以上步驟而形成之JFET 10係藉由使用形成為 Ο y- 向反方向偏壓之p-n接合之空乏層，使電流流過之區域之 剖面積發生變化’而控制源極區域15與汲極區域17之間所 流動的電流。因此’形成為使電流於源極區域15與汲極區 • 域17之間流動、亦即、使電流於沿著η型基板11之主表面 之方向上流動之臥式構造。因此，如本發明之實施形態 1 ’以使主表面朝向與正交於（0001)面之面所成之最小角度 為1〇以下之方向、例如與垂直於（0001)面之[0001]方向所 成之最小角度為丨。以下之方向之方式，來準備η型基板 135474.doc 16 200937631 π。藉此’較之例如以使主表面朝向沿著（〇〇〇1)面之方向 之方式而準備之情形，如上所述，可增大絕緣破壞電場、 财電壓、電子遷移率之值，且可減小導通電阻之值。 (實施形態2) 圖7係表示本發明之實施形態2之半導體裝置之製造方法 之流程圖。又’圖8係表示本發明之實施形態2中，實施圖 * 7之流程圖之步驟（S80)之後之狀態之概略圖。 於本發明之實施形態2中表示半導體裝置中圖8所示之臥 ❹ 式M0SFET 2〇之製造方法。臥式MOSFET 20中，如圖8所 不’以與源極區域15以及汲極區域π之各自之上部表面接 觸之方式而形成有歐姆電極19。並且，於閘極區域16之上 部表面’與n型半導體層13之上部表面13A(參照圖2〜圖5) 之中、除源極區域15與汲極區域17之上部表面以外之區域 同樣地’形成氧化膜18。其中，特別將形成於閘極區域16 之上部表面之氧化膜18用作閘極氧化膜。並且，於氧化膜 18(閘極氧化膜）之上部表面形成閘極電極21。本實施形態2 僅於以上方面與本發明之實施形態1之臥式jFET 1〇不同。 本發明之實施形態2之臥式MOSFET 20之製造方法如圖7 及圖8所示，自基板準備步驟（S10)至活化退火步驟（S5〇)為 - 止，與上述本發明之實施形態1之臥式JFET 10相同》然 而，關於藉由第2離子注入步驟（S40)而形成之閘極區域 16，則如圖8所示，形成至n型半導體層13以及一部分p型 半導體層12之深度為止。藉此，與ρ型半導體層12連結， 從而可順利地藉由閘極區域16之反轉而使MOSFET 20進行 135474.doc -17- 200937631 動作。又，較好的是，將注入至此時之閘極區域16ip型 雜質之濃度調節成與p型半導體層12中所含之p型雜質之濃 度程度相等，且誤差在10%以内之範圍。 於接下來之氧化膜形成步驟（S6〇)中，形成於η型半導體 層13之上部表面13Α(參照圖2〜圖5)之中、閘極區域16之上 部表面之氧化膜18 ’係用以產生M〇s構造之電場效應之氧 • 化膜。因此，可藉由較上述本發明之實施形態1中氧化膜 形成步驟（S60)中所形成之氧化膜18(場氧化膜）進行更短時 β 間之熱氧化，而形成所期望之厚度之氧化膜18(閘極氧化 膜）。此處’形成於除形成有閘極區域16之氧化膜18即閘 極氧化膜之.區域、以及藉由接下來之步驟（s 7〇)而形成歐 姆電極之區域以外之區域的氧化膜丨8之厚度，小於例如上 述本發明之實施形態1中所形成之氧化膜18(場氧化膜）之厚 度。再者’亦可於形成上述氧化膜18(閘極氧化膜）之後， 僅對η型半導體層13之上部表面13A之中除例如形成有閘極 氧化膜之區域以及藉由接下來之步驟（S70)而形成歐姆電 ® 極之區域以外之區域，進而繼續形成氧化膜。藉此，可形 成厚度大於閘極氧化膜之場氧化膜。 • 其次’實施歐姆電極形成步驟（S70)。具體而言，參照 • 圖8，以與源極區域15以及汲極區域17之各自之上部表面 接觸之方式，而形成由例如NiSi所構成之歐姆電極19。如 於P型半導體層之上部表面形成歐姆電極19之情形時，亦 可使用由鈦（Ti)與A1所構成之合金（TiAl)來作為歐姆電 極。 135474.doc -18- 200937631 繼而，實施閘極電極形成步驟（S80)。具體而言，參照 圖8’以與藉由上述氧化膜形成步驟（S6〇)而形成於閘極區 域16之上部表面之氧化膜丨8(閘極氧化膜）之上部表面接觸 之方式，而形成由例如A1層所構成之閘極電極21。具體而 言，例如，首先，於實施歐姆電極形成步驟（S7〇)之後 之、氧化膜18以及歐姆電極19之上部表面之整個面上，藉 * 由蒸鍍例如A1而形成A1層。其後，於所形成之A1層之上部 表面塗佈光阻劑之後，實施曝光以及顯影而形成光阻劑 © 膜’該光阻劑膜於除形成於所期望之閘極區域16之上部表 面之氧化臈1 8(閘極氧化膜）之上部表面以外的區域具有開 口。繼而，使用該光阻劑膜作為光罩，藉由例如濕式蝕刻 而去除無需A1層之區域（除形成於閘極區域16之上部表面 之氧化膜18(閘極氧化膜）之上部表面以外之區域）之Ai層。 藉由以上所述，而使形成於所期望之閘極區域16之上部表 面之氧化膜18(閘極氧化膜）之上部表面上殘留八丨層。藉由 以上方式而於所期望之部位形成作為閘極電極21之八丨層。 再者，亦可使用多晶矽來代替上述八丨作為閘極電極21， 以與上述A1之情形相同之方法來形成閘極電極。又，除上 述方法以外，亦可使用例如剝離法來形成閘極電極2 i。 藉由實施以上之步驟而形成之MOSFET 20，係藉由根據 施加至閘極電極21之電壓之大小，改變形成於11型半導體 層13之介於源極區域15與汲極區域17之間之表面層（特別 是閘極區域16附近）上的通道層之狀態，而控制源極區域 15與汲極區域17之間所流動之電流值者。因此，形成為使 135474.doc -19- 200937631 電流於源極區域15與汲極區域17之間流動、亦即、使電流 於著η型基板π之主表面之方向上流動之队式構造。因 此’如本發明之實施形態2般，藉由以其主表面朝向與正 交於（0001)面之面所成之最小角度為丨。以下之方向、例如 與垂直於（0001)面之[0001]方向所成之最小角度為丨。以下 之方向之方式，來準備n型基板丨丨。藉此，較之例如以使 • 主表面朝向沿著（00〇1)面之方向之方式來準備之情形，如 上所述可增大絕緣破壞電場、耐電壓、電子遷移率之值， 〇 且可減小導通電阻之值。
本發明之實施形態2僅於以上方面與本發明之實施形態J 不同。亦即，於本發明之實施形態2之說明中，以上未描 述之構成、條件、步驟等均遵照本發明之實施形態1。 (實施形態3) 圖9係表示本發明之實施形態3之半導體裝置之製造方法 之流程圖。圖10係表示本發明之實施形態3中，實施圖9之 流程圖之步驟（S60)之後之狀態的概略圖。圖丨丨是表示本 發明之實施形態3中，實施圖9之流程圖之步驟（S8〇)之後 之狀態的概略圖。 . 於本發明之實施形態3中，揭示半導體裝置之中圖丨〗所 -示之队式 MESFET(Metal Semiconductor Field Effect
Transistor，金屬半導體場效電晶體）3〇之製造方法。臥式 MESFET 30如圖11所示，以與源極區域15以及汲極區域17 之各自之上部表面接觸之方式，而形成有歐姆電極19。並 且，並不存在例如圖ό所示之JFET 1〇或圖8所示iM〇SFET 135474.doc •20· 200937631 20中所存在之閘極區域16。並且，於n型半導體層13之上 部表面13Α之中、JFET 10或MOSFET 20中閘極區域16所存 在之區域之上部表面，直接配置有與η型半導體層13成肖 特基接觸之閘極電極22。本實施形態3僅於以上方面與本 發明之實施形態1之臥式JFET 10不同。 本發明之實施形態3之臥式MESFET 30之製造方法如圖7 • 及圖8所示，自基板準備步驟（S10)至第1離子注入步驟 (S30)為止，與上述本發明之實施形態1中之臥式jFET 1〇不 Ο 同。然而’如上所述，並未形成閘極區域16，故而不進行 第2離子注入便進入活化退火步驟（S5〇p活化退火步驟 (S50)及氧化膜形成步驟（S60)與上述本發明之實施形態1之 臥式JFET 10相同。 其次’實施歐姆電極形成步驟（S70)。具體而言，參照 圖Π，以與源極區域15以及汲極區域17之各自之上部表面 接觸之方式’而形成由例如NiSi構成之歐姆電極19。若於 P型半導體層之上部表面形成歐姆電極19之情形時，亦可 使用由鈦（Ti)與A1所構成之合金（TiAl)來作為歐姆電極。 繼而’實施閘極電極形成步驟（S80)。具體而言為如下 • 步驟：於例如存在於源極區域15與沒極區域17之間之n型 半導體層13之表面（η型半導體層π之上部表面13Α之中、 JFET 1 〇或MOSFET 20中閘極區域16所存在之區域之上部 表面），形成閘極電極22。具體而言，例如，首先，於實 施歐姆電極形成步驟（S70)之後，於氧化膜18以及歐姆電 極19之上部表面之整個面上塗佈光阻劑之後，實施曝光以 135474.doc 21 200937631 及顯影。藉此，形成光阻劑膜，該光阻劑膜於與欲形成所 期望之閘極電極22之區域的氧化膜i8(n型半導體層13之上 部表面13八之中、汗丑1'10或河〇8?£丁20中閘極區域16所存 在之區域之上部表面）之形狀相對應之區域具有開口。繼 而’使用該光阻劑膜作為光罩，對例如Ni等能夠與η型半 導體層13進行肖特基接觸之金屬材料進行蒸鍍，藉此，於 ’ 自氧化膜18露出（欲形成閘極電極22)之η型半導體層13之上 部表面以及氧化膜18上、以及歐姆電極19之上部表面之光 〇 阻劑膜上形成见層。進而’藉由去除光阻劑膜而去除（剝 離）光阻劑膜上之Ni層，使自氧化膜18露出之η型半導體層 13上殘留Ni層。藉由以上方式’於所期望之部位形成作為 閘極電極22之Ni層。 再者’如於p型半導體層之上部表面形成閘極電極22之 情开> 時，亦可使用Ti來代替上述Ni作為閘極電極22 ’以與 上述Ni之情形相同之方法來形成閘極電極22。又，除上述 方法以外，亦可利用例如將上述剝離法與光微影技術適當 地加以組合之任意方法，來形成閘極電極22。 藉由實施以上之步驟而形成之MESFET 3 0，於例如使用 金屬—半導體之肖特基接觸（閘極電極22與η型半導體層13) . 來代替上述JFET 10之閘極區域中所使用之ρ_η接合之方 面，與JFET 10不同。然而，基本上表現出與jFet 1〇類似 之動作。具體而言’該MESFET 30係對源極區域15與波極 區域1 7之間所流動之電流進行控制者。因此，形成為使電 流於源極區域15與汲極區域17之間流動、亦即、使電流於 135474.doc -22- 200937631 沿者η型基板11之主表面之方向流動之臥式構造。因此， 如本發明之實施形態3般’以使其主表面朝向與正交於 _1)面之面所成之最小角度為Ρ以下之方向例如與垂 直於_1)面之[_]方向所成之最小角度為ι。以下之方 向之方式，來準備η型基板U。藉此，較之例如以使主表 面朝向沿著（0001)面之方向之方式而準備之情形，如上所 述可增大絕緣破壞電場、耐電壓、電子遷移率之值，且可 減小導通電阻之值。 本發明之實施形態3僅於以上方面與本發明之實施形態i 不同。亦即’於本發明之實施形態3之說明中，以上未描 述之構成、條件、步驟等均遵照本發明之實施形態i。 (實施形態4) 圖12係表示本發明之實施形態4中，實施圖1之流程圖之 步驟（S10)以及步驟（S20)之後之狀態之概略圖。圖13係表 示本發明之實施形態4中，實施圖1之流程圖之步驟（S3 〇) 之後之狀態之概略圖。圖14係表示本發明之實施形態4 中，實施圖1之流程圖之步驟（S40)之後之狀態之概略圖。 圖15係表示本發明之實施形態4中，實施圖1之流程圖之步 驟（S60)之後之狀態之概略圖。圖16係表示本發明之實施 形態1中’實施圖1之流程圖之步驟（S70)之後之狀態之概 略圖。 本發明之實施形態4係揭示半導體裝置之中圖16所示之 臥式 RESURF(Reduce Surface Field，低表面電場）-JFET 40 之製造方法者。臥式RESURF-JFET 40如圖16所示，於η型 135474.doc •23· 200937631 半導體層13上，藉由磊晶成長而進一步形成較薄之第❶型 半導體層14。並且，源極區域15、閘極區域16以及汲極區 域17形成於自第2p型半導體層14之一方主表面至第2p型半 導體層14以及n型半導體層13此雙方之某一定深度以内之 區域（參照圖14〜圖16)。可藉由設為如上所述之構造而使 閘極區域16與汲極區域17之間之區域之電場強度分布均勻 化，從而抑制電場集中。又，可藉由第2ρ型半導體層14之 存在，而降低半導體裝置内部之寄生電阻。本實施形態4 ❹ 僅於以上方面與本發明之實施形態1之臥式JFET 10不同。 本發明之實施形態4之臥式rESURF_jFET 40之製造方法 係於蠢晶成長步驟（S20)中，形成n型半導體層13之後，於 η型半導體層13上’藉由磊晶成長而形成第2ρ型半導體層 14。又’於第1離子注入步驟（S30)以及第2離子注入步驟 (S40)中’進行光阻劑塗佈、曝光以及顯影，以於自第2p 型半導體層14之一方主表面至第2p型半導體層ι4以及η型 ©半導體層13此雙方之某一定深度以内之區域，形成源極區 域15、閘極區域16以及汲極區域17。又，於氧化膜形成步 驟（S60)中’以覆蓋第2ρ型半導體層14之上部表面14Α之方 * 式而形成由二氧化矽（Si〇2)構成之氧化膜18，來作為場氧 化膜。RESURF-JFET 40之製造方法相對於上述本發明之 實施形態1之JFET 10之製造方法而言，僅於上述方面不 同。 本發明之實施形態4僅於上述方面與本發明之實施形態1 不同°亦即’於本發明之實施形態4之說明中，以上未描 135474.doc -24- 200937631 述之構成、條件、步驟等均遵照本發明之實施形態1。 [實施例1] 以下，藉由實施例來進一步具體說明本發明，但本發明 並不為該等實施例所限定。 於以下各實施例中，藉由試製上述本發明之實施形態i 之JFET 10而進行評價。因此，一面適當參照圖1至圖6, 一面進行說明》 以下，說明作為實施例12JFET 1〇之形成方法。首先， © 進行圖1所示之基板準備步驟（sl0)e以使主表面朝向與正 交於（0001)面之面所成之最小角度為i。以下之方向、例如 與垂直於（0001)面之[0001]方向所成之最小角度為丨。以下 之方向之方式，來準備具有六方晶之半導體、即作為基板 之Sic之晶圓。再者，作為Sic，較好的是稱為4H sic之多 曰曰類型者。準備將等效於（1 I·20)面之面作為於與該[0001] 方向所成之最小角度為1。以下之方向上具有主表面之結晶 • 面、且導電型為n型之Sic之晶圓（對應於圖2至圖6中之η型 基板11)。於該η型基板η之一方主表面上，作為圖1所示 之蟲ΒΒ成長步驟（S20)，藉由蟲晶成長而依序形成厚度為 10 μπι且Ρ型雜質濃度為lxl〇i6 cm-3之Ρ型半導體層12、以 及厚度為0.7 μιη且η型雜質濃度為ixio" cm-32ns半導體 層13。 繼而’作為圖1所示之第1離子注入步驟（S3 〇)，藉由進 行P之離子注入而形成與n型半導體層13之表面相距之深度 為〇·5 μηι、且雜質濃度為5xl0〗《 cm·3之源極區域15以及汲 I35474.doc -25- 200937631 極區域17。又’作為圖1所示之第2離子注入步驟（S4〇)， 藉由進行A1之離子注入，而形成與η型半導體層13之表面 相距之丨木度為〇,4 μιη、且雜質濃度為2xl018 cm-3之閘極區 域16。 其次，作為圖1所示之活化退火步驟（S50)，對形成JFET 10過程中之SiC之晶圓，於氬氣環境中以17〇〇。〇加熱30分 • 鐘。其次，作為圖1所示之氧化膜形成步驟（S60)，對形成 JFET 10過程中之SiC之晶圓，於氧氣環境中以13〇〇。〇加熱 ❹ 60分鐘’藉此形成作為場氧化膜之氧化膜18。繼而，作為 歐姆電極形成步驟（S70)，於去除源極區域15、閘極區域 16、汲極區域π上之氧化膜18(場氧化膜）之後，藉由蒸鍍 例如Ni而於源極區域15、閘極區域16、汲極區域17之上部 表面形成作為歐姆電極19之Ni。藉由以上順序而形成作為 本發明之實施例1之JFET 10。 [實施例2] 以下，說明作為實施例2之JFET 10之形成方法。首先， w 進行圖1所示之基板準備步驟（Sio)。以使主表面朝向與正 交於（0001)面之面所成之最小角度為1。以下之方向、例如 ‘ 與垂直於（0001)面之[0001]方向所成之最小角度為1。以下 - 之方向之方式’來準備具有六方晶之半導體、即作為基板 之Sic之晶圓。實施例2之JFET 10中，準備將等效於〇_ 100)面之面作為於與該[〇〇01]方向所成之最小角度為1〇以 下之方向上具有主表面之結晶面、且導電型為η型之SiC之 晶圓（對應於圖2至圖6之η型基板11)。本實施例2僅於以上 135474.doc -26- 200937631 方面與作為實施例1之JFET 10不同。亦即，於作為實施例 2之JFET 10之形成方法中，以上未描述之構成、條件、步 驟等均遵照作為實施例1之jFET 1〇之形成方法。 (比較例） 以下，說明與作為上述實施例丨以及實施例2之、按照本 發明之實施形態1而形成之JFET 1〇相對之作為比較例之 JFET的形成方法。首先’進行圓1所示之基板準備步驟 (S10) ^此處，作為比較例之jFET係以使主表面朝向與平 ® 行於（0001)面之方向所成之最小角度為8度之方向之方式， 來準備具有六方晶之半導體、即作為基板之Sic之晶圓（參 照圖2至圖6之η型基板11)。本比較例僅於以上方面與作為 實施例之JFET 10不同《亦即，於作為比較例之jfet之形 成方法中，以上未描述之構成、條件、步驟等均遵照作為 實施例1之JFET 10之形成方法。 如以上所述，以其他條件均相同之方式，來形成作為實 施例1以及實施例2之JFET 10以及作為比較例之jfet，上 胃 述作為實施例1以及實施例2之JFET 10係以成為按照本發 明之實施形態之結晶面之方式來形成基板者，上述作為比 ' 較例之JFET係自先前以來實施之主表面朝向沿著（〇〇〇丨）面 之方向者。繼而’對各JFET測定耐電壓以及導通電阻。再 者’所謂对電壓係指可施加至源極區域上之歐姆電極與没 極區域上之歐姆電極之間之最大電壓，單位為v(伏特）。 又，所謂導通電阻係指藉由施加至閘極區域上之歐姆電極 之電壓而使得電流於源極區域與汲極區域之間流動從而使 135474.doc •27- 200937631 JFET驅動之導通狀態時之、源極區域上之歐姆電極與沒極 區域上之歐姆電極之間之電阻。其測定結果示於下述表 1 ° [表1] 耐電壓(V) 耐電壓比 f----- __導通電阻比 0 83 實施例1 275 V 1.62 實施例2 280 V 1.65 ------ 0.85 比較例 170 V 1 1 〇 根據表1之結果，實施例1、實施例2之耐電壓之大小均 較之比較例而提高了 100 V以上。又，當將比較例之耐電 壓之大小設為1時，實施例1、實施例2均測定出1 6倍以上 之耐電壓之大小。另外’當將比較例之導通電阻之大小設 為1時，實施例1之導通電阻為0·83倍，實施例2之導通電 阻為0.85倍，故而導通電阻亦得到大大改善。該事實顯 示，藉由以使SiC之基板朝向與（0001)面相交之方向之方式 形成臥式半導體裝置，而較之如先前般以使Sic之基板朝 向沿著（0001)面之方向之方式來形成的情形，增大了耐電 壓之值’且減少導通電阻之值。藉由以使SiC之基板朝向 ' 與（0001)面相交之方向、例如與正交於（0001)面之面所成 之最小角度為1。以下之方向之方式，來形成臥式半導體裝 置’可大大改善絕緣破壞電場以及耐電壓，進而大大改善 導通電阻之值《於臥式半導體裝置中，電流於沿著基板之 主表面之方向上流動，從而使電場增加。由於能夠增大沿 著基板之主表面之方向之耐電壓之值或電子遷移率，因此 135474.doc •28- 200937631 可認為，以使SiC之基板朝向與（0001)面相交之方向、例如 與正交於（0001)面之面所成之最小角度為i。以下之方向之 方式來形成半導體裝置，亦可增大例如電流之容許值。 應當認為’此次所揭示之實施形態及實施例之所有方面 均為示例而非用作限制。本發明之範圍並非由上述實施形 態而係由申請專利範圍來揭示，並且意圖包含與申請專利 • 範圍同等之意思以及範圍内之所有變更。 [產業上之可利用性] 〇 本發明之半導體裝置之製造方法，作為改善耐電壓以及 導通電阻之技術而特別優異。 【圖式簡單說明】 圖1係表示本發明之實施形態1之半導體裝置之製造方法 的流程圖。 圖2係表示本發明之實施形態1中，實施圖1之流程圖之 步驟（S10)以及步驟（S20)之後之狀態的概略圖。 圖3係表示本發明之實施形態丨中，實施圖1之流裎圖之 胃步驟（S30)之後之狀態的概略圖。 圖4係表示本發明之實施形態1甲，實施圖丨之流程圖之 . 步驟（S40)之後之狀態的概略圖。 圖5係表示本發明之實施形態丨中，實施圖〗之流程圖之 步驟（S60)之後之狀態的概略圖。 圖6係表示本發明之實施形態1中，實施圖1之流稃圖之 步驟（S70)之後之狀態的概略圖。 圖7係表示本發明之實施形態2之半導體裝置之製造方法 135474.doc -29· 200937631 的流程圖。 圖8係表示本發明之實施形態2中，實施圖7之流程圖之 步驟（S80)之後之狀態的概略圖。 圖9係表示本發明之實施形態3之半導體裝置之製造方法 的流程圖。 圖1〇係表示本發明之實施形態3中，實施圖9之流程圖之 • 步驟（s6〇)之後之狀態的概略圖。 圖11係表示本發明之實施形態3中，實施圖9之流程圖之 〇 步驟（S80)之後之狀態的概略圖。 圖12係表示本發明之實施形態4中，實施圖1之流程圖之 步驟（S10)以及步驟（S20)之後之狀態的概略圖。 圖13係表示本發明之實施形態4中，實施圖1之流程圖之 步驟（S30)之後之狀態的概略圖。 圖1 4係表示本發明之實施形態4中，實施圖1之流程圖之 步驟（S40)之後之狀態的概略圖。 圖1 5係表示本發明之實施形態4中，實施圖1之流程圖之 ® 步驟（S60)之後之狀態的概略圖。 圖16係表示本發明之實施形態1中，實施圖1之流程圖之 . 步驟（S70)之後之狀態的概略圖。 【主要元件符號說明】 10 JFET 11 η型基板 12 Ρ型半導體層 13 η型半導體層 135474.doc -30- 200937631
13A n型半導體層之上部表面 14 第2ρ型半導體層 14A 第2ρ型半導體層之上部表面 15 源極區域 16 、 21 、 22 閘極區域 17 汲極區域 18 氧化膜 19 歐姆電極 20 MOSFET 30 MESFET 40 RESURF-JFET S10〜S80 步驟
135474.doc 31-

Claims (1)

  1. 200937631 十、申請專利範圍： 1. 一種半導體裝置，其包括： 基板，其由六方晶碳化矽所構成，且主表面與正交於 (0001)面之面所成之最小角度為1〇以下； 半導體層，其配置於上述基板之一方主表面上； 源極區域’其形成於上述半導體層之一方表面層上； • 以及 汲極區域’其於上述半導體層之上述表面層，與上述 〇 源極區域隔開距離而形成。 2. 如請求項1之半導體裝置，其中 上述基板之主表面與等效於（11-20)面之面所成之最小 角度為1 °以下。 3_如請求項1之半導體裝置，其中 上述基板之主表面與等效於（1-1 〇〇)面之面所成之最小 角度為1 °以下。 4.如請求項1之半導體裝置，其中 於上述半導體層之一方主表面上之存在於上述源極區 域與上述汲極區域之間之表面層，更包括閘極區域。 - 5.如請求項1之半導體裝置，其中 於上述半導體層之一方主表面上之存在於上述源極區 域與上述汲極區域之間之表面層，更包括閘極絕緣膜，且 於上述閘極絕緣膜之一方主表面上，更包括閘極電 極0 6.如請求項1之半導體裝置，其中 135474.doc 200937631 於上述半導體層之一方主表面上之存在於上述源極區 域與上述汲極區域之間之表面層之上部，更包括與上述 半導體層成肖特基接觸之閘極電極。 7. —種半導體裝置之製造方法，其包括： 準備基板之步驟’該基板由六方晶碳化矽所構成，且 其主表面與正交於（0001)面之面所成之最小角度為1〇以 下； 形成半導體層之步驟，該半導體層配置於上述基板之 ❹ 一方主表面上； 形成源極區域及汲極區域之步驟，該源極區域形成於 上述半導體層之一個表面層，且該汲極區域係於上述半 導體層之上述表面層，與上述源極區域隔開距離而形 成。 8. 如請求項7之半導體裝置之製造方法，其中 上述基板之主表面與等效於（11_2〇)面之面所成之最小 角度為1 °以下。 ® 9.如清求項7之半導體裝置之製造方法，其中 上述基板之主表面與等效於（卜丨⑽）面之面所成之最小 * 角度為1 °以下。 10.如請求項7之半導體裝置之製造方法，其中更包括於上 述半導體層之-方主表面上之存在於上述源極區域與上 述汲極區域之間的表面層，形成閘極區域之步驟。 11·如請求項7之半導體裝置之製造方法’其中更包括： 於上述半導體層之一方主表面上之存在於上述源極區 135474.doc 200937631 域與上述汲極區域之間之表面層，形成閘極絕緣膜之步 驟；以及 於上述閘極絕緣膜之一方主表面上，形成閘極電極之 步驟。 12.如請求項7之半導體裝置之製造方法，其中更包括於上 ' 述半導體層之一方主表面上之存在於上述源極區域與上 • 述汲極區域之間之表面層之上部，形成與上述半導體層 成肖特基接觸之閘極電極之步驟。 ❹
    135474.doc
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