JP2011091125A - 炭化珪素半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ゲート電極端部でのゲート絶縁膜の絶縁破壊を防止し、高い信頼性を有する炭化珪素半導体装置及びその製造方法を提供する。
【解決手段】炭化珪素半導体装置において、ウェル領域内に設けられた第一ソース領域上のゲート絶縁膜１５ｂの膜厚が、ウェル領域及びドリフト層上のゲート絶縁膜１５ａよりも厚くなるように形成し、ゲート電極１６の端部を、第一ソース領域上のゲート絶縁膜１５ｂと接するように配置する。第一ソース領域は、燐のイオン注入により形成する。
【選択図】図１

Description

本発明は、炭化珪素半導体基板を用いた半導体装置、特に、高電圧大電流用に使用される炭化珪素半導体パワーデバイスに関する。

パワーデバイスは高電圧、大電流を扱う半導体素子であり、高耐圧かつ低損失であることが望まれる。従来シリコン（Ｓｉ）半導体を用いたパワーデバイスが主流であったが、近年では、炭化珪素（ＳｉＣ）半導体を用いたパワーデバイスが注目され、開発が進められている（例えば、特許文献１及び３参照）。炭化珪素半導体はシリコンに比べて１桁高い絶縁破壊電界を有するため、ＰＮ接合やショットキー接合の空乏層を薄くしても逆耐圧を維持できる。したがって、デバイス厚さを薄く、ドーピング濃度を高くすることができるために、炭化珪素は、オン抵抗が低く、高耐圧・低損失のパワーデバイスの材料として期待されている。

図１６は、従来の炭化珪素半導体装置の例である二重注入型ＭＯＳＦＥＴの構造を示す断面図である。図１６に示すように、従来の炭化珪素半導体装置では、低抵抗の炭化珪素基板２０１の上に炭化珪素基板２０１より高抵抗なドリフト層２０２がエピタキシャル成長されている。ドリフト層２０２の表層には選択的なイオン注入によってｐ型のウェル領域２０３が形成され、その内部にはイオン注入によって高濃度のｎ型のソース領域２０５と、ソース領域２０５に囲まれる領域に位置するｐ型のｐ＋コンタクト領域２０４とが設けられている。

２つのウェル領域２０３によって挟まれるドリフト層２０２の上から、その２つのウェル領域２０３内におけるソース領域２０５の端部の上に亘って、熱酸化膜からなるゲート絶縁膜２０６が形成されている。ゲート絶縁膜２０６の上にはゲート電極２０９が形成されている。ｐ^＋コンタクト領域２０４の上からその両端に位置するソース領域２０５の端部の上には、コンタクト領域２０４とオーミック接触するソース電極２０８が設けられている。さらに、炭化珪素基板２０１の裏面全面には、炭化珪素基板２０１とオーミック接触するドレイン電極２０７が設けられている。

ドリフト層２０２、ｐ型ウェル領域２０３、ｐ^＋コンタクト領域２０４及びソース領域２０５の上には層間絶縁膜２１０が堆積されている。層間絶縁膜２１０には、ソース電極２０８及びゲート電極２０９にそれぞれ到達するコンタクトホールが設けられており、層間絶縁膜２１０の上には、厚さ２μｍのアルミニウムからなり、コンタクトホールを埋めるソース電極上部配線１１１及びゲート電極上部配線１１２が設けられている。

特開２００４−３０４１７４号公報 特開平９−６４２６３号公報 特開２００２−２７０８３８号公報

このようなＭＯＳＦＥＴの構造において、Ｓｉ、ＳｉＣによらずゲート電極端直下でゲート絶縁膜が破壊しやすい。これはゲート電極端部に電界が集中するためである。このため特許文献２では、ゲート絶縁膜上のポリシリコンゲート形成後に、窒素イオンを回転斜め注入した後、８５０〜９５０℃の酸化またはアニールにより、ゲート電極端部直下のゲート酸化膜を窒化酸化膜にすることにより、絶縁耐性を向上させている。

しかしながら、ＳｉＣの場合イオン注入後の活性化アニールは１７００℃以上の高温を必要とするため、特許文献２のようにゲート酸化膜形成後にイオン注入、活性化アニールするようなプロセスを実施することは困難である。

そこで、本発明は上記課題に鑑み、ゲート酸化膜の材料を変更する必要がなく、ゲート電極端部におけるゲート絶縁膜の絶縁破壊が抑制され、高い信頼性を有する炭化珪素半導体装置及びその製造方法を提供することを目的とする。

上記従来の課題を解決するために、本発明の炭化珪素半導体装置は、半導体基板と、前記半導体基板上に形成された炭化珪素により構成される第一導電型のドリフト層と、前記ドリフト層の表面に形成された第二導電型のウェル領域と、前記ウェル領域の内部に形成され、不純物として少なくとも燐を含む第一導電型の第一半導体領域と、前記ドリフト層、前記ウェル領域、及び前記第一半導体領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第一半導体領域にオーミック接触するオーミック電極とを備え、前記第一半導体領域上の前記ゲート絶縁膜の膜厚が前記ドリフト層及び前記ウェル領域上の前記ゲート絶縁膜の膜厚よりも大きく、前記ゲート電極の端部は、前記第一半導体領域上の前記ゲート絶縁膜と接するように配置されている。

また、本発明の炭化珪素半導体装置の製造方法は、
（Ａ）半導体基板表面に炭化珪素により構成される第一導電型のドリフト層をエピタキシャル成長させる工程と、
（Ｂ）前記ドリフト層の表面に、イオン注入によって第二導電型のウェル領域を形成する工程と、
（Ｃ）前記ウェル領域の内部に、燐をイオン注入することによって、第一半導体領域を形成する工程と、
（Ｄ）前記ドリフト層、前記ウェル領域及び前記第一半導体領域の表面に、熱酸化によりゲート絶縁膜を形成する工程と、
（Ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（Ｆ）前記第一半導体領域にオーミック接触するオーミック電極を形成する工程と
を含み、
前記第一半導体領域上の前記ゲート絶縁膜の膜厚が前記ドリフト層及び前記ウェル領域上の前記ゲート絶縁膜の膜厚よりも大きく、前記ゲート電極の端部が前記第一半導体領域上に配置される。

本発明によれば、ゲート電極端部におけるゲート絶縁膜厚を他の部分よりも厚くすることにより、ゲート電極端部でのゲート絶縁膜の破壊が抑制され、高い信頼性を有する炭化珪素半導体装置及びその製造方法を提供することができる。

本発明の一実施の形態に係る二重注入型ＭＯＳＦＥＴの断面構造を示す図 同二重注入型ＭＯＳＦＥＴの断面構造図の拡大図 同二重注入型ＭＯＳＦＥＴの製造方法を示す断面フロー図 図３に続く、同二重注入型ＭＯＳＦＥＴの製造方法を示す断面フロー図 図４に続く、同二重注入型ＭＯＳＦＥＴの製造方法を示す断面フロー図 図５に続く、同二重注入型ＭＯＳＦＥＴの製造方法を示す断面フロー図 本発明の他の実施の形態に係る二重注入型ＭＯＳＦＥＴの断面構造を示す図 同二重注入型ＭＯＳＦＥＴの断面構造図の拡大図 同二重注入型ＭＯＳＦＥＴの製造方法を示す断面フロー図 図９に続く、同二重注入型ＭＯＳＦＥＴの製造方法を示す断面フロー図 図１０に続く、同二重注入型ＭＯＳＦＥＴの製造方法を示す断面フロー図 図１１に続く、同二重注入型ＭＯＳＦＥＴの製造方法を示す断面フロー図 本発明のさらに他の実施の形態に係る横型ＭＯＳＦＥＴの断面構造を示す図 本発明のさらに他の実施の形態に係るＩＧＢＴの断面構造を示す図 炭化珪素表面における各注入種の表面濃度と熱酸化膜の膜厚との相関を示す図 従来の一般的な二重注入型ＭＯＳＦＥＴの構造を示す断面図

本願の発明者らは、炭化珪素にイオン注入される不純物の種類及びその濃度と、その表面に熱酸化膜を形成する際の熱酸化速度の関係を調査した。その結果、燐イオンを注入した炭化珪素表面は、窒素やアルミニウムをイオン注入した表面及びイオン注入をしていない表面に比べ、熱酸化速度が速くなることを見出した。

図１５は、イオン注入していないｎ型４Ｈ−ＳｉＣ炭化珪素基板表面、アンドープＳｉＣエピタキシャル層にアルミニウムをイオン注入した炭化珪素表面、アンドープＳｉＣエピタキシャル層に窒素をイオン注入した炭化珪素表面、及びアンドープＳｉＣエピタキシャル層に燐をイオン注入した炭化珪素表面について、表面不純物濃度と一定時間の熱酸化により形成された酸化膜の膜厚との関係を調査した結果を示す図である。熱酸化はドライＯ_２雰囲気で３時間実施した。イオン注入していないｎ型４Ｈ−ＳｉＣ炭化珪素基板、ノンドープの炭化珪素エピタキシャル層の窒素注入した表面及びアルミニウムを注入した表面が不純物濃度に依存せず８０ｎｍ程度での一定膜厚であるのに対し、燐注入層は表面酸化膜厚が不純物濃度に依存して増えていることがわかった。燐のイオン注入を行った領域では、例えば１×１０^２０ｃｍ^−３の表面不純物濃度でも酸化膜厚は１００ｎｍ程度であり、窒素注入領域やアルミニウム注入領域のそれよりも厚くできることを見出した。燐の濃度が増えると膜厚はさらに厚くなり、４×１０^２０ｃｍ^−３では、約１６０ｎｍとなり窒素注入領域、アルミニウム注入領域のそれの二倍の膜厚となることを見出した。

本発明は、この知見に基づいてなされたものであり、本発明の炭化珪素半導体装置は、ゲート酸化膜のうち、ゲート電極端部の膜厚が、他の部分の膜厚よりも厚くなっており、ゲート酸化膜と接している炭化珪素のうち、ゲート酸化膜の膜厚が厚くなっている部分の直下に相当する領域には、選択的に、不純物として燐イオンが含まれている。

このようにすると、電界が集中するゲート電極端部におけるゲート酸化膜の膜厚が他の部分よりも厚くなっているため、ゲート電極端部での絶縁破壊を抑制することができる。そのため、ゲート酸化膜の材料を特殊なものに変更することなく、炭化珪素半導体装置の信頼性を向上させることができる。ゲート酸化膜と接している炭化珪素のうち、不純物として燐イオンが含まれている部分では、他の部分に比べて熱酸化の速度が速くなるため、熱酸化により、ゲート電極端部の膜厚が他の部分の膜厚よりも厚くなっているゲート酸化膜を容易に作製することができる。

本発明の炭化珪素半導体装置は、半導体基板と、前記半導体基板上に形成された炭化珪素により構成される第一導電型のドリフト層と、前記ドリフト層の表面に形成された第二導電型のウェル領域と、前記ウェル領域の内部に形成され、不純物として少なくとも燐を含む第一導電型の第一半導体領域と、前記ドリフト層、前記ウェル領域、及び前記第一半導体領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第一半導体領域にオーミック接触するオーミック電極とを備え、前記第一半導体領域上の前記ゲート絶縁膜の膜厚が前記ドリフト層及び前記ウェル領域上の前記ゲート絶縁膜の膜厚よりも大きく、前記ゲート電極の端部は、前記第一半導体領域上の前記ゲート絶縁膜と接するように配置されている。

このようにすると、第一半導体領域上のゲート絶縁膜の膜厚がドリフト層及びウェル領域上のゲート絶縁膜の膜厚よりも大きく、ゲート電極の端部が第一半導体領域上に配置されているため、ゲート電極端部での絶縁破壊を抑制することができる。そのため、ゲート酸化膜の材料を特殊なものに変更することなく、炭化珪素半導体装置の信頼性を向上させることができる。第一半導体領域は不純物として少なくとも燐を含むことから、ドリフト層及びウェル領域に比べて熱酸化の速度が速くなる。したがって、熱酸化によりゲート絶縁膜を形成することにより、第一半導体領域上のゲート絶縁膜の膜厚を、ドリフト層及びウェル領域上のゲート絶縁膜の膜厚よりも容易に厚くすることができる。

本発明の炭化珪素半導体装置において、第一半導体領域の少なくとも表面における燐の濃度が1×１０^２０ｃｍ^−３以上であることが好ましい。このようにすると、熱酸化でゲート酸化膜を形成することにより、第一半導体領域上のゲート絶縁膜の膜厚を他の部分に比べて容易に厚くすることができる。

本発明の炭化珪素半導体装置は、前記ウェル領域の内部であって前記第一半導体領域を囲む位置に形成された第一導電型の第二半導体領域をさらに備え、
前記第一半導体領域上のゲート絶縁膜の膜厚が前記第二半導体領域上のゲート絶縁膜の膜厚よりも大きく、
前記ゲート電極の端部は前記第一半導体領域上に配置されていることが好ましい。

第二半導体領域がない場合、第一半導体領域上のゲート絶縁膜はウェル領域上より厚くなるが、ゲート絶縁膜の膜厚は第一導電型の半導体領域上からウェル領域上にかけて急激に変化するのでなく、徐々に変化する。したがって、ウェル領域端（ウェル領域と半導体領域境界）ではウェル領域中心部に比べゲート絶縁膜厚が厚くなりやすいため、ＭＯＳＦＥＴの閾値電圧が本来の設計値よりも高くなるおそれがある。これに対して、第一半導体領域を囲む位置に第二半導体領域をさらに設け、第一半導体領域上のゲート絶縁膜の膜厚が第二半導体領域上のゲート絶縁膜の膜厚よりも大きくなるようにし、かつゲート電極の端部が第一半導体領域上に配置されているようにすると、ウェル領域端（ウェル領域と半導体領域境界）においてウェル領域中心部に比べゲート絶縁膜厚が厚くなることがなくなり、ウェル領域全体に亘ってゲート絶縁膜厚を均一にすることができる。そのため、トランジスタの閾値電圧を設計値の通りに制御することが可能となる。

特許文献３には、炭化珪素半導体基板を用いた縦型パワーＭＯＳＥＦＴにおいて、ゲート酸化膜の端部の膜厚が厚くなった構造が開示されている。具体的には、図６〜８及び実施の形態３において、窒素のイオン注入によりｎ^＋型ソース領域を形成した後、１９００℃程度で熱処理することにより、ｎ^＋型ソース領域内の窒素イオンを熱拡散させてｎ^＋型ソース領域を広げる。その後、熱酸化によりゲート酸化膜を形成すると、ｎ^＋型ソース領域のうちイオン注入により形成された領域上のゲート酸化膜は増速酸化によって膜厚が厚く、ｎ^＋型ソース領域のうち熱拡散により広がった領域上のゲート酸化膜は膜厚が薄くなることが記載されている。

しかし、図に示す実験結果からわかるように、炭化珪素表面に窒素のイオン注入を行っても、熱酸化の速度を速くすることはできないため、特許文献３に記載の方法では、ゲート酸化膜のうち、ゲート電極端部の膜厚を選択的に厚くすることができない。また、炭化珪素中における窒素イオンの熱拡散速度が遅いため、１９００℃程度で熱処理をしても熱拡散によりｎ^＋型ソース領域を広げることは困難である。

これに対して、本発明の炭化珪素半導体装置は、第一半導体領域を囲む位置に第二半導体領域が設けられ、第一半導体領域は不純物として少なくとも燐を含むことから、第二半導体領域、ドリフト層及びウェル領域に比べて熱酸化の速度が速くなる。したがって、熱酸化によりゲート酸化膜を形成することにより、第一半導体領域上のゲート酸化膜の膜厚を、第二半導体領域、ドリフト層及びウェル領域上のゲート酸化膜の膜厚よりも容易に厚くすることができる。

本発明において、第二半導体領域がｎ型の場合、第二半導体領域に含まれるｎ型不純物としては燐を除く公知のものを用いることができる。第二半導体領域に含まれるｎ型不純物としては、例えば、窒素、砒素等を用いることができる。この中で、第二半導体領域に含まれるｎ型不純物が窒素であることが好ましい。砒素に比べ窒素は毒性がなく取り扱いが容易で、コストも低いからである。

なお、第一半導体領域はオーミック電極に直接接触するので、オーミック電極のコンタクト抵抗を下げるために、高濃度に設定することが好ましい。

また、第一半導体領域上に形成されるゲート絶縁膜を厚くするために、第一半導体領域表面の不純物濃度が高い方が好ましい。したがって、第一半導体領域において、不純物濃度が最も高くなる位置、すなわち不純物濃度のピーク位置が表面側に位置しているほうが好ましい。

本発明の炭化珪素半導体装置の製造方法は、
（Ａ）半導体基板表面に炭化珪素により構成される第一導電型のドリフト層をエピタキシャル成長させる工程と、
（Ｂ）前記ドリフト層の表面に、イオン注入によって第二導電型のウェル領域を形成する工程と、
（Ｃ）前記ウェル領域の内部に、燐をイオン注入することによって、第一半導体領域を形成する工程と、
（Ｄ）前記ドリフト層、前記ウェル領域及び前記第一半導体領域の表面に、熱酸化によりゲート絶縁膜を形成する工程と、
（Ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（Ｆ）前記第一半導体領域にオーミック接触するオーミック電極を形成する工程と
を含み、
前記第一半導体領域上の前記ゲート絶縁膜の膜厚が前記ドリフト層及び前記ウェル領域上の前記ゲート絶縁膜の膜厚よりも大きく、前記ゲート電極の端部が前記第一半導体領域上に配置される。

この製造方法によると、第一半導体領域を形成する工程において燐をイオン注入することにより、第一半導体領域は不純物として燐を含むようになる。そのため、第一半導体領域では、ドリフト層及びウェル領域に比べて熱酸化の速度が速くなる。したがって、熱酸化によりゲート酸化膜を形成する工程において、第一半導体領域上のゲート酸化膜の膜厚を、ドリフト層及びウェル領域上のゲート酸化膜の膜厚よりも容易に厚くすることができる。

この製造方法により作製された炭化珪素半導体装置においては、第一半導体領域上のゲート絶縁膜の膜厚がドリフト層及びウェル領域上のゲート絶縁膜の膜厚よりも大きく、ゲート電極の端部が第一半導体領域上に配置されている。そのため、ゲート電極端部での絶縁破壊を抑制することができ、ゲート酸化膜の材料を特殊なものに変更することなく、炭化珪素半導体装置の信頼性を向上させることができる。

本発明の炭化珪素半導体装置の製造方法は、前記工程Ｂの後に、
（Ｇ）前記ウェル領域の内部に、イオン注入により第二半導体領域を形成する工程をさらに含み、
前記工程Ｃにおいて、
前記ウェル領域の内部であって前記第二半導体領域と接する位置に前記第一半導体領域を形成し、
前記工程Ｄにおいて、
前記ドリフト層、前記ウェル領域、前記第一半導体領域及び前記第二半導体領域の表面に、熱酸化によりゲート絶縁膜を形成することが好ましい。

この製造方法によると、第一半導体領域を囲む位置に第二半導体領域がさらに設けられ、第一半導体領域上のゲート絶縁膜の膜厚が第二半導体領域上のゲート絶縁膜の膜厚よりも大きく、かつゲート電極の端部が第一半導体領域上に配置されている炭化珪素半導体装置を作製することができる。この製造方法により作製された炭化珪素半導体装置においては、ウェル領域端（ウェル領域と半導体領域境界）においてウェル領域中心部に比べゲート絶縁膜厚が厚くなることがなくなり、ウェル領域全体に亘ってゲート絶縁膜厚を均一にすることができる。そのため、トランジスタの閾値を設計値の通りに制御することが可能となる。

本発明の炭化珪素半導体装置の製造方法において、前記工程Ｂにおいて、前記ドリフト層の表面にイオン注入用マスクを形成した後、前記イオン注入用マスクを通してイオン注入を行うことによりウェル領域を形成し、
前記工程Ｇにおいて、前記イオン注入用マスクの側面に第一サイドウォールを形成した後、前記イオン注入用マスク及び前記第一サイドウォールを通してイオン注入を行うことにより第二半導体領域を形成し、
前記工程Ｃにおいて、前記第一サイドウォールの側面にさらに第二サイドウォールを形成した後、前記イオン注入用マスク、前記第一サイドウォール及び前記第二サイドウォールを通して燐のイオン注入を行うことによって、第一半導体領域を形成してもよい。

この製造方法によると、第一半導体領域上のゲート絶縁膜の膜厚がドリフト層及びウェル領域上のゲート絶縁膜の膜厚よりも大きく、ゲート電極の端部が第一半導体領域上に配置された炭化珪素半導体装置を簡易な工程により作製することができる。

本発明の炭化珪素半導体装置としては、ゲート電極下にゲート絶縁膜を有する素子であればよく、例えば、縦型ＭＯＳＦＥＴ、横型ＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などが挙げられる。

以下、本発明の実施の形態の一例について、図面を用いて詳細に説明する。

（実施の形態１）
以下に、本発明に係る炭化珪素半導体装置の一例である二重注入型ＭＯＳＦＥＴについて図面を用いて詳細に説明する。図１は本実施の形態に係る反転型の二重注入型ＭＯＳＦＥＴ１００の断面構造を示す図であり、図２はその拡大図である。

ｎ型炭化珪素基板1上にｎ型のドリフト層２が形成され、その表面にｐ型のウェル領域５が形成されている。ウェル領域５内部には、ｎ型の第一ソース領域１１及びｐ型のコンタクト領域１４が形成されている。第一ソース領域１１は不純物として燐を含んでおり、第一ソース領域における燐の濃度は、好ましくは１×１０^２０ｃｍ^−３以上、より好ましくは４×１０^２０ｃｍ^−３以上である。第一ソース領域１１上のゲート絶縁膜１５ｂの膜厚Ｔ’は、ドリフト層２の表面及びウェル領域５表面上のゲート絶縁膜１５ａの膜厚Ｔよりも厚く、ゲート電極１６はその端部が、この第一ソース領域１１上の厚いゲート絶縁膜１５ｂ上に配置されるように形成されている。ゲート絶縁膜１５ａの膜厚Ｔとしては例えば８０ｎｍ程度であり、ゲート絶縁膜１５ｂの膜厚Ｔ‘としては好ましくは１１０ｎｍ以上である。ドリフト層２、ウェル領域５、第一ソース１１領域及びゲート電極１６を覆うように、層間絶縁膜１７が形成され、コンタクト領域１４及び第一ソース領域１１にオーミック接触するようなソース電極１９が形成されている。ソース電極１９はソースパッド１１１と接触している。炭化珪素基板１の裏面には、第一ドレイン電極１１０ａ、第二ドレイン電極１１０ｂ、第三ドレイン電極１１０ｃの３層から構成されるドレイン電極が形成されている。本実施の形態において、第一ソース領域１１が本発明における第一半導体領域に相当し、ソース電極１９が本発明におけるオーミック電極に相当する。各領域の詳細については以下の製造工程の説明中に記載する。

図３〜図６は、本実施の形態に係る反転型の二重注入型ＭＯＳＦＥＴのプロセスフローを示す断面図である。

まず、図３（ａ）に示す工程で、炭化珪素基板１上に同じく炭化珪素からなるドリフト層２をエピタキシャル成長させる。炭化珪素基板１としては例えば４Ｈ−ＳｉＣ（０００１）面から＜１１−２０＞方向に向かって例えば８°オフされた主面を有し、ｎ型ドーピング濃度が１×１０^１８ｃｍ^−３〜５×１０^１９ｃｍ^−３程度のものを用意する。次に、原料ガスとして例えば、シラン（ＳｉＨ_４）とプロパン（Ｃ_３Ｈ_８）を、キャリアガスとして水素（Ｈ_２）を、ドーパントガスとして窒素（Ｎ_２）ガスを用いて熱ＣＶＤを行うことにより、炭化珪素基板１よりもドーピング濃度の低いドリフト層２をエピタキシャル成長させる。例えば、６００Ｖ程度の耐圧を有するＭＯＳＦＥＴを製造するのであれば、ドリフト層２のドーピング濃度は１×１０^１５ｃｍ^−３〜１×１０^１６ｃｍ^−３程度で、厚さを１０μｍ以上にすることが望ましい。

次に、図３（ｂ）に示す工程で、ドリフト層２の表面に例えばＳｉＯ_２や多結晶シリコンなどのイオン注入マスク３を形成した後、例えばアルミニウムやホウ素などのｐ型不純物イオン４を注入することによってドリフト層２の表面にｐ型のウェル領域５を形成する。注入マスクは例えば、ＣＶＤ法により厚み１．５μｍ程度の酸化シリコンを堆積し、フォトリソグラフィ及びドライエッチングによってパターニングを行う。注入欠陥を低減するために基板を例えば５００℃以上の高温に保って、アルミニウムまたはホウ素をイオン注入する。ウェル領域５のドーピング濃度は通常１×１０^１５ｃｍ^−３前後から１×１０^１７ｃｍ^−３までの範囲であり、その深さはピンチオフしないように１μｍ前後とする。

さらに図４（ａ）に示す工程で、ウェル領域５のイオン注入に用いたイオン注入マスク３の側壁に第一サイドウォール６を形成する。サイドウォールの形成は例えば以下のように行う。まず、イオン注入マスク３を残したまま、例えばＣＶＤ法によって厚み０．５〜１μｍ程度のＳｉＯ_２膜を堆積する。次に、フォトリソグラフィによって、ＳｉＯ_２膜表面であって、後の工程でウェル領域内部に高濃度のｐ型不純物を注入する領域の上方に相当する位置に、レジストマスク（図示せず）を形成する。次に、レジストマスクを用いて、ＳｉＯ_２膜をドライエッチングする。平坦部では堆積されたＳｉＯ_２膜が除去されるが、イオン注入マスク３の側壁部分においては、ＳｉＯ_２膜が厚く形成されているので、ドライエッチング後においても堆積したＳｉＯ_２膜が残る。また、レジストマスクによりエッチングされなかった位置に、ソース領域注入マスク６’が形成される。この第一サイドウォール６、ウェル領域注入マスク３及びソース領域注入マスク６’をマスクとして燐イオン１０を注入し、第一ソース領域１１を形成する。イオン注入は注入欠陥を低減するために基板を例えば５００℃以上の高温に保って、行う。注入完了後、イオン注入マスク３、第一サイドウォール６は例えばウェットエッチングなどにより除去する。

第一ソース領域１１には、第一ソース領域１１形成時のイオン注入とウェル領域５形成時のイオン注入と重なっており、第一ソース領域１１には燐及びウェル領域５形成時に注入されたｐ型不純物の２種類の不純物が混在する。

なお、第一ソース領域１１の幅は、第一のサイドウォール６の幅によって制御することが可能である。第一ソース領域１１の幅としては、例えば０．５〜１μｍ程度である。

ここで第一ソース領域１１の不純物濃度は１×１０^２０ｃｍ^−３前後から１×１０^２１ｃｍ^−３程度の範囲であり、その深さは０．３μｍ前後とする。不純物濃度が高いほど、第一ソース領域１１表面に形成されるゲート絶縁膜１５ｂの膜厚が厚くなり、ゲート電極１６端でのゲート絶縁膜破壊を防ぐためには効果的である。注入条件は例えばエネルギー３０ｋｅＶ、ドーズ量１．１×１０^１５ｃｍ^−２、エネルギー８０ｋｅＶ、ドーズ量２．２×１０^１５ｃｍ^−２、エネルギー１８０ｋｅＶ、ドーズ量５．０×１０^１５ｃｍ^−２であり、このような条件であれば平均濃度４×１０^２０ｃｍ^−３を実現できる。

次に図４（ｂ）に示す工程で、例えばＳｉＯ_２から構成されるイオン注入マスク１２を形成し、これを通してアルミニウムまたはホウ素のｐ型不純物イオン１３をイオン注入することにより、ウェル領域５の内部にｐ型のコンタクト領域１４を形成する。コンタクト領域１４のドーピング濃度は通常５×１０^１９ｃｍ^−３前後から１×１０^２１ｃｍ^−３までの範囲であり、その深さは０．３μｍ前後とする。その後、イオン注入マスク１２を例えばウェットエッチングによって除去する。

その後、アルゴンなどの不活性ガス雰囲気中で１７００℃、３０分間の活性化アニールを行う。

次に、図５（ａ）に示す工程で、熱酸化によってドリフト層２、及びウェル領域５、第一ソース領域１１の表面にゲート絶縁膜を形成する。このとき、高濃度の燐イオンを注入した第一ソース領域１１上では増速酸化が起こるため、第一ソース領域１１上に形成されるゲート絶縁膜１５ｂの膜厚は、ドリフト層２及びウェル領域５上に形成されるゲート絶縁膜１５ａの膜厚よりも厚くなる。

第一ソース領域１１を除く領域におけるゲート絶縁膜１５ａの厚みとしては例えば８０ｎｍ程度である。ウェハを石英管内に保持し、石英管内を１２００℃の温度に保った状態でドライ酸素を流量２．５ＳＬＭ（ｌ／ｓ）で導入して、３時間の熱酸化を行う。これにより、ドリフト層２の表面上に、ゲート絶縁膜１５ａとして厚さ約８０ｎｍのシリコン酸化膜を成長させる。このとき第一ソース領域１１上は燐の濃度が1×１０^２０ｃｍ^−３ならば約１１０ｎｍ、２×１０^２０ｃｍ^−３ならば約１３０ｎｍ、３×１０^２０ｃｍ^−３ならば約１５０ｎｍとなり、ウェル領域５上に比べ１．４倍から２倍程度の厚いゲート絶縁膜１５ｂが形成される。

次に図５（ｂ）に示す工程で、ゲート電極１６を形成する。ゲート電極１６の材料としては耐熱性及び導電性を有する多結晶シリコンが好ましい。多結晶シリコンの融点は１４２０℃であり、電極の熱処理温度に比べ十分高い。多結晶シリコンは減圧ＣＶＤ法にて堆積する。原料ガスとしてはシラン、ホスフィンを用い、９５Ｐａの圧力で、成長温度５５０℃に８時間保つことによって、例えばｎ型ドーピング濃度７×１０^２０ｃｍ^−３程度で厚み５００ｎｍの多結晶シリコンをゲート絶縁膜１５ａ、１５ｂ上に堆積する。フォトリソグラフィ及びドライエッチングによってパターニングを行う。このときゲート電極１６端部が第一ソース領域１１上に配置されるようにする。

次に図５（ｃ）に示す工程で、層間絶縁膜１７をゲート絶縁膜１５ａ，１５ｂ及びゲート電極１６の表面に堆積する。層間絶縁膜１７としては絶縁破壊電圧が高く、堆積が容易な酸化シリコンを、例えば常圧ＣＶＤ法で形成する。厚みとしては例えば１μｍである。

次に、図６（ａ）に示す工程で、層間絶縁膜１７にドリフト層２表面のコンタクト領域１４と第一ソース領域１１に到達するコンタクトホール１８を開口する。コンタクトホール１８の開口には、公知のフォトリソグラフィとドライエッチングを用いる。ドライエッチングは例えばＣＨＦ_３やＣＦ_４を用いた反応性イオンエッチング（ＲＩＥ）を行えばよい。このとき層間絶縁膜１７のみならず、下地のゲート絶縁膜１５ａ、１５ｂも除去し、コンタクト領域１４と第一ソース領域１１（一部）の炭化珪素表面を露出させる。コンタクトホール１８はゲート電極１６には達しないように形成されるので、コンタクト領域１４と第一ソース領域１１の一部に限られる。

次に、図６（ｂ）に示す工程で、コンタクトホール１８を埋めるように、コンタクト領域１４及び第一ソース領域１１の一部に接触するソース電極１９を形成する。ソース電極１９としては例えばニッケルを厚み１００ｎｍ、真空蒸着法やスパッタ法で堆積する。その後、公知のフォトリソグラフィとエッチングによってパターニングしてから熱処理を行い、ニッケルと炭化珪素を反応させてニッケルシリサイドを形成する。熱処理は例えば窒素などの不活性雰囲気中で例えば９５０度の熱処理を１分間行う。この熱処理によってニッケルは炭化珪素と反応し、炭化珪素内に侵入する。

続いて裏面電極を形成する。裏面電極は、基板裏面に接触する第一ドレイン電極１１０ａとしてチタンを０．３μｍ、第二ドレイン電極１１０ｂとしてニッケルを１μｍ、第三ドレイン電極１１０ｃとして銀を１μｍ堆積した積層膜である。裏面電極を形成後、９５０℃で１分間の熱処理を行う。

最後に表面にソース電極１９に接触するソースパッド１１１を形成する。ソースパッド１１１はアルミニウムを厚み３μｍ、真空蒸着法やスパッタ法により堆積し、公知のフォトリソグラフィ及びエッチングによってパターニングする。

このような工程で製造した炭化珪素半導体装置はゲート電極端下のゲート絶縁膜がウェル領域上よりも厚く、ゲート電極端における電界集中によるゲート絶縁膜の破壊を抑制できるため、信頼性を向上することができる。

（実施の形態２）
以下に、本発明に係る炭化珪素半導体装置の他の例である二重注入型ＭＯＳＦＥＴについて図面を用いて詳細に説明する。本実施の形態に係る炭化珪素半導体装置は、第一ソース領域に加えて、第二ソース領域を備える点で、実施の形態１に係る炭化珪素半導体装置と異なる。図７は本実施の形態に係る反転型の二重注入型ＭＯＳＦＥＴ２００の断面構造を示す図であり、図８はその拡大図である。

ｎ型炭化珪素基板1上にｎ型のドリフト層２が形成され、その表面にｐ型のウェル領域５が形成されている。ウェル領域５内部には、第二ソース領域８と、第二ソース領域８に接する第一ソース領域１１と、ｐ型のコンタクト領域１４とが形成されている。第一ソース領域１１は第二ソース領域８よりも高濃度の燐を含んでおり、第一ソース領域における燐の濃度は、好ましくは１×１０^２０ｃｍ^−３以上、より好ましくは４×１０^２０ｃｍ^−３以上である。第一ソース領域１１上のゲート絶縁膜１５ｂの膜厚Ｔ’は、ドリフト層２表面、ウェル領域５表面、第二ソース領域８表面上のゲート絶縁膜１５ａの膜厚Ｔよりも厚く、ゲート電極１６はその端部が、この第一ソース領域１１上の厚いゲート絶縁膜１５ｂ上に配置されるように形成されている。ゲート絶縁膜１５ａの膜厚Ｔとしては例えば８０ｎｍ程度であり、ゲート絶縁膜１５ｂの膜厚Ｔ‘としては好ましくは１１０ｎｍ以上である。ドリフト層２、ウェル領域５、第一ソース領域１１、第二ソース領域８及びゲート電極１６を覆うように、層間絶縁膜１７が形成され、コンタクト領域１４及び第一ソース領域１１にオーミック接触するようなソース電極１９が形成されている。ソース電極１９はソースパッド１１１と接触している。炭化珪素基板１の裏面には、第一ドレイン電極１１０ａ、第二ドレイン電極１１０ｂ、第三ドレイン電極１１０ｃの３層から構成される電極が形成されている。本実施の形態において、第一ソース領域１１及び第二ソース領域８がそれぞれ本発明における第一半導体領域及び第二半導体領域に相当し、ソース電極１９が本発明におけるオーミック電極に相当する。各領域の詳細については以下の製造工程の説明中に記載する。

図９〜図１２は、本発明の実施の形態に係る反転型の二重注入型ＭＯＳＦＥＴ２００のプロセスフローを示す断面図である。

まず、図９（ａ）に示す工程で、炭化珪素基板１上に同じく炭化珪素からなるドリフト層２をエピタキシャル成長させる。炭化珪素基板１としては例えば４Ｈ−ＳｉＣ（０００１）面から＜１１−２０＞方向に向かって例えば８°オフされた主面を有し、ｎ型ドーピング濃度が１×１０^１８ｃｍ^−３〜５×１０^１９ｃｍ^−３程度のものを用意する。次に、原料ガスとして例えば、シラン（ＳｉＨ_４）とプロパン（Ｃ_３Ｈ_８）を、キャリアガスとして水素（Ｈ_２）を、ドーパントガスとして窒素（Ｎ_２）ガスを用いて熱ＣＶＤを行うことにより、炭化珪素基板１よりもドーピング濃度の低いドリフト層２をエピタキシャル成長させる。例えば、６００Ｖ程度の耐圧を有するＭＯＳＦＥＴを製造するのであれば、ドリフト層２のドーピング濃度は１×１０^１５ｃｍ^−３〜１×１０^１６ｃｍ^−３程度で、厚さを１０μｍ以上にすることが望ましい。

次に、図９（ｂ）に示す工程で、ドリフト層２の表面に例えばＳｉＯ２や多結晶シリコンなどのイオン注入マスク３を形成した後、例えばアルミニウムやホウ素などのｐ型不純物イオン４を注入することによってドリフト層２の表面にｐ型のウェル領域５を形成する。イオン注入マスク３は例えば、ＣＶＤ法により厚み１．５μｍ程度の酸化シリコンを堆積し、フォトリソグラフィ及びドライエッチングによってパターニングを行う。注入欠陥を低減するために基板を例えば５００℃以上の高温に保って、アルミニウムまたはホウ素をイオン注入する。ウェル領域５のドーピング濃度は通常１×１０^１５ｃｍ^−３前後から１×１０^１７ｃｍ^−３までの範囲であり、その深さはピンチオフしないように１μｍ前後とする。

さらに図９（ｃ）に示す工程で、ウェル領域３のイオン注入に用いたイオン注入マスク３の側壁に第一サイドウォール６を形成する。サイドウォールの形成は例えば以下のように行う。イオン注入マスク３を残したまま、例えばＣＶＤ法によって厚み０．５〜１μｍ程度のＳｉＯ_２を堆積し、これをドライエッチングする。平坦部では堆積されたＳｉＯ_２が除去されるが、イオン注入マスク３の側壁部分においては、ＳｉＯ_２が厚く形成されているので、ドライエッチング後においても堆したＳｉＯ_２が残る。この第一サイドウォール６及びイオン注入マスク３をマスクとして窒素イオン７を注入することによって、ウェル領域５の内部に選択的に第二ソース領域８を形成する。イオン注入は注入欠陥を低減するために基板を例えば５００℃以上の高温に保って行う。第二ソース領域８のドーピング濃度は通常５×１０^１９ｃｍ^−３前後から１×１０^２1ｃｍ^−３までの範囲であり、その深さは０．３μｍ前後とする。

さらに図１０（ａ）に示す工程で、第一サイドウォール６側面にさらに第二サイドウォール９を形成する。イオン注入マスク３及び第一サイドウォール６の表面に例えばＣＶＤ法により、例えばＳｉＯ_２を０．５〜１μｍ程度堆積し、ドライエッチングによってエッチバックする。これにより、第一サイドウォール６側面に第二サイドウォール９が形成される。イオン注入マスク３、第一サイドウォール６及び第二サイドウォール９をマスクとして燐イオン１０を注入し、第二ソース領域８内部に第一ソース領域１１を形成する。イオン注入は注入欠陥を低減するために基板を例えば５００℃以上の高温に保って行う。注入完了後、イオン注入マスク３、第一サイドウォール６及び第二サイドウォール９は例えばウェットエッチングなどにより除去する。

第一ソース領域１１には、第一ソース領域１１形成時のイオン注入と、ウェル領域５形成時のイオン注入と、第二ソース領域８形成時のイオン注入とが重なっており、第一ソース領域１１には燐に加えて、ウェル領域５形成時にイオン注入されたｐ型不純物及び第二ソース領域８形成時にイオン注入された窒素の計３種類の不純物が混在する。

なお、第二ソース領域８の幅は第一ソース領域１１端部からウェル領域５端部の距離で決まるが、これは第二サイドウォール９の幅によって制御することが可能である。第二ソース領域８の幅としては、例えば０．５〜１μｍ程度である。

ここで第一ソース領域１１の不純物濃度は１×１０^２０ｃｍ^−３前後から１×１０^２１ｃｍ^−３程度の範囲であり、その深さは０．３μｍ前後とする。不純物濃度が高いほど、第一ソース領域１１表面に形成されるゲート絶縁膜１５ｂの膜厚が厚くなり、ゲート電極１６端でのゲート絶縁膜破壊を防ぐためには効果的である。注入条件は例えばエネルギー３０ｋｅＶ、ドーズ量１．１×１０^１５ｃｍ^−２、エネルギー８０ｋｅＶ、ドーズ量２．２×１０^１５ｃｍ^−２、エネルギー１８０ｋｅＶ、ドーズ量５．０×１０^１５ｃｍ^−２であり、このような条件であれば平均濃度４×１０^２０ｃｍ^−３を実現できる。

次に図１０（ｂ）に示す工程で、例えばＳｉＯ_２から構成されるイオン注入マスク１２を形成し、これを通してアルミニウムまたはホウ素のｐ型不純物イオン１３をイオン注入することにより、ウェル領域５の内部にｐ型のコンタクト領域１４を形成する。コンタクト領域１４のドーピング濃度は通常５×１０^１９ｃｍ^−３前後から１×１０^２１ｃｍ^−３までの範囲であり、その深さは０．３μｍ前後とする。その後、注入マスクを例えばウェットエッチングによって除去する。

その後、アルゴンなどの不活性ガス雰囲気中で１７００℃、３０分間の活性化アニールを行う。

次に、図１１（ａ）に示す工程で、熱酸化によってドリフト層２、ウェル領域５、第一ソース領域１１及び第二ソース領域８の表面にゲート絶縁膜を形成する。このとき、高濃度の燐イオンを注入した第一ソース領域１１上では増速酸化が起こるため、第一ソース領域１１上に形成されるゲート絶縁膜１５ｂの膜厚は、ドリフト層２、ウェル領域５及び第二ソース領域８上に形成されるゲート絶縁膜１５ａの膜厚よりも厚くなる。

第一ソース領域１１を除く領域におけるゲート絶縁膜１５ａの厚みとしては例えば８０ｎｍ程度である。ウェハを石英管内に保持し、石英管内を１２００℃の温度に保った状態でドライ酸素を流量２．５ＳＬＭ（ｌ／ｓ）で導入して、３時間の熱酸化を行う。これにより、ドリフト層２の表面上に、ゲート絶縁膜１５ａとして厚さ約８０ｎｍのシリコン酸化膜を成長させる。このとき第二ソース領域上は燐の濃度が1×１０^２０ｃｍ^−３ならば約１１０ｎｍ、２×１０^２０ｃｍ^−３ならば約１３０ｎｍ、３×１０^２０ｃｍ^−３ならば約１５０ｎｍとなり、第二ソース領域８やウェル領域５上に比べ１．４倍から２倍程度の厚いゲート絶縁膜１５ｂが形成される。

次に図１１（ｂ）に示す工程で、ゲート電極１６を形成する。ゲート電極１６の材料としては耐熱性及び導電性を有する多結晶シリコンが好ましい。多結晶シリコンの融点は１４２０℃であり、電極の熱処理温度に比べ十分高い。多結晶シリコンは減圧ＣＶＤ法にて堆積する。原料ガスとしてはシラン、ホスフィンを用い、９５Ｐａの圧力で、成長温度５５０℃に８時間保つことによって、例えばｎ型ドーピング濃度７×１０^２０ｃｍ^−３程度で厚み５００ｎｍの多結晶シリコンをゲート絶縁膜１５ａ、１５ｂ上に堆積する。フォトリソグラフィ及びドライエッチングによってパターニングを行う。このときゲート電極１６端部が第一ソース領域１１上に配置されるようにする。

次に図１１（ｃ）に示す工程で、層間絶縁膜１７をゲート絶縁膜１５ａ，１５ｂ及びゲート電極１６の表面に堆積する。層間絶縁膜１７としては絶縁破壊電圧が高く、堆積が容易な酸化シリコンを、例えば常圧ＣＶＤ法で形成する。厚みとしては例えば１μｍである。

次に、図１２（ａ）に示す工程で、層間絶縁膜１７にドリフト層２表面のコンタクト領域１４と第一ソース領域１１に到達するコンタクトホール１８を開口する。コンタクトホール１８の開口には、公知のフォトリソグラフィとドライエッチングを用いる。ドライエッチングは例えばＣＨＦ_３やＣＦ_４を用いたＲＩＥを行えばよい。このとき層間絶縁膜１７のみならず、下地のゲート絶縁膜１５ａ、１５ｂも除去し、コンタクト領域１４と第一ソース領域１１（一部）の炭化珪素表面を露出させる。コンタクトホール１６はゲート電極１６には達しないように形成されるので、コンタクト領域１４と第一ソース領域１１の一部に限られ、第二ソース領域８には至らない。

次に、図１２（ｂ）に示す工程で、コンタクトホール１８を埋めるように、コンタクト領域１４及び第一ソース領域１１の一部に接触するソース電極１９を形成する。ソース電極１９としては例えばニッケルを厚み１００ｎｍ、真空蒸着法やスパッタ法で堆積する。その後、公知のフォトリソグラフィとエッチングによってパターニングしてから熱処理を行い、ニッケルと炭化珪素を反応させてニッケルシリサイドを形成する。熱処理は例えば窒素などの不活性雰囲気中で例えば９５０度の熱処理を１分間行う。この熱処理によってニッケルは炭化珪素と反応し、炭化珪素内に侵入する。

続いて裏面電極１１０を形成する。裏面電極１１０は、基板裏面に接触する第１の電極１１０ａとしてチタンを０．３μｍ、第２の電極１１０ｂとしてニッケルを１μｍ、第３の電極１１０ｃとして銀を１μｍ堆積した積層膜である。裏面電極１１０を形成後、９５０℃で１分間の熱処理を行う。

最後に表面にソース電極１９に接触するソースパッド１１１を形成する。ソースパッド１１１はアルミニウムを厚み３μｍ、真空蒸着法やスパッタ法により堆積し、公知のフォトリソグラフィ及びエッチングによってパターニングする。

このような工程で製造した炭化珪素半導体装置はゲート電極端下のゲート絶縁膜がウェル領域上よりも厚く、ゲート電極端における電界集中によるゲート絶縁膜の破壊を抑制できるため、信頼性を向上することができる。

さらに、ウェル領域と第一ソース領域の間に第二ソース領域を設けたことにより、ウェル領域端部においてゲート絶縁膜が厚くなることがないため、ＭＯＳＦＥＴの閾値電圧を設計値の通りに制御することができる。これは、第二ソース領域を形成する際に燐のイオン注入を用いていないことから、ウェル領域上及び第二ソース領域上において熱酸化により形成されるゲート絶縁膜の膜厚がほぼ同じとなり、ウェル領域上全体におけるゲート絶縁膜の厚みを一定にすることが可能であるからである。

なお、本実施形態では第一ソース領域、第二ソース領域の注入マスクはウェル領域のイオン注入マスクにサイドウォールを形成して作成したが、ウェル領域のイオン注入マスクを除去して別途独立に形成してもよい。

なお、本実施の形態では第一ソース領域は第二ソース領域よりも浅く形成され、第一ソース領域は第二ソース領域の内部に形成されているが、燐のイオン注入深さを深くして、第一ソース領域を第二ソース領域よりも深く形成してもかまわない。

（実施の形態３）
以下に、本発明に係る炭化珪素半導体装置の他の例である横型ＭＯＳＦＥＴの構造について図面を用いて説明する。図１３は本実施の形態に係る反転型の横型ＭＯＳＦＥＴ３００の断面構造を示す図である。

ｎ型炭化珪素基板３０1上にｎ型のドリフト層３０２が形成され、その表面にｐ型のウェル領域３０５が形成されている。ウェル領域３０５内部には、第二ソース領域３０８と、第二ソース領域３０８に接する第一ソース領域３１１と、ｐ型のコンタクト領域３１４とが形成されている。また、ドリフト層３０２の表面であって、ウェル領域３０５と離れた位置に、ｎ型の第二ドレイン領域３２４と、第二ドレイン領域３２４に接する第一ドレイン領域３２２とが形成されている。

第一ソース領域３１１は第二ソース領域３０８よりも高濃度の燐を含んでおり、第一ソース領域３１１における燐の濃度は、好ましくは１×１０^２０ｃｍ^−３以上、より好ましくは４×１０^２０ｃｍ^−３以上である。また、第一ドレイン領域３２２は第二ドレイン領域３２４よりも高濃度の燐を含んでいる。第一ソース領域３１１及び第一ドレイン領域３２２上のゲート絶縁膜３１５ｂの膜厚Ｔ’は、ドリフト層３０２表面、ウェル領域３０５表面、第二ソース領域３０８表面及び第二ドレイン領域３２４表面上のゲート絶縁膜３１５ａの膜厚Ｔよりも厚く、ゲート電極３１６はその端部が、この第一ソース領域３１１及び第一ドレイン領域３２２上の厚いゲート絶縁膜３１５ｂ上に配置されるように形成されている。ゲート絶縁膜３１５ａの膜厚Ｔとしては例えば８０ｎｍ程度であり、ゲート絶縁膜３１５ｂの膜厚Ｔ‘としては好ましくは１１０ｎｍ以上である。コンタクト領域３１４及び第一ソース領域３１１にオーミック接触するようにソース電極３１９が形成され、第一ドレイン領域３２２にオーミック接触するようにドレイン電極３２０が形成されている。

ドリフト層３０２、ウェル領域３０５、ソース電極３１９、ドレイン電極３２０及びゲート電極３１６を覆うように、層間絶縁膜３１７が形成されている。ソース電極３１９はソースパッド３３０と接触し、ドレイン電極３２０はドレインパッド３２６と接触している。本実施の形態において、第一ソース領域３１１及び第二ソース領域３０８がそれぞれ本発明における第一半導体領域及び第二半導体領域に相当し、ソース電極３１９が本発明におけるオーミック電極に相当する。

本実施の形態に係る炭化珪素半導体装置も、実施の形態２に係る炭化珪素半導体装置と同様の効果を得ることができる。

（実施の形態４）
以下に、本発明に係る炭化珪素半導体装置の他の例であるＩＧＢＴの構造について図面を用いて説明する。図１４は本実施の形態に係るＩＧＢＴ４００の断面構造を示す図である。

実施の形態２に係る炭化珪素半導体装置と異なり、ｐ型炭化珪素基板４０1上にｎ型のドリフト層４０２が形成され、その表面にｐ型のウェル領域４０５が形成されている。ウェル領域４０５内部には、ｎ型の第二エミッタ領域４０８と、第二エミッタ領域４０８に接するｎ型の第一エミッタ領域４１１と、ｐ型のコンタクト領域４１４とが形成されている。第一エミッタ領域４１１は第二エミッタ領域４０８よりも高濃度の燐を含んでおり、第一エミッタ領域における燐の濃度は、好ましくは１×１０^２０ｃｍ^−３以上、より好ましくは４×１０^２０ｃｍ^−３以上である。第一エミッタ領域４１１上のゲート絶縁膜４１５ｂの膜厚Ｔ’は、ドリフト層４０２表面、ウェル領域４０５表面、第二エミッタ領域４０８表面上のゲート絶縁膜４１５ａの膜厚Ｔよりも厚く、ゲート電極４１６はその端部が、この第一エミッタ領域４１１上の厚いゲート絶縁膜４１５ｂ上に配置されるように形成されている。ゲート絶縁膜４１５ａの膜厚Ｔとしては例えば８０ｎｍ程度であり、ゲート絶縁膜４１５ｂの膜厚Ｔ‘としては好ましくは１１０ｎｍ以上である。コンタクト領域４１４及び第一エミッタ領域４１１にオーミック接触するようにエミッタ電極４１９が形成され、ドリフト層４０２、ウェル領域４０５、エミッタ電極４１９及びゲート電極４１６を覆うように、層間絶縁膜４１７が形成されている。エミッタ電極４１９はエミッタパッド４３０と接触している。炭化珪素基板４０１の裏面には、コレクタ電極４２０が形成されている。本実施の形態において、第一エミッタ領域４１１及び第二エミッタ領域４０８がそれぞれ本発明における第一半導体領域及び第二半導体領域に相当し、エミッタ電極４１９が本発明におけるオーミック電極に相当する。

本実施の形態に係る炭化珪素半導体装置も、実施の形態２に係る炭化珪素半導体装置と同様の効果を得ることができる。

なお、以上の実施形態では半導体基板として炭化珪素基板を用いたが、シリコン基板でも構わない。

なお、以上の実施の形態においては、ゲート絶縁膜直下のチャネルとなる領域にｐ型ウェル領域が形成されているＭＯＳＦＥＴの例について説明したが、これに限定されない。例えば、ゲート絶縁膜の下に第一ソース領域と同じｎ型若しくはアンドープやアンドープとｎ型のチャネル層を有するＭＯＳＦＥＴであってもよい。

本発明によると、炭化珪素半導体装置において、ゲート電極端部でのゲート絶縁膜破壊を低減でき、したがって信頼性の高い炭化珪素半導体装置の実現に利用できる。

１，２０１，３０１，４０１ 炭化珪素基板
２，２０２，３０２，４０２ ドリフト層
３ ウェル領域注入マスク
４，１３ ｐ型不純物イオン
５，２０３，３０５，４０５ ウェル領域
６ 第一サイドウォール
６’ ソース領域注入マスク
７ 窒素イオン
８，３０８ 第二ソース領域
９ 第二サイドウォール
１０ 燐イオン
１１，３１１ 第一ソース領域
１２ イオン注入マスク
１４，２０４，３１４，４１４ コンタクト領域
１５ａ，１５ｂ，２０５，３１５ａ，３１５ｂ，４１５ａ，４１５ｂ ゲート絶縁膜
１６，２０９，３１６，４１６ ゲート電極
１７，２１０，３１７，４１７ 層間絶縁膜
１８ コンタクトホール
１９，２０８，３１９ ソース電極
１００，２００，３００ ＭＯＳＦＥＴ
１１０ａ 第一ドレイン電極
１１０ｂ 第二ドレイン電極
１１０ｃ 第三ドレイン電極
１１１，３３０ ソースパッド
２０５ ソース領域
２０７，３２０ ドレイン電極
２１１ ソース電極上部配線
２１２ ゲート電極上部配線
３２２ 第一ドレイン領域
３２４ 第二ドレイン領域
３２６ ドレインパッド
４００ ＩＧＢＴ
４０８ 第二エミッタ領域
４１１ 第一エミッタ領域
４１９ エミッタ電極
４２０ コレクタ電極
４３０ エミッタパッド

Claims (7)

1. 半導体基板と、
   前記半導体基板上に形成された炭化珪素により構成される第一導電型のドリフト層と、
   前記ドリフト層の表面に形成された第二導電型のウェル領域と、
   前記ウェル領域の内部に形成され、不純物として少なくとも燐を含む第一導電型の第一半導体領域と、
   前記ドリフト層、前記ウェル領域、及び前記第一半導体領域の表面に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記第一半導体領域にオーミック接触するオーミック電極とを備え、
   前記第一半導体領域上の前記ゲート絶縁膜の膜厚が前記ドリフト層及び前記ウェル領域上の前記ゲート絶縁膜の膜厚よりも大きく、
   前記ゲート電極の端部は、前記第一半導体領域上の前記ゲート絶縁膜と接するように配置されている炭化珪素半導体装置。
2. 前記ウェル領域の内部であって前記第一半導体領域を囲む位置に形成された第一導電型の第二半導体領域をさらに備え、
   前記第一半導体領域上のゲート絶縁膜の膜厚が前記第二半導体領域上のゲート絶縁膜の膜厚よりも大きく、
   前記ゲート電極の端部は前記第一半導体領域上に配置されている、請求項１に記載の炭化珪素半導体装置。
3. 前記第一半導体領域の少なくとも表面における燐の濃度が1×１０^２０ｃｍ^−３以上である、請求項１または２に記載の炭化珪素半導体装置。
4. 前記第二半導体領域が不純物として窒素を含む、請求項２に記載の炭化珪素半導体装置。
5. （Ａ）半導体基板表面に炭化珪素により構成される第一導電型のドリフト層をエピタキシャル成長させる工程と、
   （Ｂ）前記ドリフト層の表面に、イオン注入によって第二導電型のウェル領域を形成する工程と、
   （Ｃ）前記ウェル領域の内部に、燐をイオン注入することによって、第一半導体領域を形成する工程と、
   （Ｄ）前記ドリフト層、前記ウェル領域及び前記第一半導体領域の表面に、熱酸化によりゲート絶縁膜を形成する工程と、
   （Ｅ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
   （Ｆ）前記第一半導体領域にオーミック接触するオーミック電極を形成する工程と
   を含み、
   前記第一半導体領域上の前記ゲート絶縁膜の膜厚が前記ドリフト層及び前記ウェル領域上の前記ゲート絶縁膜の膜厚よりも大きく、
   前記ゲート電極の端部が前記第一半導体領域上に配置される炭化珪素半導体装置の製造方法。
6. 前記工程Ｂの後に、
   （Ｇ）前記ウェル領域の内部に、イオン注入により第二半導体領域を形成する工程をさらに含み、
   前記工程Ｃにおいて、
   前記ウェル領域の内部であって前記第二半導体領域と接する位置に前記第一半導体領域を形成し、
   前記工程Ｄにおいて、
   前記ドリフト層、前記ウェル領域、前記第一半導体領域及び前記第二半導体領域の表面に、熱酸化によりゲート絶縁膜を形成する、
   請求項５に記載の炭化珪素半導体装置の製造方法。
7. 前記工程Ｂにおいて、前記ドリフト層の表面にイオン注入用マスクを形成した後、前記イオン注入用マスクを通してイオン注入を行うことによりウェル領域を形成し、
   前記工程Ｇにおいて、前記イオン注入用マスクの側面に第一サイドウォールを形成した後、前記イオン注入用マスク及び前記第一サイドウォールを通してイオン注入を行うことにより第二半導体領域を形成し、
   前記工程Ｃにおいて、前記第一サイドウォールの側面にさらに第二サイドウォールを形成した後、前記イオン注入用マスク、前記第一サイドウォール及び前記第二サイドウォールを通して燐のイオン注入を行うことによって、第一半導体領域を形成する、請求項６に記載の炭化珪素半導体装置の製造方法。

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