JP6208106B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP6208106B2
JP6208106B2 JP2014190930A JP2014190930A JP6208106B2 JP 6208106 B2 JP6208106 B2 JP 6208106B2 JP 2014190930 A JP2014190930 A JP 2014190930A JP 2014190930 A JP2014190930 A JP 2014190930A JP 6208106 B2 JP6208106 B2 JP 6208106B2
Authority
JP
Japan
Prior art keywords
region
type
impurity
semiconductor device
sic layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014190930A
Other languages
English (en)
Other versions
JP2016063112A (ja
Inventor
清水　達雄
達雄 清水
良介 飯島
良介 飯島
西尾　譲司
譲司 西尾
輝之 大橋
輝之 大橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014190930A priority Critical patent/JP6208106B2/ja
Priority to EP15176911.4A priority patent/EP2998986A1/en
Priority to US14/813,692 priority patent/US10424640B2/en
Publication of JP2016063112A publication Critical patent/JP2016063112A/ja
Application granted granted Critical
Publication of JP6208106B2 publication Critical patent/JP6208106B2/ja
Priority to US16/538,145 priority patent/US10707306B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
しかし、ＳｉＣを用いた半導体デバイスでは、ＳｉＣ層とコンタクト電極との間のコンタクト抵抗が高くなるという問題がある。コンタクト抵抗が高いのは、ＳｉＣ層中での不純物の濃度及び活性化率が低いことによると考えられている。
特開２００７−１４１９５０号公報
本発明が解決しようとする課題は、コンタクト抵抗の低い半導体装置及びその製造方法を提供することにある。
実施形態の半導体装置は、ＳｉＣ層と、前記ＳｉＣ層と電気的に接続される電極と、前記ＳｉＣ層と前記電極との間に設けられ、不純物の最大濃度が１×１０２０ｃｍ−３以上５×１０２２ｃｍ−３以下で、前記不純物の最大濃度の位置と、前記最大濃度の位置から前記ＳｉＣ層側の、前記不純物の濃度が前記最大濃度の一桁低下した位置との距離が５０ｎｍ以下である不純物領域と、を備え、前記ＳｉＣ層がｎ型領域とｐ型領域を有し、前記不純物領域が、前記不純物がｎ型不純物である第１の領域と、前記不純物がｐ型不純物である第２の領域を有し、前記ｎ型領域と前記電極との間に前記第１の領域が設けられ、前記ｐ型領域と前記電極との間に前記第２の領域が設けられる。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態のＳｉＣ半導体の結晶構造を示す図。 第１の実施形態の半導体装置の元素プロファイルを示す図。 第１の実施形態の半導体装置の製造方法を例示する工程フロー図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の作用の説明図。 第２の実施形態の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法を例示する工程フロー図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の作用の説明図。 第３の実施形態の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法を例示する工程フロー図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
本明細書中、「プロジェクテッドレンジ」とは、ＳｉＣ層表面からイオン注入された不純物のピーク濃度位置を意味する。「プロジェクテッドレンジ」は、イオン注入の条件によって制御可能である。
（第１の実施形態）
本実施形態の半導体装置は、ＳｉＣ層と、ＳｉＣ層と電気的に接続される電極と、ＳｉＣ層と電極との間に設けられ、不純物の最大濃度が１×１０２０ｃｍ−３以上５×１０２２ｃｍ−３以下で、不純物の最大濃度の位置と、最大濃度の位置からＳｉＣ層側の、不純物の濃度が最大濃度の一桁低下した位置との距離が５０ｎｍ以下である不純物領域と、を備える。
図１は、本実施形態の半導体装置であるＰＩＮダイオードの構成を示す模式断面図である。
このＰＩＮダイオード１００は、ＳｉＣ基板１０を備えている。ＳｉＣ基板１０は、ｎ型のＳｉＣ層１０ａと、ｎ型のＳｉＣ層１０ａ上のｎ−型のＳｉＣのドリフト層１０ｂとで構成される。
ＳｉＣ層１０ａは、第１と第２の面を有する。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。ＳｉＣ層１０ａは、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣである。
図２は、ＳｉＣ半導体の結晶構造を示す図である。ＳｉＣ半導体の代表的な結晶構造は、４Ｈ−ＳｉＣのような六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面と称し｛０００１｝面と表記する。シリコン面にはＳｉ（シリコン）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００−１）面である。（０００−１）面と等価な面を、カーボン面と称し｛０００−１｝面と表記する。カーボン面にはＣ（炭素）が配列している
一方、六角柱の側面（柱面）が、（１−１００）面と等価な面であるＭ面、すなわち｛１−１００｝面である。また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるＡ面、すなわち｛１１−２０｝面である。Ｍ面及びＡ面には、Ｓｉ（シリコン）及びＣ（炭素）の双方が配列している。
以下、ＳｉＣ層１０ａの第１の面がシリコン面に対し０度以上８度以下傾斜した面、第２の面がカーボン面に対し０度以上８度以下傾斜した面である場合を例に説明する。シリコン面に対し０度以上８度以下傾斜した面、及び、カーボン面に対し０度以上８度以下傾斜した面は、それぞれ、特性上、シリコン面、カーボン面とほぼ同等とみなすことができる。
ドリフト層１０ｂは、例えば、ＳｉＣ層１０ａ上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト層１０ｂの、ｎ型不純物の不純物濃度は、例えば、５×１０１５以上２×１０１６ｃｍ−３以下である。ｎ型不純物は、例えばＮ（窒素）である。
ドリフト層１０ｂの表面も、シリコン面に対し０度以上８度以下傾斜した面である。ドリフト層１０ｂの膜厚は、例えば、５μｍ以上１５０μｍ以下である。
ドリフト層１０ｂの表面には、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上５×１０１９ｃｍ−３以下のｐ型のアノード層（ＳｉＣ層）１２が形成されている。アノード層１２の深さは、例えば０．３μｍ程度である。
アノード層１２上には、金属のアノード電極（電極）１４が設けられている。アノード層１２とアノード電極１４は、電気的に接続される。
アノード電極１４は、例えば金属である。アノード電極１４を形成する金属は、例えば、ＴｉＮ（窒化チタン）である。ＴｉＮ上に、例えば、Ａｌ（アルミニウム）等の他の金属が積層されていても構わない。また、金属以外にも、例えば、ｎ型不純物を含有する多結晶シリコン等の導電性材料を適用することも可能である。
アノード電極１４を形成する金属中の炭素濃度は、１×１０１８ｃｍ−３以下である。
アノード層１２とアノード電極１４との間には、ｐ型不純物を含有するｐ型不純物領域（不純物領域）１６が設けられる。
図３は、本実施形態の半導体装置の元素プロファイルを示す図である。ｐ型のアノード層（ｐ型のＳｉＣ層）１２とアノード電極（電極）１４とを含む断面の、ｐ型不純物の濃度プロファイルを示す。ｐ型不純物領域１６は、ｐ型不純物の最大濃度が１×１０２０ｃｍ−３以上５×１０２２ｃｍ−３以下である。ｐ型不純物領域１６のｐ型不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で、測定することが可能である。
図３に示すように、アノード層１２とアノード電極１４との間の界面に、ｐ型不純物が高濃度に偏析している。ｐ型不純物の最大濃度の位置と、ｐ型不純物の最大濃度の位置からアノード層１２側のｐ型不純物の濃度が最大濃度の一桁低下した位置との距離（図３中のｄ）が５０ｎｍ以下である。ｐ型不純物の最大濃度の位置と、ｐ型不純物の最大濃度の位置からアノード層１２側のｐ型不純物の濃度が最大濃度の一桁低下した位置との距離は、例えば、ＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）で測定することが可能である。或いはＡｔｏｍ Ｐｒｏｂｅにより密度分布も測定可能である。
ｐ型不純物領域１６では、例えば、ｐ型不純物がＳｉＣの格子位置に入り活性化している。
ｐ型不純物領域１６に含有されるｐ型不純物は、例えば、Ａｌ（アルミニウム）である。ｐ型不純物は、Ｂ（ボロン）、Ｇａ（ガリウム）、又はＩｎ（インジウム）であっても構わない。
ＳｉＣ基板１０のドリフト層１０ｂと反対側、すなわち、第２の面側には、金属のカソード電極１８が形成されている。カソード電極１８は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のＡｌ（アルミニウム）のメタル層との積層で構成される。Ｎｉのバリアメタル層とＡｌのメタル層とは反応により合金を形成していてもよい。また、ＮｉとＳｉＣ基板１０が反応してシリサイドを形成しても構わない。
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、ＳｉＣ層に所定のプロジェクテッドレンジで不純物のイオン注入を行い、ＳｉＣ層をイオン注入のプロジェクテッドレンジよりも深い領域まで酸化して酸化膜を形成し、酸化膜を剥離し、ＳｉＣ層上に電極を形成する。本実施形態の半導体装置の製造方法は、図１に示した半導体装置の製造方法の一例である。
図４は、本実施形態の半導体装置の製造方法を例示する工程フロー図である。図５−図８は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
図４に示すように、本実施形態の半導体装置の製造方法は、ｎ−ＳｉＣ層形成（ステップＳ１００）、ｐ型不純物イオン注入（ステップＳ１０２）、アニール（ステップＳ１０４）、酸化膜形成（ステップＳ１０６）、酸化膜剥離（ステップＳ１０８）、アノード電極形成（ステップＳ１１０）、及びカソード電極形成（ステップＳ１１２）を備える。
まず、シリコン面である第１の面と、カーボン面である第２の面を有するｎ型のＳｉＣ層１０ａを準備する。
次に、ステップＳ１００で、ＳｉＣ層１０ａの第１の面上に、エピタキシャル成長法により、ｎ−型のＳｉＣのドリフト層１０ｂを形成する。ｎ型のＳｉＣ層１０ａとｎ−型のドリフト層１０ｂがＳｉＣ基板１０を構成する（図５）。
次に、ステップＳ１０２で、公知のイオン注入法により、ｐ型不純物を、ドリフト層１０ｂへイオン注入する（図６）。ｐ型不純物は、例えば、Ａｌ（アルミニウム）である。イオン注入のドーズ量は、例えば、１×１０１５ｃｍ−２以上１×１０１７ｃｍ−２以下である。後に形成されるｐ型不純物領域１６を高濃度にする観点から、１×１０１６ｃｍ−２以上であることが望ましい。
次に、ステップＳ１０４で、ｐ型不純物をイオン注入した後に、ｐ型不純物を活性化する活性化アニールを行う。活性化アニールは、例えば、不活性ガス雰囲気中、１７００℃以上１９００℃以下の温度で行う。
ｐ型不純物のイオン注入と活性化アニールにより、ｐ型のアノード層１２が形成される。
次に、ステップＳ１０６で、ドリフト層１０ｂを熱酸化して酸化膜２０を形成する（図７）。ドリフト層１０ｂをＡｌのイオン注入のプロジェクテッドレンジ（Ｒｐ）よりも深い領域まで熱酸化して、酸化膜２０を形成する。
熱酸化は、例えば、酸化性雰囲気中で８００℃以上１５００℃以下の温度で行われる。９００℃以上１３５０℃以下であることが望ましい。１０００℃以上１３００℃以下であることが更に望ましい。
形成される酸化膜２０の膜厚はプロジェクテッドレンジ（Ｒｐ）に依存するが、本実施例のようにＳｉ面を用いる場合は、５０ｎｍ以上１０００ｎｍ以下であることが望ましく、１００ｎｍ以上３００ｎｍ以下であることがより望ましい。上記範囲を下回ると、ｐ型不純物領域１６を十分に高濃度にできない恐れがある。また、上記範囲を上回ると、製造時間が増大し製造コストが増大する恐れがある。
酸化膜２０の形成時に、酸化膜２０とアノード層１２との界面にｐ型不純物がパイルアップすることで高濃度に偏析し、ｐ型不純物領域１６が形成される。ｐ型不純物は、熱酸化時にアノード層１２表面に形成される炭素空孔に入り活性化する。あるいは、ｐ型不純物は、熱酸化時にアノード層１２表面に形成される炭素空孔とＳｉ（シリコン）が置換した後のＳｉ格子位置に入り活性化する。
また、熱酸化時にアノード層１２表面で発生した格子間炭素が、アノード層１２やＳｉＣ基板１０内部に拡散し、アノード層１２やＳｉＣ基板１０内部の炭素空孔に入る。これにより、アノード層１２やＳｉＣ基板１０内部の炭素空孔の濃度が低減する。
次に、ステップＳ１０８で、酸化膜２０を剥離する（図８）。酸化膜２０は、例えば、フッ酸系のウェットエッチングにより剥離される。
その後、公知のプロセスにより、ステップ１１０で、アノード層１２上にアノード電極１４を形成する。また、ステップ１１２で、ＳｉＣ基板１０の裏面側にカソード電極１８を形成し、図１に示す本実施形態のＰＩＮダイオード１００が製造される。
以下、本実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
ＳｉＣを熱酸化する際に、ＳｉＣ中に存在する不純物の安定性を第１原理計算により検討した。熱酸化時にＳｉＣと酸化膜の界面において、ＳｉＣ中の不純物が酸化膜へ拡散する場合と、不純物がＳｉＣ中に留まる場合のエネルギー差を計算した。
第１原理による計算の結果、ｐ型不純物であるＡｌ（アルミニウム）、Ｂ（ボロン）、Ｇａ（ガリウム）、又はＩｎ（インジウム）、ｎ型不純物であるＮ（窒素）、Ａｓ（ヒ素）、Ｐ（リン）、Ｓｂ（アンチモン）いずれの場合も、ＳｉＣ中に留まる方が、酸化膜中へ拡散するよりも安定であることが明らかになった。また、上記、ｐ型不純物及びｎ型不純物のＳｉＣ中における拡散係数は極めて小さい。
図９は、本実施形態の作用の説明図である。図９（ａ）−（ｃ）、それぞれの図において、右側がＳｉＣ基板の表面側（第１の面側）、左側がＳｉＣ基板の裏面側（第２の面側）である。
本実施形態では、ＳｉＣ中に、例えば、ｐ型不純物としてＡｌ（アルミニウム）を表面側からイオン注入し、アニールで活性化する（図９（ａ））。図９（ａ）には、イオン注入のプロジェクテッドレンジ（Ｒｐ）を示している。
その後、熱酸化によりシリコン酸化膜が形成される（図９（ｂ））。この際、Ａｌは、上述のようにシリコン酸化膜に拡散するよりも、ＳｉＣ側に留まることがエネルギー的に安定である。また、ＡｌのＳｉＣ中における拡散係数は極めて小さい。このため、Ａｌは、ＳｉＣとシリコン酸化膜の界面にパイルアップする。特に、本実施形態では、イオン注入のプロジェクテッドレンジよりも深い領域まで熱酸化して酸化膜を形成するため、多量のＡｌが界面にパイルアップして、高濃度で幅の狭いｐ型不純物領域が界面に形成される。
シリコン酸化膜の形成時に、ＳｉＣ格子から炭素が抜けることで、炭素空孔が形成される。この炭素空孔にＡｌが入ることで安定化し、Ａｌは活性化する。或いは、ＳｉＣのＳｉ（シリコン）が炭素空孔に入り、ＳｉＣのＳｉ格子位置にＡｌが入ることで活性化する。したがって、ｐ型不純物領域では、活性化したＡｌが高濃度で存在することになる。つまり、本実施形態のプロセスでは、ｐ型不純物領域のＡｌは、酸化により活性化されるため、酸化後に活性化のための高温プロセスは必ずしも必要ではない。
活性化したＡｌが高濃度で存在するｐ型不純物領域上に、例えば、金属の電極が形成される（図９（ｃ））。ｐ型のＳｉＣと電極との間の障壁幅は、活性化した不純部物濃度の高いｐ型不純物領域が存在することにより狭くなる。したがって、ｐ型のＳｉＣと電極との間で、低抵抗なオーミックコンタクトが実現される。
以上の作用により、本実施形態のＰＩＮダイオード１００では、アノード層１２とアノード電極１４との間で低抵抗なオーミックコンタクトが実現される。したがって、オン抵抗が低く、順方向電流の大きいＰＩＮダイオード１００が実現される。
また、本実施形態では、アノード層１２とアノード電極１４との間の界面の、例えば、５０ｎｍ以下の極めて幅の狭い領域にｐ型不純物領域１６が形成される。したがって、例えば、アノード層１２のｐ型不純物濃度を、ｐｎ接合の耐圧や、寄生抵抗など、コンタクト抵抗以外の特性を最適化する観点から制御することが容易となる。
なお、ｐ型不純物領域１６を高濃度にする観点、及び、アノード層１２の不純物濃度の設計自由度を高くする観点からは、ｐ型不純物領域１６の深さ方向の幅は狭いことが望ましい。したがって、ｐ型不純物の最大濃度の位置と、ｐ型不純物の最大濃度の位置からアノード層１２側のｐ型不純物の濃度が最大濃度の一桁低下した位置との距離（図３中のｄ）は、２０ｎｍ以下であることが望ましく、１０ｎｍ以下であることがより望ましい。
また、本実施形態のＰＩＮダイオード１００の製造方法では、熱酸化の際にアノード層１２表面で発生した格子間炭素が、アノード層１２やＳｉＣ基板１０内部に拡散し、アノード層１２やＳｉＣ基板１０内部の炭素空孔に入る。これにより、アノード層１２やＳｉＣ基板１０内部の炭素空孔の濃度が低減する。
ＳｉＣ中の炭素空孔は、少数キャリアライフタイムの低下や、不純物層抵抗の増大を招く。本実施形態によれば、アノード層１２やＳｉＣ基板１０内部の炭素空孔の濃度が低減することで、少数キャリアライフタイムが長くなり、不純物層抵抗が低減する。したがって、オン抵抗の低いＰＩＮダイオード１００が実現される。
また、例えば、ＳｉＣと金属を反応させてシリサイドを形成することで低コンタクト抵抗の電極を形成する方法がある。この場合、ＳｉＣとシリサイドの界面やシリサイド膜中に存在する余剰な炭素が、電極の膜剥がれを引き起こす場合がある。
本実施形態のＰＩＮダイオード１００の製造方法では、高濃度のｐ型不純物領域１６が形成されることから、ＳｉＣと電極との間のシリサイド化は必ずしも必要ない。なお、熱酸化時に酸化膜に取り込まれる余剰な炭素は、酸化膜の剥離により除去される。
したがって、金属中の炭素濃度が、１×１０１８ｃｍ−３以下と低減されたアノード電極１２が形成可能である。よって、膜剥がれ等がなく信頼性の高いＰＩＮダイオード１００が実現できる。
以上、本実施形態によれば、コンタクト抵抗の低いＰＩＮダイオード１００が実現される。
（第２の実施形態）
本実施形態の半導体装置は、ｎ型のＳｉＣ基板と電極との界面にｎ型不純物領域が設けられる点で、第１の実施形態と異なっている。第１の実施形態と重複する内容については、記述を省略する。
図１０は、本実施形態の半導体装置であるＰＩＮダイオードの構成を示す模式断面図である。
このＰＩＮダイオード２００は、ＳｉＣ基板１０、アノード層１２、アノード電極１４、カソード電極１８、ｎ型不純物領域２２を備えている。ＳｉＣ基板１０は、ｎ型のＳｉＣ層１０ａと、ＳｉＣ層１０ａ上のｎ−型のドリフト層１０ｂとで構成される。ＰＩＮダイオード２００は、ｎ型不純物領域２２を備えている。
本実施形態において、アノード電極１４は、例えば、金属である。アノード電極１４を形成する金属は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のＡｌ（アルミニウム）のメタル層との積層で構成される。Ｎｉのバリアメタル層とＡｌのメタル層とは反応により合金を形成していてもよい。また、ＮｉとＳｉＣ基板１０が反応してシリサイドを形成しても構わない。
カソード電極１８は、例えば金属である。カソード電極１８を形成する金属は、例えば、ＴｉＮ（窒化チタン）である。ＴｉＮ上に、例えば、Ａｌ（アルミニウム）等の他の金属が積層されていても構わない。
ｎ型不純物領域２２は、ｎ型のＳｉＣ層１０ａとカソード電極１８との間に設けられる。ｎ型不純物領域２２は、ｎ型不純物を含有する。
ｎ型不純物領域２２は、ｎ型不純物の最大濃度が１×１０２０ｃｍ−３以上５×１０２２ｃｍ−３以下である。ｎ型のＳｉＣ層１０ａとカソード電極１８との間の界面に、ｎ型不純物が高濃度に偏析している。
ｎ型不純物の最大濃度の位置と、ｎ型不純物の最大濃度の位置からｎ型のＳｉＣ層１０ａ側のｎ型不純物の濃度が最大濃度の一桁低下した位置との距離が５０ｎｍ以下である。この距離は、２０ｎｍ以下であることが望ましく、１０ｎｍ以下であることがより望ましい。
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、ＳｉＣ層に不純物のイオン注入を行い、イオン注入で導入された不純物が９０％以上含まれる領域まで酸化し、酸化膜を剥離し、ＳｉＣ層上に電極を形成する。本実施形態の半導体装置の製造方法は、図１０に示した半導体装置の製造方法の一例である。イオン注入で導入された不純物が９０％以上含まれる領域とは、例えば、プロジェクテッドレンジの３倍よりも深い領域である。イオン注入のプロファイル次第では、プロジェクテッドレンジの４倍程度が必要になる可能性もある。
図１１は、本実施形態の半導体装置の製造方法を例示する工程フロー図である。図１２−図１５は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
図１１に示すように、本実施形態の半導体装置の製造方法は、ｎ−ＳｉＣ層形成（ステップＳ２００）、ｐ型不純物イオン注入（ステップＳ２０２）、アニール（ステップＳ２０４）、裏面ｎ型不純物イオン注入（ステップＳ２０６）、裏面酸化膜形成（ステップＳ２０８）、裏面酸化膜剥離（ステップＳ２１０）、アノード電極形成（ステップＳ２１２）、及びカソード電極形成（ステップＳ２１４）を備える。
まず、シリコン面である第１の面と、カーボン面である第２の面を有するｎ型のＳｉＣ層１０ａを準備する。なお、ｎ型のＳｉＣ層１０ａの第２の面を裏面と称する。
次に、ステップＳ２００で、ＳｉＣ層１０ａの第１の面上に、エピタキシャル成長法により、ｎ−型のドリフト層１０ｂを形成する。ｎ型のＳｉＣ層１０ａとｎ−型のドリフト層１０ｂがＳｉＣ基板１０を構成する。
次に、ステップＳ２０２で、公知のイオン注入法により、ｐ型不純物を、ドリフト層１０ｂへイオン注入する。ｐ型不純物は、例えば、Ａｌ（アルミニウム）である。
次に、ステップＳ２０４で、ｐ型不純物をイオン注入した後に、ｐ型不純物を活性化する活性化アニールを行う。活性化アニールは、例えば、不活性ガス雰囲気中、１７００℃以上１９００℃以下の温度で行う。ｐ型不純物のイオン注入と活性化アニールにより、ｐ型のアノード層１２が形成される（図１２）。
次に、ステップＳ２０６で、公知のイオン注入法により、ｎ型不純物を、ｎ型のＳｉＣ層１０ａへ裏面側からイオン注入する。ｎ型不純物がイオン注入された領域にｎ＋型領域２４が形成される（図１３）。ｎ型不純物は、例えば、Ｎ（窒素）である。ｎ型不純物は、Ａｓ（ヒ素）、Ｐ（リン）、又はアンチモン（Ｓｂ）であっても構わない。
イオン注入のドーズ量は、例えば、１×１０１５ｃｍ−２以上１×１０１７ｃｍ−２以下である。後に形成されるｎ型不純物領域２２を高濃度にする観点から、１×１０１６ｃｍ−２以上であることが望ましい。
次に、ステップ２０８で、ｎ型のＳｉＣ層１０ａを熱酸化して裏面酸化膜２６を形成する（図１４）。ｎ型のＳｉＣ層１０ａをイオン注入のプロジェクテッドレンジ（Ｒｐ）の３倍よりも深い領域まで熱酸化して、裏面酸化膜２６を形成する。この際、ｎ＋型領域２４のほぼ全域が酸化される。ほぼ全域が酸化されることで、イオン注入により導入されたドーパントを集めて濃縮することが出来る。
熱酸化は、例えば、酸化性雰囲気中で８００℃以上１５００℃以下の温度で行われる。９００℃以上１３５０℃以下であることが望ましい。１０００℃以上１３００℃以下であることが更に望ましい。第２の面はカーボン面である。カーボン面はシリコン面に比べて、酸化速度が１０倍程度速い。したがって、シリコン面と同等の膜厚の酸化膜を、シリコン面と比較して、短い時間、又は、低い温度で形成することが可能である。
形成される裏面酸化膜２６の膜厚はプロジェクテッドレンジ（Ｒｐ）に依存するが、本実施例のようにＣ面を用いる場合は、５００ｎｍ以上１００００ｎｍ以下であることが望ましく、１０００ｎｍ以上３０００ｎｍ以下であることがより望ましい。上記範囲を下回ると、プロジェクテッドレンジ（Ｒｐ）の３倍まで酸化しきれない恐れがある。また、上記範囲を上回ると、製造時間が増大し製造コストが増大する恐れがある。酸化膜２６の膜厚はプロジェクテッドレンジ（Ｒｐ）に依存するが、酸化する面の面方位が、Ａ面やＭ面である場合は、Ｃ面の半分程度と考えればよい。２５０ｎｍ以上５０００ｎｍ以下であることが望ましく、５００ｎｍ以上１５００ｎｍ以下であることがより望ましい。Ｃ面よりも酸化スピードがおおよそ半分程度になるためである。
裏面酸化膜２６の形成時に、裏面酸化膜２６とｎ型のＳｉＣ層１０ａとの界面にｎ型不純物がパイルアップすることで高濃度に偏析し、ｎ型不純物領域２２が形成される。ｎ型不純物は、熱酸化時にＳｉＣ層１０ａ表面に形成される炭素空孔に入り活性化する。あるいは、ｎ型不純物は、熱酸化時にＳｉＣ層１０ａ表面に形成される炭素空孔とＳｉ（シリコン）が置換した後のＳｉ格子位置に入り活性化する。
また、熱酸化時にＳｉＣ層１０ａ表面で発生した格子間炭素が、ＳｉＣ基板１０内部に拡散し、ＳｉＣ基板１０内部の炭素空孔に入る。これによりＳｉＣ基板１０内部の炭素空孔の濃度が低減する。
次に、ステップＳ２１０で、裏面酸化膜２６を剥離する（図１５）。裏面酸化膜２６は、例えば、フッ酸系のウェットエッチングにより剥離される。
その後、ステップ２１２で、公知のプロセスにより、アノード層１２上にアノード電極１４を形成する。また、ステップ２１４で、ＳｉＣ基板１０の裏面側にカソード電極１８を形成し、図１０に示す本実施形態のＰＩＮダイオード２００が製造される。
以下、本実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
上述のように、第１原理による計算の結果、ｐ型不純物であるＡｌ（アルミニウム）、Ｂ（ボロン）、Ｇａ（ガリウム）、又はＩｎ（インジウム）、ｎ型不純物であるＮ（窒素）、Ａｓ（ヒ素）、Ｐ（リン）、Ｓｂ（アンチモン）いずれの場合も、ＳｉＣ中に留まる方が、酸化膜中へ拡散するよりも安定であることが明らかになった。また、上記、ｐ型不純物及びｎ型不純物のＳｉＣ中における拡散係数は極めて小さい。
図１６は、本実施形態の作用を説明する図である。図１６（ａ）−（ｃ）、それぞれの図において、右側がＳｉＣ基板の裏面側（第２の面側）、左側がＳｉＣ基板の表面側（第１の面側）である。
本実施形態では、ＳｉＣ中に、例えば、ｎ型不純物としてＮ（窒素）を裏面側からイオン注入する（図１６（ａ））。図１６（ａ）では、イオン注入のプロジェクテッドレンジ（Ｒｐ）及び、プロジェクテッドレンジの３倍（３Ｒｐ）を示している。
その後、熱酸化によりシリコン酸化膜が形成される（図１６（ｂ））。この際、Ｎは、上述のようにシリコン酸化膜に拡散するよりも、ＳｉＣ側に留まることがエネルギー的に安定である。また、ＮのＳｉＣ中における拡散係数は極めて小さい。このため、Ｎは、ＳｉＣとシリコン酸化膜の界面にパイルアップする。特に、本実施形態では、イオン注入のプロジェクテッドレンジの３倍よりも深い領域まで熱酸化して酸化膜を形成するため、多量のＮが界面にパイルアップして、高濃度で幅の狭いｎ型不純物領域が界面に形成される。
シリコン酸化膜の形成時に、ＳｉＣ格子から炭素が抜けることで、炭素空孔が形成される。この炭素空孔にＮが入ることで安定化し、Ｎは活性化する。或いは、ＳｉＣのＳｉ（シリコン）が炭素空孔に入り、ＳｉＣのＳｉ格子位置にＮが入ることで活性化する。したがって、ｎ型不純物領域では、活性化したＮが高濃度で存在することになる。
本実施形態では、イオン注入で導入されたＮを含む大部分の領域が酸化される。酸化によって、Ｎは活性化されるため、Ｎのイオン注入後の活性化のためのアニールは必ずしも必要ではない。
活性化したＮが高濃度で存在するｎ型不純物領域上に、例えば、金属の電極が形成される（図１６（ｃ））。ｎ型のＳｉＣと電極との間の障壁幅は、活性化した不純部物濃度の高いｎ型不純物領域が存在することにより狭くなる。したがって、ｎ型のＳｉＣと電極との間で、低抵抗なオーミックコンタクトが実現される。
以上の作用により、本実施形態のＰＩＮダイオード２００では、ＳｉＣ層１０ａとカソード電極１８との間で低抵抗なオーミックコンタクトが実現される。したがって、オン抵抗が低く、順方向電流の大きいＰＩＮダイオード２００が実現される。
また、本実施形態では、ＳｉＣ層１０ａとカソード電極１８との間の界面の、例えば、５０ｎｍ以下の極めて幅の狭い領域にｎ型不純物領域２２が形成される。したがって、例えば、ＳｉＣ層１０ａのｎ型不純物濃度を、ｐｎ接合の耐圧や、寄生抵抗など、コンタクト抵抗以外の特性を最適化する観点から制御することが容易となる。
なお、ｎ型不純物領域２２を高濃度にする観点、及び、ＳｉＣ層１０ａの不純物濃度の設計自由度を高くする観点からは、ｎ型不純物領域２２の深さ方向の幅は狭いことが望ましい。したがって、ｎ型不純物の最大濃度の位置と、ｎ型不純物の最大濃度の位置からＳｉＣ層１０ａ側のｎ型不純物の濃度が最大濃度の一桁低下した位置との距離は、２０ｎｍ以下であることが望ましく、１０ｎｍ以下であることがより望ましい。
また、本実施形態のＰＩＮダイオード２００の製造方法では、熱酸化の際にＳｉＣ層１０ａ表面で発生した格子間炭素が、ＳｉＣ基板１０内部に拡散し、ＳｉＣ基板１０内部の炭素空孔に入る。これにより、ＳｉＣ基板１０内部の炭素空孔の濃度が低減する。
ＳｉＣ中の炭素空孔は、少数キャリアライフタイムの低下や、不純物層抵抗の増大を招く。本実施形態によれば、ＳｉＣ基板１０内部の炭素空孔の濃度が低減することで、少数キャリアライフタイムが長くなり、不純物層抵抗が低減する。したがって、オン抵抗の低いＰＩＮダイオード２００が実現される。
また、例えば、ＳｉＣと金属を反応させてシリサイドを形成することで電極を形成する方法がある。この場合、ＳｉＣとシリサイドの界面やシリサイド膜中に存在する余剰な炭素が、電極の膜剥がれと引き起こす場合がある。
本実施形態のＰＩＮダイオード２００の製造方法では、高濃度のｎ型不純物領域２２が形成されることから、ＳｉＣと電極との間のシリサイド化は必ずしも必要でない。なお、熱酸化時に酸化膜に取り込まれる余剰な炭素は、酸化膜の剥離により除去される。
したがって、金属中の炭素濃度が、１×１０１８ｃｍ−３以下と低減されたカソード電極１８が形成可能である。よって、膜剥がれ等がなく信頼性の高いＰＩＮダイオード２００が実現できる。
以上、本実施形態によれば、コンタクト抵抗の低いＰＩＮダイオード２００が実現される。
（第３の実施形態）
本実施形態の半導体装置は、ＳｉＣ層がｎ型領域とｐ型領域を有し、不純物領域が、不純物がｎ型不純物である第１の領域と、不純物がｐ型不純物である第２の領域を有し、ｎ型領域と電極との間に第１の領域が設けられ、ｐ型領域と電極との間に第２の領域が設けられ点で、第１及び第２の実施形態と異なっている。第１又は第２の実施形態と重複する内容については、記述を省略する。
図１７は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。このＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）３００は、例えば、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。
このＭＯＳＦＥＴ３００は、ＳｉＣ基板１０を備えている。ＳｉＣ基板１０は、ｎ型のＳｉＣ層１０ａと、ＳｉＣ層１０ａ上のｎ−型のドリフト層１０ｂとで構成される。
ＳｉＣ層１０ａは、第１と第２の面を有する。図１７においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。第１の面はシリコン面に対し０度以上８度以下傾斜した面である。ＳｉＣ層１０ａは、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣである。
ドリフト層１０ｂは、例えば、ＳｉＣ層１０ａ上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト層１０ｂの、ｎ型不純物の不純物濃度は、例えば、５×１０１５以上２×１０１６ｃｍ−３以下である。ｎ型不純物は、例えばＮ（窒素）である。
ドリフト層１０ｂの表面も、シリコン面に対し０度以上８度以下傾斜した面である。ドリフト層１０ｂの膜厚は、例えば、５μｍ以上１５０μｍ以下である。
ドリフト層１０ｂの一部表面には、ｐ型不純物の不純物濃度５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下程度のｐ型のｐウェル領域３０が形成されている。ｐウェル領域３０の深さは、例えば０．６μｍ程度である。ｐウェル領域３０は、ＭＯＳＦＥＴ３００のチャネル領域として機能する。ｐ型不純物は、例えば、Ａｌである。
ｐウェル領域３０の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下程度のｎ＋型のソース領域（ｎ型領域）３２が形成されている。ソース領域３２の深さは、ｐウェル領域３０の深さよりも浅く、例えば０．３μｍ程度である。ｎ型不純物は、例えば、Ｎ（窒素）である。
また、ｐウェル領域３０の一部表面であって、ｎ＋型のソース領域３２の側方に、例えばｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下程度のｐ＋型のｐウェルコンタクト領域（ｐ型領域）３４が形成されている。ｐウェルコンタクト領域３４の深さは、ｐウェル領域３０の深さよりも浅く、例えば０．３μｍ程度である。ｐ型不純物は、例えば、Ａｌである。
ドリフト層１０ｂ及びｐウェル領域３０の表面に連続的に、これらの領域及び層を跨ぐように形成されたゲート絶縁膜３６を有している。ゲート絶縁膜３６には、例えばシリコン酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
そして、ゲート絶縁膜３６上には、ゲート電極４０が形成されている。ゲート電極４０には、例えば、不純物がドープされた多結晶シリコン等が適用可能である。ゲート電極４０上には、例えば、シリコン酸化膜で形成される層間絶縁膜４２が形成されている。
ゲート電極４０下のソース領域３２とドリフト層１０ｂとに挟まれるｐウェル領域３０が、ＭＯＳＦＥＴ３００のチャネル領域として機能する。
そして、ソース領域（ｎ型領域）３２と、ｐウェルコンタクト領域（ｐ型領域）３４上には、導電性のソース・ｐウェル共通電極４４が設けられている。ソース領域３２及びｐウェルコンタクト領域３４とソース・ｐウェル共通電極４４は電気的に接続される。
ソース・ｐウェル共通電極４４は、例えば金属である。ソース・ｐウェル共通電極４４を形成する金属は、例えば、ＴｉＮ（窒化チタン）である。ＴｉＮ上に、例えば、Ａｌ（アルミニウム）等の他の金属が積層されていても構わない。また、金属以外にも、例えば、不純物を含有する多結晶シリコン等の導電性材料を適用することも可能である。
ソース領域（ｎ型領域）３２とソース・ｐウェル共通電極４４との間には、ｎ型不純物を含有するｎ型不純物領域（第１の領域）４６が設けられる。また、ｐウェルコンタクト領域（ｐ型領域）３４とソース・ｐウェル共通電極４４との間には、ｐ型不純物を含有するｐ型不純物領域（第２の領域）４８が設けられる。
ｎ型不純物領域４６は、ｎ型不純物の最大濃度が１×１０２０ｃｍ−３以上５×１０２２ｃｍ−３以下である。ソース領域３２とソース・ｐウェル共通電極４４との間の界面に、ｎ型不純物が高濃度に偏析している。ｎ型不純物は、例えば、Ｎ（窒素）である。ｎ型不純物は、Ａｓ（ヒ素）、Ｐ（リン）、アンチモン（Ｓｂ）であっても構わない。
ｎ型不純物の最大濃度の位置と、ｎ型不純物の最大濃度の位置からソース領域（ｎ型領域）３２側のｎ型不純物の濃度が最大濃度の一桁低下した位置との距離が５０ｎｍ以下である。この距離は、２０ｎｍ以下であることが望ましく、１０ｎｍ以下であることがより望ましい。
ｐ型不純物領域４８は、ｐ型不純物の最大濃度が１×１０２０ｃｍ−３以上５×１０２２ｃｍ−３以下である。ｐウェルコンタクト領域３４とソース・ｐウェル共通電極４４との間の界面に、ｐ型不純物が高濃度に偏析している。ｐ型不純物は、例えば、Ａｌ（アルミニウム）である。ｐ型不純物は、Ｂ（ボロン）、Ｇａ（ガリウム）、又はＩｎ（インジウム）であっても構わない。
ｐ型不純物の最大濃度の位置と、ｐ型不純物の最大濃度の位置からｐウェルコンタクト領域（ｐ型領域）３４側のｐ型不純物の濃度が最大濃度の一桁低下した位置との距離が５０ｎｍ以下である。この距離は、２０ｎｍ以下であることが望ましく、１０ｎｍ以下であることがより望ましい。
また、ＳｉＣ基板１０の第２の面側には、導電性のドレイン電極５０が形成されている。ドレイン電極５０は、例えば、Ｎｉ（ニッケル）である。
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置の製造方法は、ＳｉＣ層に所定の第１のプロジェクテッドレンジでｎ型不純物の第１のイオン注入を行いｎ型領域を形成し、ＳｉＣ層に所定の第２のプロジェクテッドレンジでｐ型不純物の第２のイオン注入を行いｐ型領域を形成し、ＳｉＣ層を第１のプロジェクテッドレンジ及び第２のプロジェクテッドレンジよりも深い領域まで酸化して酸化膜を形成し、酸化膜を剥離し、ｎ型領域及びｐ型領域上に電極を形成する。本実施形態の半導体装置の製造方法は、図１７に示した半導体装置の製造方法の一例である。
図１８は、本実施形態の半導体装置の製造方法を例示する工程フロー図である。図１９−図２５は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
図１８に示すように、本実施形態の半導体装置の製造方法は、ｎ−ＳｉＣ層形成（ステップＳ３００）、ｐ型不純物イオン注入（ステップＳ３０２）、ｎ型不純物イオン注入（ステップＳ３０４）、ｐ型不純物イオン注入（ステップＳ３０６）、アニール（ステップＳ３０８）、酸化膜形成（ステップＳ３１０）、酸化膜剥離（ステップＳ３１２）、ゲート絶縁膜形成（ステップＳ３１４）、ゲート電極形成（ステップＳ３１６）、層間膜形成（ステップＳ３１８）、ソース・ｐウェル共通電極形成（ステップＳ３２０）、ドレイン電極形成（ステップＳ３２２）、及びアニール（ステップＳ３２４）を備える。
まず、シリコン面である第１の面と、カーボン面である第２の面を有するｎ型のＳｉＣ層１０ａを準備する。
次に、ステップＳ３００で、ＳｉＣ層１０ａの第１の面上に、エピタキシャル成長法により、ｎ−型のドリフト層１０ｂを形成する。ｎ型のＳｉＣ層１０ａとｎ−型のドリフト層１０ｂがＳｉＣ基板１０を構成する（図１９）。
次に、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第１のマスク材５２を形成する。ステップＳ３０２では、この第１のマスク材５２をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをドリフト層１０ｂにイオン注入し、ｐウェル領域３０を形成する（図２０）。
次に、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第２のマスク材５４を形成する。ステップＳ３０４では、この第２のマスク材５４をイオン注入マスクとして用いて、ｎ型不純物であるＮをドリフト層１０ｂにイオン注入し、ソース領域（ｎ型領域）３２を形成する（図２１）。このイオン注入を第１のイオン注入と称する。第１のイオン注入後のＮの濃度プロファイルは、第１のプロジェクテッドレンジ（Ｒｐ１）を備える。
次に、フォトリソグラフィーとエッチングによるパターニングにより、例えばＳｉＯ２の第３のマスク材５６を形成する。ステップＳ３０６では、この第３のマスク材５６をイオン注入マスクとして用いて、ｐ型不純物であるＡｌをドリフト層１０ｂにイオン注入し、ｐウェルコンタクト領域（ｐ型領域）３４を形成する（図２２）。このイオン注入を第２のイオン注入と称する。第２のイオン注入のＡｌの濃度プロファイルは、第２のプロジェクテッドレンジ（Ｒｐ２）を備える。
次に、ステップＳ３０８では、ｐ型不純物とｎ型不純物の活性化のためのアニールを行う。活性化アニールは、例えば、不活性ガス雰囲気中、１７００℃以上１９００℃以下の温度で行う。
次に、ステップＳ３０８で、ドリフト層１０ｂを熱酸化して酸化膜６０を形成する（図２３）。ドリフト層１０ｂを第１のイオン注入の第１のプロジェクテッドレンジ（Ｒｐ１）及び第２のイオン注入の第２のプロジェクテッドレンジ（Ｒｐ２）のいずれよりも深い領域まで熱酸化して、酸化膜６０を形成する。
熱酸化は、例えば、酸化性雰囲気中で８００℃以上１５００℃以下の温度で行われる。９００℃以上１３５０℃以下であることが望ましい。１０００℃以上１３００℃以下であることが更に望ましい。
形成される酸化膜６０の膜厚はプロジェクテッドレンジに依存するが、本実施例のようにＳｉ面を用いる場合は、５０ｎｍ以上１０００ｎｍ以下であることが望ましく、１００ｎｍ以上３００ｎｍ以下であることがより望ましい。上記範囲を下回ると、後に形成されるｎ型不純物領域４６及びｐ型不純物領域４８を十分に高濃度にできない恐れがある。また、上記範囲を上回ると、製造時間が増大し製造コストが増大する恐れがある。
熱酸化膜６０の形成時に、酸化膜６０とソース領域（ｎ型領域）３２との界面にｎ型不純物がパイルアップすることで高濃度に偏析し、ｎ型不純物領域（第１の領域）４６が形成される。また、酸化膜６０とｐウェルコンタクト領域（ｐ型領域）３４との界面に、ｐ型不純物がパイルアップすることで高濃度に偏析し、ｐ型不純物領域（第２の領域）４８が形成される。
次に、ステップＳ３１２で、酸化膜６０を剥離する（図２４）。酸化膜６０は、例えば、フッ酸系のウェットエッチングにより剥離される。
次に、ステップＳ３１４では、例えば、シリコン酸化膜のゲート絶縁膜３６がＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいは熱酸化法により形成される。そして、ステップＳ３１６では、ゲート絶縁膜３６上に、例えば、多結晶シリコンのゲート電極４０が形成される。そして、ステップＳ３１８では、ゲート電極４０上に、例えば、シリコン酸化膜の層間絶縁膜４２が形成される（図２５）。
その後、ステップＳ３２０で、ソース領域３２と、ｐウェルコンタクト領域３４とに電気的に接続される導電性のソース・ｐウェル共通電極４４が形成される。ソース・ｐウェル共通電極４４は、例えば、ＴｉＮとＡｌのスパッタにより形成される。
次に、ステップＳ３２２では、ＳｉＣ基板１０の第２の面側に、導電性のドレイン電極５０が形成される。ドレイン電極５０は、例えば、Ｎｉのスパッタにより形成される。
ステップＳ３２４では、特に、ドレイン電極５０のコンタクト抵抗を低減するために、低温でのアニールが行われる。アニールは、例えば、アルゴンガス雰囲気で、４００℃で行われる。
以上の製造方法により、図１７に示すＭＯＳＦＥＴ３００が形成される。
上述のように、一般に、ＳｉＣ層中での不純物の濃度及び活性化率が低いことにより、ＳｉＣ層へのコンタクト電極のコンタクト抵抗を低減することは、困難である。また、フェルミレベルの異なるｎ型のＳｉＣ領域と、ｐ型のＳｉＣ領域に対して、同時に共通のコンタクト電極を形成することは困難である。
本実施形態のＭＯＳＦＥＴ３００では、ソース・ｐウェル共通電極４４とソース領域３２との間に、活性化されたｎ型不純物が高濃度に偏析したｎ型不純物領域４６を備える。また、ソース・ｐウェル共通電極４４とｐウェルコンタクト領域（ｐ型領域）３４との間に、活性化されたｐ型不純物が高濃度に偏析したｐ型不純物領域４８を備える。
したがって、第１及び第２の実施形態で説明したと同様の作用により、障壁幅が狭くなり、ｎ型のソース領域３２と、ｐ型のｐウェルコンタクト領域３４の双方に対して低抵抗なオーミックコンタクトとなるソース・ｐウェル共通電極４４が実現される。したがって、簡易な製造方法で高性能なＭＯＳＦＥＴ３００が実現される。
以上、本実施形態によれば、コンタクト抵抗の低いＭＯＳＦＥＴ３００が実現される。
（第４の実施形態）
本実施形態の半導体装置は、トランスペアレント型ダイオードである点で、第１乃至第３の実施形態と異なっている。以下、第１乃至第３の実施形態と重複する内容については記述を省略する。
図２６は、本実施形態の半導体装置であるトランスペアレント型ダイオードの構成を示す模式断面図である。
このトランスペアレント型ダイオード４００は、ＳｉＣ基板１０、ｐ＋型のＳｉＣ層（ｐ型領域）７０を備えている。ＳｉＣ基板１０は、ｎ型のＳｉＣ層１０ａと、ＳｉＣ層１０ａ上のｎ−型のドリフト層１０ｂとで構成される。
そして、ｐ＋型のＳｉＣ層７０の間の領域に、ドリフト層１０ｂ上にｐ−型のＳｉＣ層７２、ｎ＋型のＳｉＣ層（ｎ型領域）７４が形成される。
そして、ｎ＋型のＳｉＣ層（ｎ型領域）７４と、ｐ＋型のＳｉＣ層（ｐ型領域）７０上には、アノード電極７６が設けられている。ｎ＋型のＳｉＣ層（ｎ型領域）７４及びｐ＋型のＳｉＣ層（ｐ型領域）７０とアノード電極７６は電気的に接続される。
アノード電極７６は、例えば金属である。アノード電極７６を形成する金属は、例えば、ＴｉＮ（窒化チタン）である。ＴｉＮ上に、例えば、Ａｌ（アルミニウム）等の他の金属が積層されていても構わない。また、金属以外にも、例えば、ｎ型不純物を含有する多結晶シリコン等の導電性材料を適用することも可能である。
ｎ＋型のＳｉＣ層（ｎ型領域）７４とアノード電極７６との間には、ｎ型不純物を含有するｎ型不純物領域（第１の領域）８０が設けられる。また、ｐ＋型のＳｉＣ層（ｐ型領域）７０とアノード電極７６との間には、ｐ型不純物を含有するｐ型不純物領域（第２の領域）８２が設けられる。
ｎ型不純物領域８０は、ｎ型不純物の最大濃度が１×１０２０ｃｍ−３以上５×１０２２ｃｍ−３以下である。ｎ＋型のＳｉＣ層（ｎ型領域）７４とアノード電極７６との間の界面に、ｎ型不純物が高濃度に偏析している。ｎ型不純物は、例えば、Ｎ（窒素）である。ｎ型不純物は、Ａｓ（ヒ素）、Ｐ（リン）、アンチモン（Ｓｂ）であっても構わない。
ｎ型不純物の最大濃度の位置と、ｎ型不純物の最大濃度の位置からｎ＋型のＳｉＣ層（ｎ型領域）７４側のｎ型不純物の濃度が最大濃度の一桁低下した位置との距離が５０ｎｍ以下である。この距離は、２０ｎｍ以下であることが望ましく、１０ｎｍ以下であることがより望ましい。
ｐ型不純物領域８２は、ｐ型不純物の最大濃度が１×１０２０ｃｍ−３以上５×１０２２ｃｍ−３以下である。ｐ＋型のＳｉＣ層（ｐ型領域）７０とアノード電極７６との間の界面に、ｐ型不純物が高濃度に偏析している。ｐ型不純物は、例えば、Ａｌ（アルミニウム）である。ｐ型不純物は、Ｂ（ボロン）、Ｇａ（ガリウム）、又はＩｎ（インジウム）であっても構わない。
ｐ型不純物の最大濃度の位置と、ｐ型不純物の最大濃度の位置からｐ＋型のＳｉＣ層（ｐ型領域）７０側のｐ型不純物の濃度が最大濃度の一桁低下した位置との距離が５０ｎｍ以下である。この距離は、２０ｎｍ以下であることが望ましく、１０ｎｍ以下であることがより望ましい。
また、ＳｉＣ基板１０の第２の面側には、導電性のカソード電極７８が形成されている。カソード電極７８は、例えば、Ｎｉ（ニッケル）である。
ｎ型不純物領域８０、ｐ型不純物領域８２は、第３の実施形態と同様の方法で形成することが可能である。
本実施形態によれば、ｎ＋型のＳｉＣ層（ｎ型領域）７４及びｐ＋型のＳｉＣ層（ｐ型領域）７０の双方に対して低抵抗なオーミックコンタクトとなるアノード電極７６が実現される。また、ｎ＋型のＳｉＣ層（ｎ型領域）７４を容易に薄くすることが出来る。したがって、簡易な製造方法で高性能なトランスペアレント型ダイオード４００が実現される。
以上、実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。また、実施形態はＳｉ面上、Ｃ面上にコンタクト電極を形成する場合を例に説明したが、Ａ面、Ｍ面あるいはそれらの中間的な面上にコンタクト電極を形成する場合にも、本発明は適用することが可能である。
また、実施形態ではＰＩＮダイオード、ＭＯＳＦＥＴ、トランスペアレント型ダイオードを半導体装置の一例として説明したが、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＰＳ（Ｍｅｒｇｅｄ ＰＩＮ Ｓｃｈｏｔｔｋｙ）ダイオード等において、低抵抗なオーミックコンタクトが要求されるＳｉＣ層上の電極にも、本発明は適用可能である。
なお、第３の実施形態のＭＯＳＦＥＴの内蔵ダイオードの部分を第４の実施形態で示したトランスペアレント型ダイオードにするなどの組み合わせを行ってもかまわない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ａ ｎ型のＳｉＣ層（ＳｉＣ層）
１０ｂ ｎ−型のドリフト層（ＳｉＣ層）
１２ アノード層（ＳｉＣ層）
１４ アノード電極（電極）
１６ ｐ型不純物領域（不純物領域）
１８ カソード電極（電極）
２２ ｎ型不純物領域（不純物領域）
３２ ソース領域（ｎ型領域）
３４ ｐウェルコンタクト領域（ｐ型領域）
４４ ソース・ｐウェル共通電極（電極）
４６ ｎ型不純物領域（第１の領域）
４８ ｐ型不純物領域（第２の領域）
７０ ｐ＋型のＳｉＣ層（ｐ型領域）
７４ ｎ＋型のＳｉＣ層（ｎ型領域）
７６ アノード電極（電極）
８０ ｎ型不純物領域（第１の領域）
８２ ｐ型不純物領域（第２の領域）
１００ ＰＩＮダイオード（半導体装置）
２００ ＰＩＮダイオード（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ トランスペアレント型ダイオード（半導体装置）

Claims (17)

  1. ＳｉＣ層と、
    前記ＳｉＣ層と電気的に接続される電極と、
    前記ＳｉＣ層と前記電極との間に設けられ、不純物の最大濃度が１×１０２０ｃｍ−３以上５×１０２２ｃｍ−３以下で、前記不純物の最大濃度の位置と、前記最大濃度の位置から前記ＳｉＣ層側の、前記不純物の濃度が前記最大濃度の一桁低下した位置との距離が５０ｎｍ以下である不純物領域と、
    を備え、
    前記ＳｉＣ層がｎ型領域とｐ型領域を有し、
    前記不純物領域が、前記不純物がｎ型不純物である第１の領域と、前記不純物がｐ型不純物である第２の領域を有し、
    前記ｎ型領域と前記電極との間に前記第１の領域が設けられ、前記ｐ型領域と前記電極との間に前記第２の領域が設けられる半導体装置。
  2. ＳｉＣ層と、
    前記ＳｉＣ層と電気的に接続される電極と、
    前記ＳｉＣ層と前記電極との間に設けられ、不純物の最大濃度が１×１０ ２０ ｃｍ −３ 以上５×１０ ２２ ｃｍ −３ 以下で、前記不純物の最大濃度の位置と、前記最大濃度の位置から前記ＳｉＣ層側の、前記不純物の濃度が前記最大濃度の一桁低下した位置との距離が５０ｎｍ以下である不純物領域と、
    を備え、
    前記電極は金属であり、前記金属中の炭素濃度が１×１０１８ｃｍ−３以下である半導体装置。
  3. ＳｉＣ層と、
    前記ＳｉＣ層と電気的に接続される電極と、
    前記ＳｉＣ層と前記電極との間に設けられ、不純物の最大濃度が１×１０ ２０ ｃｍ −３ 以上５×１０ ２２ ｃｍ −３ 以下で、前記不純物の最大濃度の位置と、前記最大濃度の位置から前記ＳｉＣ層側の、前記不純物の濃度が前記最大濃度の一桁低下した位置との距離が１０ｎｍ以下である不純物領域と、
    を備える半導体装置。
  4. 前記ＳｉＣ層がｐ型であり、前記不純物がｐ型不純物である請求項２又は請求項３記載の半導体装置。
  5. 前記ｐ型不純物が、Ａｌ（アルミニウム）、Ｂ（ボロン）、Ｇａ（ガリウム）、又はＩｎ（インジウム）である請求項４記載の半導体装置。
  6. 前記ＳｉＣ層がｎ型であり、前記不純物がｎ型不純物である請求項２又は請求項３記載の半導体装置。
  7. 前記ｎ型不純物が、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、又はＳｂ（アンチモン）である請求項６記載の半導体装置。
  8. ＳｉＣ層に所定のプロジェクテッドレンジで不純物のイオン注入を行い、
    前記ＳｉＣ層を前記プロジェクテッドレンジよりも深い領域まで熱酸化して酸化膜を形成し、
    前記酸化膜を剥離し、
    前記ＳｉＣ層上に電極を形成する半導体装置の製造方法。
  9. 前記イオン注入の後、前記酸化膜を形成する前に、１７００℃以上１９００℃以下でアニールを行う請求項８記載の半導体装置の製造方法。
  10. 前記酸化膜は８００℃以上１５００℃以下の温度で形成する請求項８又は請求項９記載の半導体装置の製造方法。
  11. 前記酸化膜を形成する際に、前記イオン注入で導入された前記不純物が９０％以上含まれる領域まで酸化する請求項８乃至請求項１０いずれか一項記載の半導体装置の製造方法。
  12. 前記不純物は、Ａｌ（アルミニウム）、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、及びＳｂ（アンチモン）の群から選ばれる少なくとも一つの元素である請求項８乃至請求項１１いずれか一項記載の半導体装置の製造方法。
  13. 前記電極は金属である請求項８乃至請求項１２いずれか一項記載の半導体装置の製造方法。
  14. ＳｉＣ層に所定の第１のプロジェクテッドレンジでｎ型不純物の第１のイオン注入を行いｎ型領域を形成し、
    前記ＳｉＣ層に所定の第２のプロジェクテッドレンジでｐ型不純物の第２のイオン注入を行いｐ型領域を形成し、
    前記ＳｉＣ層を前記第１のプロジェクテッドレンジ及び前記第２のプロジェクテッドレンジよりも深い領域まで酸化して酸化膜を形成し、
    前記酸化膜を剥離し、
    前記ｎ型領域及び前記ｐ型領域上に電極を形成する半導体装置の製造方法。
  15. 前記第１のイオン注入及び前記第２のイオン注入の後、前記酸化膜を形成する前に、１７００℃以上１９００℃以下でアニールを行う請求項１４記載の半導体装置の製造方法。
  16. 前記ｐ型不純物が、Ａｌ（アルミニウム）、Ｂ（ボロン）、Ｇａ（ガリウム）、又はＩｎ（インジウム）であり、前記ｎ型不純物が、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ヒ素）、又はＳｂ（アンチモン）である請求項１４又は請求項１５記載の半導体装置の製造方法。
  17. 前記電極は金属である請求項１４乃至請求項１６いずれか一項記載の半導体装置の製造方法。

JP2014190930A 2014-09-19 2014-09-19 半導体装置及びその製造方法 Active JP6208106B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014190930A JP6208106B2 (ja) 2014-09-19 2014-09-19 半導体装置及びその製造方法
EP15176911.4A EP2998986A1 (en) 2014-09-19 2015-07-15 Semiconductor device and method of manufacturing the same
US14/813,692 US10424640B2 (en) 2014-09-19 2015-07-30 Semiconductor device and method of manufacturing the same
US16/538,145 US10707306B2 (en) 2014-09-19 2019-08-12 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014190930A JP6208106B2 (ja) 2014-09-19 2014-09-19 半導体装置及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017106811A Division JP6441412B2 (ja) 2017-05-30 2017-05-30 半導体装置

Publications (2)

Publication Number Publication Date
JP2016063112A JP2016063112A (ja) 2016-04-25
JP6208106B2 true JP6208106B2 (ja) 2017-10-04

Family

ID=53546177

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014190930A Active JP6208106B2 (ja) 2014-09-19 2014-09-19 半導体装置及びその製造方法

Country Status (3)

Country Link
US (2) US10424640B2 (ja)
EP (1) EP2998986A1 (ja)
JP (1) JP6208106B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6930113B2 (ja) * 2017-01-20 2021-09-01 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102017131354A1 (de) * 2017-12-27 2019-06-27 Infineon Technologies Ag Ein Halbleiterbauelement mit breitem Bandabstand und ein Verfahren zum Bilden eines Halbleiterbauelements mit breitem Bandabstand
JP6996331B2 (ja) * 2018-02-15 2022-01-17 富士電機株式会社 半導体集積回路の製造方法
IT201800007263A1 (it) * 2018-07-17 2020-01-17 Sensore ottico a bassa potenza per applicazioni di consumo, industriali e automobilistiche
TWI716304B (zh) * 2020-03-30 2021-01-11 環球晶圓股份有限公司 碳化矽晶片的表面加工方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0676814B1 (en) * 1994-04-06 2006-03-22 Denso Corporation Process of producing trench semiconductor device
JPH0864802A (ja) 1994-06-07 1996-03-08 Mitsubishi Materials Corp 炭化珪素半導体装置及びその製造方法
JP3303530B2 (ja) * 1994-06-23 2002-07-22 富士電機株式会社 炭化けい素半導体素子の製造方法
WO1997039476A1 (fr) * 1996-04-18 1997-10-23 Matsushita Electric Industrial Co., Ltd. ELEMENT EN SiC ET SON PROCEDE DE PRODUCTION
US5888880A (en) * 1996-10-30 1999-03-30 Advanced Micro Devices, Inc. Trench transistor with localized source/drain regions implanted through selectively grown oxide layer
US6107649A (en) * 1998-06-10 2000-08-22 Rutgers, The State University Field-controlled high-power semiconductor devices
JP2003168653A (ja) * 2001-12-03 2003-06-13 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4835117B2 (ja) 2005-11-15 2011-12-14 日産自動車株式会社 炭化珪素半導体装置の製造方法
JP5155536B2 (ja) * 2006-07-28 2013-03-06 一般財団法人電力中央研究所 ＳｉＣ結晶の質を向上させる方法およびＳｉＣ半導体素子の製造方法
US7829374B2 (en) * 2007-07-20 2010-11-09 Panasonic Corporation Silicon carbide semiconductor device and method for manufacturing the same
JP2009266871A (ja) * 2008-04-22 2009-11-12 Panasonic Corp 炭化珪素半導体装置およびその製造方法
JP4801701B2 (ja) * 2008-07-30 2011-10-26 京セラ株式会社 携帯端末およびデータ制御方法
JP2010087397A (ja) * 2008-10-02 2010-04-15 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5391643B2 (ja) 2008-10-22 2014-01-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2010134344A1 (ja) * 2009-05-20 2010-11-25 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
WO2012032735A1 (ja) 2010-09-06 2012-03-15 パナソニック株式会社 半導体装置およびその製造方法
JP5613640B2 (ja) * 2011-09-08 2014-10-29 株式会社東芝 半導体装置の製造方法
JP6104523B2 (ja) 2012-06-07 2017-03-29 株式会社日立製作所 半導体装置の製造方法
JP6018501B2 (ja) 2012-12-27 2016-11-02 株式会社東芝 半導体装置及びその製造方法
JP6158153B2 (ja) 2014-09-19 2017-07-05 株式会社東芝 半導体装置及びその製造方法
JP6305294B2 (ja) 2014-09-19 2018-04-04 株式会社東芝 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20160087036A1 (en) 2016-03-24
EP2998986A1 (en) 2016-03-23
US20190363161A1 (en) 2019-11-28
US10424640B2 (en) 2019-09-24
JP2016063112A (ja) 2016-04-25
US10707306B2 (en) 2020-07-07

Similar Documents

Publication Publication Date Title
JP6572423B2 (ja) 半導体装置および半導体装置の製造方法
US8354715B2 (en) Semiconductor device and method of fabricating the same
JP6219045B2 (ja) 半導体装置およびその製造方法
JP5558392B2 (ja) 半導体装置とその製造方法
US10707306B2 (en) Semiconductor device and method of manufacturing the same
JP5102411B2 (ja) 半導体装置およびその製造方法
JP6219044B2 (ja) 半導体装置およびその製造方法
JP2010238738A (ja) 半導体装置および半導体装置の製造方法
JP5995347B2 (ja) ＳｉＣ半導体装置及びその製造方法
US9613809B2 (en) Method of manufacturing silicon carbide semiconductor device
JP6197957B2 (ja) 半導体装置及び半導体装置の製造方法
US8476733B2 (en) Semiconductor element and manufacturing method therefor
JPWO2014068813A1 (ja) 半導体装置
US9048251B2 (en) Semiconductor device and method of manufacturing the same
US9923062B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
JP6441412B2 (ja) 半導体装置
JP2011091125A (ja) 炭化珪素半導体装置及びその製造方法
JP5526493B2 (ja) トレンチゲート型半導体装置およびその製造方法
JP5602256B2 (ja) 半導体装置の製造方法
JP6277902B2 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160909

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170428

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170509

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170530

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170906

R151 Written notification of patent or utility model registration

Ref document number: 6208106

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151