JP6104523B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP6104523B2 JP6104523B2 JP2012129460A JP2012129460A JP6104523B2 JP 6104523 B2 JP6104523 B2 JP 6104523B2 JP 2012129460 A JP2012129460 A JP 2012129460A JP 2012129460 A JP2012129460 A JP 2012129460A JP 6104523 B2 JP6104523 B2 JP 6104523B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- source region
- sic
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 460
- 238000004519 manufacturing process Methods 0.000 title description 106
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 405
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 404
- 239000012535 impurity Substances 0.000 claims description 262
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 227
- 229920005591 polysilicon Polymers 0.000 claims description 224
- 239000000758 substrate Substances 0.000 claims description 224
- 230000015572 biosynthetic process Effects 0.000 claims description 92
- 229910052751 metal Inorganic materials 0.000 claims description 86
- 239000002184 metal Substances 0.000 claims description 86
- 239000007769 metal material Substances 0.000 claims description 84
- 229910021332 silicide Inorganic materials 0.000 claims description 54
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 54
- 238000010438 heat treatment Methods 0.000 claims description 44
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 117
- 239000010410 layer Substances 0.000 description 112
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 104
- 229910052814 silicon oxide Inorganic materials 0.000 description 104
- 238000000034 method Methods 0.000 description 103
- 229910021334 nickel silicide Inorganic materials 0.000 description 75
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 75
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 72
- 229910052698 phosphorus Inorganic materials 0.000 description 72
- 239000011574 phosphorus Substances 0.000 description 72
- 229910052759 nickel Inorganic materials 0.000 description 63
- 238000006243 chemical reaction Methods 0.000 description 54
- 230000008901 benefit Effects 0.000 description 41
- 238000002347 injection Methods 0.000 description 41
- 239000007924 injection Substances 0.000 description 41
- 230000004048 modification Effects 0.000 description 39
- 238000012986 modification Methods 0.000 description 39
- 238000005229 chemical vapour deposition Methods 0.000 description 37
- 239000011229 interlayer Substances 0.000 description 34
- 229910052782 aluminium Inorganic materials 0.000 description 33
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 33
- 239000000463 material Substances 0.000 description 32
- 238000005530 etching Methods 0.000 description 31
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 30
- 230000004888 barrier function Effects 0.000 description 30
- 230000015556 catabolic process Effects 0.000 description 27
- 229910052710 silicon Inorganic materials 0.000 description 25
- 239000010703 silicon Substances 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 238000000137 annealing Methods 0.000 description 24
- 238000000206 photolithography Methods 0.000 description 23
- 230000008569 process Effects 0.000 description 23
- 239000000969 carrier Substances 0.000 description 21
- 101150025279 DIT1 gene Proteins 0.000 description 17
- 238000010586 diagram Methods 0.000 description 17
- 238000000059 patterning Methods 0.000 description 17
- 238000004544 sputter deposition Methods 0.000 description 16
- 229910052757 nitrogen Inorganic materials 0.000 description 15
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 14
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 14
- 238000012545 processing Methods 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000003213 activating effect Effects 0.000 description 9
- 238000001994 activation Methods 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 9
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 9
- 150000002815 nickel Chemical class 0.000 description 9
- 230000005684 electric field Effects 0.000 description 7
- 239000011259 mixed solution Substances 0.000 description 7
- 230000004913 activation Effects 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000005685 electric field effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 101100387368 Arabidopsis thaliana DIT2-1 gene Proteins 0.000 description 2
- 101150085690 DIT2 gene Proteins 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 150000001721 carbon Chemical class 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- RJCRUVXAWQRZKQ-UHFFFAOYSA-N oxosilicon;silicon Chemical compound [Si].[Si]=O RJCRUVXAWQRZKQ-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000007363 ring formation reaction Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0495—Schottky electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
- H01L29/782—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は、半導体装置およびその製造技術に関し、例えば、インバータを構成するパワーデバイスを含む半導体装置およびその製造技術に適用して有効な技術に関する。
例えば、非特許文献１に記載されているように、シリコン半導体では、高温での活性化を必要としないＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の形成法として、金属材料をそのままソース領域あるいはドレイン領域といった拡散層電極材料として用いるショットキーバリアＭＯＳＦＥＴ（Schottky Barrier Transistor:以下、ＳＢＴという）が知られている。
J. Kedzierski, et al."Complementary silicide source/drain thin-body MOSFETs for the 20 nm gate length regime". Tech. Dig. IEDM 2000. p.57 −60.
昨今、低炭素化社会に向けて更なるエネルギーの高効率利用が重要かつ早急な課題となっている。エネルギーの高効率利用のためには、インバータにおける電力損失の低減効果が寄与できるため、インバータを構成するパワーデバイスの開発が重要となる。このような研究開発状況の中、パワーＭＯＳＦＥＴの材料として、Ｓｉ（シリコン）からＳｉＣ（炭化シリコン）への転換が検討されている。これは、ＳｉＣ（炭化シリコン）はＳｉ（シリコン）として、絶縁破壊電界強度が約７倍、および、禁制帯幅（バンドギャップ）が約３倍と大きいことから、パワーデバイスの低損失化と高温動作化が可能という特徴があるためである。以下、シリコンをＳｉと表記し、炭化シリコンをＳｉＣと表記する場合がある。
ＳｉＣパワーＭＯＳＦＥＴはＳｉパワーＭＯＳＦＥＴと比べて同耐圧ではオン抵抗の低抵抗化が可能である。これは、ドリフト層となるエピタキシャル層をＳｉＣではＳｉと比較して薄くすることができるためである。しかし、工業的な実用デバイスとしての製品化を考えると、１９６０年頃からのＬＳＩ（Large Scale Integration）の進化とともに確立されてきたシリコンデバイスおよびその製造プロセスに比べ、ＳｉＣデバイスには多くの課題が残されている。
例えば、ＳｉＣパワーＭＯＳＦＥＴでは、チャネル移動度が低くなる問題点があることが知られている。ＳｉＣ（炭化シリコン）はＳｉ（シリコン）と比較して、絶縁破壊電界強度、および、禁制帯幅（バンドギャップ）が大きいことから、耐圧を確保するためのドリフト層（エピタキシャル層）の厚さを薄くすることができる。この結果、低不純物濃度のドリフト層の厚さが薄くなることから、オン抵抗を低減することができる。一方、ＳｉＣパワーＭＯＳＦＥＴでは、チャネル移動度が低くなる。このことから、ＳｉＣパワーＭＯＳＦＥＴにおいて、チャネル移動度の向上を図ることができれば、さらなるオン抵抗の低減が可能となる。すなわち、ＳｉＣパワーＭＯＳＦＥＴでは、基板材料となるＳｉＣがＳｉに比べて絶縁破壊電界強度と禁制帯幅が大きいことに起因して、同じ耐圧であればオン抵抗を低減することができるが、さらに、チャネル移動度の向上を図ることができれば、さらなるオン抵抗を低減できるのである。このことから、ＳｉＣパワーＭＯＳＦＥＴでは、オン抵抗の低減を図る観点から、さらなる改善の余地があり、これによって、高性能のＳｉＣパワーＭＯＳＦＥＴを実現できる可能性がある。
本発明の目的は、例えば、パワーデバイスを含む半導体装置の性能向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
上記課題を解決するために、一実施の形態における半導体装置は、半導体基板の第１領域に形成された、いわゆる縦型電界効果トランジスタにおいて、ソース領域を金属材料から構成するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
一実施の形態における半導体装置によれば、パワーデバイスを含む半導体装置の性能向上を図ることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜本発明者が見出した新たな知見＞
例えば、ＳｉＣ（炭化シリコン）はＳｉ（シリコン）と比較して、絶縁破壊電界強度、および、禁制帯幅（バンドギャップ）が大きいことから、ＳｉＣパワーＭＯＳＦＥＴにおいて、耐圧を確保するためのドリフト層（エピタキシャル層）の厚さを薄くすることができる。この結果、低不純物濃度のドリフト層の厚さが薄くなることから、オン抵抗を低減することができる。一方、ＳｉＣパワーＭＯＳＦＥＴでは、チャネル移動度が低くなることが知られている。このことから、ＳｉＣパワーＭＯＳＦＥＴにおいて、チャネル移動度の向上を図ることができれば、さらなるオン抵抗の低減が可能となる。
＜本発明者が見出した新たな知見＞
例えば、ＳｉＣ（炭化シリコン）はＳｉ（シリコン）と比較して、絶縁破壊電界強度、および、禁制帯幅（バンドギャップ）が大きいことから、ＳｉＣパワーＭＯＳＦＥＴにおいて、耐圧を確保するためのドリフト層（エピタキシャル層）の厚さを薄くすることができる。この結果、低不純物濃度のドリフト層の厚さが薄くなることから、オン抵抗を低減することができる。一方、ＳｉＣパワーＭＯＳＦＥＴでは、チャネル移動度が低くなることが知られている。このことから、ＳｉＣパワーＭＯＳＦＥＴにおいて、チャネル移動度の向上を図ることができれば、さらなるオン抵抗の低減が可能となる。
ここで、現在、ＳｉＣパワーＭＯＳＦＥＴにおいて、チャネル移動度が低くなる原因として、チャネル界面における表面粗さ、フォノン散乱の影響、あるいは、固定電荷に基づくクーロン散乱の影響が主要因として考えられてきている。ところが、本発明者が、チャネル移動度が低くなる原因を鋭意検討した結果、上述した主要因よりも、ソース領域の端部からチャネル領域へのキャリア（電子）の注入効率および注入速度に大きく影響を受けることが判明した。つまり、観測される移動度の低下原因となるメカニズムについて、従来の知見とは異なる新たな知見を本発明者は見出したのである。
この新たな知見に基づくと、ソース領域の端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上することができれば、オン抵抗の低減を図ることができると考えられる。
そこで、この新たな知見に基づき、まず、キャリア（電子）の注入効率を向上させる観点から、ソース領域内のキャリア密度を向上させることが考えられる。通常、ソース領域は、半導体領域である拡散層から形成される。この場合、半導体領域に導入する導電型不純物を増加させることにより、ソース領域内のキャリア密度を向上させることができると考えられる。ところが、半導体領域に導電型不純物を導入しただけでは、キャリア密度の向上を図ることができず、通常、半導体領域内のキャリア密度を増加させるためには、半導体領域に導入した導電型不純物を活性化させる必要がある。具体的に、半導体領域に導入した導電型不純物を活性化させるためには、高温の熱処理（アニール）が必要とされる。特に、ＳｉＣからなる半導体材料では、導入した導電型不純物を充分に活性化させるために、高温（〜２０００℃）でのアニールが必要とされる（参考（河野洋志他「高温で動作する低損失の１．２ｋＶ級ＳｉＣ縦型パワーＭＯＳＦＥＴ」東芝レビュー、Ｖｏｌ．６５ Ｎｏ．１ ｐｐ．２３−２６、２０１０年）。
この温度は、シリコン半導体のＬＳＩ（Large Scale Integration）製造プロセスで使用されるマスク材料、電極材料、絶縁層として用いられる酸化シリコン（ＳｉＯ２）、アルミニウム（Ａｌ）などの金属材料の融点を超えている問題点がある。すなわち、ＳｉＣからなる半導体材料を使用する場合、ＭＯＳＦＥＴを形成した後、導電型不純物を活性化させるための高温の熱処理（アニール）を施すと、ＭＯＳＦＥＴを構成する構成材料（例えば、ゲート電極材料やゲート絶縁膜材料）の耐熱性を超えるため、これらの構成材料が破壊されてしまうのである。
したがって、ＳｉＣを半導体材料とするＭＯＳＦＥＴでは、ソース領域をＳｉＣに導電型不純物を導入した半導体領域から構成する場合、ＭＯＳＦＥＴを構成するゲート絶縁膜やゲート電極を形成する前にソース領域を形成して活性化のための熱処理を行う必要がある。このため、通常のＭＯＳＦＥＴの製造工程は使用できず、ＳｉＣを半導体材料とするＭＯＳＦＥＴの製造工程が限定されてしまう問題点がある。特に、通常のＭＯＳＦＥＴの製造工程では、ゲート電極を形成した後、このゲート電極に自己整合するようにソース領域が形成されるが、ＳｉＣを半導体材料とするＭＯＳＦＥＴにおいて、ソース領域を半導体領域から形成する場合、自己整合的にソース領域を形成することができない問題点がある。このことから、ソース領域の端部からチャネル領域へのキャリア（電子）の注入効率を向上させるために、ソース領域に導入される導電型不純物を増加させる構成は、製造工程の観点から採用することが困難となる。
そこで、ＳｉＣを半導体材料とするＭＯＳＦＥＴにおいて、ソース領域内のキャリア密度を向上させるためには、別手段を用いる必要がある。ここで、例えば、ソース領域を半導体材料から構成するのではなく、金属材料から構成することが考えられる。なぜなら、金属材料には無数の自由電子が存在し、この金属材料をソース領域として使用することにより、ソース領域内のキャリア密度を増大させることができるからである。すなわち、ＭＯＳＦＥＴのソース領域として、半導体領域ではなく、金属材料から構成することにより、ソース領域を形成するために高温の活性化処理を実施しなくても、ソース領域内のキャリア密度を向上させることができる。
例えば、シリコン半導体では、高温での活性化処理を必要としないＭＯＳＦＥＴの構成として、金属材料をそのままソース領域ドレイン領域として使用するショットキーバリアＭＯＳＦＥＴ（以下、ＳＢＴという）が知られている（非特許文献１参照）。このＳＢＴの構造では、ソース領域およびドレイン領域が金属材料から構成されているため、導電型不純物を導入する必要がない。このことから、導電型不純物を活性化させるための熱処理（アニール）をすることなく、ソース領域やドレイン領域の抵抗を低くできる利点がある。
しかし、一般的に、ショットキー接合は、ＰＮ接合に比べて、逆方向バイアスに対する耐圧が低く、リーク電流が多いという特性を有している。このことが通常のＭＯＳＦＥＴとして、ＳＢＴを使用する妨げとなっている。以下に、この点について説明する。
図１は、関連技術におけるＳＢＴの構成を示す平面図である。図１に示すように、関連技術におけるＳＢＴは、中央部に矩形形状のゲート電極Ｇが形成されており、このゲート電極Ｇと電気的に接続されるようにゲートプラグＧＰＬＧが形成されている。ゲート電極Ｇの両側には、ソース領域ＳＲ、あるいは、ドレイン領域ＤＲが形成されている。図１では、ゲート電極Ｇの左側にソース領域ＳＲが形成され、ゲート電極Ｇの右側にドレイン領域ＤＲが形成されている。ソース領域ＳＲ上には、ソース領域ＳＲと電気的に接続されるプラグＰＬＧ１が形成され、ドレイン領域ＤＲ上には、ドレイン領域ＤＲと電気的に接続されるプラグＰＬＧ１が形成されている。
図２は、図１のＡ−Ａ線で切断した断面図である。図２に示すように、関連技術におけるＳＢＴは、例えば、ボロン（Ｂ）などのｐ型不純物を導入した半導体基板１ＰＳの表面上に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されている。そして、ゲート絶縁膜ＧＯＸ上に、例えば、ポリシリコン膜からなるゲート電極Ｇが形成されている。半導体基板１ＰＳのうち、ゲート絶縁膜ＧＯＸの直下領域がチャネル形成領域となり、このチャネル形成領域を挟む半導体基板１ＰＳ内にソース領域ＳＲとドレイン領域ＤＲが形成されている。
このように構成されている関連技術におけるＳＢＴでは、ソース領域ＳＲおよびドレイン領域ＤＲが金属材料から構成されており、半導体基板１ＰＳとソース領域ＳＲの間、および、半導体基板１ＰＳとドレイン領域ＤＲの間にショットキー接合が形成されている。
図１および図２に示すタイプのＳＢＴは、いわゆるロジック系と呼ばれる集積回路（ＬＳＩ）で使用されるものである。このＳＢＴの通常の動作では、ソース領域ＳＲの電位に比べてドレイン領域ＤＲの電位を正電圧にした状態で、ゲート電極Ｇにしきい値電圧以上のゲート電圧を印加することにより、ＳＢＴをオンする。具体的に、この場合、ゲート電極Ｇの直下領域の半導体基板１ＰＳ内にチャネルが形成され、このチャネルによって、電位差のあるソース領域ＳＲとドレイン領域ＤＲの間をチャネル電流が流れることになる。
一方、ＳＢＴのオフ時においては、ソース領域ＳＲとドレイン領域ＤＲの間に電位差が生じている状態で、ゲート電極Ｇにしきい値電圧以下の電圧を印加する。この場合、ゲート電極Ｇの直下領域に形成されているチャネルは消失するため、ソース領域ＳＲとドレイン領域ＤＲの間にチャネル電流は流れず、ＳＢＴはオフすることになる。
このＳＢＴのオフ時においても、ドレイン領域ＤＲには、半導体基板１ＰＳに対して正電位が印加されたままである。したがって、金属材料から構成されるドレイン領域ＤＲと、ｐ型半導体領域から構成される半導体基板１ＰＳの接合領域に形成されるショットキー接合には、逆方向バイアスが印加されることになる。このとき、ショットキー接合は、ＰＮ接合に比べて、逆方向バイアスに対する耐圧が低く、大きなリーク電流が流れるため、ＳＢＴのドレイン領域ＤＲと半導体基板１ＰＳの間には、大きなリーク電流が流れることになる。つまり、ＳＢＴでは、オフ時においても無視できないリーク電流が存在するため、消費電力の増大を招くことになるのである。
また、ＳＢＴの工業的な製造を考えると、半導体材料と金属材料の間に自然酸化膜（酸化シリコン膜）が挟まるように形成される効果などにより、理想的なショットキー接合界面状態を形成することが困難な状況にある。この場合、ショットキーバリア（ショットキー障壁）の高さが実効的に非常に高いものとなり、順方向バイアスでの順方向電流に対して大きな抵抗を生じさせることになる。このことから、関連技術におけるＳＢＴでは、良好なトランジスタのオン・オフ特性を得ることができない問題がある。
ところが、ロジック系ではなく、パワーＭＯＳＦＥＴと呼ばれるパワー系のトランジスタでは、状況は一変する。例えば、パワー系のトランジスタでは、大電流を駆動する必要があることから、図３や図４に示すいわゆる縦型ＭＯＳＦＥＴが広く使用されている。以下に、この縦型ＭＯＳＦＥＴにＳＢＴを適用する利点について説明する。
図３は、ＳＢＴを適用する縦型ＭＯＳＦＥＴの構成を示す平面図である。図３に示すように、紙面の上下方向に複数のゲート電極Ｇが延在しており、隣り合うゲート電極Ｇ間にソース領域ＳＲが形成されている。このソース領域ＳＲ上には、ソース領域ＳＲと電気的に接続するプラグＰＬＧ１が形成されている。一方、ソース領域ＳＲの外側には、ｐ型ウェル領域と電気的に接続されるプラグＰＬＧ２が形成されている。
図４は、図３のＡ−Ａ線で切断した断面図である。図４に示すように、縦型ＭＯＳＦＥＴは、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体基板１ＮＳを有しており、この半導体基板１ＮＳ上に、ｎ型半導体領域から構成されるエピタキシャル層ＥＰ（ドリフト層）が形成されている。この半導体基板１ＮＳがドレイン領域として機能するが、広く言えば、エピタキシャル層ＥＰ（ドリフト層）もドレイン領域の一部を構成していると言える。エピタキシャル層ＥＰに導入されているｎ型不純物の濃度は、半導体基板１ＮＳに導入されているｎ型不純物の濃度よりも薄くなっている。このエピタキシャル層ＥＰは、縦型ＭＯＳＦＥＴがオフしている際の耐圧を確保するために設けられている。
次に、エピタキシャル層ＥＰと接触するようにｐ型半導体領域からなるｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬの表面領域に内包されるようにソース領域ＳＲが形成されている。図４の横方向において、ソース領域ＳＲとエピタキシャル層ＥＰで挟まれた表面領域がチャネル形成領域となり、このチャネル形成領域およびエピタキシャル層ＥＰの表面領域上に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されている。そして、ゲート絶縁膜ＧＯＸ上に、例えば、ポリシリコン膜からなるゲート電極Ｇが形成されている。
続いて、このように構成されている縦型ＭＯＳＦＥＴの動作について説明する。まず、縦型ＭＯＳＦＥＴをオンする動作について説明する。図４において、ソース領域ＳＲとドレイン領域（半導体基板１ＮＳ）の間に、ソース領域ＳＲの電位に比べてドレイン領域（半導体基板１ＮＳ）の電位を正電圧にした状態で、ゲート電極Ｇにしきい値電圧以上のゲート電圧を印加することにより、縦型ＭＯＳＦＥＴをオンする。具体的に、この場合、ゲート電極Ｇの直下領域にあるｐ型ウェルＰＷＬの表面にチャネルが形成され、このチャネルによって、電位差のあるソース領域ＳＲとドレイン領域ＤＲの間をチャネル電流が流れることになる。具体的には、ドレイン領域（半導体基板１ＮＳ）からエピタキシャル層ＥＰに沿って縦方向に電流が流れ、その後、ｐ型ウェルＰＷＬの表面に形成されたチャネルからソース領域ＳＲに向って横方向に電流が流れる。このように縦型ＭＯＳＦＥＴにおいては、ｐ型ウェルＰＷＬの表面にゲート電極Ｇからの電界効果を及ぼすことにより、ｐ型ウェルＰＷＬの表面にチャネルを形成してオン動作を行なっている。
一方、縦型ＭＯＳＦＥＴのオフ時においては、ソース領域ＳＲとドレイン領域（半導体基板１ＮＳ）の間に電位差が生じている状態で、ゲート電極Ｇにしきい値電圧以下の電圧を印加する。この場合、ゲート電極Ｇの直下領域のｐ型ウェルＰＷＬに形成されているチャネルは消失するため、ソース領域ＳＲとドレイン領域（半導体基板１ＮＳ）の間にチャネル電流は流れず、縦型ＭＯＳＦＥＴはオフすることになる。このとき、縦型ＭＯＳＦＥＴでは、ｐ型ウェルＰＷＬとエピタキシャル層ＥＰの境界領域に形成されるＰＮ接合に逆方向バイアスが印加されることになる。
ここで、図１や図２で示したＳＢＴでは、ソース領域ＳＲとドレイン領域ＤＲが半導体基板１ＰＳの同じ側にゲート電極Ｇに対して対称となるように形成されていることから、ソース領域ＳＲを金属材料から構成する場合、必然的に、ソース領域ＳＲだけでなく、ドレイン領域ＤＲも金属材料から構成することとなっていた。このため、図１や図２で示したＳＢＴでは、オフ時に、ドレイン領域ＤＲと半導体基板１ＰＳの間に形成されるショットキー接合に逆方向バイアスが印加されることとなり、この結果、オフ時におけるリーク電流が問題となってしまう問題点があった。
一方、縦型ＭＯＳＦＥＴでは、ソース領域ＳＲとドレイン領域（半導体基板１ＮＳ）が対称に形成されているわけでもなく、かつ、半導体基板１ＮＳ全体がドレイン領域として機能することから、ソース領域ＳＲを金属材料から構成する場合であっても、ドレイン領域は抵抗が問題とならないため、ドレイン領域を金属材料から構成する必然性はなくなる。この結果、縦型ＭＯＳＦＥＴがオフしている際、逆方向バイアスが印加されるのは、エピタキシャル層ＥＰとｐ型ウェルＰＷＬの境界領域に形成されているＰＮ接合である。ＰＮ接合は、ショットキー接合に比べて逆方向バイアスが印加された場合のリーク電流が小さいことから、縦型ＭＯＳＦＥＴにおいては、逆方向バイアスが印加される際のリーク電流が問題とならない利点が得られるのである。
つまり、縦型ＭＯＳＦＥＴでは、ソース領域ＳＲだけを選択的に金属材料と置き換えることができるのである。このとき、金属材料から構成されるソース領域ＳＲとｐ型ウェルＰＷＬとの境界領域にショットキー接合が形成されることになるが、ソース領域ＳＲとｐ型ウェルＰＷＬとは、同電位で動作するため、ショットキー接合に逆方向バイアスが印加されることがない。このことから、ソース領域ＳＲだけを金属材料から構成した縦型ＭＯＳＦＥＴでは、逆方向バイアスによるリーク電流の増加という問題点は顕在化しないのである。以上のことから、縦型ＭＯＳＦＥＴをＳＢＴとして利用する場合、ソース領域ＳＲだけを選択的に金属材料から構成することにより、逆方向バイアスによるリーク電流を抑制しながら、ソース領域ＳＲにおけるキャリア密度の向上を図ることができるのである。この利点は、縦型ＭＯＳＦＥＴにおけるソース領域とドレイン領域の配置に起因するものであるため、Ｓｉを材料とする縦型ＭＯＳＦＥＴだけでなく、ＳｉＣを材料とする縦型ＭＯＳＦＥＴにも有効に作用することは明らかである。
したがって、ＳｉＣを使用するパワー系のトランジスタにおいては、縦型ＭＯＳＦＥＴを採用し、かつ、ソース領域ＳＲを金属材料から構成することにより、逆方向バイアスによるリーク電流を抑制できる利点を確保しつつ、ソース領域を形成するために高温の活性化処理を実施しなくても、ソース領域内のキャリア密度を向上させることができることがわかる。以下に、このような本発明者が見出した新たな知見に基づいて想到された本実施の形態１における技術的思想について説明する。
＜実施の形態１における半導体装置の構成＞
本実施の形態１における技術的思想は、ソース領域の端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上することができれば、チャネル移動度の向上を図ることができるという本発明者が見出した新たな知見に基づいて想到されたものである。以下に、まず、本実施の形態１における半導体装置の構成について説明する。
本実施の形態１における技術的思想は、ソース領域の端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上することができれば、チャネル移動度の向上を図ることができるという本発明者が見出した新たな知見に基づいて想到されたものである。以下に、まず、本実施の形態１における半導体装置の構成について説明する。
図５は、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）のレイアウト構成例を示す平面図である。図５では、ＳｉＣパワーＭＯＳＦＥＴを構成する基本セルがアレイ状（行列状）に配置されている。図５において、ゲート電極Ｇが格子状に配置され、ゲート電極Ｇで囲まれたそれぞれの基本セルにソース領域ＳＲが形成され、ソース領域ＳＲの内側にｐ＋型半導体領域ＰＲが形成されている。そして、ソース領域ＳＲとｐ＋型半導体領域の両方に電気的に接続するプラグＰＬＧ１が形成されている。
ここで、図５では、ゲート電極Ｇが縦横方向に直交するように配置されている。この場合、縦横に延在するゲート電極Ｇの交差領域では、対角線上にゲート電極Ｇのゲート長が形成されることとなり、ゲート長が他の領域よりも長くなる。すると、ゲート絶縁膜とドレイン電圧が印加されるエピタキシャル層との接触面積が大きくなり、ゲート絶縁膜の耐圧低下を招くおそれがある。
そこで、例えば、図６に示すようなＳｉＣパワーＭＯＳＦＥＴのレイアウト構成を採ることもできる。図６は、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの他のレイアウト構成例を示す平面図である。図６に示すように、例えば、一列置きにゲート電極Ｇの配置位置をずらすことにより、対角線の長い領域が形成されにくくなり、ゲート電極Ｇのゲート長が長い領域の形成を抑制することができる。このようにして、図６に示すレイアウト構成では、半導体基板に形成されたＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート絶縁膜の耐圧向上を図ることができる。このように、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴにおいて、ゲート絶縁膜の耐圧を向上する観点からは、図６に示すレイアウト構成が有用であるが、本実施の形態１では、図６に示すレイアウト構成に限らず、図５に示すレイアウト構成においても、本実施の形態１における技術的思想を実現することができる。つまり、本実施の形態１における技術的思想は、レイアウト構成に依存することなく適用することができる。
図７は、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの断面構造を示す図であり、図５のＡ−Ａ線で切断した断面図、あるいは、図６のＡ−Ａ線で切断した断面図を示している。図７に示すように、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴは、例えば、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣからなる半導体基板１ＮＳを有しており、この半導体基板１ＮＳの裏面（下面）に、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも高濃度にｎ型不純物が導入されたｎ＋型半導体領域ＮＲが形成されている。
一方、半導体基板１ＮＳの表面（上面）には、エピタキシャル層ＥＰが形成されている。このエピタキシャル層ＥＰは、ドリフト層とも呼ばれ、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣから構成されている。そして、エピタキシャル層ＥＰに導入されているｎ型不純物の不純物濃度は、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも低くなっており、ＳｉＣパワーＭＯＳＦＥＴの耐圧を確保するために形成されている。ただし、本実施の形態１では、エピタキシャル層ＥＰが、Ｓｉ（シリコン）と比較して、絶縁破壊電界強度、および、禁制帯幅（バンドギャップ）が大きいＳｉＣ（炭化シリコン）から形成されているため、ＳｉＣパワーＭＯＳＦＥＴにおいて、耐圧を確保するためのドリフト層（エピタキシャル層ＥＰ）の厚さを薄くすることができる。この結果、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴによれば、低不純物濃度のドリフト層（エピタキシャル層ＥＰ）の厚さが薄くなることから、オン抵抗を低減することができる。すなわち、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴによれば、Ｓｉ（シリコン）を半導体材料とするＳｉパワーＭＯＳＦＥＴに比べて、耐圧の向上とオン抵抗の低減の両立を図ることができるため、高性能のパワーＭＯＳＦＥＴを提供することができる。
上述した半導体基板１ＮＳ、ｎ＋型半導体領域ＮＲ、および、エピタキシャル層ＥＰによって、ＳｉＣパワーＭＯＳＦＥＴのドレイン領域が形成されているということができるが、本明細書では、特に、半導体基板１ＮＳをＳｉＣパワーＭＯＳＦＥＴのドレイン領域と呼ぶことにする。なお、実際のＳｉＣパワーＭＯＳＦＥＴでは、ｎ＋型半導体領域ＮＲの下面に、例えば、金属材料からなるドレイン電極が形成されているが、図７に示すＳｉＣパワーＭＯＳＦＥＴでは、このドレイン電極の図示は省略している。
続いて、エピタキシャル層ＥＰには、エピタキシャル層ＥＰと接触するように、例えば、アルミニウム（Ａｌ）などのｐ型不純物を導入したＳｉＣからなるｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬ上にソース領域ＳＲが形成されている。ソース領域ＳＲは、金属材料から構成されており、例えば、ニッケルシリサイドに代表される金属シリサイドから形成されている。この点が本実施の形態１の第１特徴点である。
そして、図７において、平面視でソース領域ＳＲの接するｐ型ウェルＰＷＬの表面領域にｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲには、ｐ型ウェルＰＷＬに導入されているｐ型不純物の不純物濃度よりも高い不純物濃度のｐ型不純物が導入されている。このｐ＋型半導体領域ＰＲは、ｐ型ウェルＰＷＬに安定して電位を供給するために設けられている。
図７の横方向において、ソース領域ＳＲとエピタキシャル層ＥＰで挟まれたｐ型ウェルＰＷＬの表面領域がチャネル形成領域となり、このチャネル形成領域およびエピタキシャル層ＥＰの表面領域からソース領域ＳＲの一部を覆うように、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されている。そして、ゲート絶縁膜ＧＯＸ上に、例えば、ポリシリコン膜からなるゲート電極Ｇが形成されている。
ここで、本実施の形態１における第２特徴点は、例えば、ニッケルシリサイドから構成されるソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰが偏析している点にある。つまり、本実施の形態１では、図７に破線で示すように、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰが導入されている。さらに言えば、ソース領域ＳＲとｐ型ウェルＰＷＬ内のチャネル形成領域との界面に導電型不純物ＤＰが導入されている。このとき、導電型不純物ＤＰとしては、ｎ型不純物であってもよいし、ｐ型不純物であってもよい。
次に、図７に示すように、ゲート電極Ｇからソース領域ＳＲの一部を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬに開口部が形成されている。この開口部からは、ソース領域ＳＲの一部およびｐ＋型半導体領域ＰＲが露出しており、開口部に、例えば、アルミニウム膜が埋め込まれてプラグＰＬＧ１が形成されている。このプラグＰＬＧ１は、ソース領域ＳＲおよびｐ＋型半導体領域ＰＲと電気的に接続されており、プラグＰＬＧ１上に形成されているソース配線ＳＬからプラグＰＬＧ１を介して、ソース領域ＳＲとｐ＋型半導体領域ＰＲの両方に基準電位（ＧＮＤ電位）が供給されるようになっている。このとき、アルミニウム膜からなるプラグＰＬＧ１とオーミック接触するように高濃度のｐ＋型半導体領域ＰＲが形成されているため、ｐ型ウェルＰＷＬには、ソース配線ＳＬからプラグＰＬＧ１およびｐ＋型半導体領域ＰＲを介して基準電位が安定的に供給されることになる。以上のようにして、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴが構成されている。
＜実施の形態１の特徴＞
次に、本実施の形態１の特徴について詳述する。具体的に、本実施の形態１における第１特徴点は、ＳｉＣを半導体材料として使用するパワー系のトランジスタとして、いわゆる縦型ＭＯＳＦＥＴを採用し、かつ、ソース領域を金属材料（例えば、ニッケルシリサイドに代表される金属シリサイド）から構成する点にある。これにより、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴによれば、逆方向バイアスによるリーク電流を抑制できる利点を確保しつつ、ソース領域を形成するために高温の活性化処理を実施しなくても、ソース領域内のキャリア密度を向上させることができる。すなわち、ソース領域の端部からチャネル領域へのキャリア（電子）の注入効率を向上する観点から、上述した本実施の形態１における第１特徴点が採用されている。この第１特徴点により、ソース領域内のキャリア密度を向上させることができる結果、チャネル移動度を向上させることができる。
次に、本実施の形態１の特徴について詳述する。具体的に、本実施の形態１における第１特徴点は、ＳｉＣを半導体材料として使用するパワー系のトランジスタとして、いわゆる縦型ＭＯＳＦＥＴを採用し、かつ、ソース領域を金属材料（例えば、ニッケルシリサイドに代表される金属シリサイド）から構成する点にある。これにより、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴによれば、逆方向バイアスによるリーク電流を抑制できる利点を確保しつつ、ソース領域を形成するために高温の活性化処理を実施しなくても、ソース領域内のキャリア密度を向上させることができる。すなわち、ソース領域の端部からチャネル領域へのキャリア（電子）の注入効率を向上する観点から、上述した本実施の形態１における第１特徴点が採用されている。この第１特徴点により、ソース領域内のキャリア密度を向上させることができる結果、チャネル移動度を向上させることができる。
つまり、本実施の形態１では、ソース領域ＳＲ内のキャリア密度を大きくする観点から、ソース領域ＳＲを金属材料から構成している。したがって、ソース領域ＳＲは、キャリア密度が大きくなればよいことから、例えば、上述したニッケルシリサイドに代表される金属シリサイドに限定されるものではなく、その他の金属材料から構成してもよい。ここで、ソース領域ＳＲに金属材料を使用する利点は、半導体領域のように高温の活性化処理を施さなくてもキャリア密度を大きくすることができる点にある。
すなわち、ソース領域ＳＲを半導体領域から構成する場合、半導体領域内のキャリア密度を増加させるためには、半導体領域に導入した導電型不純物を活性化させる必要がある。具体的に、半導体領域に導入した導電型不純物を活性化させるためには、高温の熱処理（アニール）が必要とされる。特に、ＳｉＣからなる半導体材料では、導入した導電型不純物を充分に活性化させるために、高温（〜２０００℃）でのアニールが必要とされる。この場合、パワーＭＯＳＦＥＴを形成した後、導電型不純物を活性化させるための高温の熱処理（アニール）を施すと、パワーＭＯＳＦＥＴを構成する構成材料（例えば、ゲート電極材料やゲート絶縁膜材料）の耐熱性を超えるため、これまでに確立されたパワーＭＯＳＦＥＴの製造技術の使用が困難となる。これに対し、本実施の形態１のように、ソース領域ＳＲとして金属材料を使用する場合には、ソース領域ＳＲを形成するための活性化処理が不要となるため、上述した問題点が顕在化しない。
一方、ソース領域ＳＲを金属材料から構成する場合、いわゆるロジック系で使用されるＭＯＳＦＥＴでは、ドレイン領域も金属材料から構成することになり、この結果、ソース領域ＳＲと半導体基板との境界領域だけでなく、ドレイン領域と半導体基板の境界領域にもショットキー接合が形成される。このショットキー接合は、ＰＮ接合に比べて、逆方向バイアスに対する耐圧が低く、大きなリーク電流が流れる。したがって、ＭＯＳＦＥＴのオフ時には、ドレイン領域と半導体基板の間に逆方向バイアスが印加されることから、ＭＯＳＦＥＴのオフ時にドレイン領域と半導体基板の間に形成されるショットキー接合に大きなリーク電流が流れることになる。つまり、ロジック系のＭＯＳＦＥＴでは、ソース領域ＳＲおよびドレイン領域を金属材料から構成する場合、オフ時においても無視できないリーク電流が存在するため、消費電力の増大を招くことになるのである。
これに対し、パワーＭＯＳＦＥＴと呼ばれるパワー系のトランジスタでは、大電流を駆動する必要があることから、いわゆる縦型ＭＯＳＦＥＴが広く使用される。この縦型ＭＯＳＦＥＴでは、ソース領域ＳＲだけを選択的に金属材料から構成することができる。この場合、ドレイン領域は、半導体領域（半導体基板）から構成されることになるため、縦型ＭＯＳＦＥＴがオフしている際、逆方向バイアスが印加されるのは、エピタキシャル層ＥＰとｐ型ウェルＰＷＬの境界領域に形成されているＰＮ接合である。ＰＮ接合は、ショットキー接合に比べて逆方向バイアスが印加された場合のリーク電流が小さいことから、縦型ＭＯＳＦＥＴにおいては、逆方向バイアスが印加される際のリーク電流が顕在化しない利点を得ることができる。
つまり、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴで採用している縦型ＭＯＳＦＥＴでは、ソース領域ＳＲだけを選択的に金属材料と置き換えることができるのである。このとき、金属材料から構成されるソース領域ＳＲとｐ型ウェルＰＷＬとの境界領域にショットキー接合が形成されることになるが、ソース領域ＳＲとｐ型ウェルＰＷＬとは、同電位で動作するため、ショットキー接合に逆方向バイアスが印加されることがない。このことから、ソース領域ＳＲだけを金属材料から構成した縦型ＭＯＳＦＥＴでは、逆方向バイアスによるリーク電流の増加という問題点は顕在化しないのである。
以上のことから、本実施の形態１のように、縦型ＭＯＳＦＥＴをＳｉＣパワーＭＯＳＦＥＴとして利用する場合、ソース領域ＳＲだけを選択的に金属材料から構成することにより、逆方向バイアスによるリーク電流を抑制しながら、ソース領域ＳＲにおけるキャリア密度の向上を図ることができるのである。
続いて、本実施の形態１における第２特徴点は、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上する観点に着目した構成である。すなわち、上述した第１特徴点に基づき、ソース領域ＳＲを金属材料から構成する場合、ソース領域ＳＲとチャネル形成領域の間にショットキー接合が形成される。このショットキー接合では、ソース領域ＳＲとチャネル形成領域の境界領域にショットキー障壁が形成される。ショットキー接合の順バイアス時に、ショットキー障壁の高さが低くなれば、ソース領域ＳＲからチャネル形成領域へ電子が移動しやすくなる。つまり、ショットキー障壁が低くなれば、それだけ、電子が乗り越えるべきポテンシャル障壁が低くなることを意味し、これによって、ソース領域ＳＲからチャネル形成領域へ電子が移動しやすくなるのである。このことは、ショットキー障壁の高さを低くすることができれば、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率を向上させることができることを意味する。さらには、ショットキー障壁の高さを低くすることができれば、キャリア（電子）がショットキー障壁を乗り越える際に消費されるエネルギーも少なくなることから、チャネル形成領域に注入されたキャリア（電子）の注入速度も大きくすることができる。このように、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上してチャネル移動度を向上する観点から、ショットキー障壁を低くする構成は有用であることがわかる。
そこで、本実施の形態１における第２特徴点は、ショットキー障壁の高さを低くする構成を実現するために、金属材料から構成されるソース領域ＳＲと、半導体材料から構成されるチャネル形成領域との界面に導電型不純物ＤＰを導入する点にある。言い換えれば、本実施の形態１における第２特徴点は、ソース領域ＳＲとチャネル形成領域との間の界面に導電型不純物ＤＰを偏析させる点にある。これは、金属材料と半導体材料の界面に高濃度に導電型不純物ＤＰが存在すると、ショットキー接合のショットキー障壁の高さを低くすることができるからである（例えば、参考（A.Kinoshita, et al.「Solution for High-Performance Schottky-Source/Drain MOSFETs」. Tech.Dig.2004 Sympo. on VLSI Tech.p.168-169.））。このことから、本実施の形態１では、ソース領域ＳＲとチャネル形成領域との間に導電型不純物ＤＰを偏析させることにより、ソース領域ＳＲの端部において、ショットキー障壁の低いショットキー接合を得ることができる。この結果、本実施の形態１によれば、ショットキー障壁の高さが低くなるので、ゲート電極Ｇの電界効果により、容易にポテンシャルの変調（引き下げ）を行うことができるため、キャリア（電子）の注入効率を向上させることができるとともに、ゲート電極Ｇによる制御性の高いＳｉＣパワーＭＯＳＦＥＴを実現することができる。
＜実施の形態１における半導体装置の製造方法＞
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。まず、図８に示すように、ｎ型不純物を高濃度に含んだＳｉＣからなる半導体基板１ＮＳ上には、ｎ型不純物を低濃度に含んだエピタキシャル層（ドリフト層）ＥＰが形成され、このエピタキシャル層ＥＰに、ｐ型不純物であるアルミニウム（Ａｌ）をイオン打ち込みしたｐ型ウェル層ＰＷＬが形成される。
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。まず、図８に示すように、ｎ型不純物を高濃度に含んだＳｉＣからなる半導体基板１ＮＳ上には、ｎ型不純物を低濃度に含んだエピタキシャル層（ドリフト層）ＥＰが形成され、このエピタキシャル層ＥＰに、ｐ型不純物であるアルミニウム（Ａｌ）をイオン打ち込みしたｐ型ウェル層ＰＷＬが形成される。
具体的には、４Ｈ−ＳｉＣ基板からなる半導体基板１ＮＳを用意する。この半導体基板１ＮＳには、ｎ型不純物が注入されている。このｎ型不純物としては、例えば、窒素（Ｎ）を挙げることができ、不純物濃度は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。また、半導体基板１ＮＳの表面は、Ｓｉ面でもよいし、Ｃ面（炭素面）でもよい。
このように構成されている半導体基板１ＮＳ上に、半導体基板１ＮＳよりも低濃度にｎ型不純物が注入されたエピタキシャル層ＥＰを形成する。このエピタキシャル層ＥＰは、例えば、エピタキシャル成長法によって形成される。このエピタキシャル層ＥＰの不純物濃度は、製造される半導体素子（半導体装置）の素子定格に依存するが、例えば、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３の範囲である。
次に、半導体基板１ＮＳの裏面にｎ＋型半導体領域ＮＲを形成する。このｎ＋型半導体領域ＮＲの不純物濃度は、高濃度であることが望ましく、例えば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、エピタキシャル層ＥＰにｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬの深さは、０．５μｍ〜２．０μｍと深く、通常、ｐ型不純物の注入エネルギーは、数百ｋｅＶから数ＭｅＶとなる。このため、マスクとしては、酸化シリコン（ＳｉＯ２）などのハードマスクを使用することが一般的である。具体的には、まず、プラズマＣＶＤ法Chemical Vapor Deposition）により、エピタキシャル層ＥＰ上に酸化シリコン膜を１μｍ〜３μｍ程度堆積させる。次に、酸化シリコン膜上にレジスト膜を塗布した後、レジスト膜を露光・現像することにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ｐ型ウェルＰＷＬを形成する領域にレジスト膜が残らないように行われる。その後、パターニングしたレジスト膜をマスクにしたドライエッチングにより、酸化シリコン膜を加工した後、パターニングしたレジスト膜を除去する。このようにして、パターニングされた酸化シリコン膜からなるハードマスクをエピタキシャル層ＥＰ上に形成することができる。
このとき、半導体素子形成領域の終端部において、ｐ型ウェルＰＷＬが形成されない領域は、ハードマスクで覆い、終端部での耐圧構造を形成する。例えば、耐圧構造としては、ＦＬＲ（Floating field Limited Ring）構造を用いることができる。ただし、終端部の耐圧構造としては、他の構造であってもよい。例えば、他の耐圧構造としては、ＪＴＥ（Junction Termination Extension）構造がある。
続いて、パターニングした酸化シリコン膜をマスクにしてイオン注入を行うことにより、エピタキシャル層ＥＰ内にｐ型ウェルＰＷＬを形成する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）であり、ｐ型不純物の不純物濃度は、例えば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３の範囲である。
次に、図９に示すように、ｐ型ウェルＰＷＬの表面の一部にｐ＋型半導体領域ＰＲを形成する。このｐ＋型半導体領域ＰＲは、ｐ型ウェルＰＷＬの電位を固定するために設けられる。具体的に、ｐ＋型半導体領域ＰＲは、以下のようにして形成される。まず、ｐ型ウェルＰＷＬを形成したエピタキシャル層ＥＰ上に酸化シリコン膜を形成する。そして、酸化シリコン膜上にレジスト膜を塗布した後、レジスト膜を露光・現像することにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ｐ＋型半導体領域ＰＲを形成する領域にレジスト膜が残らないように行われる。その後、パターニングしたレジスト膜をマスクにしたエッチングにより、酸化シリコン膜を加工した後、パターニングしたレジスト膜を除去する。このようにして、パターニングされた酸化シリコン膜からなるハードマスクをｐ型ウェルＰＷＬ上に形成することができる。続いて、パターニングした酸化シリコン膜をマスクにしてイオン注入を行うことにより、ｐ型ウェルＰＷＬの表面の一部にｐ＋型半導体領域ＰＲを形成する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）であり、ｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。
次に、半導体素子形成領域の周囲にガードリング（図示せず）を形成する。まず、ｐ型ウェルＰＷＬを形成したエピタキシャル層ＥＰ上に酸化シリコン膜を形成する。そして、酸化シリコン膜上にレジスト膜を塗布した後、レジスト膜を露光・現像することにより、レジスト膜をパターニングする。レジスト膜のパターニングは、ガードリング形成領域にレジスト膜が残らないように行われる。その後、パターニングしたレジスト膜をマスクにしたエッチングにより、酸化シリコン膜を加工した後、パターニングしたレジスト膜を除去する。このようにして、パターニングされた酸化シリコン膜からなるハードマスクを形成することができる。続いて、パターニングした酸化シリコン膜をマスクにしてイオン注入を行うことにより、ガードリングを形成する。ガードリングに注入される不純物は、例えば、窒素（Ｎ）であり、窒素（Ｎ）の不純物濃度は、例えば、１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。このとき、不純物プロファイルは、所望の素子定格を得るために設計することができる。
ここで、チャネル形成領域の表面に不純物をイオン打ち込みすることにより、ＭＯＳＦＥＴのしきい値電圧を所定値に設定することができる。例えば、しきい値電圧を低くして大きな電流を得る場合には、ｐ型ウェルＰＷＬの表面にｎ型不純物（例えば、窒素）を導入する。この場合、ｐ型ウェルＰＷＬに含まれるｐ型不純物に比べて多量のｎ型不純物を打ち込むと、ｐ型ウェルＰＷＬの表面近傍で、ｐ型ウェルＰＷＬはｎ型に反転する。この様子を図１０に示す。図１０に示すように、ｐ型ウェルＰＷＬの表面にｎ型半導体領域ＣＮＲが形成されていることがわかる。図１０において、ｎ型半導体領域ＣＮＲがｎ型不純物を注入した領域である。この構造は、いわゆる「埋め込みチャネル」型の構造であるが、デバイス動作上は、しきい値電圧の設定のための１つの方法である。そのため、本実施の形態１では、ｎ型半導体領域ＣＮＲが形成されていない構造を代表例として説明するが、本実施の形態１における技術的思想は、「埋め込みチャネル」型の構造にも適用することができる。
このようにして、半導体基板１ＮＳの裏面にｎ＋型半導体領域ＮＲを形成し、半導体基板１ＮＳの表面にエピタキシャル層ＥＰとｐ型ウェルＰＷＬとｐ＋型半導体領域ＰＲとを形成した基板をＳｉＣエピタキシャル基板と呼ぶことにする。
以上のようにして、すべての不純物を導入した後、導入した不純物の活性化を行う。ＳｉＣに導入された不純物の活性化を行うための熱処理には、１５００℃以上の温度が要求される。しかし、温度が１５００℃を超えると、ＳｉＣエピタキシャル基板の表面からＳｉ原子（シリコン原子）や導入した不純物の離脱が生じる。また、ＳｉＣエピタキシャル基板の表面の平面性が劣化してしまう。そこで、例えば、ＳｉＣエピタキシャル基板の表面と裏面とを炭素膜で被覆した後、不純物を活性化するための熱処理を実施する。この炭素膜は、例えば、プラズマＣＶＤ法により、ＳｉＣエピタキシャル基板の表面と裏面に３０ｎｍ程度堆積させる。そして、この炭素膜で被覆したＳｉＣエピタキシャル基板に対し、１５００℃以上の高温で数分間熱処理を行う。この熱処理を実施した後、被覆した炭素膜は、酸素プラズマ処理で除去する。ここで、本実施の形態１では、ＳｉＣエピタキシャル基板にゲート絶縁膜やゲート電極を形成する前に不純物の活性化のための熱処理を実施しているので、１５００℃以上の熱処理を実施してもゲート絶縁膜やゲート電極を破壊することを防止できる。
次に、図１１に示すように、高濃度にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含んだポリシリコン膜（多結晶シリコン膜）ＰＦをＳｉＣエピタキシャル基板上に形成する。このポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用することにより形成することができ、例えば、その膜厚は、５０ｎｍ程度である。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦをパターニングする。ポリシリコン膜ＰＦのパターニングは、ソース形成領域にポリシリコン膜ＰＦが残存するように行われる。このとき、ポリシリコン膜ＰＦのドライエッチングでは、下地であるＳｉＣエピタキシャル基板を構成するＳｉＣと選択比をとることができるため、ＳｉＣエピタキシャル基板の表面が露出した時点でエッチングを止めることにより、精度良くポリシリコン膜ＰＦを加工することができる。
なお、本実施の形態１では、高濃度にｎ型不純物を導入したポリシリコン膜ＰＦを堆積するように構成しているが、これに限らず、例えば、ポリシリコン膜ＰＦへの不純物を導入する手段として他の手段を使用してもよい。例えば、導電型不純物がドーピングされていないポリシリコン膜ＰＦをＣＶＤ法で堆積し、その後、イオン注入法を使用して、このポリシリコン膜ＰＦの所定領域に導電型不純物を導入するように構成してもよい。このとき、イオン注入する導電型不純物として、砒素を使用した場合、砒素はリンに比べて重いため、ポリシリコン膜ＰＦ中に精度良く導入することができる。
また、ポリシリコン膜ＰＦへ導入する不純物は、ｎ型不純物に限らず、ｐ型不純物であってもよい。さらに、ポリシリコン膜ＰＦをＣＶＤ法によりＳｉＣエピタキシャル基板上に堆積する手段に換えて、ＳｉＣエピタキシャル基板の表面にシリコンをエピタキシャル成長させることで、ＳｉＣエピタキシャル基板上にシリコン層を形成してもよい。この場合、シリコン層は、単結晶性を有することになるが、本実施の形態１において、このシリコン層は、チャネル形成領域として使用するものではないため、結晶性が悪くても問題とならない利点を有する。
続いて、図１２に示すように、パターニングしたポリシリコン膜ＰＦを形成したＳｉＣエピタキシャル基板上に金属膜ＭＦを形成する。具体的には、金属膜ＭＦとして、例えば、ニッケル膜を形成することができ、例えば、その膜厚は、５０ｎｍ程度である。このニッケル膜は、例えば、スパッタリング法を使用することにより形成することができる。
次に、図１３に示すように、第１アニール（第１熱処理）として、３２０℃で６０秒の熱処理をＳｉＣエピタキシャル基板に加えることにより、ポリシリコン膜ＰＦとニッケル膜とのシリサイデーション反応を行う。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜ＰＦとニッケル膜だけを反応させることができる。そして、未反応のニッケル膜を硫酸と過酸化水素の混合液で除去した後、第２アニール（第２熱処理）である５００℃で３０秒の熱処理を行う。これにより、ポリシリコン膜ＰＦの表面に形成されているニッケルシリサイド膜を成長させることにより、完全にポリシリコン膜ＰＦをニッケルシリサイド膜に置換する。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜ＰＦに対してシリサイド反応が進行し、反応がＳｉＣエピタキシャル基板に達したところでシリサイド反応が停止する。このシリサイド反応の間に、ポリシリコン膜ＰＦ中に導入されている導電型不純物ＤＰ（リン）が移動し、ＳｉＣエピタキシャル基板との界面に導電型不純物ＤＰ（リン）が凝集する。これにより、本実施の形態１によれば、ニッケルシリサイド膜とＳｉＣエピタキシャル基板の間に、自己整合的に導電型不純物ＤＰ（リン）が偏析した界面を設けることができる。以上のようにして、本実施の形態１によれば、ニッケルシリサイド膜からなるソース領域ＳＲを形成することができ、かつ、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰ（リン）を偏析させることができる。
このように本実施の形態１では、ポリシリコン膜ＰＦとニッケル膜との間のシリサイド反応の温度が、ＳｉＣとニッケル膜との間のシリサイド反応の温度よりも低いことに着目している。すなわち、ポリシリコン膜ＰＦとニッケル膜の間でシリサイド反応が進行する一方で、ＳｉＣとニッケル膜との間でシリサイド反応が進行しない温度で熱処理（アニール）を施すことにより、ポリシリコン膜ＰＦだけをニッケルシリサイド膜に置換することができるのである。つまり、本実施の形態１では、ソース領域となる領域にポリシリコン膜ＰＦを形成し、このポリシリコン膜ＰＦとＳｉＣとのシリサイド反応の温度差を利用して、ポリシリコン膜ＰＦだけをニッケルシリサイド膜に置換しているのである。このことから、本実施の形態１では、自己整合的に精度良くニッケルシリサイド膜からなるソース領域ＳＲを形成することができるのである。
そして、ポリシリコン膜ＰＦのシリサイド反応は、ポリシリコン膜ＰＦの上部から下部に向かって進行するため、ポリシリコン膜ＰＦ中に導入されている導電型不純物ＤＰ（リン）は、シリサイド反応の進行ともにポリシリコン膜ＰＦの下部へ掃き出され、最終的に、ポリシリコン膜ＰＦとｐ型ウェルＰＷＬの界面に凝集される。この結果、本実施の形態１によれば、ポリシリコン膜ＰＦのシリサイド反応だけを生じさせる温度の熱処理を施すことにより、自己整合的に精度良くニッケルシリサイド膜からなるソース領域ＳＲを形成することができるとともに、シリサイド反応の結果、ソース領域ＳＲとｐ型ウェルＰＷＬとの界面に、自動的に導電型不純物ＤＰ（リン）を偏析させることができる。
ここで、平面視において（図１３の横方向において）、ソース領域ＳＲとエピタキシャル層ＥＰの表面で挟まれたｐ型ウェルＰＷＬの表面領域がチャネル形成領域となる。
次に、図１４に示すように、ソース領域ＳＲを形成したＳｉＣエピタキシャル基板の表面上にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。ゲート絶縁膜ＧＯＸの膜厚は、例えば、５０ｎｍ程度である。その後、ゲート絶縁膜ＧＯＸ上に、高濃度にリンを含んだポリシリコン膜を形成する。このポリシリコン膜は、例えば、ＣＶＤ法を使用することにより形成され、その膜厚は、３００ｎｍ程度である。
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングしてゲート電極Ｇを形成する。このゲート電極Ｇは、図１４に示すように、ソース領域ＳＲ間のスペース上からソース領域ＳＲに乗り上げるように形成される。このとき、ポリシリコン膜を加工してゲート電極Ｇを形成すると、ポリシリコン膜が除去された領域にゲート絶縁膜ＧＯＸが露出する。この露出したゲート絶縁膜ＧＯＸは除去してもよいし、その後の工程で同じ材料である層間絶縁膜と同時に加工することもできるので、この段階では、そのまま残していてもよい。
なお、本実施の形態１では、ゲート絶縁膜ＧＯＸに酸化シリコン膜を使用し、かつ、ゲート電極Ｇにポリシリコン膜を使用する例について説明したが、金属材料（ニッケルシリサイド膜）によるソース領域ＳＲおよびＳｉＣエピタキシャル基板内の半導体領域は、既に形成されていて大きな熱負荷がかからないため、ゲート絶縁膜ＧＯＸを、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成し、ゲート電極Ｇをアルミニウム（Ａｌ）などの金属材料膜から構成することもできる。
続いて、図１５に示すように、ソース領域ＳＲおよびゲート電極Ｇを形成したＳｉＣエピタキシャル基板上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、ソース領域ＳＲおよびゲート電極Ｇを覆うように形成され、例えば、酸化シリコン膜から形成される。その後、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬに開口部（コンタクトホール）を形成する。この開口部は、ソース領域ＳＲの一部およびｐ＋型半導体領域ＰＲが露出するように形成される。なお、図１５では、図示されていないが、ゲート電極Ｇへ達する開口部も形成することができる。
次に、図７に示すように、開口部を形成した層間絶縁膜ＩＬ上に、例えば、スパッタリング法を使用することにより、アルミニウム膜を形成する。このアルミニウム膜の膜厚は、例えば、２μｍである。このとき、アルミニウム膜が層間絶縁膜ＩＬに形成された開口部に埋め込まれることによりプラグＰＬＧ１が形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、このアルミニウム膜をパターニングして、このプラグＰＬＧ１と電気的に接続するソース配線ＳＬを形成する。
この配線工程以降の工程は、既知の半導体プロセスで実施することができ、最終的に、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を製造することができる。本実施の形態１における半導体装置の製造方法によれば、比較的単純な工程で、本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴを製造できる利点がある。
本実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴでは、図７に示すように、半導体基板１ＮＳの裏面に設けられるドレイン電極（図示せず）からｎ＋型半導体領域ＮＲおよび半導体基板１ＮＳを介してエピタキシャル層ＥＰにドレイン電圧が給電される。そして、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇによる電界効果により、エピタキシャル層ＥＰとソース領域ＳＲの間のｐ型ウェルＰＷＬの表面領域でのチャネルの形成が制御されて、ＳｉＣパワーＭＯＳＦＥＴがオン／オフ動作することになる。
このとき、本実施の形態１によれば、ソース領域ＳＲを金属材料膜であるニッケルシリサイド膜から形成できるので、低抵抗でキャリア密度の大きなソース領域ＳＲを形成することができる。さらに、本実施の形態１によれば、ソース領域ＳＲと、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物ＤＰ（リン）を偏析できるので、ソース領域ＳＲとチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域の端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度を向上させることができる。
（実施の形態２）
前記実施の形態１では、ｐ型ウェルＰＷＬの表面の一部に形成されたｐ＋型半導体領域ＰＲと平面的に重ならないようにソース領域ＳＲが形成される例について説明したが、本実施の形態２では、ｐ＋型半導体領域ＰＲ上を覆う領域にもソース領域ＳＲが形成されている例について説明する。
前記実施の形態１では、ｐ型ウェルＰＷＬの表面の一部に形成されたｐ＋型半導体領域ＰＲと平面的に重ならないようにソース領域ＳＲが形成される例について説明したが、本実施の形態２では、ｐ＋型半導体領域ＰＲ上を覆う領域にもソース領域ＳＲが形成されている例について説明する。
＜実施の形態２における半導体装置の構成＞
図１６は、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴの構成を示す平面図である。図１６に示すように、ＳｉＣパワーＭＯＳＦＥＴを構成する基本セルがアレイ状（行列状）に配置されている。図１６において、ゲート電極Ｇが格子状に配置され、ゲート電極Ｇで囲まれたそれぞれの基本セルにソース領域ＳＲが形成されている。
図１６は、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴの構成を示す平面図である。図１６に示すように、ＳｉＣパワーＭＯＳＦＥＴを構成する基本セルがアレイ状（行列状）に配置されている。図１６において、ゲート電極Ｇが格子状に配置され、ゲート電極Ｇで囲まれたそれぞれの基本セルにソース領域ＳＲが形成されている。
ここで、前記実施の形態１では、図５に示すように、平面視において、ソース領域ＳＲの内側にｐ＋型半導体領域ＰＲが形成されている。これに対し、本実施の形態２では、図１６に示すように、平面視において、ゲート電極Ｇで囲まれた基本セルの内側全体にソース領域ＳＲが形成されている。そして、本実施の形態２では、ソース領域ＳＲと平面的に重なる下層にｐ＋型半導体領域ＰＲが形成されている。つまり、前記実施の形態１では、ソース領域ＳＲとｐ＋型半導体領域ＰＲが平面的に重ならないように形成されているが、本実施の形態２では、ｐ＋型半導体領域ＰＲを覆う領域にもソース領域ＳＲが形成されている点が相違する。そして、本実施の形態２では、図１６に示すように、ソース領域ＳＲとプラグＰＬＧ１が電気的に接続されている。
なお、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴでも、図１６に示すレイアウト構成に限らず、例えば、図１７に示すように、一列置きにゲート電極Ｇの配置位置をずらすことにより、対角線の長い領域が形成されにくくなるレイアウト構成においても、本実施の形態２における技術的思想を実現することができる。つまり、本実施の形態２における技術的思想も、前記実施の形態１と同様に、レイアウト構成に依存することなく適用することができる。
図１８は、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴの断面構造を示す図であり、図１６のＡ−Ａ線で切断した断面図、あるいは、図１７のＡ−Ａ線で切断した断面図を示している。図１８において、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴの構成は、図７に示す前記実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの構成とほぼ同様の構成をしているため、異なる点を中心に説明する。
図１８に示すように、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴでは、ソース領域ＳＲが、ｐ型ウェルＰＷＬの表面の一部に形成されているｐ＋型半導体領域ＰＲ上を覆うように形成されている。すなわち、本実施の形態２において、ソース領域ＳＲとｐ＋型半導体領域ＰＲは平面的に重なるように形成されている。
このように構成されている本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴにおいても、前記実施の形態１と同様に、ソース領域ＳＲを金属材料膜であるニッケルシリサイド膜から形成しているため、低抵抗でキャリア密度の大きなソース領域ＳＲを形成することができる。さらに、本実施の形態２でも、ソース領域ＳＲと、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物ＤＰ（リン）を偏析しているため、ソース領域ＳＲとチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度を向上させることができる。
＜実施の形態２の利点＞
以下に、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴに特有の利点について説明する。図１８に示すように、本実施の形態２では、ソース領域ＳＲがｐ＋型半導体領域ＰＲ上を覆うように形成されている。このことから、本実施の形態２では、ソース領域ＳＲがｐ＋型半導体領域ＰＲ上を覆っていない前記実施の形態１よりも、ソース領域ＳＲの平面サイズを大きくすることができる。このことは、本実施の形態２によれば、ソース領域ＳＲのさらなる低抵抗化を図ることができることを意味している。このとき、本実施の形態２では、ｐ＋型半導体領域ＰＲ上を覆うようにソース領域ＳＲの平面サイズを拡大しているだけであるので、ソース領域ＳＲの平面サイズを大きくしても、前記実施の形態１と比較しても、ＳｉＣパワーＭＯＳＦＥＴのサイズは同じである。したがって、本実施の形態２によれば、ＳｉＣパワーＭＯＳＦＥＴのサイズを維持しながら、ソース領域ＳＲの平面サイズを大きくできる利点が得られる。つまり、本実施の形態２によれば、ＳｉＣパワーＭＯＳＦＥＴの集積密度を確保しながら、ソース領域ＳＲのソース抵抗を低減できる利点を得ることができる。
以下に、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴに特有の利点について説明する。図１８に示すように、本実施の形態２では、ソース領域ＳＲがｐ＋型半導体領域ＰＲ上を覆うように形成されている。このことから、本実施の形態２では、ソース領域ＳＲがｐ＋型半導体領域ＰＲ上を覆っていない前記実施の形態１よりも、ソース領域ＳＲの平面サイズを大きくすることができる。このことは、本実施の形態２によれば、ソース領域ＳＲのさらなる低抵抗化を図ることができることを意味している。このとき、本実施の形態２では、ｐ＋型半導体領域ＰＲ上を覆うようにソース領域ＳＲの平面サイズを拡大しているだけであるので、ソース領域ＳＲの平面サイズを大きくしても、前記実施の形態１と比較しても、ＳｉＣパワーＭＯＳＦＥＴのサイズは同じである。したがって、本実施の形態２によれば、ＳｉＣパワーＭＯＳＦＥＴのサイズを維持しながら、ソース領域ＳＲの平面サイズを大きくできる利点が得られる。つまり、本実施の形態２によれば、ＳｉＣパワーＭＯＳＦＥＴの集積密度を確保しながら、ソース領域ＳＲのソース抵抗を低減できる利点を得ることができる。
このように本実施の形態２の特徴点は、ソース領域ＳＲがｐ＋型半導体領域ＰＲ上を覆うように形成されている点にあるが、この特徴点は、ソース領域ＳＲを金属材料（金属シリサイド）から構成しているが故に実現できる構成である。
この点について、以下に説明する。例えば、ソース領域ＳＲを、ｎ型不純物を導入した半導体領域から構成する場合を考える。この場合、ｐ＋型半導体領域ＰＲ上を覆うようにソース領域ＳＲを形成すると、ソース配線ＳＬ（プラグＰＬＧ１）とｐ＋型半導体領域ＰＲとを電気的に接続することができなくなるのである。つまり、ソース領域ＳＲは、ｎ型不純物を導入した半導体領域から形成され、かつ、ｐ＋型半導体領域ＰＲは、ｐ型不純物を導入した半導体領域であるため、ソース領域ＳＲとｐ＋型半導体領域ＰＲとの境界領域には、ＰＮ接合が形成され、ＰＮ接合によるビルトインポテンシャルにより、ソース領域ＳＲとｐ＋型半導体領域ＰＲは電気的に絶縁される。したがって、ｐ＋型半導体領域ＰＲ上を覆うようにソース領域ＳＲを形成すると、プラグＰＬＧ１とソース領域ＳＲは接触しているため、プラグＰＬＧ１を介してソース配線ＳＬからソース領域ＳＲに基準電位（ＧＮＤ電位）を供給することができる一方、プラグＰＬＧ１とｐ＋型半導体領域ＰＲは、直接接触せず、かつ、ソース領域ＳＲとの間にＰＮ接合が形成されるため、プラグＰＬＧ１からｐ＋型半導体領域ＰＲへ基準電位（ＧＮＤ電位）を供給することができなくなる。この場合、ソース領域ＳＲとｐ＋型半導体領域ＰＲ（ｐ型ウェルＰＷＬ）を同電位にすることができないため、ＳｉＣパワーＭＯＳＦＥＴを正常に動作させることができなくなる。このことから、ソース領域ＳＲを半導体領域から構成する場合、本実施の形態２のように、ｐ＋型半導体領域ＰＲ上を覆うようにソース領域ＳＲを形成する構成は採用できない。
これに対し、本実施の形態２では、ソース領域ＳＲを金属材料（金属シリサイド）から構成している。このため、ｐ＋型半導体領域ＰＲ上を覆うようにソース領域ＳＲを形成しても、ソース領域ＳＲとｐ＋型半導体領域ＰＲとを電気的に接続することができる。すなわち、本実施の形態２では、ソース領域ＳＲが金属材料から構成されているため、ソース領域ＳＲとｐ＋型半導体領域ＰＲとの境界領域には、ＰＮ接合が形成されず、金属と半導体との接触にすることができる。このとき、ｐ＋型半導体領域ＰＲに導入されている導電型不純物の濃度が高濃度であるので、ソース領域ＳＲとｐ＋型半導体領域ＰＲとの接触をオーミック接触にすることができる。この結果、ソース領域ＳＲとｐ＋型半導体領域ＰＲは、電気的に接続されることになる。したがって、ｐ＋型半導体領域ＰＲ上を覆うようにソース領域ＳＲを形成しても、ｐ＋型半導体領域ＰＲとプラグＰＬＧ１とを電気的に接続することができる。つまり、ｐ＋型半導体領域ＰＲ上を覆うようにソース領域ＳＲを形成する場合、プラグＰＬＧ１はソース領域ＳＲと電気的に接続されることになり、ｐ＋型半導体領域ＰＲとプラグＰＬＧ１とは直接接触することはない。
しかし、このソース領域ＳＲとｐ＋型半導体領域ＰＲとはオーミック接触しているため、ソース領域ＳＲを介して間接的に、プラグＰＬＧ１とｐ＋型半導体領域ＰＲが電気的に接続されることになるのである。このことから、本実施の形態２では、ｐ＋型半導体領域ＰＲ上を覆うようにソース領域ＳＲを形成しても、プラグＰＬＧ１からソース領域ＳＲとｐ＋型半導体領域ＰＲの両方に基準電位（ＧＮＤ電位）を供給することができるのである。このように本実施の形態２によれば、ｐ＋型半導体領域ＰＲ上を覆うようにソース領域ＳＲを形成しても、ソース領域ＳＲとｐ＋型半導体領域ＰＲにプラグＰＬＧ１から同電位を供給しながら、ソース領域ＳＲの平面サイズを大きくすることができる。この結果、本実施の形態２によれば、ソース領域ＳＲの平面サイズを大きくすることができることから、ソース領域ＳＲの低抵抗化を推進することができる。
＜実施の形態２における半導体装置の製造方法＞
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。
まず、図１９に示すように、高濃度にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含んだポリシリコン膜（多結晶シリコン膜）ＰＦをＳｉＣエピタキシャル基板上に形成する。このポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用することにより形成することができ、例えば、その膜厚は、５０ｎｍ程度である。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦをパターニングする。ポリシリコン膜ＰＦのパターニングは、ソース形成領域にポリシリコン膜ＰＦが残存するように行われる。このとき、ポリシリコン膜ＰＦのドライエッチングでは、下地であるＳｉＣエピタキシャル基板を構成するＳｉＣと選択比をとることができるため、ＳｉＣエピタキシャル基板の表面が露出した時点でエッチングを止めることにより、精度良くポリシリコン膜ＰＦを加工することができる。ここで、図１９に示すように、本実施の形態２では、ｐ型ウェルＰＷＬの表面の一部に形成されたｐ＋型半導体領域ＰＲ上を覆うようにポリシリコン膜ＰＦが形成されていることがわかる。
続いて、図２０に示すように、パターニングしたポリシリコン膜ＰＦを形成したＳｉＣエピタキシャル基板上に金属膜ＭＦを形成する。具体的には、金属膜ＭＦとして、例えば、ニッケル膜を形成することができ、例えば、その膜厚は、５０ｎｍ程度である。このニッケル膜は、例えば、スパッタリング法を使用することにより形成することができる。
次に、図２１に示すように、第１アニール（第１熱処理）として、３２０℃で６０秒の熱処理をＳｉＣエピタキシャル基板に加えることにより、ポリシリコン膜ＰＦとニッケル膜とのシリサイデーション反応を行う。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜ＰＦとニッケル膜だけを反応させることができる。そして、未反応のニッケル膜を硫酸と過酸化水素の混合液で除去した後、第２アニール（第２熱処理）である５００℃で３０秒の熱処理を行う。これにより、ポリシリコン膜ＰＦの表面に形成されているニッケルシリサイド膜を成長させることにより、完全にポリシリコン膜ＰＦをニッケルシリサイド膜に置換する。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜ＰＦに対してシリサイド反応が進行し、反応がＳｉＣエピタキシャル基板に達したところでシリサイド反応が停止する。このシリサイド反応の間に、ポリシリコン膜ＰＦ中に導入されている導電型不純物ＤＰ（リン）が移動し、ＳｉＣエピタキシャル基板との界面に導電型不純物ＤＰ（リン）が凝集する。これにより、本実施の形態２によれば、ニッケルシリサイド膜とＳｉＣエピタキシャル基板の間に、自己整合的に導電型不純物ＤＰ（リン）が偏析した界面を設けることができる。以上のようにして、本実施の形態２によれば、ニッケルシリサイド膜からなるソース領域ＳＲを形成することができ、かつ、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰ（リン）を偏析させることができる。
ここで、本実施の形態２では、ソース領域ＳＲが金属材料から構成され、かつ、ｐ＋型半導体領域ＰＲには、ｐ型不純物が高濃度に導入されていることから、ソース領域ＳＲとｐ＋型半導体領域ＰＲとの接触をオーミック接触とすることができ、これによって、ソース領域ＳＲとｐ＋型半導体領域ＰＲとを電気的に接続することができる。
その後の工程は、前記実施の形態１と同様であり（図１４〜図１５参照）、最終的に、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を製造することができる。本実施の形態２によれば、ソース領域ＳＲの平面サイズを大きくすることができることから、ソース領域ＳＲの低抵抗化を図ることができ、この結果、本実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴのオン抵抗の低減に代表される性能向上を図ることができる。さらに、本実施の形態２によれば、ソース領域ＳＲと電気的に接続するプラグＰＬＧ１を容易に形成できる利点がある。すなわち、本実施の形態２では、例えば、図１８に示すように、ｐ＋型半導体領域ＰＲ上を覆うようにソース領域ＳＲが形成されており、プラグＰＬＧ１の底面が平坦となっている。このことから、層間絶縁膜ＩＬを貫通してソース領域ＳＲに達する開口部を容易に形成することができるとともに、この開口部に金属材料を埋め込んでプラグＰＬＧ１を形成する際、開口部への金属材料の充填性を向上することができる。この結果、本実施の形態２によれば、ソース領域ＳＲと電気的に接続するプラグＰＬＧ１を容易に形成することができる。
（実施の形態３）
本実施の形態３では、チャネル形成領域を保護しながら、金属材料（金属シリサイド）からなるソース領域ＳＲを形成する例について説明する。
本実施の形態３では、チャネル形成領域を保護しながら、金属材料（金属シリサイド）からなるソース領域ＳＲを形成する例について説明する。
＜実施の形態３における半導体装置の構成＞
本実施の形態３においても、図１６や図１７のように前記実施の形態２で説明したレイアウト構成を採用することができる。すなわち、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴでも、図１６に示すレイアウト構成に限らず、例えば、図１７に示すように、一列置きにゲート電極Ｇの配置位置をずらすことにより、対角線の長い領域が形成されにくくなるレイアウト構成においても、本実施の形態３における技術的思想を実現することができる。つまり、本実施の形態３における技術的思想も、前記実施の形態２と同様に、レイアウト構成に依存することなく適用することができる。
本実施の形態３においても、図１６や図１７のように前記実施の形態２で説明したレイアウト構成を採用することができる。すなわち、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴでも、図１６に示すレイアウト構成に限らず、例えば、図１７に示すように、一列置きにゲート電極Ｇの配置位置をずらすことにより、対角線の長い領域が形成されにくくなるレイアウト構成においても、本実施の形態３における技術的思想を実現することができる。つまり、本実施の形態３における技術的思想も、前記実施の形態２と同様に、レイアウト構成に依存することなく適用することができる。
図２２は、本実施の形態３における半導体装置の構成を示す断面図である。図２２に示す本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴの構成は、図１８に示す前記実施の形態２におけるＳｉＣパワーＭＯＳＦＥＴの構成と同様である。したがって、本実施の形態３においても、ソース領域ＳＲを金属材料膜であるニッケルシリサイド膜から形成しているため、低抵抗でキャリア密度の大きなソース領域ＳＲを形成することができる。さらに、本実施の形態３でも、ソース領域ＳＲと、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物ＤＰ（リン）を偏析しているため、ソース領域ＳＲとチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度を向上させることができる。
さらに、本実施の形態３においても、ソース領域ＳＲがｐ＋型半導体領域ＰＲ上を覆うように形成されていることから、ソース領域ＳＲの平面サイズを大きくすることができる。これにより、ソース領域ＳＲの低抵抗化を図ることができ、この結果、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴのオン抵抗の低減に代表される性能向上を図ることができる。
＜実施の形態３における半導体装置の製造方法＞
本実施の形態３では、ＳｉＣパワーＭＯＳＦＥＴを製造する製造方法に特徴があり、以下に、この半導体装置の製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。
本実施の形態３では、ＳｉＣパワーＭＯＳＦＥＴを製造する製造方法に特徴があり、以下に、この半導体装置の製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。
まず、図２３に示すように、ＳｉＣエピタキシャル基板の表面上に絶縁膜ＩＦを形成する。この絶縁膜ＩＦは、例えば、ＣＶＤ法を使用した酸化シリコン膜から形成され、その膜厚は、例えば、１００ｎｍ程度である。次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＦをパターニングする。絶縁膜ＩＦのパターニングは、ソース形成領域を露出し、かつ、チャネル形成領域を覆うように行われる。
続いて、図２４に示すように、高濃度にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含んだポリシリコン膜（多結晶シリコン膜）ＰＦを、表面にパターニングした絶縁膜ＩＦを有するＳｉＣエピタキシャル基板上に形成する。このポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用することにより形成することができ、例えば、その膜厚は、１００ｎｍ程度である。このとき、ポリシリコン膜ＰＦは、絶縁膜ＩＦを覆うように形成される。その後、ＣＭＰ（Chemical Mechanical Polishing）法を使用することにより、絶縁膜ＩＦの表面が露出するまで、ポリシリコン膜ＰＦを研磨する。ここで、ポリシリコン膜ＰＦが所定の膜厚となるようにＣＭＰによる研磨を調整することができる。
次に、図２５に示すように、ポリシリコン膜ＰＦおよび絶縁膜ＩＦを形成したＳｉＣエピタキシャル基板上に金属膜ＭＦを形成する。具体的には、金属膜ＭＦとして、例えば、ニッケル膜を形成することができ、例えば、その膜厚は、１００ｎｍ程度である。このニッケル膜は、例えば、スパッタリング法を使用することにより形成することができる。
続いて、図２６に示すように、第１アニール（第１熱処理）として、３２０℃で６０秒の熱処理をＳｉＣエピタキシャル基板に加えることにより、ポリシリコン膜ＰＦとニッケル膜とのシリサイデーション反応を行う。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜ＰＦとニッケル膜だけを反応させることができる。そして、未反応のニッケル膜を硫酸と過酸化水素の混合液で除去した後、第２アニール（第２熱処理）である５００℃で３０秒の熱処理を行う。これにより、ポリシリコン膜ＰＦの表面に形成されているニッケルシリサイド膜を成長させることにより、完全にポリシリコン膜ＰＦをニッケルシリサイド膜に置換する。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜ＰＦに対してシリサイド反応が進行し、反応がＳｉＣエピタキシャル基板に達したところでシリサイド反応が停止する。このシリサイド反応の間に、ポリシリコン膜ＰＦ中に導入されている導電型不純物ＤＰ（リン）が移動し、ＳｉＣエピタキシャル基板との界面に導電型不純物ＤＰ（リン）が凝集する。これにより、本実施の形態３によれば、ニッケルシリサイド膜とＳｉＣエピタキシャル基板の間に、自己整合的に導電型不純物ＤＰ（リン）が偏析した界面を設けることができる。以上のようにして、本実施の形態３によれば、ニッケルシリサイド膜からなるソース領域ＳＲを形成することができ、かつ、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰ（リン）を偏析させることができる。なお、絶縁膜ＩＦは、ニッケル膜と反応しないため、絶縁膜ＩＦは、ＳｉＣエピタキシャル基板上に残存したままである。
ここで、本実施の形態３でも、ソース領域ＳＲが金属材料から構成され、かつ、ｐ＋型半導体領域ＰＲには、ｐ型不純物が高濃度に導入されていることから、ソース領域ＳＲとｐ＋型半導体領域ＰＲとの接触をオーミック接触とすることができ、これによって、ソース領域ＳＲとｐ＋型半導体領域ＰＲとを電気的に接続することができる。
その後、図２７に示すように、ＳｉＣエピタキシャル基板上に形成されている絶縁膜ＩＦを除去する。その後の工程は、前記実施の形態１と同様であり（図１４〜図１５参照）、最終的に、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を製造することができる。本実施の形態３でも、ソース領域ＳＲの平面サイズを大きくすることができることから、ソース領域ＳＲの低抵抗化を図ることができ、この結果、本実施の形態３におけるＳｉＣパワーＭＯＳＦＥＴのオン抵抗の低減に代表される性能向上を図ることができる。
＜実施の形態３の利点＞
本実施の形態３における半導体装置の製造方法では、図２５に示すように、ｐ型ウェルＰＷＬの表面の一部に存在するチャネル形成領域を覆うように絶縁膜ＩＦが形成されている。そして、この絶縁膜ＩＦの表面とポリシリコン膜ＰＦの表面上に金属膜ＭＦ（ニッケル膜）が形成されている。このことから、本実施の形態３によれば、チャネル形成領域に直接金属膜ＭＦが接触することを防止できる。つまり、本実施の形態３では、チャネル形成領域が絶縁膜ＩＦで覆われており、絶縁膜ＩＦがチャネル形成領域を保護する保護膜として機能していることがわかる。
本実施の形態３における半導体装置の製造方法では、図２５に示すように、ｐ型ウェルＰＷＬの表面の一部に存在するチャネル形成領域を覆うように絶縁膜ＩＦが形成されている。そして、この絶縁膜ＩＦの表面とポリシリコン膜ＰＦの表面上に金属膜ＭＦ（ニッケル膜）が形成されている。このことから、本実施の形態３によれば、チャネル形成領域に直接金属膜ＭＦが接触することを防止できる。つまり、本実施の形態３では、チャネル形成領域が絶縁膜ＩＦで覆われており、絶縁膜ＩＦがチャネル形成領域を保護する保護膜として機能していることがわかる。
この結果、例えば、図２６に示すように、ＳｉＣエピタキシャル基板に熱処理を施すことにより、ポリシリコン膜ＰＦと金属膜ＭＦとをシリサイド反応させる際、ｐ型ウェルＰＷＬの表面の一部に形成されているチャネル形成領域は、表面保護膜である絶縁膜ＩＦで覆われていることになる。このことから、本実施の形態３によれば、チャネルが形成される基板界面を良好な界面状態に維持することができるので、ＳｉＣパワーＭＯＳＦＥＴの性能向上を図ることができる。
例えば、チャネル形成領域に直接金属膜ＭＦを接触させた状態で熱処理を加えると、金属膜ＭＦを構成する金属元素がチャネル形成領域に拡散することも考えられる。この場合、侵入した金属元素の影響により、チャネル形成領域にチャネルが形成されるしきい値電圧が設計値からずれたり、侵入した金属元素（不純物）によって、チャネルを流れるキャリア（電子）の散乱が多くなり、チャネル移動度が低下するおそれがある。
この点に関し、本実施の形態３によれば、ポリシリコン膜ＰＦと金属膜ＭＦとをシリサイド反応させる際、チャネル形成領域は絶縁膜ＩＦで覆われて保護されているため、例えば、シリサイド反応による熱処理などに起因して、チャネル形成領域に金属膜ＭＦを構成する金属元素が侵入する可能性を低減することができる。この結果、本実施の形態３によれば、チャネル形成領域を覆うように形成されている絶縁膜ＩＦがチャネル形成領域の界面を保護することになり、チャネル形成領域に不所望な不純物が侵入することを防止できる。これにより、本実施の形態３によれば、信頼性の高いＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を製造することができる。つまり、本実施の形態３によれば、チャネル形成領域を絶縁膜ＩＦで覆った状態で加工工程やシリサイド工程を実施しているため、チャネル形成領域を保護しながら、加工工程やシリサイド工程を行うことができる。
＜変形例＞
本実施の形態３では、例えば、図１６や図１７のように前記実施の形態２で説明したレイアウト構成を採用することができる。特に、本実施の形態３における技術的思想も、前記実施の形態１や前記実施の形態２と同様に、レイアウト構成に依存することなく適用することができる。以下に、本実施の形態３における技術的思想を適用するレイアウト構成の変形例について説明する。
本実施の形態３では、例えば、図１６や図１７のように前記実施の形態２で説明したレイアウト構成を採用することができる。特に、本実施の形態３における技術的思想も、前記実施の形態１や前記実施の形態２と同様に、レイアウト構成に依存することなく適用することができる。以下に、本実施の形態３における技術的思想を適用するレイアウト構成の変形例について説明する。
図２８は、本実施の形態３における変形例の一例を示す平面図である。例えば、図１６や図１７では、ほぼ正方形形状のパターンからなるソース領域ＳＲを示したが、図２８では、ゲート電極をストライプ状に配置することにより、長方形形状のパターンからなるソース領域ＳＲを形成することができる。この場合、ｐ＋型半導体領域ＰＲも長方形形状となる。そして、長方形形状をしたソース領域ＳＲとｐ＋型半導体領域ＰＲの両方と電気的に接続するように長方形形状のプラグＰＬＧ１が形成されている。このように、図２８に示すレイアウト構成によれば、ソース領域ＳＲを長方形形状のパターンから形成することにより、ソース領域ＳＲの平面面積を大きくすることができる。この結果、ソース領域ＳＲの低抵抗化を推進することができる。
また、図２９は、本実施の形態３における変形例の他の一例を示す平面図である。図２９では、長方形形状のｐ＋型半導体領域ＰＲを覆うようにソース領域ＳＲが形成されている。これにより、さらに、ソース領域ＳＲの平面面積を大きくすることができ、この結果、さらなるソース領域ＳＲの低抵抗化を実現することができる。
なお、図２８や図２９に示すレイアウト構成では、プラグＰＬＧ１の形状を長方形形状とすることにより、ソース領域ＳＲとプラグＰＬＧ１との接触面積を大きくできることから、ソース領域ＳＲとプラグＰＬＧ１との接触面積を低減できる効果も得ることができる。
また、図３０は、本実施の形態３における変形例のさらなる他の一例を示す平面図である。図３０に示すレイアウト構成では、長方形形状のパターンを有する基本セルを組み合わせたレイアウト構成例となっている。このレイアウト構成では、ソース領域Ｓも長方形形状をしており、このソース領域ＳＲは、２つのプラグＰＬＧ１およびプラグＰＬＧ２と電気的に接続されるようになっている。このため、ソース領域ＳＲとプラグ（プラグＰＬＧ１とプラグＰＬＧ２）との接触面積を大きくすることができるので、プラグ（プラグＰＬＧ１とプラグＰＬＧ２）とソース領域ＳＲとの接触抵抗を低減することができる。
（実施の形態４）
本実施の形態４では、ゲート電極Ｇに自己整合的に金属材料（金属シリサイド）からなるソース領域ＳＲを形成する例について説明する。
本実施の形態４では、ゲート電極Ｇに自己整合的に金属材料（金属シリサイド）からなるソース領域ＳＲを形成する例について説明する。
＜実施の形態４における半導体装置の構成＞
図３１は、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴのレイアウト構成例を示す平面図であり、図３２は、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴの他のレイアウト構成例を示す平面図である。まず、図３１や図３２に示すように、ＳｉＣパワーＭＯＳＦＥＴを構成する基本セルがアレイ状（行列状）に配置されている。図３１や図３２において、ゲート電極Ｇが格子状に配置され、ゲート電極Ｇで囲まれたそれぞれの基本セルにソース領域ＳＲが形成されている。
図３１は、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴのレイアウト構成例を示す平面図であり、図３２は、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴの他のレイアウト構成例を示す平面図である。まず、図３１や図３２に示すように、ＳｉＣパワーＭＯＳＦＥＴを構成する基本セルがアレイ状（行列状）に配置されている。図３１や図３２において、ゲート電極Ｇが格子状に配置され、ゲート電極Ｇで囲まれたそれぞれの基本セルにソース領域ＳＲが形成されている。
ここで、図３１では、平面視において、ソース領域ＳＲの内側にｐ＋型半導体領域ＰＲが形成されている。これに対し、図３２では、平面視において、ゲート電極Ｇで囲まれた基本セルの内側全体にソース領域ＳＲが形成されている。そして、図３２では、ソース領域ＳＲと平面的に重なる下層にｐ＋型半導体領域ＰＲが形成されている。つまり、図３１では、ソース領域ＳＲとｐ＋型半導体領域ＰＲが平面的に重ならないように形成されているが、図３２では、ｐ＋型半導体領域ＰＲを覆う領域にもソース領域ＳＲが形成されている点が相違する。そして、図３２に示すように、ソース領域ＳＲとプラグＰＬＧ１が電気的に接続されている。ここで、図３１や図３２に示す本実施の形態４におけるレイアウト構成では、図５や図６に示す前記実施の形態１や、図１６や図１７に示す前記実施の形態２と異なり、ソース領域ＳＲの端部がゲート電極Ｇからはみ出していない。つまり、本実施の形態４では、ソース領域ＳＲがゲート電極Ｇに自己整合的に形成されている。この点が本実施の形態４の特徴点であり、前記実施の形態１および前記実施の形態２と相違する点である。
なお、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴでは、図３１や図３２に示すレイアウト構成に限らず、例えば、一列置きにゲート電極Ｇの配置位置をずらすことにより、対角線の長い領域が形成されにくくなるレイアウト構成においても、本実施の形態４における技術的思想を実現することができる。つまり、本実施の形態４における技術的思想も、前記実施の形態１と同様に、レイアウト構成に依存することなく適用することができる。
図３３は、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴの断面構造を示す図であり、図３１のＡ−Ａ線で切断した断面図を示している。図３３において、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴの構成は、図７に示す前記実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの構成とほぼ同様の構成をしているため、異なる点を中心に説明する。
図３３に示すように、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴでは、ソース領域ＳＲが、ゲート電極Ｇと自己整合するように形成されている。すなわち、本実施の形態４において、ソース領域ＳＲとゲート電極Ｇは平面的に重なる領域が存在しないように配置されている。さらに、本実施の形態４では、ゲート電極Ｇの上面（表面）に金属シリサイド膜が形成されている。
このように構成されている本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴにおいても、前記実施の形態１と同様に、ソース領域ＳＲを金属材料膜であるニッケルシリサイド膜から形成しているため、低抵抗でキャリア密度の大きなソース領域ＳＲを形成することができる。そして、本実施の形態４では、ソース領域ＳＲを構成するニッケルシリサイドと同じ材料でゲート電極Ｇの上面（表面）にニッケルシリサイド膜が形成されている。このため、本実施の形態４においては、ゲート電極Ｇの低抵抗化を図ることができる。つまり、ゲート電極Ｇは、例えば、ポリシリコン膜から形成されるが、このポリシリコン膜の表面をシリサイド化することにより、ゲート電極Ｇの低抵抗化を図ることができる。
さらに、本実施の形態４でも、ソース領域ＳＲと、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物ＤＰ（リン）を偏析しているため、ソース領域ＳＲとチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度を向上させることができる。
＜実施の形態４における半導体装置の製造方法＞
本実施の形態４における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図３４は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態４でも、図３４に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
本実施の形態４における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図３４は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態４でも、図３４に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
次に、図３５に示すように、ＳｉＣエピタキシャル基板の表面にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、その膜厚は、例えば、５５ｎｍ程度である。具体的に、ゲート絶縁膜ＧＯＸは、まず、ＳｉＣエピタキシャル基板の表面を熱酸化法により酸化して、例えば、５ｎｍ程度の酸化シリコン膜を形成し、その後、例えば、ＣＶＤ法により、５０ｎｍ程度の酸化シリコン膜を堆積することにより形成することができる。その後、ゲート絶縁膜ＧＯＸ上に、高濃度に導電型不純物（リン）を含んだポリシリコン膜を形成する。このポリシリコン膜は、例えば、ＣＶＤ法により形成することができ、その膜厚は、例えば、３００ｎｍ程度である。
続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングしてゲート電極Ｇを形成する。そして、ゲート電極Ｇを形成したＳｉＣエピタキシャル基板上に、ゲート電極Ｇを覆う酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができ、例えば、その膜厚は、１０ｎｍ程度である。その後、堆積した酸化シリコン膜に対して、異方性エッチング（エッチバック）することにより、ゲート電極Ｇの両側の側面にだけ酸化シリコン膜を残す。これにより、図３５に示すように、ゲート電極Ｇの両側の側面に、酸化シリコン膜からなるサイドウォールＳＷ１を形成することができる。
次に、図３６に示すように、ゲート電極Ｇを形成したＳｉＣエピタキシャル基板の表面にポリシリコン膜ＰＦを形成する。このポリシリコン膜ＰＦは、例えば、指向性を有するスパッタリング法を使用することにより形成され、その膜厚は、例えば、３０ｎｍ程度である。このとき、ポリシリコン膜ＰＦは、指向性を有するスパッタリング法で形成されるため、主に、ソース形成領域とゲート電極Ｇの上部に形成され、ゲート電極Ｇの側面には形成されにくくなる。そして、このポリシリコン膜ＰＦ中に導電型不純物（リン）を高濃度に導入する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦをパターニングする。ポリシリコン膜ＰＦのパターニングは、ｐ＋型半導体領域ＰＲを露出するように行われる。
続いて、図３７に示すように、パターニングしたポリシリコン膜ＰＦを形成したＳｉＣエピタキシャル基板上に金属膜ＭＦを形成する。具体的には、金属膜ＭＦとして、例えば、ニッケル膜を形成することができ、例えば、その膜厚は、５０ｎｍ程度である。このニッケル膜は、例えば、スパッタリング法を使用することにより形成することができる。
次に、第１アニール（第１熱処理）として、３２０℃で６０秒の熱処理をＳｉＣエピタキシャル基板に加えることにより、ポリシリコン膜ＰＦとニッケル膜とのシリサイデーション反応を行う。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜ＰＦとニッケル膜だけを反応させることができる。そして、未反応のニッケル膜を硫酸と過酸化水素の混合液で除去した後、第２アニール（第２熱処理）である５００℃で３０秒の熱処理を行う。これにより、ポリシリコン膜ＰＦの表面に形成されているニッケルシリサイド膜を成長させることにより、完全にポリシリコン膜ＰＦをニッケルシリサイド膜に置換する。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜ＰＦに対してシリサイド反応が進行し、反応がＳｉＣエピタキシャル基板に達したところでシリサイド反応が停止する。このシリサイド反応の間に、ポリシリコン膜ＰＦ中に導入されている導電型不純物ＤＰ（リン）が移動し、ＳｉＣエピタキシャル基板との界面に導電型不純物ＤＰ（リン）が凝集する。これにより、本実施の形態４によれば、ニッケルシリサイド膜とＳｉＣエピタキシャル基板の間に、自己整合的に導電型不純物ＤＰ（リン）が偏析した界面を設けることができる。
以上のようにして、本実施の形態４によれば、ニッケルシリサイド膜からなるソース領域ＳＲを形成することができ、かつ、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰ（リン）を偏析させることができる。さらに、本実施の形態４では、ゲート電極Ｇの上面（表面）においてもニッケルシリサイド膜を形成することができる。この結果、ゲート電極Ｇは、ポリシリコン膜とニッケルシリサイド膜との積層膜から形成されることになり、金属材料であるニッケルシリサイド膜を含むことから、本実施の形態４によれば、ゲート電極Ｇの低抵抗化を図ることができる。
その後の工程は、前記実施の形態１と同様であり、最終的に、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を製造することができる。
＜実施の形態４の利点＞
本実施の形態４における半導体装置の製造方法では、ＳｉＣエピタキシャル基板上にゲート電極Ｇを形成した後、このゲート電極Ｇに自己整合するようにソース領域ＳＲを形成している。この構成は、ソース領域ＳＲを金属材料（ニッケルシリサイド）から形成するが故に実現できる製造方法である。
本実施の形態４における半導体装置の製造方法では、ＳｉＣエピタキシャル基板上にゲート電極Ｇを形成した後、このゲート電極Ｇに自己整合するようにソース領域ＳＲを形成している。この構成は、ソース領域ＳＲを金属材料（ニッケルシリサイド）から形成するが故に実現できる製造方法である。
すなわち、例えば、導電型不純物を導入したＳｉＣからなる半導体領域でソース領域ＳＲを形成する場合、ソース領域ＳＲを形成するにあたって、導入した不純物を活性化するための高温の熱処理が必要となる。特に、ＳｉＣからなる半導体材料では、導入した導電型不純物を充分に活性化させるために、高温（〜２０００℃）でのアニールが必要とされる。したがって、ゲート電極Ｇを形成した後、ソース領域ＳＲを形成する場合には、ゲート電極を形成した状態で導電型不純物を活性化させるための高温の熱処理（アニール）を施す必要がある。この場合、ＳｉＣパワーＭＯＳＦＥＴを構成するゲート電極材料やゲート絶縁膜材料の耐熱性を超えるため、これまでに確立されたパワーＭＯＳＦＥＴの製造技術の使用が困難となる。すなわち、ゲート電極Ｇに自己整合してソース領域ＳＲを形成する場合、必然的に、ゲート電極Ｇを形成した後、ソース領域ＳＲを形成することになる。ところが、上述したように、ソース領域ＳＲをＳｉＣからなる半導体領域で構成する場合、非常に高温の熱処理は必要となり、この熱処理によってゲート電極Ｇが破壊されてしまうのである。このことから、ソース領域ＳＲをＳｉＣからなる半導体領域で形成する場合、ゲート電極Ｇに整合してソース領域ＳＲを形成することが困難となる。
これに対し、本実施の形態４のように、ソース領域ＳＲとして金属材料を使用する場合には、ソース領域ＳＲを形成するための活性化処理が不要となるため、上述した製造方法のように、ＳｉＣパワーＭＯＳＦＥＴの製造工程においても、ゲート電極Ｇに自己整合してソース領域ＳＲを形成することができる。つまり、本実施の形態４のように、ソース領域ＳＲを金属材料（ニッケルシリサイド）から構成する場合、シリサイド反応には、ＳｉＣに導入した導電型不純物の活性化で必要とされる高温（〜２０００℃）の熱処理が不要であるため、ゲート電極Ｇを形成した後に、ソース領域ＳＲを形成することができるのである。このように、本実施の形態４では、ソース領域ＳＲを金属材料から構成することに起因して、ＳｉＣパワーＭＯＳＦＥＴにおいても、ゲート電極Ｇに自己整合する形でソース領域ＳＲを形成することができるのである。
この結果、本実施の形態４における技術的思想によれば、以下に示すような利点を得ることができる。第１の利点は、ＳｉＣパワーＭＯＳＦＥＴの製造方法が限定されることなく、様々な方法で実現できる点である。例えば、前記実施の形態１や前記実施の形態２に示すように、ソース領域ＳＲを形成した後にゲート電極Ｇを形成する製造方法も採用できるとともに、本実施の形態４のように、ゲート電極Ｇを形成した後にソース領域ＳＲを形成する製造方法も採用することができる。このことから、本発明によれば、ＳｉＣパワーＭＯＳＦＥＴを様々な幅広い製造方法で製造することができる。
特に、本実施の形態４のように、ゲート電極Ｇに自己整合してソース領域ＳＲを形成することができる。この場合、例えば、以下に示す利点が得られる。
第２の利点は、本実施の形態４では、ゲート電極Ｇに自己整合してソース領域ＳＲを形成することができるため、ゲート電極Ｇとソース領域ＳＲとの合わせずれによるＳｉＣパワーＭＯＳＦＥＴの特性劣化を防止することができる。そして、本実施の形態４によれば、ゲート電極Ｇとソース領域ＳＲとの間の合わせずれが生じないため、合わせずれを考慮したマージン領域を確保する必要がない。これにより、本実施の形態４によれば、ＳｉＣパワーＭＯＳＦＥＴを形成する半導体チップの面積を縮小することができる。
第３の利点は、ゲート電極Ｇに自己整合してソース領域ＳＲが形成できる結果、ゲート電極Ｇとソース領域ＳＲのオーバラップ領域をなくすことができる点である。言い換えれば、本実施の形態４によれば、平面視において、ゲート電極Ｇとソース領域ＳＲとが重なる領域が存在しないように、ゲート電極Ｇとソース領域ＳＲとを配置することができる。このことは、ゲート電極Ｇとソース領域ＳＲとの重なりによって寄生的に形成される寄生容量（ゲートーソース間容量）の発生を抑制できることを意味する。この結果、本実施の形態４の製造方法で製造されるＳｉＣパワーＭＯＳＦＥＴによれば、寄生容量の少ない高性能化を実現することができる。具体的には、寄生容量を低減できることにより、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴによれば、例えば、高周波動作、言い換えれば、高速スイッチング動作を行うことができる。
さらに、本実施の形態４における第４の利点は、ゲート電極Ｇを形成した後に、シリサド反応によって、金属材料（金属シリサイド）からなるソース領域ＳＲを形成しているため、このシリサイド反応を利用してゲート電極Ｇの上部にも金属シリサイド膜を形成することができる点である。このことから、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴによれば、ゲート電極Ｇの低抵抗化を図ることができる。以上のようにして、本実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴによれば、性能向上を図ることができる。
（実施の形態５）
本実施の形態５では、ＳｉＣエピタキシャル基板の表面全面にソース領域ＳＲを形成する例について説明する。
本実施の形態５では、ＳｉＣエピタキシャル基板の表面全面にソース領域ＳＲを形成する例について説明する。
＜実施の形態５における半導体装置の構成＞
図３８は、本実施の形態５における半導体装置のレイアウト構成を示す平面図である。図３８に示すレイアウト構成では、縦横にゲート電極Ｇが延在しており、ゲート電極Ｇで囲まれた領域に長方形形状のパターンを有する基本セルが形成されている。
図３８は、本実施の形態５における半導体装置のレイアウト構成を示す平面図である。図３８に示すレイアウト構成では、縦横にゲート電極Ｇが延在しており、ゲート電極Ｇで囲まれた領域に長方形形状のパターンを有する基本セルが形成されている。
このとき、本実施の形態５では、ＳｉＣエピタキシャル基板の表面全面にソース領域ＳＲが形成されている。つまり、図３８において、ゲート電極Ｇで囲まれた基本セル内だけでなく、ゲート電極Ｇの上方にもソース領域ＳＲが形成されている。そして、基本セル内に形成されているソース領域ＳＲには、プラグＰＬＧ１とプラグＰＬＧ２が電気的に接続している。さらに、基本セル内に形成されているソース領域ＳＲの下層にはｐ＋型半導体領域ＰＲが形成されている。特に、図３８に示すように、１つの基本セル内に２つのｐ＋型半導体領域ＰＲが形成されており、一方のｐ＋型半導体領域ＰＲは、ソース領域ＳＲを介してプラグＰＬＧ１と電気的に接続され、もう一方のｐ＋型半導体領域ＰＲは、ソース領域ＳＲを介してプラグＰＬＧ２と電気的に接続されている。
ここで、２つのｐ＋型半導体領域ＰＲは、図３８では図示されていない１つのｐ型ウェル内に形成されている。したがって、基本セル内において、ｐ型ウェルは、ソース領域ＳＲおよび一方のｐ＋型半導体領域ＰＲを介してプラグＰＬＧ１と電気的に接続されているとともに、ソース領域ＳＲおよびもう一方のｐ＋型半導体領域ＰＲを介してプラグＰＬＧ２と電気的に接続されていることになる。
図３９は、本実施の形態５におけるＳｉＣパワーＭＯＳＦＥＴの断面構造を示す図であり、図３８のＡ−Ａ線で切断した断面図を示している。図３９において、本実施の形態５におけるＳｉＣパワーＭＯＳＦＥＴの構成は、図３３に示す前記実施の形態４におけるＳｉＣパワーＭＯＳＦＥＴの構成とほぼ同様の構成をしているため、異なる点を中心に説明する。
図３９に示すように、本実施の形態５におけるＳｉＣパワーＭＯＳＦＥＴでは、ゲート電極Ｇを形成したＳｉＣエピタキシャル基板の表面全面にソース領域ＳＲが形成されている。つまり、ゲート電極Ｇの側面および上面にもソース領域ＳＲが形成されている。このとき、ソース領域ＳＲとゲート電極Ｇとが直接接触すると、ゲート電極Ｇとソース領域ＳＲがショートしてしまうため、本実施の形態５では、ソース領域ＳＲとゲート電極Ｇの間に絶縁膜を介在させている。具体的には、図３９に示すように、ゲート電極Ｇの側面には、絶縁膜からなるサイドウォールＳＷ１が形成されており、ゲート電極Ｇの側面とソース領域ＳＲは、このサイドウォールＳＷ１によって絶縁されている。一方、ゲート電極Ｇの上面には、キャップ絶縁膜ＣＡＰが形成されており、ゲート電極Ｇの上面とソース領域ＳＲとは、このキャップ絶縁膜ＣＡＰによって絶縁されている。このことから、本実施の形態５では、ゲート電極Ｇを形成したＳｉＣエピタキシャル基板の表面全体にソース領域ＳＲを形成する場合であっても、ゲート電極Ｇとソース領域ＳＲとの間の絶縁性を確保することができる。
さらに、図３９に示すように、本実施の形態５におけるＳｉＣパワーＭＯＳＦＥＴでは、ソース領域ＳＲが、ｐ型ウェルＰＷＬの表面の一部に形成されているｐ＋型半導体領域ＰＲ上を覆うように形成されている。すなわち、本実施の形態５において、ソース領域ＳＲとｐ＋型半導体領域ＰＲは平面的に重なるように形成されている。
このように構成されている本実施の形態５におけるＳｉＣパワーＭＯＳＦＥＴにおいても、前記実施の形態４と同様に、ソース領域ＳＲを金属材料膜であるニッケルシリサイド膜から形成しているため、低抵抗でキャリア密度の大きなソース領域ＳＲを形成することができる。さらに、本実施の形態５でも、ソース領域ＳＲと、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物ＤＰ（リン）を偏析しているため、ソース領域ＳＲとチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度を向上させることができる。
＜実施の形態５における半導体装置の製造方法＞
本実施の形態５における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図４０は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態５でも、図４０に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
本実施の形態５における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図４０は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態５でも、図４０に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
次に、図４１に示すように、ＳｉＣエピタキシャル基板の表面にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、その膜厚は、例えば、５５ｎｍ程度である。具体的に、ゲート絶縁膜ＧＯＸは、まず、ＳｉＣエピタキシャル基板の表面を熱酸化法により酸化して、例えば、５ｎｍ程度の酸化シリコン膜を形成し、その後、例えば、ＣＶＤ法により、５０ｎｍ程度の酸化シリコン膜を堆積することにより形成することができる。その後、ゲート絶縁膜ＧＯＸ上に、高濃度に導電型不純物（リン）を含んだポリシリコン膜を形成する。このポリシリコン膜は、例えば、ＣＶＤ法により形成することができ、その膜厚は、例えば、３００ｎｍ程度である。そして、このポリシリコン膜上に、例えば、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法により形成することができ、その膜厚は、例えば、２００ｎｍ程度である。
続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜およびポリシリコン膜を加工する。具体的には、酸化シリコン膜をパターニングすることによりキャップ絶縁膜ＣＡＰを形成し、引き続き、ポリシリコン膜をパターニングしてゲート電極Ｇを形成する。そして、ゲート電極Ｇを形成したＳｉＣエピタキシャル基板上に、ゲート電極Ｇを覆う酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができ、例えば、その膜厚は、１０ｎｍ程度である。その後、堆積した酸化シリコン膜に対して、異方性エッチング（エッチバック）することにより、ゲート電極Ｇの両側の側面にだけ酸化シリコン膜を残す。これにより、図４１に示すように、ゲート電極Ｇの両側の側面に、酸化シリコン膜からなるサイドウォールＳＷ１を形成することができる。
その後、図４２に示すように、キャップ絶縁膜ＣＡＰおよびゲート電極Ｇを形成したＳｉＣエピタキシャル基板の表面全面に、導電型不純物（リン）を高濃度に含んだポリシリコン膜を形成する。このポリシリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができ、その膜厚は、３０ｎｍ程度である。
続いて、ポリシリコン膜を形成したＳｉＣエピタキシャル基板上に金属膜を形成する。具体的には、金属膜として、例えば、ニッケル膜を形成することができ、例えば、その膜厚は、５０ｎｍ程度である。このニッケル膜は、例えば、スパッタリング法を使用することにより形成することができる。そして、ポリシリコン膜とニッケル膜とをシリサイド反応させることにより、ポリシリコン膜をニッケルシリサイド膜に完全に置換する。このシリサイド反応の間に、ポリシリコン膜ＰＦ中に導入されている導電型不純物ＤＰ（リン）が移動し、ＳｉＣエピタキシャル基板との界面に導電型不純物ＤＰ（リン）が凝集する。これにより、本実施の形態５によれば、ニッケルシリサイド膜とＳｉＣエピタキシャル基板の間に、自己整合的に導電型不純物ＤＰ（リン）が偏析した界面を設けることができる。
以上のようにして、本実施の形態５によれば、ニッケルシリサイド膜からなるソース領域ＳＲを形成することができ、かつ、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰ（リン）を偏析させることができる。ここで、本実施の形態５では、ＳｉＣエピタキシャル基板の表面全体でシリサイド反応を行うことができるため、ポリシリコン膜からニッケルシリサイド膜への置換を容易に行うことができる。
その後の工程は、前記実施の形態１と同様であり、最終的に、本実施の形態５におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を製造することができる。
＜実施の形態５の利点＞
本実施の形態５におけるＳｉＣパワーＭＯＳＦＥＴでは、ＳｉＣエピタキシャル基板の表面全体に金属材料（金属シリサイド）からなるソース領域ＳＲを形成している。このため、ソース領域ＳＲの平面的な面積を充分に大きくすることができ、ソース領域ＳＲが低抵抗な金属材料から構成されていることとの相乗効果により、ソース領域ＳＲの低抵抗化を図ることができる。このとき、本実施の形態５では、ゲート電極Ｇを覆うようにソース領域ＳＲが形成されていることになるが、例えば、図３９に示すように、ゲート電極Ｇの側面にサイドウォールＳＷ１が形成され、かつ、ゲート電極Ｇの上面にキャップ絶縁膜ＣＡＰが形成されている。このことから、本実施の形態５によれば、ゲート電極Ｇを覆うようにＳｉＣエピタキシャル基板の表面全面にソース領域ＳＲを形成する場合であっても、ゲート電極Ｇとソース領域ＳＲとの間の絶縁性を確保することができ、ゲート電極Ｇとソース領域ＳＲとの間の短絡を確実に防止することができる。
本実施の形態５におけるＳｉＣパワーＭＯＳＦＥＴでは、ＳｉＣエピタキシャル基板の表面全体に金属材料（金属シリサイド）からなるソース領域ＳＲを形成している。このため、ソース領域ＳＲの平面的な面積を充分に大きくすることができ、ソース領域ＳＲが低抵抗な金属材料から構成されていることとの相乗効果により、ソース領域ＳＲの低抵抗化を図ることができる。このとき、本実施の形態５では、ゲート電極Ｇを覆うようにソース領域ＳＲが形成されていることになるが、例えば、図３９に示すように、ゲート電極Ｇの側面にサイドウォールＳＷ１が形成され、かつ、ゲート電極Ｇの上面にキャップ絶縁膜ＣＡＰが形成されている。このことから、本実施の形態５によれば、ゲート電極Ｇを覆うようにＳｉＣエピタキシャル基板の表面全面にソース領域ＳＲを形成する場合であっても、ゲート電極Ｇとソース領域ＳＲとの間の絶縁性を確保することができ、ゲート電極Ｇとソース領域ＳＲとの間の短絡を確実に防止することができる。
さらに、本実施の形態５では、例えば、図３８に示すように、ゲート電極Ｇで囲まれた１つの基本セル内に２つのｐ＋型半導体領域ＰＲが形成されており、一方のｐ＋型半導体領域ＰＲは、ソース領域ＳＲを介してプラグＰＬＧ１と電気的に接続され、もう一方のｐ＋型半導体領域ＰＲは、ソース領域ＳＲを介してプラグＰＬＧ２と電気的に接続されている。
ここで、２つのｐ＋型半導体領域ＰＲは、図３８では図示されていない１つのｐ型ウェルＰＷＬ内に形成されている。したがって、基本セル内において、ｐ型ウェルＰＷＬは、ソース領域ＳＲおよび一方のｐ＋型半導体領域ＰＲを介してプラグＰＬＧ１と電気的に接続されているとともに、ソース領域ＳＲおよびもう一方のｐ＋型半導体領域ＰＲを介してプラグＰＬＧ２と電気的に接続されていることになる。
この結果、本実施の形態５によれば、例えば、プラグＰＬＧ１とプラグＰＬＧ２のうち、一方のプラグに導通不良が発生しても、もう一方の導通しているプラグによってｐ型ウェルＰＷＬに基準電位（ＧＮＤ電位）を供給することができる。このため、本実施の形態５によれば、ＳｉＣパワーＭＯＳＦＥＴの信頼性向上を図ることができる。
具体的には、ｐ型ウェルＰＷＬと電気的に接続されるプラグが１つしか存在しない場合、このプラグが導通不良となると、ｐ型ウェルＰＷＬには基準電位が供給されず、ｐ型ウェルＰＷＬはフローティング状態となる。ｐ型ウェルＰＷＬがフローティング状態となると、熱的なキャリアの生成などによってｐ型ウェルＰＷＬの電位が変動し、特に、この電位の変動は、ｐ型ウェルＰＷＬとエピタキシャル層ＥＰの間に形成されているＰＮ接合のビルトインポテンシャルが潰れる方向に働く。この結果、ｐ型ウェルＰＷＬとエピタキシャル層ＥＰが電気的に導通してしまい、ＳｉＣパワーＭＯＳＦＥＴのソース領域ＳＲとドレイン領域がショートしてしまう。
この点に関し、本実施の形態５では、２つのプラグＰＬＧ１およびプラグＰＬＧ２によってｐ型ウェルＰＷＬに基準電位を供給している。このため、たとえ、一方のプラグが導通不良となった場合であっても、ｐ型ウェルＰＷＬにもう一方のプラグから基準電位を供給することができる。この結果、本実施の形態５によれば、ｐ型ウェルＰＷＬがフローティング状態になることを抑制でき、これによって、ＳｉＣパワーＭＯＳＦＥＴの信頼性向上を図ることができる。
（実施の形態６）
本実施の形態６では、ＳｉＣエピタキシャル基板に形成した溝の内部にソース領域ＳＲを形成する例について説明する。
本実施の形態６では、ＳｉＣエピタキシャル基板に形成した溝の内部にソース領域ＳＲを形成する例について説明する。
＜実施の形態６における半導体装置の構成＞
図４３は、本実施の形態６におけるＳｉＣパワーＭＯＳＦＥＴの構成を示す断面図である。図４３に示すように、本実施の形態６におけるＳｉＣパワーＭＯＳＦＥＴは、例えば、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣからなる半導体基板１ＮＳを有しており、この半導体基板１ＮＳの裏面（下面）に、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも高濃度にｎ型不純物が導入されたｎ＋型半導体領域ＮＲが形成されている。
図４３は、本実施の形態６におけるＳｉＣパワーＭＯＳＦＥＴの構成を示す断面図である。図４３に示すように、本実施の形態６におけるＳｉＣパワーＭＯＳＦＥＴは、例えば、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣからなる半導体基板１ＮＳを有しており、この半導体基板１ＮＳの裏面（下面）に、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも高濃度にｎ型不純物が導入されたｎ＋型半導体領域ＮＲが形成されている。
一方、半導体基板１ＮＳの表面（上面）には、エピタキシャル層ＥＰが形成されている。このエピタキシャル層ＥＰは、ドリフト層とも呼ばれ、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣから構成されている。そして、エピタキシャル層ＥＰに導入されているｎ型不純物の不純物濃度は、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも低くなっており、ＳｉＣパワーＭＯＳＦＥＴの耐圧を確保するために形成されている。
続いて、エピタキシャル層ＥＰには、エピタキシャル層ＥＰと接触するように、例えば、アルミニウム（Ａｌ）などのｐ型不純物を導入したＳｉＣからなるｐ型ウェルＰＷＬが形成されている。そして、ｐ型ウェルＰＷＬには、溝が形成されており、この溝の内部にソース領域ＳＲが埋め込まれている。このソース領域ＳＲは、金属材料から構成されており、例えば、ニッケルシリサイドに代表される金属シリサイドから形成されている。
そして、ソース領域ＳＲの下層のｐ型ウェルＰＷＬ内にｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲには、ｐ型ウェルＰＷＬに導入されているｐ型不純物の不純物濃度よりも高い不純物濃度のｐ型不純物が導入されている。このｐ＋型半導体領域ＰＲは、ｐ型ウェルＰＷＬに安定して電位を供給するために設けられている。
図４３の横方向において、ソース領域ＳＲとエピタキシャル層ＥＰで挟まれたｐ型ウェルＰＷＬの表面領域がチャネル形成領域となり、このチャネル形成領域およびエピタキシャル層ＥＰの表面領域を覆うように、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されている。そして、ゲート絶縁膜ＧＯＸ上に、例えば、ポリシリコン膜からなるゲート電極Ｇが形成されている。
ここで、本実施の形態６でも、例えば、ニッケルシリサイドから構成されるソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰが偏析している。つまり、本実施の形態６でも、図４３に破線で示すように、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰが導入されている。さらに言えば、ソース領域ＳＲとｐ型ウェルＰＷＬ内のチャネル形成領域との界面に導電型不純物ＤＰが導入されている。このとき、導電型不純物ＤＰとしては、ｎ型不純物であってもよいし、ｐ型不純物であってもよい。
次に、図４３に示すように、ゲート電極Ｇからソース領域ＳＲの一部を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬに開口部が形成されている。この開口部からは、ソース領域ＳＲの一部が露出しており、開口部に、例えば、アルミニウム膜が埋め込まれてプラグＰＬＧ１が形成されている。このプラグＰＬＧ１は、ソース領域ＳＲと電気的に接続されており、プラグＰＬＧ１上に形成されているソース配線ＳＬからプラグＰＬＧ１を介して、ソース領域ＳＲに基準電位（ＧＮＤ電位）が供給されるようになっている。
ここで、本実施の形態６でも、ソース領域ＳＲを金属材料（金属シリサイド）から構成している。このため、ソース領域ＳＲとｐ＋型半導体領域ＰＲとを電気的に接続することができる。すなわち、本実施の形態６でも、ソース領域ＳＲが金属材料から構成されているため、ソース領域ＳＲとｐ＋型半導体領域ＰＲとの境界領域には、ＰＮ接合が形成されず、金属と半導体との接触にすることができる。このとき、ｐ＋型半導体領域ＰＲに導入されている導電型不純物の濃度が高濃度であるので、ソース領域ＳＲとｐ＋型半導体領域ＰＲとの接触をオーミック接触にすることができる。この結果、ソース領域ＳＲとｐ＋型半導体領域ＰＲは、電気的に接続されることになる。したがって、ソース領域ＳＲを介して、ｐ＋型半導体領域ＰＲとプラグＰＬＧ１とを電気的に接続することができる。これにより、ｐ型ウェルＰＷＬには、ソース配線ＳＬからプラグＰＬＧ１とソース領域ＳＲとｐ＋型半導体領域ＰＲとを介して基準電位が安定的に供給されることになる。
このように構成されている本実施の形態６におけるＳｉＣパワーＭＯＳＦＥＴにおいても、前記実施の形態１と同様に、ソース領域ＳＲを金属材料膜であるニッケルシリサイド膜から形成しているため、低抵抗でキャリア密度の大きなソース領域ＳＲを形成することができる。さらに、本実施の形態６でも、ソース領域ＳＲと、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物ＤＰ（リン）を偏析しているため、ソース領域ＳＲとチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度を向上させることができる。以上のようにして、本実施の形態６におけるＳｉＣパワーＭＯＳＦＥＴが構成されている。
＜実施の形態６における半導体装置の製造方法＞
本実施の形態６における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図４４は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態６でも、図４４に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。このとき、図４４では、図９と異なり、ｐ＋型半導体領域ＰＲを、ＳｉＣエピタキシャル基板の表面から３００ｎｍ程度まで深く形成している。
本実施の形態６における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図４４は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態６でも、図４４に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。このとき、図４４では、図９と異なり、ｐ＋型半導体領域ＰＲを、ＳｉＣエピタキシャル基板の表面から３００ｎｍ程度まで深く形成している。
次に、図４５に示すように、ＳｉＣエピタキシャル基板上に、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができ、その膜厚は、例えば、１μｍ程度である。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、上述した酸化シリコン膜をパターニングする。酸化シリコン膜のパターニングは、ソース形成領域を露出するように行われる。その後、パターニングした酸化シリコン膜をハードマスクにして、ＳｉＣエピタキシャル基板の表面をエッチングすることにより、ＳｉＣエピタキシャル基板の表面に溝ＤＩＴ１を形成する。この溝ＤＩＴ１の深さは、例えば、５０ｎｍ程度である。このとき、溝ＤＩＴ１の底部には、ｐ型ウェルＰＷＬの一部とｐ＋型半導体領域ＰＲが露出する。
続いて、図４６に示すように、溝ＤＩＴ１を形成したＳｉＣエピタキシャル基板上に、導電型不純物（リン）を含有したポリシリコン膜ＰＦを堆積する。このとき、溝ＤＩＴ１の内部に埋め込まれるようにポリシリコン膜ＰＦが形成される。このポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用することにより形成することができ、その膜厚は、例えば、５０ｎｍ程度である。その後、ＣＭＰ法を使用することにより、ポリシリコン膜ＰＦをＳｉＣエピタキシャル基板の表面が露出するまで研磨する。これにより、ＳｉＣエピタキシャル基板に形成された溝ＤＩＴ１の内部にだけ埋め込まれたポリシリコン膜ＰＦを形成することができる。
次に、図４７に示すように、ポリシリコン膜ＰＦを埋め込んだ溝ＤＩＴ１を有するＳｉＣエピタキシャル基板の表面上に金属膜を形成する。具体的には、金属膜として、例えば、ニッケル膜を形成することができ、例えば、その膜厚は、５０ｎｍ程度である。このニッケル膜は、例えば、スパッタリング法を使用することにより形成することができる。
続いて、第１アニール（第１熱処理）として、３２０℃で６０秒の熱処理をＳｉＣエピタキシャル基板に加えることにより、ポリシリコン膜ＰＦとニッケル膜とのシリサイデーション反応を行う。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜ＰＦとニッケル膜だけを反応させることができる。そして、未反応のニッケル膜を硫酸と過酸化水素の混合液で除去した後、第２アニール（第２熱処理）である５００℃で３０秒の熱処理を行う。これにより、ポリシリコン膜ＰＦの表面に形成されているニッケルシリサイド膜を成長させることにより、完全にポリシリコン膜ＰＦをニッケルシリサイド膜に置換する。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜ＰＦに対してシリサイド反応が進行し、反応がＳｉＣエピタキシャル基板に達したところでシリサイド反応が停止する。このシリサイド反応の間に、ポリシリコン膜ＰＦ中に導入されている導電型不純物ＤＰ（リン）が移動し、ＳｉＣエピタキシャル基板との界面に導電型不純物ＤＰ（リン）が凝集する。これにより、本実施の形態６によれば、ニッケルシリサイド膜とｐ型ウェルＰＷＬの境界領域に、自己整合的に導電型不純物ＤＰ（リン）が偏析した界面を設けることができる。以上のようにして、本実施の形態６によれば、ニッケルシリサイド膜からなるソース領域ＳＲを形成することができ、かつ、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰ（リン）を偏析させることができる。
ここで、本実施の形態６でも、ソース領域ＳＲが金属材料から構成され、かつ、ｐ＋型半導体領域ＰＲには、ｐ型不純物が高濃度に導入されていることから、ソース領域ＳＲとｐ＋型半導体領域ＰＲとの接触をオーミック接触とすることができ、これによって、ソース領域ＳＲとｐ＋型半導体領域ＰＲとを電気的に接続することができる。
次に、図４３に示すように、ソース領域ＳＲを形成したＳｉＣエピタキシャル基板の表面上にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。ゲート絶縁膜ＧＯＸの膜厚は、例えば、５０ｎｍ程度である。その後、ゲート絶縁膜ＧＯＸ上に、高濃度にリンを含んだポリシリコン膜を形成する。このポリシリコン膜は、例えば、ＣＶＤ法を使用することにより形成され、その膜厚は、３００ｎｍ程度である。
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングしてゲート電極Ｇを形成する。このとき、ポリシリコン膜を加工してゲート電極Ｇを形成すると、ポリシリコン膜が除去された領域にゲート絶縁膜ＧＯＸが露出する。この露出したゲート絶縁膜ＧＯＸは除去してもよいし、その後の工程で同じ材料である層間絶縁膜と同時に加工することもできるので、この段階では、そのまま残していてもよい。
なお、本実施の形態６では、ゲート絶縁膜ＧＯＸに酸化シリコン膜を使用し、かつ、ゲート電極Ｇにポリシリコン膜を使用する例について説明したが、金属材料（ニッケルシリサイド膜）によるソース領域ＳＲおよびＳｉＣエピタキシャル基板内の半導体領域は、既に形成されていて大きな熱負荷がかからないため、ゲート絶縁膜ＧＯＸを、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成し、ゲート電極Ｇをアルミニウム（Ａｌ）などの金属材料膜から構成することもできる。
続いて、ゲート電極Ｇを形成したＳｉＣエピタキシャル基板上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、ソース領域ＳＲの一部およびゲート電極Ｇを覆うように形成され、例えば、酸化シリコン膜から形成される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬに開口部（コンタクトホール）を形成する。この開口部は、ソース領域ＳＲの一部およびｐ＋型半導体領域ＰＲが露出するように形成される。なお、図４３では、図示されていないが、ゲート電極Ｇへ達する開口部も形成することができる。
次に、開口部を形成した層間絶縁膜ＩＬ上に、例えば、スパッタリング法を使用することにより、アルミニウム膜を形成する。このアルミニウム膜の膜厚は、例えば、２μｍである。このとき、アルミニウム膜が層間絶縁膜ＩＬに形成された開口部に埋め込まれることによりプラグＰＬＧ１が形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、このアルミニウム膜をパターニングして、このプラグＰＬＧ１と電気的に接続するソース配線ＳＬを形成する。
この配線工程以降の工程は、既知の半導体プロセスで実施することができ、最終的に、本実施の形態６におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を製造することができる。
＜実施の形態６の利点＞
本実施の形態６では、ＳｉＣエピタキシャル基板の表面に溝を形成し、この溝に埋め込むようにソース領域ＳＲが形成されている。このため、本実施の形態６では、例えば、図４３に示すように、ＳｉＣエピタキシャル基板の表面とソース領域ＳＲの表面をほぼ面一にすることができる。この結果、ゲート電極Ｇとソース領域ＳＲとの間にオーバラップ領域が形成される場合においても、図４３の領域ＡＲに角部が形成されない。例えば、図１４の領域ＡＲには角部が形成されている。この場合、角部において、電界集中が生じてゲート絶縁膜ＧＯＸが絶縁破壊されるおそれがある。これに対し、本実施の形態６では、図４３の領域ＡＲに示すように、角部が形成されない。このことから、本実施の形態６によれば、角部での電界集中を抑制することができる。これにより、本実施の形態６によれば、信頼性の高いＳｉＣパワーＭＯＳＦＥＴを提供することができる利点が得られる。
本実施の形態６では、ＳｉＣエピタキシャル基板の表面に溝を形成し、この溝に埋め込むようにソース領域ＳＲが形成されている。このため、本実施の形態６では、例えば、図４３に示すように、ＳｉＣエピタキシャル基板の表面とソース領域ＳＲの表面をほぼ面一にすることができる。この結果、ゲート電極Ｇとソース領域ＳＲとの間にオーバラップ領域が形成される場合においても、図４３の領域ＡＲに角部が形成されない。例えば、図１４の領域ＡＲには角部が形成されている。この場合、角部において、電界集中が生じてゲート絶縁膜ＧＯＸが絶縁破壊されるおそれがある。これに対し、本実施の形態６では、図４３の領域ＡＲに示すように、角部が形成されない。このことから、本実施の形態６によれば、角部での電界集中を抑制することができる。これにより、本実施の形態６によれば、信頼性の高いＳｉＣパワーＭＯＳＦＥＴを提供することができる利点が得られる。
＜変形例＞
なお、図４６に示すように、ＳｉＣエピタキシャル基板に形成された溝ＤＩＴ１にポリシリコン膜ＰＦを埋め込んだ後、フォトリソグラフィ技術およびエッチング技術を使用することにより、埋め込んだポリシリコン膜ＰＦをパターニングすることができる。このポリシリコン膜ＰＦのパターニングは、図４８に示すように、ｐ＋型半導体領域ＰＲを露出するように行われる。その後は、前記実施の形態６と同様であり、最終的に、図４９に示すような本変形例におけるＳｉＣパワーＭＯＳＦＥＴを製造することもできる。この場合、プラグＰＬＧ１は、ソース領域ＳＲとｐ＋型半導体領域ＰＲの両方に直接接触するように構成されることになる。
なお、図４６に示すように、ＳｉＣエピタキシャル基板に形成された溝ＤＩＴ１にポリシリコン膜ＰＦを埋め込んだ後、フォトリソグラフィ技術およびエッチング技術を使用することにより、埋め込んだポリシリコン膜ＰＦをパターニングすることができる。このポリシリコン膜ＰＦのパターニングは、図４８に示すように、ｐ＋型半導体領域ＰＲを露出するように行われる。その後は、前記実施の形態６と同様であり、最終的に、図４９に示すような本変形例におけるＳｉＣパワーＭＯＳＦＥＴを製造することもできる。この場合、プラグＰＬＧ１は、ソース領域ＳＲとｐ＋型半導体領域ＰＲの両方に直接接触するように構成されることになる。
また、図４５に示す溝ＤＩＴ１に代えて、図５０に示すような溝ＤＩＴ２を形成することもできる。この場合、ｐ＋型半導体領域ＰＲは、ＳｉＣエピタキシャル基板の表面に形成することができるため、ｐ＋型半導体領域ＰＲの形成が容易になる利点が得られる。すなわち、図４５に示すように、溝ＤＩＴ１の底面に露出するようにｐ＋型半導体領域ＰＲを形成する場合は、図４４に示すように深い領域までｐ＋型半導体領域ＰＲを形成する必要があるが、図５０に示す構成を採る場合、図４４に示すような深い領域までｐ＋型半導体領域ＰＲを形成する必要がなくなるため、ｐ＋型半導体領域ＰＲの形成が容易になるのである。その後の工程は、前記実施の形態６と同様であり、最終的に、図５１に示すような本変形例におけるＳｉＣパワーＭＯＳＦＥＴを製造することもできる。この場合、プラグＰＬＧ１は、ソース領域ＳＲとｐ＋型半導体領域ＰＲの両方に直接接触するように構成されることになる。
（実施の形態７）
本実施の形態７では、ＳｉＣエピタキシャル基板に形成した溝の内部にソース領域ＳＲを形成する例であって、ゲート電極Ｇに自己整合してソース領域ＳＲを形成する例について説明する。
本実施の形態７では、ＳｉＣエピタキシャル基板に形成した溝の内部にソース領域ＳＲを形成する例であって、ゲート電極Ｇに自己整合してソース領域ＳＲを形成する例について説明する。
＜実施の形態７における半導体装置の構成＞
図５２は、本実施の形態７におけるＳｉＣパワーＭＯＳＦＥＴの断面構造を示す図である。図５２において、本実施の形態７におけるＳｉＣパワーＭＯＳＦＥＴの構成は、図４３に示す前記実施の形態６におけるＳｉＣパワーＭＯＳＦＥＴの構成とほぼ同様の構成をしているため、異なる点を中心に説明する。
図５２は、本実施の形態７におけるＳｉＣパワーＭＯＳＦＥＴの断面構造を示す図である。図５２において、本実施の形態７におけるＳｉＣパワーＭＯＳＦＥＴの構成は、図４３に示す前記実施の形態６におけるＳｉＣパワーＭＯＳＦＥＴの構成とほぼ同様の構成をしているため、異なる点を中心に説明する。
図５２において、本実施の形態７におけるＳｉＣパワーＭＯＳＦＥＴは、ゲート電極Ｇ上に、例えば、酸化シリコン膜からなるキャップ絶縁膜ＣＡＰが形成されており、ゲート電極Ｇおよびキャップ絶縁膜ＣＡＰの両側の側壁に、例えば、酸化シリコン膜からなるサイドウォールＳＷ１が形成されている。
なお、本実施の形態７においても、前記実施の形態６と同様に、ｐ型ウェルＰＷＬには、溝が形成されており、この溝の内部にソース領域ＳＲが埋め込まれている。このソース領域ＳＲは、金属材料から構成されており、例えば、ニッケルシリサイドに代表される金属シリサイドから形成されている。
このように構成されている本実施の形態７におけるＳｉＣパワーＭＯＳＦＥＴにおいても、前記実施の形態１と同様に、ソース領域ＳＲを金属材料膜であるニッケルシリサイド膜から形成しているため、低抵抗でキャリア密度の大きなソース領域ＳＲを形成することができる。さらに、本実施の形態７でも、ソース領域ＳＲと、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物ＤＰ（リン）を偏析しているため、ソース領域ＳＲとチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度を向上させることができる。以上のようにして、本実施の形態７におけるＳｉＣパワーＭＯＳＦＥＴが構成されている。
図５２に示す本実施の形態７におけるＳｉＣパワーＭＯＳＦＥＴと、図４３に示す前記実施の形態６におけるＳｉＣパワーＭＯＳＦＥＴとは、製造方法が異なっている。具体的に、前記実施の形態６におけるＳｉＣパワーＭＯＳＦＥＴは、ソース領域ＳＲを形成した後、ゲート電極Ｇを形成する、いわゆるゲートラストプロセスで製造されている。これに対し、本実施の形態７におけるＳｉＣパワーＭＯＳＦＥＴは、ゲート電極Ｇを形成した後、このゲート電極Ｇに自己整合するようにソース領域ＳＲを形成する、いわゆるゲートファーストプロセスで製造される。
＜実施の形態７における半導体装置の製造方法＞
以下に、本実施の形態７における半導体装置（ＳｉＣパワーＭＯＳＦＥＴ）の製造方法について図面を参照しながら説明する。なお、図４４に示す工程までは、前記実施の形態６と同様であるため、それ以後の工程について説明する。
以下に、本実施の形態７における半導体装置（ＳｉＣパワーＭＯＳＦＥＴ）の製造方法について図面を参照しながら説明する。なお、図４４に示す工程までは、前記実施の形態６と同様であるため、それ以後の工程について説明する。
まず、図５３に示すように、ＳｉＣエピタキシャル基板の表面にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、その膜厚は、例えば、５５ｎｍ程度である。具体的に、ゲート絶縁膜ＧＯＸは、まず、ＳｉＣエピタキシャル基板の表面を熱酸化法により酸化して、例えば、５ｎｍ程度の酸化シリコン膜を形成し、その後、例えば、ＣＶＤ法により、５０ｎｍ程度の酸化シリコン膜を堆積することにより形成することができる。その後、ゲート絶縁膜ＧＯＸ上に、高濃度に導電型不純物（リン）を含んだポリシリコン膜を形成する。このポリシリコン膜は、例えば、ＣＶＤ法により形成することができ、その膜厚は、例えば、３００ｎｍ程度である。そして、このポリシリコン膜上に、例えば、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法により形成することができ、その膜厚は、例えば、２００ｎｍ程度である。
次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜およびポリシリコン膜を加工する。具体的には、酸化シリコン膜をパターニングすることによりキャップ絶縁膜ＣＡＰを形成し、引き続き、ポリシリコン膜をパターニングしてゲート電極Ｇを形成する。そして、ゲート電極Ｇを形成したＳｉＣエピタキシャル基板上に、キャップ絶縁膜ＣＡＰおよびゲート電極Ｇを覆う酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができ、例えば、その膜厚は、１０ｎｍ程度である。その後、堆積した酸化シリコン膜に対して、異方性エッチング（エッチバック）することにより、キャップ絶縁膜ＣＡＰの両側の側面からゲート電極Ｇの両側の側面にかけて酸化シリコン膜を残す。これにより、図５３に示すように、キャップ絶縁膜ＣＡＰの両側の側面からゲート電極Ｇの両側の側面にかけて、酸化シリコン膜からなるサイドウォールＳＷ１を形成することができる。
続いて、図５４に示すように、ゲート電極ＧおよびサイドウォールＳＷ１をマスクにして、ＳｉＣエピタキシャル基板をエッチングすることにより、ＳｉＣエピタキシャル基板の表面に溝ＤＩＴ１を形成する。これにより、ゲート電極Ｇに自己整合して溝ＤＩＴ１を形成することができる。
その後、図５５に示すように、ゲート電極Ｇおよびキャップ絶縁膜ＣＡＰを形成したＳｉＣエピタキシャル基板上に、高濃度に導電型不純物（リン）を導入したポリシリコン膜を、キャップ絶縁膜ＣＡＰを覆うように厚く堆積する。このポリシリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができる。そして、ＣＭＰ法を使用することにより、厚く堆積したポリシリコン膜の表面を平坦化した後、エッチバックすることにより、ＳｉＣエピタキシャル基板に形成された溝ＤＩＴ１の内部にだけポリシリコン膜を埋め込む。
次に、ポリシリコン膜を埋め込んだ溝ＤＩＴ１を有するＳｉＣエピタキシャル基板の表面上に金属膜を形成する。具体的には、金属膜として、例えば、ニッケル膜を形成することができ、例えば、その膜厚は、５０ｎｍ程度である。このニッケル膜は、例えば、スパッタリング法を使用することにより形成することができる。
続いて、第１アニール（第１熱処理）として、３２０℃で６０秒の熱処理をＳｉＣエピタキシャル基板に加えることにより、ポリシリコン膜とニッケル膜とのシリサイデーション反応を行う。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜とニッケル膜だけを反応させることができる。そして、未反応のニッケル膜を硫酸と過酸化水素の混合液で除去した後、第２アニール（第２熱処理）である５００℃で３０秒の熱処理を行う。これにより、ポリシリコン膜の表面に形成されているニッケルシリサイド膜を成長させることにより、完全にポリシリコン膜をニッケルシリサイド膜に置換する。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜に対してシリサイド反応が進行し、反応がＳｉＣエピタキシャル基板に達したところでシリサイド反応が停止する。このシリサイド反応の間に、ポリシリコン膜中に導入されている導電型不純物ＤＰ（リン）が移動し、ＳｉＣエピタキシャル基板との界面に導電型不純物ＤＰ（リン）が凝集する。これにより、本実施の形態７によれば、ニッケルシリサイド膜とｐ型ウェルＰＷＬの境界領域に、自己整合的に導電型不純物ＤＰ（リン）が偏析した界面を設けることができる。以上のようにして、本実施の形態７によれば、ニッケルシリサイド膜からなるソース領域ＳＲをゲート電極Ｇに自己整合して形成することができ、かつ、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰ（リン）を偏析させることができる。
ここで、本実施の形態７でも、ソース領域ＳＲが金属材料から構成され、かつ、ｐ＋型半導体領域ＰＲには、ｐ型不純物が高濃度に導入されていることから、ソース領域ＳＲとｐ＋型半導体領域ＰＲとの接触をオーミック接触とすることができ、これによって、ソース領域ＳＲとｐ＋型半導体領域ＰＲとを電気的に接続することができる。
その後の工程は、前記実施の形態６と同様であり、最終的に、図５２に示すような本実施の形態７におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を実用性のある自己整合プロセスで製造することができる。
＜変形例＞
なお、図５４に示した溝ＤＩＴ１を形成した後、ＳｉＣエピタキシャル基板上に、１００ｎｍ程度のポリシリコン膜を堆積し、このポリシリコン膜に対して、異方性ドライエッチングを施すこともできる。この場合、図５６に示すように、溝ＤＩＴ１の側面からゲート電極Ｇの側面にかけて、スペーサ形状のポリシリコン膜を形成することができる。この製造工程では、ポリシリコン膜の堆積膜厚を調整することにより、スペーサ形状のポリシリコン膜のサイズを制御できる利点が得られる。そして、前記実施の形態７と同様のシリサイド工程を実施することにより、ゲート電極Ｇに自己整合したスペーサ形状のソース領域ＳＲを形成することができる。その後の工程は、前記実施の形態７と同様であり、最終的に、図５７に示すような本変形例におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を製造することができる。
なお、図５４に示した溝ＤＩＴ１を形成した後、ＳｉＣエピタキシャル基板上に、１００ｎｍ程度のポリシリコン膜を堆積し、このポリシリコン膜に対して、異方性ドライエッチングを施すこともできる。この場合、図５６に示すように、溝ＤＩＴ１の側面からゲート電極Ｇの側面にかけて、スペーサ形状のポリシリコン膜を形成することができる。この製造工程では、ポリシリコン膜の堆積膜厚を調整することにより、スペーサ形状のポリシリコン膜のサイズを制御できる利点が得られる。そして、前記実施の形態７と同様のシリサイド工程を実施することにより、ゲート電極Ｇに自己整合したスペーサ形状のソース領域ＳＲを形成することができる。その後の工程は、前記実施の形態７と同様であり、最終的に、図５７に示すような本変形例におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を製造することができる。
（実施の形態８）
本実施の形態８では、ソース領域ＳＲと電気的に接続するプラグＰＬＧ１と、ｐ型ウェルＰＷＬと電気的に接続するプラグＰＬＧ２を別領域に形成する例について説明する。
本実施の形態８では、ソース領域ＳＲと電気的に接続するプラグＰＬＧ１と、ｐ型ウェルＰＷＬと電気的に接続するプラグＰＬＧ２を別領域に形成する例について説明する。
＜実施の形態８における半導体装置の構成＞
図５８は、本実施の形態８におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）のレイアウト構成を示す平面図である。図５８に示すように、本実施の形態８におけるＳｉＣパワーＭＯＳＦＥＴは、ゲート電極Ｇがストライプ状に微細なピッチで並列配置されている。そして、ゲート電極Ｇの間にソース領域ＳＲが形成されており、このソース領域ＳＲには、プラグＰＬＧ１が電気的に接続されている。一方、平面視において、ソース領域ＳＲを内包する大きな領域でｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬには、プラグＰＬＧ２が電気的に接続されている。このとき、プラグＰＬＧ１とプラグＰＬＧ２とは、別々の領域に形成されている。すなわち、本実施の形態８では、図５８に示すように、ソース領域ＳＲと電気的に接続されるプラグＰＬＧ１と、ｐ型ウェルＰＷＬと電気的に接続されるプラグＰＬＧ２が分離されている。ただし、このプラグＰＬＧ１とプラグＰＬＧ２は、共通するソース配線（図示せず）と電気的に接続されており、ソース領域ＳＲおよびｐ型ウェルＰＷＬには、同じ基準電位（ＧＮＤ電位）が供給されるようになっている。このように本実施の形態８では、プラグＰＬＧ１とプラグＰＬＧ２を別領域に形成することにより、ＳｉＣパワーＭＯＳＦＥＴのレイアウト構成の自由度を拡大できる利点が得られる。
図５８は、本実施の形態８におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）のレイアウト構成を示す平面図である。図５８に示すように、本実施の形態８におけるＳｉＣパワーＭＯＳＦＥＴは、ゲート電極Ｇがストライプ状に微細なピッチで並列配置されている。そして、ゲート電極Ｇの間にソース領域ＳＲが形成されており、このソース領域ＳＲには、プラグＰＬＧ１が電気的に接続されている。一方、平面視において、ソース領域ＳＲを内包する大きな領域でｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬには、プラグＰＬＧ２が電気的に接続されている。このとき、プラグＰＬＧ１とプラグＰＬＧ２とは、別々の領域に形成されている。すなわち、本実施の形態８では、図５８に示すように、ソース領域ＳＲと電気的に接続されるプラグＰＬＧ１と、ｐ型ウェルＰＷＬと電気的に接続されるプラグＰＬＧ２が分離されている。ただし、このプラグＰＬＧ１とプラグＰＬＧ２は、共通するソース配線（図示せず）と電気的に接続されており、ソース領域ＳＲおよびｐ型ウェルＰＷＬには、同じ基準電位（ＧＮＤ電位）が供給されるようになっている。このように本実施の形態８では、プラグＰＬＧ１とプラグＰＬＧ２を別領域に形成することにより、ＳｉＣパワーＭＯＳＦＥＴのレイアウト構成の自由度を拡大できる利点が得られる。
図５９は、図５８のＡ−Ａ線で切断した断面図である。図５９は、ソース領域ＳＲと電気的に接続されるプラグＰＬＧ１含む断面で切断した断面図であるため、図５８に示すように、プラグＰＬＧ１と別領域に形成されるプラグＰＬＧ２については図示されないが、実際には、別領域にプラグＰＬＧ２は形成されている。
図５９に示すように、本実施の形態８におけるＳｉＣパワーＭＯＳＦＥＴは、例えば、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣからなる半導体基板１ＮＳを有しており、この半導体基板１ＮＳの裏面（下面）に、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも高濃度にｎ型不純物が導入されたｎ＋型半導体領域ＮＲが形成されている。
一方、半導体基板１ＮＳの表面（上面）には、エピタキシャル層ＥＰが形成されている。このエピタキシャル層ＥＰは、ドリフト層とも呼ばれ、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣから構成されている。そして、エピタキシャル層ＥＰに導入されているｎ型不純物の不純物濃度は、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも低くなっており、ＳｉＣパワーＭＯＳＦＥＴの耐圧を確保するために形成されている。
続いて、エピタキシャル層ＥＰには、エピタキシャル層ＥＰと接触するように、例えば、アルミニウム（Ａｌ）などのｐ型不純物を導入したＳｉＣからなるｐ型ウェルＰＷＬが形成されている。そして、ｐ型ウェルＰＷＬには、溝が形成されており、この溝の内部にソース領域ＳＲが埋め込まれている。このソース領域ＳＲは、金属材料から構成されており、例えば、ニッケルシリサイドに代表される金属シリサイドから形成されている。
図５９の横方向において、ソース領域ＳＲとエピタキシャル層ＥＰで挟まれたｐ型ウェルＰＷＬの表面領域がチャネル形成領域となり、このチャネル形成領域およびエピタキシャル層ＥＰの表面領域を覆うように、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されている。そして、ゲート絶縁膜ＧＯＸ上に、例えば、ポリシリコン膜からなるゲート電極Ｇが形成されている。さらに、ゲート電極Ｇ上には、例えば、酸化シリコン膜からなるキャップ絶縁膜ＣＡＰが形成されており、このキャップ絶縁膜ＣＡＰの側面およびゲート電極Ｇの側面にわたって、酸化シリコン膜からなるサイドウォールＳＷ１が形成されている。
ここで、本実施の形態８でも、例えば、ニッケルシリサイドから構成されるソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰが偏析している。つまり、本実施の形態８でも、図５９に破線で示すように、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰが導入されている。さらに言えば、ソース領域ＳＲとｐ型ウェルＰＷＬ内のチャネル形成領域との界面に導電型不純物ＤＰが導入されている。このとき、導電型不純物ＤＰとしては、ｎ型不純物であってもよいし、ｐ型不純物であってもよい。
次に、図５９に示すように、キャップ絶縁膜ＣＡＰからソース領域ＳＲの一部を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬに開口部が形成されている。この開口部からは、ソース領域ＳＲの一部が露出しており、開口部に、例えば、アルミニウム膜が埋め込まれてプラグＰＬＧ１が形成されている。このプラグＰＬＧ１は、ソース領域ＳＲと電気的に接続されており、プラグＰＬＧ１上に形成されているソース配線ＳＬからプラグＰＬＧ１を介して、ソース領域ＳＲに基準電位（ＧＮＤ電位）が供給されるようになっている。
このように構成されている本実施の形態８におけるＳｉＣパワーＭＯＳＦＥＴにおいても、前記実施の形態１と同様に、ソース領域ＳＲを金属材料膜であるニッケルシリサイド膜から形成しているため、低抵抗でキャリア密度の大きなソース領域ＳＲを形成することができる。さらに、本実施の形態８でも、ソース領域ＳＲと、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物ＤＰ（リン）を偏析しているため、ソース領域ＳＲとチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度を向上させることができる。以上のようにして、本実施の形態８におけるＳｉＣパワーＭＯＳＦＥＴが構成されている。
＜実施の形態８における半導体装置の製造方法＞
本実施の形態８における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図６０は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態８でも、図６０に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。ここで、図６０以降の図面は、図５８のＡ−Ａ線で切断した断面図を使用して本実施の形態８における半導体装置の製造方法を説明するため、ｐ型ウェルＰＷＬに形成されたｐ＋型半導体領域ＰＲは図示されない。
本実施の形態８における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図６０は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態８でも、図６０に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。ここで、図６０以降の図面は、図５８のＡ−Ａ線で切断した断面図を使用して本実施の形態８における半導体装置の製造方法を説明するため、ｐ型ウェルＰＷＬに形成されたｐ＋型半導体領域ＰＲは図示されない。
まず、図６１に示すように、ＳｉＣエピタキシャル基板の表面にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、その膜厚は、例えば、５５ｎｍ程度である。具体的に、ゲート絶縁膜ＧＯＸは、まず、ＳｉＣエピタキシャル基板の表面を熱酸化法により酸化して、例えば、５ｎｍ程度の酸化シリコン膜を形成し、その後、例えば、ＣＶＤ法により、５０ｎｍ程度の酸化シリコン膜を堆積することにより形成することができる。その後、ゲート絶縁膜ＧＯＸ上に、高濃度に導電型不純物（リン）を含んだポリシリコン膜を形成する。このポリシリコン膜は、例えば、ＣＶＤ法により形成することができ、その膜厚は、例えば、３００ｎｍ程度である。そして、このポリシリコン膜上に、例えば、酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法により形成することができ、その膜厚は、例えば、２００ｎｍ程度である。
次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜およびポリシリコン膜を加工する。具体的には、酸化シリコン膜をパターニングすることによりキャップ絶縁膜ＣＡＰを形成し、引き続き、ポリシリコン膜をパターニングしてゲート電極Ｇを形成する。そして、ゲート電極Ｇを形成したＳｉＣエピタキシャル基板上に、キャップ絶縁膜ＣＡＰおよびゲート電極Ｇを覆う酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができ、例えば、その膜厚は、１０ｎｍ程度である。その後、堆積した酸化シリコン膜に対して、異方性エッチング（エッチバック）することにより、キャップ絶縁膜ＣＡＰの両側の側面からゲート電極Ｇの両側の側面にかけて酸化シリコン膜を残す。これにより、図６２に示すように、キャップ絶縁膜ＣＡＰの両側の側面からゲート電極Ｇの両側の側面にかけて酸化シリコン膜からなるサイドウォールＳＷ１を形成することができる。
続いて、図６３に示すように、ゲート電極ＧおよびサイドウォールＳＷ１をマスクにして、ＳｉＣエピタキシャル基板をエッチングすることにより、ＳｉＣエピタキシャル基板の表面に溝ＤＩＴ３を形成する。これにより、ゲート電極Ｇに自己整合して溝ＤＩＴ３を形成することができる。
その後、図６４に示すように、ゲート電極Ｇおよびキャップ絶縁膜ＣＡＰを形成したＳｉＣエピタキシャル基板上に、高濃度に導電型不純物（リン）を導入したポリシリコン膜ＰＦを、ゲート電極Ｇ間のスペースを半分以上埋め込むようにして堆積する。このポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用することにより形成することができる。そして、堆積したポリシリコン膜ＰＦをエッチバックすることにより、ＳｉＣエピタキシャル基板に形成された溝ＤＩＴ３の内部にだけポリシリコン膜を埋め込む。
次に、図６５に示すように、ポリシリコン膜ＰＦを埋め込んだ溝ＤＩＴ３を有するＳｉＣエピタキシャル基板の表面上に金属膜を形成する。具体的には、金属膜として、例えば、ニッケル膜を形成することができる。このニッケル膜は、例えば、スパッタリング法を使用することにより形成することができる。そして、ＳｉＣエピタキシャル基板に熱処理を施すことにより、溝ＤＩＴ３の内部に埋め込んだポリシリコン膜ＰＦをシリサイド化する。これにより、溝ＤＩＴ３に埋め込んだポリシリコン膜ＰＦをニッケルシリサイド膜に置換して、ニッケルシリサイドからなるソース領域ＳＲを形成する。
続いて、図５９に示すように、ゲート電極Ｇを形成したＳｉＣエピタキシャル基板上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、ソース領域ＳＲの一部およびキャップ絶縁膜ＣＡＰを覆うように形成され、例えば、酸化シリコン膜から形成される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬに開口部（コンタクトホール）を形成する。この開口部は、ソース領域ＳＲの一部を露出するように形成される。なお、図５９では、図示されていないが、ｐ＋型半導体領域ＰＲやゲート電極Ｇへ達する開口部も形成することができる。
次に、開口部を形成した層間絶縁膜ＩＬ上に、例えば、スパッタリング法を使用することにより、アルミニウム膜を形成する。このアルミニウム膜の膜厚は、例えば、２μｍである。このとき、アルミニウム膜が層間絶縁膜ＩＬに形成された開口部に埋め込まれることによりプラグＰＬＧ１が形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、このアルミニウム膜をパターニングして、このプラグＰＬＧ１と電気的に接続するソース配線ＳＬを形成する。
この配線工程以降の工程は、既知の半導体プロセスで実施することができ、最終的に、本実施の形態８におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を実用性のある自己整合プロセスで製造することができる。
＜変形例＞
図６６は、変形例におけるＳｉＣパワーＭＯＳＦＥＴのレイアウト構成を示す平面図であり、図６７は、図６６のＡ−Ａ線で切断した断面図である。図６６および図６７では、金属材料（金属シリサイド）からなるソース領域ＳＲを形成した後、プラグを形成することなく、ゲート電極Ｇ間に形成されているスペースにソース配線ＳＬ（金属配線）を堆積した様子を示している。変形例に示すように、プラグを形成する加工を施さなくても、ゲート電極Ｇ間のスペースにソース配線ＳＬを埋め込むように形成することにより、自己整合してソース領域ＳＲと電気的に接続されるソース配線ＳＬを形成することができる。
図６６は、変形例におけるＳｉＣパワーＭＯＳＦＥＴのレイアウト構成を示す平面図であり、図６７は、図６６のＡ−Ａ線で切断した断面図である。図６６および図６７では、金属材料（金属シリサイド）からなるソース領域ＳＲを形成した後、プラグを形成することなく、ゲート電極Ｇ間に形成されているスペースにソース配線ＳＬ（金属配線）を堆積した様子を示している。変形例に示すように、プラグを形成する加工を施さなくても、ゲート電極Ｇ間のスペースにソース配線ＳＬを埋め込むように形成することにより、自己整合してソース領域ＳＲと電気的に接続されるソース配線ＳＬを形成することができる。
図６８は、他の変形例におけるＳｉＣパワーＭＯＳＦＥＴのレイアウト構成を示す平面図であり、図６９は、図６８のＡ−Ａ線で切断した断面図である。図６９に示すように、ＳｉＣエピタキシャル基板に溝を形成せずに、ＳｉＣエピタキシャル基板の表面上に堆積する形でソース領域ＳＲを積み上げて形成することもできる。この場合、ＳｉＣエピタキシャル基板に溝を形成する加工を施す必要がないため、容易にソース領域ＳＲを形成できる利点が得られる。このときも、ソース領域ＳＲ上にプラグＰＬＧ１を形成することができる。
図７０は、さらに他の変形例におけるＳｉＣパワーＭＯＳＦＥＴのレイアウト構成を示す平面図であり、図７１は、図７０のＡ−Ａ線で切断した断面図である。図７０に示す変形例は、ソース領域ＳＲと同様に金属材料（金属シリサイド）から構成さる一方、ソース領域ＳＲとは別に設けられたコンタクト領域ＢＣＲでｐ型ウェルＰＷＬへのコンタクトを行う例である。
図７０において、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したポリシリコン膜ＰＦＮの一部をシリサイド化することによりソース領域ＳＲが形成されている。このソース領域ＳＲは、プラグＰＬＧ１と電気的に接続されている。一方、ポリシリコン膜ＰＦＮと隣接するように、例えば、ボロン（Ｂ）などのｐ型不純物を導入したポリシリコン膜ＰＦＰが形成されており、このポリシリコン膜ＰＦＰの一部をシリサイド化することにより、コンタクト領域ＢＣＲが形成されている。このコンタクト領域ＢＣＲは、プラグＰＬＧ２と電気的に接続されている。
このように本変形例では、ポリシリコン膜の一部をシリサイド化してソース領域ＳＲとコンタクト領域ＢＣＲを金属シリサイドから構成している。このとき、本変形例では、ソース領域ＳＲとコンタクト領域ＢＣＲが分離して形成され、かつ、ソース領域ＳＲは、ｎ型不純物を導入したポリシリコン膜ＰＦＮをシリサイド化して形成され、コンタクト領域ＢＣＲは、ｐ型不純物を導入したポリシリコン膜ＰＦＰをシリサイド化して形成されている。これにより、本変形例によれば、コンタクト領域ＢＣＲとｐ型ウェルＰＷＬとの接触を良好にすることができ、これによって、プラグＰＬＧ２からコンタクト領域ＢＣＲを介してｐ型ウェルＰＷＬに基準電位（ＧＮＤ電位）を供給することができる。
図７０および図７１に示すＳｉＣパワーＭＯＳＦＥＴは、例えば、図２３〜図２７に示す製造方法を応用することにより製造することができる。例えば、図２４に示すポリシリコン膜ＰＦを平坦化する工程において、導電型不純物を導入していないポリシリコン膜ＰＦを堆積して平坦化し、その後、ソース形成領域にリンや砒素を導入する一方、コンタクト形成領域にボロンを導入する。これにより、図７０および図７１に示すＳｉＣパワーＭＯＳＦＥＴを製造することができる。
（実施の形態９）
本実施の形態９では、いわゆるダマシンゲートプロセスによって、ＳｉＣパワーＭＯＳＦＥＴを製造する例について説明する。
本実施の形態９では、いわゆるダマシンゲートプロセスによって、ＳｉＣパワーＭＯＳＦＥＴを製造する例について説明する。
＜実施の形態９における半導体装置の構成＞
図７２は、本実施の形態９におけるＳｉＣパワーＭＯＳＦＥＴのレイアウト構成例を示す平面図である。図７２において、本実施の形態９におけるＳｉＣパワーＭＯＳＦＥＴでは、ゲート電極Ｇが格子状に配置され、ゲート電極Ｇで囲まれたそれぞれの基本セルにソース領域ＳＲが形成されている。
図７２は、本実施の形態９におけるＳｉＣパワーＭＯＳＦＥＴのレイアウト構成例を示す平面図である。図７２において、本実施の形態９におけるＳｉＣパワーＭＯＳＦＥＴでは、ゲート電極Ｇが格子状に配置され、ゲート電極Ｇで囲まれたそれぞれの基本セルにソース領域ＳＲが形成されている。
ここで、図７２では、平面視において、ゲート電極Ｇで囲まれた基本セルの内側全体にソース領域ＳＲが形成されている。そして、ソース領域ＳＲと平面的に重なる下層にｐ＋型半導体領域ＰＲが形成されている。つまり、図７２では、ｐ＋型半導体領域ＰＲを覆う領域にもソース領域ＳＲが形成されている。このとき、図７２に示すように、ソース領域ＳＲとプラグＰＬＧ１が電気的に接続されている。なお、本実施の形態９では、ソース領域ＳＲの端部がゲート電極Ｇからはみ出していない。つまり、本実施の形態９では、ソース領域ＳＲがゲート電極Ｇに自己整合的に形成されている。
図７３は、本実施の形態９におけるＳｉＣパワーＭＯＳＦＥＴの断面構造を示す図であり、図７２のＡ−Ａ線で切断した断面図を示している。
図７３において、本実施の形態９におけるＳｉＣパワーＭＯＳＦＥＴは、例えば、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣからなる半導体基板１ＮＳを有しており、この半導体基板１ＮＳの裏面（下面）に、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも高濃度にｎ型不純物が導入されたｎ＋型半導体領域ＮＲが形成されている。
一方、半導体基板１ＮＳの表面（上面）には、エピタキシャル層ＥＰが形成されている。このエピタキシャル層ＥＰは、ドリフト層とも呼ばれ、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣから構成されている。そして、エピタキシャル層ＥＰに導入されているｎ型不純物の不純物濃度は、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも低くなっており、ＳｉＣパワーＭＯＳＦＥＴの耐圧を確保するために形成されている。
続いて、エピタキシャル層ＥＰには、エピタキシャル層ＥＰと接触するように、例えば、アルミニウム（Ａｌ）などのｐ型不純物を導入したＳｉＣからなるｐ型ウェルＰＷＬが形成されている。このｐ型ウェルＰＷＬ上にソース領域ＳＲが形成されている。ソース領域ＳＲは、金属材料から構成されており、例えば、ニッケルシリサイドに代表される金属シリサイドから形成されている。
そして、図７３において、平面視でソース領域ＳＲの接するｐ型ウェルＰＷＬの表面領域にｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲには、ｐ型ウェルＰＷＬに導入されているｐ型不純物の不純物濃度よりも高い不純物濃度のｐ型不純物が導入されている。このｐ＋型半導体領域ＰＲは、ｐ型ウェルＰＷＬに安定して電位を供給するために設けられている。
ここで、本実施の形態９においても、例えば、ニッケルシリサイドから構成されるソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰが偏析している。つまり、本実施の形態９でも、図７３に破線で示すように、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰが導入されている。さらに言えば、ソース領域ＳＲとｐ型ウェルＰＷＬ内のチャネル形成領域との界面に導電型不純物ＤＰが導入されている。このとき、導電型不純物ＤＰとしては、ｎ型不純物であってもよいし、ｐ型不純物であってもよい。
次に、ソース領域ＳＲ上には、例えば、酸化シリコン膜からなる絶縁膜ＩＦ１が形成されており、この絶縁膜ＩＦ１に、ＳｉＣエピタキシャル基板に達する開口部ＯＰ１が形成されている。この開口部ＯＰ１の側面にはサイドウォールＳＷ１が形成され、サイドウォールＳＷ１の内側から開口部ＯＰ１の底面にわたってゲート絶縁膜ＧＯＸが形成されている。さらに、ゲート絶縁膜ＧＯＸの内側には、開口部ＯＰ１の内部を埋め込むようにゲート電極Ｇが形成されている。そして、ゲート電極Ｇを充填した開口部ＯＰ１上を含む絶縁膜ＩＦ１上に層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬから絶縁膜ＩＦ１にわたって開口部ＯＰ２が形成されている。この開口部ＯＰ２からは、ソース領域ＳＲの一部が露出しており、開口部ＯＰ２に、例えば、アルミニウム膜が埋め込まれてプラグＰＬＧ１が形成されている。このプラグＰＬＧ１は、ソース領域ＳＲと電気的に接続されており、プラグＰＬＧ１上に形成されているソース配線ＳＬからプラグＰＬＧ１を介して、ソース領域ＳＲに基準電位（ＧＮＤ電位）が供給されるようになっている。
このように構成されている本実施の形態９におけるＳｉＣパワーＭＯＳＦＥＴにおいても、前記実施の形態１と同様に、ソース領域ＳＲを金属材料膜であるニッケルシリサイド膜から形成しているため、低抵抗でキャリア密度の大きなソース領域ＳＲを形成することができる。さらに、本実施の形態９でも、ソース領域ＳＲと、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物ＤＰ（リン）を偏析しているため、ソース領域ＳＲとチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度を向上させることができる。
＜実施の形態９における半導体装置の製造方法＞
本実施の形態９における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図７４は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態９でも、図７４に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
本実施の形態９における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図７４は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態９でも、図７４に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
次に、図７５に示すように、ＳｉＣエピタキシャル基板上にポリシリコン膜を形成し、このポリシリコン膜上に酸化シリコン膜を形成する。ポリシリコン膜は、例えば、ＣＶＤ法により形成することができ、その膜厚は、例えば、３００ｎｍ程度である。また、酸化シリコン膜も、例えば、ＣＶＤ法により形成することができ、その膜厚は、例えば、１００ｎｍである。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、上述したポリシリコン膜および酸化シリコン膜を加工する。これにより、図７５に示すように、ポリシリコン膜からなるダミー電極ＤＭＹと、ダミー電極ＤＭＹ上に、酸化シリコン膜からなるキャップ絶縁膜ＣＡＰを形成する。
そして、ダミー電極ＤＭＹおよびキャップ絶縁膜ＣＡＰを形成したＳｉＣエピタキシャル基板上に酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、ＣＶＤ法により形成することができ、その膜厚は、例えば、２０ｎｍ程度である。その後、堆積した酸化シリコン膜に対して、膜厚相当の異方性ドライエッチングを実施することにより、ダミー電極ＤＭＹおよびキャップ絶縁膜ＣＡＰの両側の側面にサイドウォールＳＷ１を形成する。
続いて、図７６に示すように、高濃度に導電型不純物（リン）を含有したポリシリコン膜を、ダミー電極ＤＭＹおよびキャップ絶縁膜ＣＡＰを形成したＳｉＣエピタキシャル基板上に厚く堆積する。そして、例えば、ＣＭＰ法を使用することにより、堆積したポリシリコン膜の表面を平坦化した後、エッチバックすることにより、ダミー電極ＤＭＹおよびサイドウォールＳＷ１に整合したポリシリコン膜ＰＦを形成する。
次に、図７７に示すように、ポリシリコン膜ＰＦを形成したＳｉＣエピタキシャル基板の表面上に金属膜を形成する。具体的には、金属膜として、例えば、ニッケル膜を形成することができ、例えば、その膜厚は、５０ｎｍ程度である。このニッケル膜は、例えば、スパッタリング法を使用することにより形成することができる。
続いて、第１アニール（第１熱処理）として、３２０℃で６０秒の熱処理をＳｉＣエピタキシャル基板に加えることにより、ポリシリコン膜とニッケル膜とのシリサイデーション反応を行う。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜とニッケル膜だけを反応させることができる。そして、未反応のニッケル膜を硫酸と過酸化水素の混合液で除去した後、第２アニール（第２熱処理）である５００℃で３０秒の熱処理を行う。これにより、ポリシリコン膜の表面に形成されているニッケルシリサイド膜を成長させることにより、完全にポリシリコン膜をニッケルシリサイド膜に置換する。この低温処理では、ニッケル膜はＳｉＣと反応しないため、ポリシリコン膜に対してシリサイド反応が進行し、反応がＳｉＣエピタキシャル基板に達したところでシリサイド反応が停止する。このシリサイド反応の間に、ポリシリコン膜中に導入されている導電型不純物ＤＰ（リン）が移動し、ＳｉＣエピタキシャル基板との界面に導電型不純物ＤＰ（リン）が凝集する。これにより、本実施の形態９によれば、ニッケルシリサイド膜とｐ型ウェルＰＷＬの境界領域に、自己整合的に導電型不純物ＤＰ（リン）が偏析した界面を設けることができる。以上のようにして、本実施の形態９によれば、ニッケルシリサイド膜からなるソース領域ＳＲをダミー電極ＤＭＹに自己整合して形成することができ、かつ、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰ（リン）を偏析させることができる。
ここで、本実施の形態９でも、ソース領域ＳＲが金属材料から構成され、かつ、ｐ＋型半導体領域ＰＲには、ｐ型不純物が高濃度に導入されていることから、ソース領域ＳＲとｐ＋型半導体領域ＰＲとの接触をオーミック接触とすることができ、これによって、ソース領域ＳＲとｐ＋型半導体領域ＰＲとを電気的に接続することができる。
次に、図７８に示すように、ＳｉＣエピタキシャル基板上に絶縁膜ＩＦ１を形成する。この絶縁膜ＩＦ１は、例えば、酸化シリコン膜から形成することができ、例えば、ＣＶＤ法を使用することにより形成することができる。また、絶縁膜ＩＦ１の膜厚は、例えば、５００ｎｍ程度である。その後、例えば、ＣＭＰ法を使用することにより、絶縁膜ＩＦ１を研磨する。これにより、ダミー電極ＤＭＹ上に形成されているキャップ絶縁膜ＣＡＰが露出するが、さらに、ＣＭＰ法による研磨を進めて、キャップ絶縁膜ＣＡＰを除去してダミー電極ＤＭＹの上面が露出するまで研磨を実施する。
その後、図７９に示すように、露出しているダミー電極ＤＭＹを除去する。具体的には、ダミー電極ＤＭＹを構成するポリシリコン膜をウェットエッチングにより除去することで、溝ＤＩＴ４を形成する。そして、図８０に示すように、溝ＤＩＴ４の内部を含むＳｉＣエピタキシャル基板上にゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上に導電膜を形成する。このとき、溝ＤＩＴ４の側面および底面にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上に溝ＤＩＴ４を埋め込むように導電膜を形成する。そして、絶縁膜ＩＦ１上に形成された不要な導電膜およびゲート絶縁膜ＧＯＸを、例えば、ＣＭＰ法で除去することにより、溝ＤＩＴ４の内部にだけゲート絶縁膜ＧＯＸおよび導電膜を残存させる。これにより、溝ＤＩＴ４の内部にゲート絶縁膜ＧＯＸと、ゲート絶縁膜ＧＯＸを介して溝ＤＩＴ４内に埋め込まれた導電膜からなるゲート電極Ｇを形成することができる。このようにして、本実施の形態９によれば、ソース領域ＳＲに対して自己整合的に配置されたゲート電極Ｇを形成することができる。
その後の工程は、前記実施の形態１と同様であり、最終的に、図７３に示すような本実施の形態９におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を、ダマシンゲートプロセスで製造することができる。
＜実施の形態９の利点＞
従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＯＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＯＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。このような理由から、例えば、ＭＯＳＦＥＴのゲート絶縁膜に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用することが検討されている。
なお、この高誘電率膜の材料としては、例えば酸化ハフニウム、酸化ハフニウムシリケート若しくは酸窒化ハフニウムシリケート等が用いられる。
ここで、例えば、ゲート絶縁膜ＧＯＸとして酸化シリコン膜を使用する場合には、通常、ゲート絶縁膜ＧＯＸ上に形成されるゲート電極Ｇをポリシリコン膜から形成している。そして、ｎチャネル型ＭＯＳＦＥＴでは、ゲート電極Ｇを構成するポリシリコン膜にｎ型不純物（リンや砒素など）を導入している。これにより、ゲート電極の仕事関数（フェルミレベル）をシリコンの伝導帯近傍に設定することで、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図ることができる。一方、本願明細書では説明しないが、ｐチャネル型ＭＯＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｐ型不純物（ホウ素など）を導入している。これにより、ゲート電極の仕事関数をシリコンの価電子帯近傍に設定することで、ｐチャネル型ＭＯＳＦＥＴのしきい値電圧の低下を図ることができる。すなわち、ゲート絶縁膜ＧＯＸとして酸化シリコン膜を使用している場合では、ゲート電極にｎ型不純物あるいはｐ型不純物を導入することにより、ゲート電極の仕事関数を伝導帯近傍あるいは価電子帯近傍にすることができる。
ところが、ゲート絶縁膜ＧＯＸとして、高誘電率膜を使用すると、ポリシリコン膜よりなるゲート電極Ｇにｎ型不純物あるいはｐ型不純物を導入しても、ゲート電極Ｇの仕事関数が、伝導帯近傍あるいは価電子帯近傍にならない現象が生じる。すなわち、ゲート絶縁膜ＧＯＸとして高誘電率膜を使用した場合、ｎチャネル型ＭＯＳＦＥＴでは、ゲート電極Ｇの仕事関数が大きくなって伝導帯近傍から離れる。このため、ｎチャネル型ＭＯＳＦＥＴのしきい値電圧が上昇する。一方、ｐチャネル型ＭＯＳＦＥＴでは、ゲート電極の仕事関数が小さくなって価電子帯から離れるので、ｎチャネル型ＭＯＳＦＥＴと同様にしきい値電圧が上昇する。このように、ゲート電極Ｇの仕事関数がしきい値電圧の上昇する方向にシフトする現象はフェルミレベルピニングとして解釈されている。したがって、ゲート絶縁膜ＧＯＸとして高誘電率膜を使用する場合、ゲート電極Ｇをポリシリコン膜から構成すると、しきい値電圧の調整がうまくできないことがわかる。
さらに、ゲート電極Ｇとしてポリシリコン膜を使用すると、ゲート絶縁膜ＧＯＸとゲート電極Ｇの界面でポリシリコン膜が空乏化する現象が生じる。空乏化したポリシリコン膜は容量絶縁膜として機能することから、ゲート電極Ｇと半導体基板間の容量絶縁膜はゲート絶縁膜ＧＯＸだけでなく、空乏化したポリシリコン膜も容量絶縁膜の一部となる。ゲート絶縁膜ＧＯＸの膜厚が厚い状態では、空乏化したポリシリコン膜の影響は無視できる程度のものであったが、ゲート絶縁膜ＧＯＸの薄膜化に伴って、空乏化したポリシリコン膜の影響が無視できなくなってきている。すなわち、ゲート絶縁膜ＧＯＸの薄膜化を進めても、ゲート電極Ｇにポリシリコン膜を使用すると、空乏化したポリシリコン膜の分だけ実質的にゲート絶縁膜ＧＯＸの膜厚が厚くなってしまうのである。すると、ゲート電極Ｇと半導体基板間の容量が小さくなってしまうので、ＯＮ電流の充分な確保が困難となる。
そこで、ゲート絶縁膜ＧＯＸに酸化シリコン膜よりも誘電率の高い高誘電率膜を使用する場合、ゲート絶縁膜ＧＯＸ上に配置されるゲート電極Ｇを、ポリシリコン膜ではなく金属膜から形成することが検討されている。ゲート電極Ｇを金属膜から形成すれば、ポリシリコン膜のように不純物を導入することでしきい値を調整することなく、金属膜の種類を選択することでしきい値電圧を調整することができる。このため、ゲート電極Ｇに金属膜を使用することで、上述したフェルミレベルピニングの問題を回避することができる。さらに、ゲート電極Ｇにポリシリコン膜を使用しないことから、ゲート電極の空乏化の問題も回避することができる。
ところが、ゲート電極Ｇとして金属膜を使用する場合、金属膜の加工精度が問題となる。すなわち、ＭＯＳＦＥＴの微細化に伴って、ゲート電極Ｇの加工精度も高くすることが要求される。しかしながら、一般的なエッチングによる金属膜の加工は難しくなっている。したがって、ゲート電極Ｇを金属膜から形成する場合、金属膜の膜厚が厚くなり、ゲート電極Ｇの加工精度を向上することが困難になる。つまり、ゲート電極Ｇを金属膜から形成する場合、加工精度を向上することが難しく、設計値通りのゲート長を有するゲート電極Ｇを形成することが難しくなっている。この場合、規定の電気的特性を得ることが困難になる上に、複数のＭＯＳＦＥＴで、ゲート長のばらつきが大きくなってしまう。
そこで、ゲート電極Ｇとして金属膜を使用する場合、本実施の形態９のような、いわゆるダマシンゲートプロセスが有用である。なぜなら、ダマシンゲートプロセスにおいては、ゲート電極Ｇを構成する金属膜の加工をエッチングで行う必要はなく、溝に金属膜を埋め込んで不要な金属膜をＣＭＰ法で研磨することにより形成することができるからである。これにより、本実施の形態９によれば、ゲート電極Ｇを金属膜から形成する場合でも、ゲート電極Ｇの加工精度を向上させることができる。したがって、本実施の形態９で説明した半導体装置の製造方法によれば、特に、ゲート絶縁膜ＧＯＸに高誘電率膜を使用し、かつ、ゲート電極Ｇに金属膜を使用するＭＯＳＦＥＴの製造方法に有効であるが、ゲート絶縁膜ＧＯＸやゲート電極Ｇをその他の材料から構成する場合にも有効に適用することができる。このことから、本実施の形態９における半導体装置の製造方法は、ゲート絶縁膜ＧＯＸやゲート電極Ｇを構成する材料の選択自由度が高いプロセスということができ、これによって、ゲート絶縁膜ＧＯＸおよびゲート電極Ｇの選択自由度を向上できる利点を得ることができる。
（実施の形態１０）
本実施の形態１０では、いわゆるトレンチゲート型ＭＯＳＦＥＴに本発明の技術的思想を適用する例について説明する。
本実施の形態１０では、いわゆるトレンチゲート型ＭＯＳＦＥＴに本発明の技術的思想を適用する例について説明する。
＜実施の形態１０における半導体装置の構成＞
図８１は、本実施の形態１０におけるＳｉＣパワーＭＯＳＦＥＴのレイアウト構成例を示す平面図である。図８１において、本実施の形態１０におけるＳｉＣパワーＭＯＳＦＥＴでは、ゲート電極Ｇが格子状に配置され、ゲート電極Ｇで囲まれたそれぞれの基本セルにソース領域ＳＲが形成されている。
図８１は、本実施の形態１０におけるＳｉＣパワーＭＯＳＦＥＴのレイアウト構成例を示す平面図である。図８１において、本実施の形態１０におけるＳｉＣパワーＭＯＳＦＥＴでは、ゲート電極Ｇが格子状に配置され、ゲート電極Ｇで囲まれたそれぞれの基本セルにソース領域ＳＲが形成されている。
ここで、図８１では、平面視において、ゲート電極Ｇで囲まれた基本セルの内側全体にソース領域ＳＲが形成されている。そして、ソース領域ＳＲと平面的に重なる下層にｐ＋型半導体領域ＰＲが形成されている。つまり、図８１では、ｐ＋型半導体領域ＰＲを覆う領域にもソース領域ＳＲが形成されている。このとき、図８１に示すように、ソース領域ＳＲとプラグＰＬＧ１が電気的に接続されている。なお、本実施の形態１０では、ソース領域ＳＲの端部がゲート電極Ｇからはみ出していない。つまり、本実施の形態１０では、ソース領域ＳＲがゲート電極Ｇに自己整合的に形成されている。
図８２は、本実施の形態１０におけるＳｉＣパワーＭＯＳＦＥＴの断面構造を示す図であり、図８１のＡ−Ａ線で切断した断面図を示している。
図８２において、本実施の形態１０におけるＳｉＣパワーＭＯＳＦＥＴは、例えば、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣからなる半導体基板１ＮＳを有しており、この半導体基板１ＮＳの裏面（下面）に、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも高濃度にｎ型不純物が導入されたｎ＋型半導体領域ＮＲが形成されている。
一方、半導体基板１ＮＳの表面（上面）には、エピタキシャル層ＥＰが形成されている。このエピタキシャル層ＥＰは、ドリフト層とも呼ばれ、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣから構成されている。そして、エピタキシャル層ＥＰに導入されているｎ型不純物の不純物濃度は、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも低くなっており、ＳｉＣパワーＭＯＳＦＥＴの耐圧を確保するために形成されている。
続いて、エピタキシャル層ＥＰには、エピタキシャル層ＥＰと接触するように、例えば、アルミニウム（Ａｌ）などのｐ型不純物を導入したＳｉＣからなるｐ型ウェルＰＷＬが形成されている。このｐ型ウェルＰＷＬ上にソース領域ＳＲが形成されている。ソース領域ＳＲは、金属材料から構成されており、例えば、ニッケルシリサイドに代表される金属シリサイドから形成されている。
そして、図８２において、平面視でソース領域ＳＲの接するｐ型ウェルＰＷＬの表面領域にｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲには、ｐ型ウェルＰＷＬに導入されているｐ型不純物の不純物濃度よりも高い不純物濃度のｐ型不純物が導入されている。このｐ＋型半導体領域ＰＲは、ｐ型ウェルＰＷＬに安定して電位を供給するために設けられている。
ここで、本実施の形態１０においても、例えば、ニッケルシリサイドから構成されるソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰが偏析している。つまり、本実施の形態１０でも、図８２に破線で示すように、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰが導入されている。このとき、導電型不純物ＤＰとしては、ｎ型不純物であってもよいし、ｐ型不純物であってもよい。
次に、ソース領域ＳＲ上には、例えば、酸化シリコン膜からなる絶縁膜ＩＦ２が形成されており、この絶縁膜ＩＦ２にトレンチＴＲが形成されている。具体的に、トレンチＴＲは、絶縁膜ＩＦ２、ソース領域ＳＲ、ｐウェルＰＷＬを貫通してエピタキシャル層ＥＰに達するように形成されている。そして、このトレンチＴＲの側面および底面にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上に、トレンチＴＲを埋め込むようにゲート電極Ｇが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇは、例えば、導電型不純物（リン）を高濃度に含有したポリシリコン膜から形成することができる。
トレンチＴＲが形成された絶縁膜ＩＦ２上に層間絶縁膜ＩＬが形成されており、この層間絶縁膜ＩＬから絶縁膜ＩＦ２にわたって開口部が形成されている。この開口部の底面からは、ソース領域ＳＲの一部が露出しており、開口部に、例えば、アルミニウム膜が埋め込まれてプラグＰＬＧ１が形成されている。このプラグＰＬＧ１は、ソース領域ＳＲと電気的に接続されており、プラグＰＬＧ１上に形成されているソース配線ＳＬからプラグＰＬＧ１を介して、ソース領域ＳＲに基準電位（ＧＮＤ電位）が供給されるようになっている。
このように構成されている本実施の形態１０におけるＳｉＣパワーＭＯＳＦＥＴにおいても、前記実施の形態１と同様に、ソース領域ＳＲを金属材料膜であるニッケルシリサイド膜から形成しているため、低抵抗でキャリア密度の大きなソース領域ＳＲを形成することができる。さらに、本実施の形態１０でも、ソース領域ＳＲと、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物ＤＰ（リン）を偏析しているため、ソース領域ＳＲとチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度を向上させることができる。
＜実施の形態１０における半導体装置の製造方法＞
本実施の形態１０における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図８３は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態１０でも、図８３に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
本実施の形態１０における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図８から図９に示す工程までは、前記実施の形態１と同様であるため、それ以後の工程について説明する。図８３は、図８および図９に示す工程後のＳｉＣエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態１０でも、図８３に示す段階までに、ＳｉＣエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
次に、図８４に示すように、ＳｉＣエピタキシャル基板上にポリシリコン膜ＰＦを形成する。このポリシリコン膜ＰＦは、例えば、ＣＶＤ法を使用することにより形成することができ、その膜厚は、例えば、５０ｎｍである。なお、このポリシリコン膜ＰＦには、導電型不純物（リン）が導入される。その後、ポリシリコン膜ＰＦ上に、金属膜ＭＦを形成する。金属膜ＭＦは、例えば、ニッケル膜から構成されており、例えば、スパッタリング法を使用することにより形成することができる。この金属膜ＭＦの膜厚は、例えば、５０ｎｍである。
その後、図８５に示すように、ポリシリコン膜ＰＦおよび金属膜ＭＦを形成したＳｉＣエピタキシャル基板に対して熱処理を加える。これにより、ポリシリコン膜ＰＦと金属膜ＭＦ（ニッケル膜）とをシリサイド反応させて、ニッケルシリサイド膜を形成する。このシリサイド反応の間に、ポリシリコン膜ＰＦ中に導入されている導電型不純物ＤＰ（リン）が移動し、ＳｉＣエピタキシャル基板との界面に導電型不純物ＤＰ（リン）が凝集する。これにより、本実施の形態１０によれば、ニッケルシリサイド膜とｐ型ウェルＰＷＬの境界領域に、自己整合的に導電型不純物ＤＰ（リン）が偏析した界面を設けることができる。以上のようにして、本実施の形態１０によれば、ニッケルシリサイド膜からなるソース領域ＳＲを形成することができ、かつ、ソース領域ＳＲとｐ型ウェルＰＷＬの界面に導電型不純物ＤＰ（リン）を偏析させることができる。そして、ニッケルシリサイドからなるソース領域ＳＲ上に、例えば、酸化シリコン膜からなる絶縁膜ＩＦ２を形成する。この絶縁膜ＩＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。
続いて、図８６に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＦ２、ソース領域ＳＲ，および、ｐ型ウェルＰＷＬを貫通してエピタキシャル層ＥＰに達するトレンチＴＲを形成する。
次に、図８７に示すように、トレンチＴＲの内部を含むＳｉＣエピタキシャル基板上にゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上にポリシリコン膜を形成する。このとき、トレンチＴＲの側面および底面にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にトレンチＴＲを埋め込むようにポリシリコン膜を形成する。そして、絶縁膜ＩＦ２上に形成された不要なポリシリコン膜およびゲート絶縁膜ＧＯＸを、例えば、ＣＭＰ法で除去することにより、トレンチＴＲの内部にだけゲート絶縁膜ＧＯＸおよびポリシリコン膜を残存させる。これにより、トレンチＴＲの内部にゲート絶縁膜ＧＯＸと、ゲート絶縁膜ＧＯＸを介してトレンチＴＲ内に埋め込まれたポリシリコン膜からなるゲート電極Ｇを形成することができる。このようにして、本実施の形態１０によれば、ソース領域ＳＲに対して自己整合的に配置されたゲート電極Ｇを形成することができる。
続いて、図８８に示すように、ゲート電極Ｇを形成したＳｉＣエピタキシャル基板上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、ゲート電極Ｇを形成した絶縁膜ＩＦ２を覆うように形成され、例えば、酸化シリコン膜から形成される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬに開口部（コンタクトホール）を形成する。この開口部は、ソース領域ＳＲの一部を露出するように形成される。なお、図８８では、図示されていないが、ゲート電極Ｇへ達する開口部も形成することができる。
次に、図８２に示すように、開口部を形成した層間絶縁膜ＩＬ上に、例えば、スパッタリング法を使用することにより、アルミニウム膜を形成する。このアルミニウム膜の膜厚は、例えば、２μｍである。このとき、アルミニウム膜が層間絶縁膜ＩＬに形成された開口部に埋め込まれることによりプラグＰＬＧ１が形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、このアルミニウム膜をパターニングして、このプラグＰＬＧ１と電気的に接続するソース配線ＳＬを形成する。
この配線工程以降の工程は、既知の半導体プロセスで実施することができ、最終的に、本実施の形態１０におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）を実用性のある自己整合プロセスで製造することができる。
＜変形例＞
図８９は、本変形例におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）のレイアウト構成を示す平面図である。図８９に示すように、本変形例におけるＳｉＣパワーＭＯＳＦＥＴは、ゲート電極Ｇがストライプ状に微細なピッチで並列配置されている。そして、ゲート電極Ｇの間にソース領域ＳＲが形成されており、このソース領域ＳＲには、プラグＰＬＧ１が電気的に接続されている。一方、平面視において、ソース領域ＳＲを内包する大きな領域でｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬには、プラグＰＬＧ２が電気的に接続されている。このとき、プラグＰＬＧ１とプラグＰＬＧ２とは、別々の領域に形成されている。すなわち、本実施の形態１０では、図８９に示すように、ソース領域ＳＲと電気的に接続されるプラグＰＬＧ１と、ｐ型ウェルＰＷＬと電気的に接続されるプラグＰＬＧ２が分離されている。ただし、このプラグＰＬＧ１とプラグＰＬＧ２は、共通するソース配線（図示せず）と電気的に接続されており、ソース領域ＳＲおよびｐ型ウェルＰＷＬには、同じ基準電位（ＧＮＤ電位）が供給されるようになっている。このように本実施の形態１０では、プラグＰＬＧ１とプラグＰＬＧ２を別領域に形成することにより、ＳｉＣパワーＭＯＳＦＥＴのレイアウト構成の自由度を拡大できる利点が得られる。
図８９は、本変形例におけるＳｉＣパワーＭＯＳＦＥＴ（半導体装置）のレイアウト構成を示す平面図である。図８９に示すように、本変形例におけるＳｉＣパワーＭＯＳＦＥＴは、ゲート電極Ｇがストライプ状に微細なピッチで並列配置されている。そして、ゲート電極Ｇの間にソース領域ＳＲが形成されており、このソース領域ＳＲには、プラグＰＬＧ１が電気的に接続されている。一方、平面視において、ソース領域ＳＲを内包する大きな領域でｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬには、プラグＰＬＧ２が電気的に接続されている。このとき、プラグＰＬＧ１とプラグＰＬＧ２とは、別々の領域に形成されている。すなわち、本実施の形態１０では、図８９に示すように、ソース領域ＳＲと電気的に接続されるプラグＰＬＧ１と、ｐ型ウェルＰＷＬと電気的に接続されるプラグＰＬＧ２が分離されている。ただし、このプラグＰＬＧ１とプラグＰＬＧ２は、共通するソース配線（図示せず）と電気的に接続されており、ソース領域ＳＲおよびｐ型ウェルＰＷＬには、同じ基準電位（ＧＮＤ電位）が供給されるようになっている。このように本実施の形態１０では、プラグＰＬＧ１とプラグＰＬＧ２を別領域に形成することにより、ＳｉＣパワーＭＯＳＦＥＴのレイアウト構成の自由度を拡大できる利点が得られる。
図９０は、図８９のＡ−Ａ線で切断した断面図である。図９０は、ソース領域ＳＲと電気的に接続されるプラグＰＬＧ１含む断面で切断した断面図であるため、図９０に示すように、プラグＰＬＧ１と別領域に形成されるプラグＰＬＧ２については図示されないが、実際には、別領域にプラグＰＬＧ２は形成されている。図９０に示す本変形例におけるＳｉＣパワーＭＯＳＦＥＴの構成は、図８２に示す前記実施の形態１０におけるＳｉＣパワーＭＯＳＦＥＴの構成とほぼ同様である。異なる点は、本変形例では、ソース領域ＳＲと電気的に接続するプラグＰＬＧ１と、ｐ型ウェルＰＷＬと電気的に接続するプラグＰＬＧ２が分離されて形成されているため、図９０では、ｐ型ウェルＰＷＬ内にｐ＋型半導体領域ＰＲが図示されない点である。それ以外の構成は同じである。
＜実施の形態１０の利点＞
例えば、プレーナタイプの縦型ＭＯＳＦＥＴにおいては、例えば、図４に示すように、ソース領域ＳＲから流れ出た電子は、ソース領域ＳＲとエピタキシャル層ＥＰで挟まれたｐ型ウェルＰＷＬの表面に形成されるチャネルを通って、エピタキシャル層ＥＰの表面へ水平方向に流れた後、一対のｐ型ウェルＰＷＬで挟まれたエピタキシャル層ＥＰの表面から半導体基板１ＮＳの裏面側に形成されたドレイン電極（図示せず）に垂直方向に流れる。このため、ソース領域ＳＲからドレイン電極まで電子が流れる経路が長くなり、大きな寄生抵抗（オン抵抗）が生じるおそれがある。
例えば、プレーナタイプの縦型ＭＯＳＦＥＴにおいては、例えば、図４に示すように、ソース領域ＳＲから流れ出た電子は、ソース領域ＳＲとエピタキシャル層ＥＰで挟まれたｐ型ウェルＰＷＬの表面に形成されるチャネルを通って、エピタキシャル層ＥＰの表面へ水平方向に流れた後、一対のｐ型ウェルＰＷＬで挟まれたエピタキシャル層ＥＰの表面から半導体基板１ＮＳの裏面側に形成されたドレイン電極（図示せず）に垂直方向に流れる。このため、ソース領域ＳＲからドレイン電極まで電子が流れる経路が長くなり、大きな寄生抵抗（オン抵抗）が生じるおそれがある。
これに対し、本実施の形態１０で説明した、いわゆるトレンチゲート型ＭＯＳＦＥＴでは、例えば、図８２に示すように、ソース領域ＳＲから流れ出た電子は、トレンチＴＲの側壁に接するｐ型ウェルＰＷＬ内に形成されたチャネルを垂直方向に流れた後、エピタキシャル層ＥＰを通って半導体基板１ＮＳの裏面に形成されるドレイン電極（図示せず）に流れる。すなわち、トレンチゲート型ＭＯＳＦＥＴでは、電子がソース領域からドレイン電極まで垂直方向にのみ流れることから、寄生抵抗（オン抵抗）を小さくできる利点が得られるのである。
さらに、トレンチゲート型ＭＯＳＦＥＴでは、ゲート電極Ｇの平面積を小さくすることができることから、半導体チップに形成されるＳｉＣパワーＭＯＳＦＥＴのレイアウト面積を縮小化できる利点が得られる。言い換えれば、トレンチゲート型ＭＯＳＦＥＴでは、ＳｉＣパワーＭＯＳＦＥＴの集積度を向上させることができる利点が得られる。
（実施の形態１１）
本実施の形態１１では、本発明の技術的思想をＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用する例について説明する。すなわち、本発明のＳｉＣパワーＭＯＳＦＥＴは、バイポーラトランジスタと組み合わせてＩＧＢＴとして用いることができる。これは、一般的に、ＩＧＢＴは、縦型ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）と組み合わされているため、本発明のＳｉＣパワーＭＯＳＦＥＴの構造を容易に応用することができるからである。特に、このＩＧＢＴは、大電流を使用する用途に使用される。
本実施の形態１１では、本発明の技術的思想をＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用する例について説明する。すなわち、本発明のＳｉＣパワーＭＯＳＦＥＴは、バイポーラトランジスタと組み合わせてＩＧＢＴとして用いることができる。これは、一般的に、ＩＧＢＴは、縦型ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）と組み合わされているため、本発明のＳｉＣパワーＭＯＳＦＥＴの構造を容易に応用することができるからである。特に、このＩＧＢＴは、大電流を使用する用途に使用される。
図９１は、本実施の形態１１におけるＩＧＢＴの構成を示す断面図である。図９１において、本実施の形態１１におけるＩＧＢＴは、例えば、図５９に示す前記実施の形態８におけるＳｉＣパワーＭＯＳＦＥＴの構造をそのまま応用している。つまり、図９１に示すＩＧＢＴにおいて、エピタキシャル層ＥＰよりも上層の構成は、図５９と同様である。そして、図９１に示すＩＧＢＴにおいては、エピタキシャル層ＥＰの下層に、ｐ型不純物を導入したＳｉＣからなる半導体基板１ＰＳが形成されており、この半導体基板１ＰＳの裏面にコレクタ電極ＥＬが形成されている。このように構成されているＩＧＢＴでは、エピタキシャル層ＥＰより上層に形成されているＭＯＳＦＥＴと、ｐ型ウェルとエピタキシャル層ＥＰと半導体基板１ＰＳからなるＰＮＰ構造（ＰＮＰバイポーラトランジスタ）が組み合わされており、これにより、ＩＧＢＴ動作を実現することができる。
このように構成されている本実施の形態１１におけるＩＧＢＴにおいても、ソース領域ＳＲ（ＩＧＢＴではエミッタ領域と呼ばれる）を金属材料膜であるニッケルシリサイド膜から形成しているため、低抵抗でキャリア密度の大きなソース領域ＳＲ（エミッタ領域）を形成することができる。さらに、本実施の形態１１でも、ソース領域ＳＲ（エミッタ領域）と、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物ＤＰ（リン）を偏析しているため、ソース領域ＳＲ（エミッタ領域）とチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域ＳＲ（エミッタ領域）の端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＩＧＢＴにおけるチャネル移動度を向上させることができる。
（実施の形態１２）
本実施の形態１２では、ＳｉＣパワーＭＯＳＦＥＴとダイオードを混載したインバータ回路に本発明の技術的思想を適用する例について説明する。
本実施の形態１２では、ＳｉＣパワーＭＯＳＦＥＴとダイオードを混載したインバータ回路に本発明の技術的思想を適用する例について説明する。
＜インバータ回路例＞
本実施の形態１２における半導体装置は、例えば、ハイブリッド車などに使用される３相モータの駆動回路に使用されるものである。図９２は、本実施の形態１２における３相モータの回路図を示す図である。図９２において、３相モータ回路は、３相モータ１、パワー半導体装置２、制御回路３を有している。３相モータ１は、位相の異なる３相の電圧により駆動するように構成されている。パワー半導体装置２は、３相モータ１を制御するスイッチング素子から構成されており、例えば、３相に対応してＳｉＣパワーＭＯＳＦＥＴ４とダイオード５が設けられている。すなわち、各単相において、電源電位（Ｖｃｃ）と３相モータの入力電位との間にＳｉＣパワーＭＯＳＦＥＴ４とダイオード５が逆並列に接続されており、３相モータの入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＯＳＦＥＴ４とダイオード５が逆並列に接続されている。つまり、３相モータ１では、単相（各相）毎に２つのＳｉＣパワーＭＯＳＦＥＴ４と２つのダイオード５が設けられており、３相で６つのＳｉＣパワーＭＯＳＦＥＴ４と６つのダイオード５が設けられている。そして、個々のＳｉＣパワーＭＯＳＦＥＴ４のゲート電極には、一部図示を省略しているが制御回路３が接続されており、この制御回路３によって、ＳｉＣパワーＭＯＳＦＥＴ４が制御されるようになっている。このように構成された３相モータの駆動回路において、制御回路３でパワー半導体装置２を構成するＳｉＣパワーＭＯＳＦＥＴ４（スイッチング素子）を流れる電流を制御することにより、３相モータ１を回転させるようになっている。つまり、ＳｉＣパワーＭＯＳＦＥＴ４は、３相モータ１に電源電位（Ｖｃｃ）を供給したり、あるいは、接地電位（ＧＮＤ）を供給したりするスイッチング素子として機能するものであり、このＳｉＣパワーＭＯＳＦＥＴ４のオン／オフのタイミングを制御回路３で制御することにより、３相モータ１を駆動することができるようになっている。
本実施の形態１２における半導体装置は、例えば、ハイブリッド車などに使用される３相モータの駆動回路に使用されるものである。図９２は、本実施の形態１２における３相モータの回路図を示す図である。図９２において、３相モータ回路は、３相モータ１、パワー半導体装置２、制御回路３を有している。３相モータ１は、位相の異なる３相の電圧により駆動するように構成されている。パワー半導体装置２は、３相モータ１を制御するスイッチング素子から構成されており、例えば、３相に対応してＳｉＣパワーＭＯＳＦＥＴ４とダイオード５が設けられている。すなわち、各単相において、電源電位（Ｖｃｃ）と３相モータの入力電位との間にＳｉＣパワーＭＯＳＦＥＴ４とダイオード５が逆並列に接続されており、３相モータの入力電位と接地電位（ＧＮＤ）との間にもＳｉＣパワーＭＯＳＦＥＴ４とダイオード５が逆並列に接続されている。つまり、３相モータ１では、単相（各相）毎に２つのＳｉＣパワーＭＯＳＦＥＴ４と２つのダイオード５が設けられており、３相で６つのＳｉＣパワーＭＯＳＦＥＴ４と６つのダイオード５が設けられている。そして、個々のＳｉＣパワーＭＯＳＦＥＴ４のゲート電極には、一部図示を省略しているが制御回路３が接続されており、この制御回路３によって、ＳｉＣパワーＭＯＳＦＥＴ４が制御されるようになっている。このように構成された３相モータの駆動回路において、制御回路３でパワー半導体装置２を構成するＳｉＣパワーＭＯＳＦＥＴ４（スイッチング素子）を流れる電流を制御することにより、３相モータ１を回転させるようになっている。つまり、ＳｉＣパワーＭＯＳＦＥＴ４は、３相モータ１に電源電位（Ｖｃｃ）を供給したり、あるいは、接地電位（ＧＮＤ）を供給したりするスイッチング素子として機能するものであり、このＳｉＣパワーＭＯＳＦＥＴ４のオン／オフのタイミングを制御回路３で制御することにより、３相モータ１を駆動することができるようになっている。
そして、ＳｉＣパワーＭＯＳＦＥＴ４とダイオード５とは、図９２に示すように、逆並列に接続されているが、このときのダイオードの機能について説明する。
ダイオード５は、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータ（例えば、３相モータ）のようなインダクタンスを含む回路が接続されている場合、ＯＮしているスイッチ（ＳｉＣパワーＭＯＳＦＥＴ４）とは逆方向に負荷電流が流れるモードがある。このため、ＳｉＣパワーＭＯＳＦＥＴ４などのスイッチング素子に逆並列にダイオードを接続する必要がある。すなわち、インバータ回路において、モータ制御のように負荷にインダクタンスを含む場合、ＳｉＣパワーＭＯＳＦＥＴ４などのスイッチング素子をターンＯＦＦしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＳｉＣパワーＭＯＳＦＥＴ４に逆並列にダイオード５を接続する。つまり、ダイオード５は、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
＜実施の形態１２における半導体装置の構成＞
本発明におけるＳｉＣパワーＭＯＳＦＥＴでは、ＳｉＣに対して安定したショットキー接合を形成することができる特徴がある。そこで、本実施の形態１２では、上述したインバータ回路を構成する際、ＳｉＣパワーＭＯＳＦＥＴと組み合わせるダイオードを同時に形成する例について説明する。
本発明におけるＳｉＣパワーＭＯＳＦＥＴでは、ＳｉＣに対して安定したショットキー接合を形成することができる特徴がある。そこで、本実施の形態１２では、上述したインバータ回路を構成する際、ＳｉＣパワーＭＯＳＦＥＴと組み合わせるダイオードを同時に形成する例について説明する。
図９３は、本実施の形態１２におけるＳｉＣパワーＭＯＳＦＥＴのレイアウト構成を示す平面図である。図９３では、ＳｉＣパワーＭＯＳＦＥＴが形成されているＭＯＳＦＥＴ形成領域と、このＭＯＳＦＥＴ形成領域を囲む第１ガードバンド領域が示されている。図９３に示すように、ＭＯＳＦＥＴ形成領域には、ＳｉＣパワーＭＯＳＦＥＴのゲート電極Ｇが格子状に配置されており、ゲート電極Ｇで囲まれた領域に複数の基本セルがアレイ状に形成されている。基本セルの内部には、ＳｉＣパワーＭＯＳＦＥＴのソース領域ＳＲが形成されており、このソース領域ＳＲと平面的に重なる下層にｐ＋型半導体領域ＰＲが形成されている。ソース領域ＳＲは、プラグＰＬＧ１と電気的に接続されている。そして、ＭＯＳＦＥＴ形成領域の外縁部には、ゲート電極Ｇと電気的に接続するゲートプラグＧＰＬＧが形成されている。一方、第１ガードバンド領域には、２重のガードバンドＧＢ１が配置されている。このガードバンドＧＢ１により、ＭＯＳＦＥＴ形成領域の終端部での電界を緩和することができる。
図９４は、図９３に示した第１ガードバンド領域の外側領域にショットキーダイオードを形成する例を示している。図９４に示すように、第１ガードバンドＧＢ１を囲む外側領域はショットキーダイオード形成領域となっており、このショットキーダイオード形成領域にショットキーダイオードを構成する金属電極ＭＥＬが形成されている。さらに、ショットキーダイオード形成領域を囲む外側領域が第２ガードバンド領域となっており、この第２ガードバンド領域にガードバンドＧＢ２が形成されている。このガードバンドＧＢ２は、ショットキーダイオードの耐圧を維持するために設けられている。
図９５は、図９４のＡ−Ａ線で切断した断面図である。図９５において、領域ＡＲ１は、ＳｉＣパワーＭＯＳＦＥＴが形成されるＭＯＳＦＥＴ形成領域を示しており、領域ＧＲ１は、第１ガードバンド領域を示している、また、領域ＢＲ１は、ショットキーダイオードＳＢＤが形成されているショットキーダイオード形成領域を示しており、領域ＧＲ２は、第２ガードバンド領域を示している。
図９５に示すように、本実施の形態１２における半導体装置は、窒素（Ｎ）などのｎ型不純物を導入したＳｉＣからなる半導体基板１ＮＳを有しており、この半導体基板１ＮＳの裏面（下面）に、半導体基板１ＮＳに導入されているｎ型不純物の不純物濃度よりも高濃度にｎ型不純物が導入されたｎ＋型半導体領域ＮＲが形成されている。一方、半導体基板１ＮＳの表面（上面）には、エピタキシャル層ＥＰが形成されている。
領域ＡＲ１には、ＳｉＣパワーＭＯＳＦＥＴが形成されている。具体的には、エピタキシャル層ＥＰ内にｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬ上にソース領域ＳＲが形成されている。そして、一対のソース領域ＳＲで挟まれるように、ｐ型ウェルＰＷＬおよびエピタキシャル層ＥＰの上層にゲート絶縁膜ＧＯＸを介してゲート電極Ｇが形成されている。
このように構成されている本実施の形態１２におけるＳｉＣパワーＭＯＳＦＥＴにおいても、前記実施の形態１と同様に、ソース領域ＳＲを金属材料膜であるニッケルシリサイド膜から形成しているため、低抵抗でキャリア密度の大きなソース領域ＳＲを形成することができる。さらに、本実施の形態１２でも、ソース領域ＳＲと、チャネル形成領域を含むｐ型ウェルＰＷＬとの界面に導電型不純物（リン）を偏析しているため、ソース領域ＳＲとチャネル形成領域（ｐ型ウェルＰＷＬ）との間に形成されるショットキー障壁の高さを低くすることができる。これにより、ソース領域ＳＲの端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上できる結果、ＳｉＣパワーＭＯＳＦＥＴにおけるチャネル移動度を向上させることができる。
次に、領域ＡＲ１の外側に形成されている領域ＧＲ１においては、エピタキシャル層ＥＰ内にｐ型半導体領域からなるガードバンドＧＢ１が形成されている。このガードバンドＧＢ１は、領域ＡＲ１（ＭＯＳＦＥＴ形成領域）の終端部での電界を緩和する機能を有している。
続いて、領域ＧＲ１の外側に形成されている領域ＢＲ１には、ショットキーダイオードＳＢＤが形成されている。具体的には、エピタキシャル層ＥＰ内にショットキーダイオードＳＢＤの一部を構成するｎ型半導体領域ＮＳＲが形成されており、このｎ型半導体領域ＮＳＲ上に金属電極ＭＥＬが形成されている。これにより、ｎ型半導体領域ＮＳＲと金属電極ＭＥＬの境界領域にショットキー接合が形成される。なお、ｎ型半導体領域ＮＳＲの内部には、ダイオード保護用のｐ＋型半導体領域ＰＳＲが形成されている。ここでは、それぞれ、２つのｐ＋型半導体領域ＰＳＲのみを記載しているが、この領域にアレイ状に配置したショットキーバリアダイオードの構成も用いることができる。
さらに、領域ＢＲ１の外側に形成されている領域ＧＲ２においては、エピタキシャル層ＥＰ内にｐ型半導体領域からなるガードバンドＧＢ２が形成されている。このガードバンドＧＢ２は、ショットキーダイオードＳＢＤの耐圧を維持する機能を有している。
＜実施の形態１２の利点＞
以上のように構成されている本実施の形態１２における半導体装置では、ＳｉＣパワーＭＯＳＦＥＴのソース領域ＳＲを金属材料（金属シリサイド）から形成している。このことから、本実施の形態１２によれば、ＳｉＣパワーＭＯＳＦＥＴのソース領域ＳＲと、ショットキーダイオードＳＢＤの金属電極ＭＥＬとを、同じ金属材料（金属シリサイド）から構成することができる。これにより、本実施の形態１２によれば、ＳｉＣパワーＭＯＳＦＥＴのソース領域ＳＲと、ショットキーダイオードＳＢＤの金属電極ＭＥＬとを同工程で製造することができる利点が得られる。この結果、ＳｉＣパワーＭＯＳＦＥＴとショットキーダイオードＳＢＤを含む半導体装置の製造工程を簡略化できる利点が得られる。
以上のように構成されている本実施の形態１２における半導体装置では、ＳｉＣパワーＭＯＳＦＥＴのソース領域ＳＲを金属材料（金属シリサイド）から形成している。このことから、本実施の形態１２によれば、ＳｉＣパワーＭＯＳＦＥＴのソース領域ＳＲと、ショットキーダイオードＳＢＤの金属電極ＭＥＬとを、同じ金属材料（金属シリサイド）から構成することができる。これにより、本実施の形態１２によれば、ＳｉＣパワーＭＯＳＦＥＴのソース領域ＳＲと、ショットキーダイオードＳＢＤの金属電極ＭＥＬとを同工程で製造することができる利点が得られる。この結果、ＳｉＣパワーＭＯＳＦＥＴとショットキーダイオードＳＢＤを含む半導体装置の製造工程を簡略化できる利点が得られる。
このとき、ソース領域ＳＲと金属電極ＭＥＬは、ポリシリコン膜をシリサイド化することにより形成されるが、このポリシリコン膜を堆積した後に、ソース形成領域にだけ導電型不純物を導入する方法を使用することにより、ポリシリコン膜の金属電極形成領域には導電型不純物を含まない状態とすることができる。この結果、ショットキーダイオードＳＢＤでは、高いショットキー障壁を実現することができる。
また、本実施の形態１２によれば、例えば、図９４に示すように、ＭＯＳＦＥＴ形成領域の外側を囲むようにショットキーダイオード形成領域を設けているので、ＳｉＣパワーＭＯＳＦＥＴとショットキーダイオードの集積効率を向上させることができる。この結果、半導体装置のコスト削減を図ることができる利点が得られる。
さらに、本実施の形態１２では、ＳｉＣパワーＭＯＳＦＥＴとショットキーダイオードとを同一の半導体基板に形成しているため、素子パラメータマッチングの詳細設計による特性向上を図ることができる利点が得られる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、主に、本発明の技術的思想をＳｉＣパワーＭＯＳＦＥＴに適用する場合について説明したが、これに限らず、本発明の技術的思想は、例えば、シリコンを半導体材料とするＳｉパワーＭＯＳＦＥＴにも適用することができる。なぜなら、ＳｉパワーＭＯＳＦＥＴにおいても、ソース領域の端部からチャネル領域へのキャリア（電子）の注入効率および注入速度を向上することにより、ＳｉパワーＭＯＳＦＥＴのチャネル移動度を向上させることができると考えられるからである。
また、前記実施の形態では、ｎチャネル型ＭＯＳＦＥＴについて説明したが、これに限らず、本発明の技術的思想は、ｐチャネル型ＭＯＳＦＥＴにも適用することができる。
本発明は、半導体装置を製造する製造業に幅広く適用することができる。
１ ３相モータ
２ パワー半導体装置
３ 制御回路
４ ＳｉＣパワーＭＯＳＦＥＴ
５ ダイオード
１ＮＳ 半導体基板
１ＰＳ 半導体基板
ＡＲ 領域
ＡＲ１ 領域
ＢＣＲ コンタクト領域
ＢＲ１ 領域
ＣＡＰ キャップ絶縁膜
ＣＮＲ ｎ型半導体領域
ＤＩＴ１ 溝
ＤＩＴ２ 溝
ＤＩＴ３ 溝
ＤＭＹ ダミー電極
ＤＰ 導電型不純物
ＤＲ ドレイン領域
ＥＬ コレクタ電極
ＥＰ エピタキシャル層
Ｇ ゲート電極
ＧＢ１ ガードバンド
ＧＢ２ ガードバンド
ＧＯＸ ゲート絶縁膜
ＧＰＬＧ ゲートプラグ
ＧＲ１ 領域
ＧＲ２ 領域
ＩＦ１ 絶縁膜
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＭＥＬ 金属電極
ＭＦ 金属膜
ＮＲ ｎ＋型半導体領域
ＮＳＲ ｎ型半導体領域
ＯＰ１ 開口部
ＯＰ２ 開口部
ＰＦ ポリシリコン膜
ＰＦＮ ポリシリコン膜
ＰＦＰ ポリシリコン膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＲ ｐ＋型半導体領域
ＰＳＲ ｐ＋型半導体領域
ＰＷＬ ｐ型ウェル
ＳＢＤ ショットキーダイオード
ＳＬ ソース配線
ＳＲ ソース領域
ＳＷ１ サイドウォール
ＴＲ トレンチ
２ パワー半導体装置
３ 制御回路
４ ＳｉＣパワーＭＯＳＦＥＴ
５ ダイオード
１ＮＳ 半導体基板
１ＰＳ 半導体基板
ＡＲ 領域
ＡＲ１ 領域
ＢＣＲ コンタクト領域
ＢＲ１ 領域
ＣＡＰ キャップ絶縁膜
ＣＮＲ ｎ型半導体領域
ＤＩＴ１ 溝
ＤＩＴ２ 溝
ＤＩＴ３ 溝
ＤＭＹ ダミー電極
ＤＰ 導電型不純物
ＤＲ ドレイン領域
ＥＬ コレクタ電極
ＥＰ エピタキシャル層
Ｇ ゲート電極
ＧＢ１ ガードバンド
ＧＢ２ ガードバンド
ＧＯＸ ゲート絶縁膜
ＧＰＬＧ ゲートプラグ
ＧＲ１ 領域
ＧＲ２ 領域
ＩＦ１ 絶縁膜
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＭＥＬ 金属電極
ＭＦ 金属膜
ＮＲ ｎ＋型半導体領域
ＮＳＲ ｎ型半導体領域
ＯＰ１ 開口部
ＯＰ２ 開口部
ＰＦ ポリシリコン膜
ＰＦＮ ポリシリコン膜
ＰＦＰ ポリシリコン膜
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＲ ｐ＋型半導体領域
ＰＳＲ ｐ＋型半導体領域
ＰＷＬ ｐ型ウェル
ＳＢＤ ショットキーダイオード
ＳＬ ソース配線
ＳＲ ソース領域
ＳＷ１ サイドウォール
ＴＲ トレンチ
Claims (1)
- （ａ）第１導電型不純物を導入した炭化シリコンからなる半導体基板を用意する工程と、
（ｂ）前記半導体基板上に、第１導電型不純物を導入した炭化シリコンからなり、前記半導体基板よりも不純物濃度の低いドリフト層を形成する工程と、
（ｃ）前記ドリフト層と接し、第２導電型不純物を導入した炭化シリコンからなるウェル領域を形成する工程と、
（ｄ）前記ウェル領域と接し、金属材料からなるソース領域を形成する工程と、
（ｅ）前記ウェル領域のうちチャネルが形成されるチャネル形成領域と接するゲート絶縁膜を形成する工程と、
（ｆ）前記ゲート絶縁膜と接するゲート電極を形成する工程と、
を備え、
前記（ｄ）工程は、
（ｄ１）前記ウェル領域と接するポリシリコン膜を形成する工程と、
（ｄ２）前記ポリシリコン膜に導電型不純物を導入する工程と、
（ｄ３）前記（ｄ２）工程後、前記ポリシリコン膜上に金属膜を形成する工程と、
（ｄ４）前記（ｄ３）工程後、前記半導体基板に熱処理を施すことにより、前記ポリシリコン膜と前記金属膜を反応させて、金属シリサイド膜からなる前記ソース領域を形成し、かつ、前記ソース領域と前記ウェル領域との界面に前記導電型不純物を偏析させる工程と、を有する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012129460A JP6104523B2 (ja) | 2012-06-07 | 2012-06-07 | 半導体装置の製造方法 |
| US13/913,021 US9054174B2 (en) | 2012-06-07 | 2013-06-07 | Semiconductor device and method for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012129460A JP6104523B2 (ja) | 2012-06-07 | 2012-06-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013254842A JP2013254842A (ja) | 2013-12-19 |
| JP6104523B2 true JP6104523B2 (ja) | 2017-03-29 |
Family
ID=49714559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012129460A Expired - Fee Related JP6104523B2 (ja) | 2012-06-07 | 2012-06-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9054174B2 (ja) |
| JP (1) | JP6104523B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150035198A (ko) * | 2013-09-27 | 2015-04-06 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| JP6246613B2 (ja) | 2014-02-17 | 2017-12-13 | 株式会社東芝 | 半導体装置およびその製造方法 |
| KR102164542B1 (ko) * | 2014-05-21 | 2020-10-12 | 삼성전자 주식회사 | 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법 |
| JP6335717B2 (ja) * | 2014-08-20 | 2018-05-30 | 昭和電工株式会社 | 半導体デバイス |
| JP6208106B2 (ja) | 2014-09-19 | 2017-10-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
| DE102014119544B4 (de) * | 2014-12-23 | 2023-08-17 | Infineon Technologies Ag | Halbleitervorrichtung |
| WO2017042963A1 (ja) * | 2015-09-11 | 2017-03-16 | 株式会社日立製作所 | 半導体装置およびその製造方法、パワーモジュール、電力変換装置並びに鉄道車両 |
| ITUB20154024A1 (it) * | 2015-09-30 | 2017-03-30 | St Microelectronics Srl | Dispositivo elettronico integrato a conduzione verticale protetto contro il latch-up e relativo processo di fabbricazione |
| JP6584966B2 (ja) * | 2016-01-12 | 2019-10-02 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び昇降機 |
| JP6683044B2 (ja) * | 2016-07-12 | 2020-04-15 | 富士電機株式会社 | 半導体装置の製造方法 |
| WO2019130162A1 (ja) * | 2017-12-27 | 2019-07-04 | 株式会社半導体エネルギー研究所 | 半導体装置、および半導体装置の作製方法 |
| US11515433B2 (en) | 2018-01-09 | 2022-11-29 | University Of Louisville Research Foundation, Inc. | Semiconducting materials with surrounding radial p-n diodes |
| WO2021019082A1 (en) * | 2019-08-01 | 2021-02-04 | Abb Power Grids Switzerland Ag | Silicon carbide transistor device |
| US20230326972A1 (en) * | 2022-04-06 | 2023-10-12 | Leap Semiconductor Corp. | Silicon carbide semiconductor power transistor and method of manufacturing the same |
| WO2024171683A1 (ja) * | 2023-02-14 | 2024-08-22 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152671A (ja) * | 1987-12-09 | 1989-06-15 | Fujitsu Ltd | 縦型絶縁ゲートトランジスタ |
| JPH0283982A (ja) * | 1988-09-21 | 1990-03-26 | Nissan Motor Co Ltd | 電界効果型トランジスタ |
| JPH02281661A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 縦型電界効果トランジスタ |
| JP2003158259A (ja) * | 2001-09-07 | 2003-05-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4439358B2 (ja) * | 2003-09-05 | 2010-03-24 | 株式会社東芝 | 電界効果トランジスタ及びその製造方法 |
| EP1784869A1 (en) * | 2004-07-15 | 2007-05-16 | Spinnaker Semiconductor, Inc. | Metal source power transistor and method of manufacture |
| CN101233616B (zh) * | 2005-07-26 | 2010-04-14 | 松下电器产业株式会社 | 半导体元件和电气设备 |
| JP4247257B2 (ja) * | 2006-08-29 | 2009-04-02 | 株式会社東芝 | 半導体装置の製造方法 |
| US8377812B2 (en) * | 2006-11-06 | 2013-02-19 | General Electric Company | SiC MOSFETs and self-aligned fabrication methods thereof |
| JP5396953B2 (ja) * | 2009-03-19 | 2014-01-22 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| US8476733B2 (en) * | 2009-11-17 | 2013-07-02 | Panasonic Corporation | Semiconductor element and manufacturing method therefor |
-
2012
- 2012-06-07 JP JP2012129460A patent/JP6104523B2/ja not_active Expired - Fee Related
-
2013
- 2013-06-07 US US13/913,021 patent/US9054174B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US9054174B2 (en) | 2015-06-09 |
| JP2013254842A (ja) | 2013-12-19 |
| US20130328062A1 (en) | 2013-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6104523B2 (ja) | 半導体装置の製造方法 | |
| JP6964950B2 (ja) | 半導体装置および電力変換装置 | |
| US9793385B2 (en) | Insulated gate bipolar transistor structure having low substrate leakage | |
| CN103579339B (zh) | 半导体器件 | |
| JP4844605B2 (ja) | 半導体装置 | |
| US7825449B2 (en) | Silicon carbide semiconductor device and related manufacturing method | |
| US8039346B2 (en) | Insulated gate silicon carbide semiconductor device and method for manufacturing the same | |
| US8816355B2 (en) | Semiconductor device | |
| CN110718546B (zh) | 绝缘栅极半导体器件及其制造方法 | |
| CN103383966B (zh) | 具有改善的鲁棒性的半导体器件 | |
| US11961904B2 (en) | Semiconductor device including trench gate structure and buried shielding region and method of manufacturing | |
| JP6109444B1 (ja) | 半導体装置 | |
| JP2007311557A (ja) | 半導体装置及びその製造方法 | |
| US11502164B2 (en) | Method of manufacturing semiconductor integrated circuit | |
| CN103258846A (zh) | 双栅极横向mosfet | |
| JP2008112774A (ja) | ワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置およびその製造方法 | |
| US11322596B2 (en) | Semiconductor device including junction material in a trench and manufacturing method | |
| WO2015111177A1 (ja) | 半導体装置，パワーモジュール，電力変換装置，および鉄道車両 | |
| JP4725040B2 (ja) | Ｓｏｉトレンチ横型ｉｇｂｔ | |
| JP2006100779A (ja) | 半導体装置およびその製造方法 | |
| US20190355840A1 (en) | Semiconductor device and method for manufacturing semicondcutor device | |
| TW202220058A (zh) | 半導體裝置 | |
| JP7297654B2 (ja) | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 | |
| Na et al. | Electrical Characteristics of Triple‐Gate RSO Power MOSFET (TGRMOS) with Various Gate Configurations and Bias Conditions | |
| KR20210065759A (ko) | 전력 반도체 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160510 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160624 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161206 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170131 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170301 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6104523 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |