JP6104523B2 - 半導体装置の製造方法 - Google Patents
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Description
<本発明者が見出した新たな知見>
例えば、SiC(炭化シリコン)はSi(シリコン)と比較して、絶縁破壊電界強度、および、禁制帯幅(バンドギャップ)が大きいことから、SiCパワーMOSFETにおいて、耐圧を確保するためのドリフト層(エピタキシャル層)の厚さを薄くすることができる。この結果、低不純物濃度のドリフト層の厚さが薄くなることから、オン抵抗を低減することができる。一方、SiCパワーMOSFETでは、チャネル移動度が低くなることが知られている。このことから、SiCパワーMOSFETにおいて、チャネル移動度の向上を図ることができれば、さらなるオン抵抗の低減が可能となる。
本実施の形態1における技術的思想は、ソース領域の端部からチャネル領域へのキャリア(電子)の注入効率および注入速度を向上することができれば、チャネル移動度の向上を図ることができるという本発明者が見出した新たな知見に基づいて想到されたものである。以下に、まず、本実施の形態1における半導体装置の構成について説明する。
次に、本実施の形態1の特徴について詳述する。具体的に、本実施の形態1における第1特徴点は、SiCを半導体材料として使用するパワー系のトランジスタとして、いわゆる縦型MOSFETを採用し、かつ、ソース領域を金属材料(例えば、ニッケルシリサイドに代表される金属シリサイド)から構成する点にある。これにより、本実施の形態1におけるSiCパワーMOSFETによれば、逆方向バイアスによるリーク電流を抑制できる利点を確保しつつ、ソース領域を形成するために高温の活性化処理を実施しなくても、ソース領域内のキャリア密度を向上させることができる。すなわち、ソース領域の端部からチャネル領域へのキャリア(電子)の注入効率を向上する観点から、上述した本実施の形態1における第1特徴点が採用されている。この第1特徴点により、ソース領域内のキャリア密度を向上させることができる結果、チャネル移動度を向上させることができる。
本実施の形態1における半導体装置は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。まず、図8に示すように、n型不純物を高濃度に含んだSiCからなる半導体基板1NS上には、n型不純物を低濃度に含んだエピタキシャル層(ドリフト層)EPが形成され、このエピタキシャル層EPに、p型不純物であるアルミニウム(Al)をイオン打ち込みしたp型ウェル層PWLが形成される。
前記実施の形態1では、p型ウェルPWLの表面の一部に形成されたp+型半導体領域PRと平面的に重ならないようにソース領域SRが形成される例について説明したが、本実施の形態2では、p+型半導体領域PR上を覆う領域にもソース領域SRが形成されている例について説明する。
図16は、本実施の形態2におけるSiCパワーMOSFETの構成を示す平面図である。図16に示すように、SiCパワーMOSFETを構成する基本セルがアレイ状(行列状)に配置されている。図16において、ゲート電極Gが格子状に配置され、ゲート電極Gで囲まれたそれぞれの基本セルにソース領域SRが形成されている。
以下に、本実施の形態2におけるSiCパワーMOSFETに特有の利点について説明する。図18に示すように、本実施の形態2では、ソース領域SRがp+型半導体領域PR上を覆うように形成されている。このことから、本実施の形態2では、ソース領域SRがp+型半導体領域PR上を覆っていない前記実施の形態1よりも、ソース領域SRの平面サイズを大きくすることができる。このことは、本実施の形態2によれば、ソース領域SRのさらなる低抵抗化を図ることができることを意味している。このとき、本実施の形態2では、p+型半導体領域PR上を覆うようにソース領域SRの平面サイズを拡大しているだけであるので、ソース領域SRの平面サイズを大きくしても、前記実施の形態1と比較しても、SiCパワーMOSFETのサイズは同じである。したがって、本実施の形態2によれば、SiCパワーMOSFETのサイズを維持しながら、ソース領域SRの平面サイズを大きくできる利点が得られる。つまり、本実施の形態2によれば、SiCパワーMOSFETの集積密度を確保しながら、ソース領域SRのソース抵抗を低減できる利点を得ることができる。
本実施の形態2における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図8から図9に示す工程までは、前記実施の形態1と同様であるため、それ以後の工程について説明する。
本実施の形態3では、チャネル形成領域を保護しながら、金属材料(金属シリサイド)からなるソース領域SRを形成する例について説明する。
本実施の形態3においても、図16や図17のように前記実施の形態2で説明したレイアウト構成を採用することができる。すなわち、本実施の形態3におけるSiCパワーMOSFETでも、図16に示すレイアウト構成に限らず、例えば、図17に示すように、一列置きにゲート電極Gの配置位置をずらすことにより、対角線の長い領域が形成されにくくなるレイアウト構成においても、本実施の形態3における技術的思想を実現することができる。つまり、本実施の形態3における技術的思想も、前記実施の形態2と同様に、レイアウト構成に依存することなく適用することができる。
本実施の形態3では、SiCパワーMOSFETを製造する製造方法に特徴があり、以下に、この半導体装置の製造方法について、図面を参照しながら説明する。なお、図8から図9に示す工程までは、前記実施の形態1と同様であるため、それ以後の工程について説明する。
本実施の形態3における半導体装置の製造方法では、図25に示すように、p型ウェルPWLの表面の一部に存在するチャネル形成領域を覆うように絶縁膜IFが形成されている。そして、この絶縁膜IFの表面とポリシリコン膜PFの表面上に金属膜MF(ニッケル膜)が形成されている。このことから、本実施の形態3によれば、チャネル形成領域に直接金属膜MFが接触することを防止できる。つまり、本実施の形態3では、チャネル形成領域が絶縁膜IFで覆われており、絶縁膜IFがチャネル形成領域を保護する保護膜として機能していることがわかる。
本実施の形態3では、例えば、図16や図17のように前記実施の形態2で説明したレイアウト構成を採用することができる。特に、本実施の形態3における技術的思想も、前記実施の形態1や前記実施の形態2と同様に、レイアウト構成に依存することなく適用することができる。以下に、本実施の形態3における技術的思想を適用するレイアウト構成の変形例について説明する。
本実施の形態4では、ゲート電極Gに自己整合的に金属材料(金属シリサイド)からなるソース領域SRを形成する例について説明する。
図31は、本実施の形態4におけるSiCパワーMOSFETのレイアウト構成例を示す平面図であり、図32は、本実施の形態4におけるSiCパワーMOSFETの他のレイアウト構成例を示す平面図である。まず、図31や図32に示すように、SiCパワーMOSFETを構成する基本セルがアレイ状(行列状)に配置されている。図31や図32において、ゲート電極Gが格子状に配置され、ゲート電極Gで囲まれたそれぞれの基本セルにソース領域SRが形成されている。
本実施の形態4における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図8から図9に示す工程までは、前記実施の形態1と同様であるため、それ以後の工程について説明する。図34は、図8および図9に示す工程後のSiCエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態4でも、図34に示す段階までに、SiCエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
本実施の形態4における半導体装置の製造方法では、SiCエピタキシャル基板上にゲート電極Gを形成した後、このゲート電極Gに自己整合するようにソース領域SRを形成している。この構成は、ソース領域SRを金属材料(ニッケルシリサイド)から形成するが故に実現できる製造方法である。
本実施の形態5では、SiCエピタキシャル基板の表面全面にソース領域SRを形成する例について説明する。
図38は、本実施の形態5における半導体装置のレイアウト構成を示す平面図である。図38に示すレイアウト構成では、縦横にゲート電極Gが延在しており、ゲート電極Gで囲まれた領域に長方形形状のパターンを有する基本セルが形成されている。
本実施の形態5における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図8から図9に示す工程までは、前記実施の形態1と同様であるため、それ以後の工程について説明する。図40は、図8および図9に示す工程後のSiCエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態5でも、図40に示す段階までに、SiCエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
本実施の形態5におけるSiCパワーMOSFETでは、SiCエピタキシャル基板の表面全体に金属材料(金属シリサイド)からなるソース領域SRを形成している。このため、ソース領域SRの平面的な面積を充分に大きくすることができ、ソース領域SRが低抵抗な金属材料から構成されていることとの相乗効果により、ソース領域SRの低抵抗化を図ることができる。このとき、本実施の形態5では、ゲート電極Gを覆うようにソース領域SRが形成されていることになるが、例えば、図39に示すように、ゲート電極Gの側面にサイドウォールSW1が形成され、かつ、ゲート電極Gの上面にキャップ絶縁膜CAPが形成されている。このことから、本実施の形態5によれば、ゲート電極Gを覆うようにSiCエピタキシャル基板の表面全面にソース領域SRを形成する場合であっても、ゲート電極Gとソース領域SRとの間の絶縁性を確保することができ、ゲート電極Gとソース領域SRとの間の短絡を確実に防止することができる。
本実施の形態6では、SiCエピタキシャル基板に形成した溝の内部にソース領域SRを形成する例について説明する。
図43は、本実施の形態6におけるSiCパワーMOSFETの構成を示す断面図である。図43に示すように、本実施の形態6におけるSiCパワーMOSFETは、例えば、窒素(N)などのn型不純物を導入したSiCからなる半導体基板1NSを有しており、この半導体基板1NSの裏面(下面)に、半導体基板1NSに導入されているn型不純物の不純物濃度よりも高濃度にn型不純物が導入されたn+型半導体領域NRが形成されている。
本実施の形態6における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図8から図9に示す工程までは、前記実施の形態1と同様であるため、それ以後の工程について説明する。図44は、図8および図9に示す工程後のSiCエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態6でも、図44に示す段階までに、SiCエピタキシャル基板内に必要とされるすべての半導体領域を形成する。このとき、図44では、図9と異なり、p+型半導体領域PRを、SiCエピタキシャル基板の表面から300nm程度まで深く形成している。
本実施の形態6では、SiCエピタキシャル基板の表面に溝を形成し、この溝に埋め込むようにソース領域SRが形成されている。このため、本実施の形態6では、例えば、図43に示すように、SiCエピタキシャル基板の表面とソース領域SRの表面をほぼ面一にすることができる。この結果、ゲート電極Gとソース領域SRとの間にオーバラップ領域が形成される場合においても、図43の領域ARに角部が形成されない。例えば、図14の領域ARには角部が形成されている。この場合、角部において、電界集中が生じてゲート絶縁膜GOXが絶縁破壊されるおそれがある。これに対し、本実施の形態6では、図43の領域ARに示すように、角部が形成されない。このことから、本実施の形態6によれば、角部での電界集中を抑制することができる。これにより、本実施の形態6によれば、信頼性の高いSiCパワーMOSFETを提供することができる利点が得られる。
なお、図46に示すように、SiCエピタキシャル基板に形成された溝DIT1にポリシリコン膜PFを埋め込んだ後、フォトリソグラフィ技術およびエッチング技術を使用することにより、埋め込んだポリシリコン膜PFをパターニングすることができる。このポリシリコン膜PFのパターニングは、図48に示すように、p+型半導体領域PRを露出するように行われる。その後は、前記実施の形態6と同様であり、最終的に、図49に示すような本変形例におけるSiCパワーMOSFETを製造することもできる。この場合、プラグPLG1は、ソース領域SRとp+型半導体領域PRの両方に直接接触するように構成されることになる。
本実施の形態7では、SiCエピタキシャル基板に形成した溝の内部にソース領域SRを形成する例であって、ゲート電極Gに自己整合してソース領域SRを形成する例について説明する。
図52は、本実施の形態7におけるSiCパワーMOSFETの断面構造を示す図である。図52において、本実施の形態7におけるSiCパワーMOSFETの構成は、図43に示す前記実施の形態6におけるSiCパワーMOSFETの構成とほぼ同様の構成をしているため、異なる点を中心に説明する。
以下に、本実施の形態7における半導体装置(SiCパワーMOSFET)の製造方法について図面を参照しながら説明する。なお、図44に示す工程までは、前記実施の形態6と同様であるため、それ以後の工程について説明する。
なお、図54に示した溝DIT1を形成した後、SiCエピタキシャル基板上に、100nm程度のポリシリコン膜を堆積し、このポリシリコン膜に対して、異方性ドライエッチングを施すこともできる。この場合、図56に示すように、溝DIT1の側面からゲート電極Gの側面にかけて、スペーサ形状のポリシリコン膜を形成することができる。この製造工程では、ポリシリコン膜の堆積膜厚を調整することにより、スペーサ形状のポリシリコン膜のサイズを制御できる利点が得られる。そして、前記実施の形態7と同様のシリサイド工程を実施することにより、ゲート電極Gに自己整合したスペーサ形状のソース領域SRを形成することができる。その後の工程は、前記実施の形態7と同様であり、最終的に、図57に示すような本変形例におけるSiCパワーMOSFET(半導体装置)を製造することができる。
本実施の形態8では、ソース領域SRと電気的に接続するプラグPLG1と、p型ウェルPWLと電気的に接続するプラグPLG2を別領域に形成する例について説明する。
図58は、本実施の形態8におけるSiCパワーMOSFET(半導体装置)のレイアウト構成を示す平面図である。図58に示すように、本実施の形態8におけるSiCパワーMOSFETは、ゲート電極Gがストライプ状に微細なピッチで並列配置されている。そして、ゲート電極Gの間にソース領域SRが形成されており、このソース領域SRには、プラグPLG1が電気的に接続されている。一方、平面視において、ソース領域SRを内包する大きな領域でp型ウェルPWLが形成されており、このp型ウェルPWLには、プラグPLG2が電気的に接続されている。このとき、プラグPLG1とプラグPLG2とは、別々の領域に形成されている。すなわち、本実施の形態8では、図58に示すように、ソース領域SRと電気的に接続されるプラグPLG1と、p型ウェルPWLと電気的に接続されるプラグPLG2が分離されている。ただし、このプラグPLG1とプラグPLG2は、共通するソース配線(図示せず)と電気的に接続されており、ソース領域SRおよびp型ウェルPWLには、同じ基準電位(GND電位)が供給されるようになっている。このように本実施の形態8では、プラグPLG1とプラグPLG2を別領域に形成することにより、SiCパワーMOSFETのレイアウト構成の自由度を拡大できる利点が得られる。
本実施の形態8における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図8から図9に示す工程までは、前記実施の形態1と同様であるため、それ以後の工程について説明する。図60は、図8および図9に示す工程後のSiCエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態8でも、図60に示す段階までに、SiCエピタキシャル基板内に必要とされるすべての半導体領域を形成する。ここで、図60以降の図面は、図58のA−A線で切断した断面図を使用して本実施の形態8における半導体装置の製造方法を説明するため、p型ウェルPWLに形成されたp+型半導体領域PRは図示されない。
図66は、変形例におけるSiCパワーMOSFETのレイアウト構成を示す平面図であり、図67は、図66のA−A線で切断した断面図である。図66および図67では、金属材料(金属シリサイド)からなるソース領域SRを形成した後、プラグを形成することなく、ゲート電極G間に形成されているスペースにソース配線SL(金属配線)を堆積した様子を示している。変形例に示すように、プラグを形成する加工を施さなくても、ゲート電極G間のスペースにソース配線SLを埋め込むように形成することにより、自己整合してソース領域SRと電気的に接続されるソース配線SLを形成することができる。
本実施の形態9では、いわゆるダマシンゲートプロセスによって、SiCパワーMOSFETを製造する例について説明する。
図72は、本実施の形態9におけるSiCパワーMOSFETのレイアウト構成例を示す平面図である。図72において、本実施の形態9におけるSiCパワーMOSFETでは、ゲート電極Gが格子状に配置され、ゲート電極Gで囲まれたそれぞれの基本セルにソース領域SRが形成されている。
本実施の形態9における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図8から図9に示す工程までは、前記実施の形態1と同様であるため、それ以後の工程について説明する。図74は、図8および図9に示す工程後のSiCエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態9でも、図74に示す段階までに、SiCエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜GOXとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜GOXの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜GOXとして使用すると、MOSFETのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
本実施の形態10では、いわゆるトレンチゲート型MOSFETに本発明の技術的思想を適用する例について説明する。
図81は、本実施の形態10におけるSiCパワーMOSFETのレイアウト構成例を示す平面図である。図81において、本実施の形態10におけるSiCパワーMOSFETでは、ゲート電極Gが格子状に配置され、ゲート電極Gで囲まれたそれぞれの基本セルにソース領域SRが形成されている。
本実施の形態10における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。なお、図8から図9に示す工程までは、前記実施の形態1と同様であるため、それ以後の工程について説明する。図83は、図8および図9に示す工程後のSiCエピタキシャル基板の断面構造を示す図である。すなわち、本実施の形態10でも、図83に示す段階までに、SiCエピタキシャル基板内に必要とされるすべての半導体領域を形成する。
図89は、本変形例におけるSiCパワーMOSFET(半導体装置)のレイアウト構成を示す平面図である。図89に示すように、本変形例におけるSiCパワーMOSFETは、ゲート電極Gがストライプ状に微細なピッチで並列配置されている。そして、ゲート電極Gの間にソース領域SRが形成されており、このソース領域SRには、プラグPLG1が電気的に接続されている。一方、平面視において、ソース領域SRを内包する大きな領域でp型ウェルPWLが形成されており、このp型ウェルPWLには、プラグPLG2が電気的に接続されている。このとき、プラグPLG1とプラグPLG2とは、別々の領域に形成されている。すなわち、本実施の形態10では、図89に示すように、ソース領域SRと電気的に接続されるプラグPLG1と、p型ウェルPWLと電気的に接続されるプラグPLG2が分離されている。ただし、このプラグPLG1とプラグPLG2は、共通するソース配線(図示せず)と電気的に接続されており、ソース領域SRおよびp型ウェルPWLには、同じ基準電位(GND電位)が供給されるようになっている。このように本実施の形態10では、プラグPLG1とプラグPLG2を別領域に形成することにより、SiCパワーMOSFETのレイアウト構成の自由度を拡大できる利点が得られる。
例えば、プレーナタイプの縦型MOSFETにおいては、例えば、図4に示すように、ソース領域SRから流れ出た電子は、ソース領域SRとエピタキシャル層EPで挟まれたp型ウェルPWLの表面に形成されるチャネルを通って、エピタキシャル層EPの表面へ水平方向に流れた後、一対のp型ウェルPWLで挟まれたエピタキシャル層EPの表面から半導体基板1NSの裏面側に形成されたドレイン電極(図示せず)に垂直方向に流れる。このため、ソース領域SRからドレイン電極まで電子が流れる経路が長くなり、大きな寄生抵抗(オン抵抗)が生じるおそれがある。
本実施の形態11では、本発明の技術的思想をIGBT(Insulated Gate Bipolar Transistor)に適用する例について説明する。すなわち、本発明のSiCパワーMOSFETは、バイポーラトランジスタと組み合わせてIGBTとして用いることができる。これは、一般的に、IGBTは、縦型MOSFET(DMOSFET)と組み合わされているため、本発明のSiCパワーMOSFETの構造を容易に応用することができるからである。特に、このIGBTは、大電流を使用する用途に使用される。
本実施の形態12では、SiCパワーMOSFETとダイオードを混載したインバータ回路に本発明の技術的思想を適用する例について説明する。
本実施の形態12における半導体装置は、例えば、ハイブリッド車などに使用される3相モータの駆動回路に使用されるものである。図92は、本実施の形態12における3相モータの回路図を示す図である。図92において、3相モータ回路は、3相モータ1、パワー半導体装置2、制御回路3を有している。3相モータ1は、位相の異なる3相の電圧により駆動するように構成されている。パワー半導体装置2は、3相モータ1を制御するスイッチング素子から構成されており、例えば、3相に対応してSiCパワーMOSFET4とダイオード5が設けられている。すなわち、各単相において、電源電位(Vcc)と3相モータの入力電位との間にSiCパワーMOSFET4とダイオード5が逆並列に接続されており、3相モータの入力電位と接地電位(GND)との間にもSiCパワーMOSFET4とダイオード5が逆並列に接続されている。つまり、3相モータ1では、単相(各相)毎に2つのSiCパワーMOSFET4と2つのダイオード5が設けられており、3相で6つのSiCパワーMOSFET4と6つのダイオード5が設けられている。そして、個々のSiCパワーMOSFET4のゲート電極には、一部図示を省略しているが制御回路3が接続されており、この制御回路3によって、SiCパワーMOSFET4が制御されるようになっている。このように構成された3相モータの駆動回路において、制御回路3でパワー半導体装置2を構成するSiCパワーMOSFET4(スイッチング素子)を流れる電流を制御することにより、3相モータ1を回転させるようになっている。つまり、SiCパワーMOSFET4は、3相モータ1に電源電位(Vcc)を供給したり、あるいは、接地電位(GND)を供給したりするスイッチング素子として機能するものであり、このSiCパワーMOSFET4のオン/オフのタイミングを制御回路3で制御することにより、3相モータ1を駆動することができるようになっている。
本発明におけるSiCパワーMOSFETでは、SiCに対して安定したショットキー接合を形成することができる特徴がある。そこで、本実施の形態12では、上述したインバータ回路を構成する際、SiCパワーMOSFETと組み合わせるダイオードを同時に形成する例について説明する。
以上のように構成されている本実施の形態12における半導体装置では、SiCパワーMOSFETのソース領域SRを金属材料(金属シリサイド)から形成している。このことから、本実施の形態12によれば、SiCパワーMOSFETのソース領域SRと、ショットキーダイオードSBDの金属電極MELとを、同じ金属材料(金属シリサイド)から構成することができる。これにより、本実施の形態12によれば、SiCパワーMOSFETのソース領域SRと、ショットキーダイオードSBDの金属電極MELとを同工程で製造することができる利点が得られる。この結果、SiCパワーMOSFETとショットキーダイオードSBDを含む半導体装置の製造工程を簡略化できる利点が得られる。
2 パワー半導体装置
3 制御回路
4 SiCパワーMOSFET
5 ダイオード
1NS 半導体基板
1PS 半導体基板
AR 領域
AR1 領域
BCR コンタクト領域
BR1 領域
CAP キャップ絶縁膜
CNR n型半導体領域
DIT1 溝
DIT2 溝
DIT3 溝
DMY ダミー電極
DP 導電型不純物
DR ドレイン領域
EL コレクタ電極
EP エピタキシャル層
G ゲート電極
GB1 ガードバンド
GB2 ガードバンド
GOX ゲート絶縁膜
GPLG ゲートプラグ
GR1 領域
GR2 領域
IF1 絶縁膜
IF1 絶縁膜
IF2 絶縁膜
IL 層間絶縁膜
MEL 金属電極
MF 金属膜
NR n+型半導体領域
NSR n型半導体領域
OP1 開口部
OP2 開口部
PF ポリシリコン膜
PFN ポリシリコン膜
PFP ポリシリコン膜
PLG1 プラグ
PLG2 プラグ
PR p+型半導体領域
PSR p+型半導体領域
PWL p型ウェル
SBD ショットキーダイオード
SL ソース配線
SR ソース領域
SW1 サイドウォール
TR トレンチ
Claims (1)
- (a)第1導電型不純物を導入した炭化シリコンからなる半導体基板を用意する工程と、
(b)前記半導体基板上に、第1導電型不純物を導入した炭化シリコンからなり、前記半導体基板よりも不純物濃度の低いドリフト層を形成する工程と、
(c)前記ドリフト層と接し、第2導電型不純物を導入した炭化シリコンからなるウェル領域を形成する工程と、
(d)前記ウェル領域と接し、金属材料からなるソース領域を形成する工程と、
(e)前記ウェル領域のうちチャネルが形成されるチャネル形成領域と接するゲート絶縁膜を形成する工程と、
(f)前記ゲート絶縁膜と接するゲート電極を形成する工程と、
を備え、
前記(d)工程は、
(d1)前記ウェル領域と接するポリシリコン膜を形成する工程と、
(d2)前記ポリシリコン膜に導電型不純物を導入する工程と、
(d3)前記(d2)工程後、前記ポリシリコン膜上に金属膜を形成する工程と、
(d4)前記(d3)工程後、前記半導体基板に熱処理を施すことにより、前記ポリシリコン膜と前記金属膜を反応させて、金属シリサイド膜からなる前記ソース領域を形成し、かつ、前記ソース領域と前記ウェル領域との界面に前記導電型不純物を偏析させる工程と、を有する半導体装置の製造方法。
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