CN103258846B - 双栅极横向mosfet - Google Patents

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Abstract

双栅极横向MOSFET包括：衬底上方的漂移区、在漂移区中形成的隔离区和在漂移区中形成的沟道区。双栅极横向MOSFET包括：在漂移区中形成的漏极区和在沟道区中形成的源极区，其中，源极区和漏极区形成在隔离区的相对两侧。双栅极横向MOSFET进一步包括邻近源极区形成的第一栅极和第二栅极，其中，第一栅极和第二栅极堆叠在一起并且通过介电层隔离。

Description

双栅极横向MOSFET
技术领域
本发明一般地涉及半导体技术领域，更具体地来说涉及半导体器件及其形成方法。
背景技术
由于多种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的改进，导致半导体工业经历了快速成长。通常，这种集成密度的改进源于缩小半导体工艺节点(例如，朝向小于20nm节点缩小工艺节点)。当半导体器件按比例减小时，需要新技术从一代到下一代维持电子部件的性能。例如，期望晶体管的低栅极-漏极电容和高击穿电压用于大功率应用。
随着半导体技术的发展，金属氧化物半导体场效应晶体管(MOSFET)广泛用于当今的集成电路中。MOSFET是压控器件。当控制电压被施加至MOSFET的栅极并且控制电压大于MOSFET的阈值时，在MOSFET的漏极和源极之间建立导电沟道。结果，电流在MOSFET的漏极和源极之间流动。另一方面，当控制电压小于MOSFET的阈值时，MOSFET被相应地截止。
MOSFET可以包括两个主要类型。一种是n沟道MOSFET；另一种是p沟道MOSFET。根据结构差异，MOSFET可以进一步分为三个子类型，平面MOSFET、横向双重扩散MOS(LDMOS)FET和垂直双重扩散MOSFET。与其他MOSFET相比，LDMOS能够实现每单位面积传送更多电流，这是因为其不对称结构在LDMOS的漏极和源极之间提供短沟道。
为了进一步改进LDMOS的性能，可以采用双栅极结构以增加LDMOS的击穿电压和栅极电荷。然而，当半导体工艺节点保持缩小时，可能不存在容纳双栅极结构的空间。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：衬底，具有第一导电性；第一区域，具有第二导电性并形成在所述衬底上方；主体区，具有所述第一导电性并形成在所述第一区域中；隔离区，形成在所述第一区域中；第二区域，具有所述第二导电性并形成在所述第一区域中；第三区域，具有所述第二导电性并形成在所述第一区域中，其中，所述第三区域和所述第二区域形成在所述隔离区的相对两侧；第一介电层，形成在所述第一区域上方；第一栅极，形成在所述第一介电层上方；第二介电层，形成在所述第一栅极上方；以及第二栅极，形成在所述第二介电层上方。
在该半导体器件中，通过所述第二介电层隔离所述第一栅极和所述第二栅极。
在该半导体器件中，所述第一导电性是P型；以及所述第二导电性是N型。
该半导体器件进一步包括：侧壁隔离件，形成在所述第二栅极和所述第三区域之间。
在该半导体器件中，所述第二区域是漏极；以及所述第三区域是源极。
在该半导体器件中，通过薄介电层隔离所述第二栅极和所述第三区域。
在该半导体器件中，所述主体区的掺杂密度在约1016/cm3到约5×1017/cm3的范围内。
在该半导体器件中，所述第二区域和所述第三区域的掺杂密度在约1019/cm3到约5×1019/cm3的范围内。
在该半导体器件中，所述第一区域是从所述衬底生长的外延层。
根据本发明的另一方面，提供了一种器件，包括：漂移区，具有第一导电类型并形成在衬底上方；隔离区，形成在所述漂移区中；漏极区，具有所述第一导电类型并形成在所述漂移区中；沟道区，具有第二导电类型并形成在所述漂移区中；源极区，具有所述第一导电类型并形成在所述沟道区中，其中，所述源极区和所述漏极区形成在所述隔离区的相对两侧；以及第一栅极和第二栅极，形成在所述源极区的附近，其中，所述第一栅极和第二栅极堆叠在一起并且通过介电层隔离。
在该器件中，所述第一导电类型是n型导电性；以及所述第二导电类型是p型导电性。
在该器件中，所述第一导电类型是p型导电性，以及所述第二导电类型是n型导电性。
该器件进一步包括：侧壁隔离件，形成在所述第二栅极和所述源极区之间。
在该器件中，所述沟道区的掺杂密度在约1016/cm3到约5×1017/cm3范围内。
在该器件中，所述漏极区和所述源极区的掺杂密度在约1019/cm3到约5×1019/cm3范围内。
根据本发明的又一方面，提供了一种方法，包括：提供具有第一导电类型的衬底；在所述衬底上方生长具有第二导电类型的外延层；在所述外延层中形成隔离区；在所述外延层中形成具有所述第一导电类型的主体区；注入具有所述第二导电类型的离子，以在所述外延层中形成漏极区；注入具有所述第二导电类型的离子，以在所述主体区中形成源极区，其中，所述源极区和所述漏极区位于所述隔离区的相对两侧；以及形成邻近所述源极区的双栅极结构。
该方法进一步包括：沿着所述双栅极结构的边缘形成侧壁隔离件，其中，所述侧壁隔离件隔离所述双栅极结构与所述源极区。
该方法进一步包括：使用第一蚀刻工艺在所述外延层中形成沟槽；在所述沟槽中形成底部介电层；在所述沟槽中形成介电材料；去除所述沟槽中的所述介电材料的一部分；形成中间介电层；以及在所述中间介电层上填充所述介电材料。
该方法进一步包括：在所述隔离区和所述双栅极结构之间形成所述主体区。
在该方法中，所述双栅极结构包括在第一栅极上方堆叠的第二栅极。
附图说明
为了更完整地理解本公开内容及其优点，现在结合附图所进行的以下描述作为参考，其中：
图1示出根据实施例的双栅极横向MOSFET的简化横截面图；
图2示出根据实施例的介电层应用于衬底之后的半导体器件的横截面图；
图3示出根据实施例的在蚀刻工艺应用于半导体器件之后的图2所示的半导体器件的横截面图；
图4示出根据实施例的在介电材料填充到图3所示的沟槽中之后的图3所示的半导体器件的横截面图；
图5示出根据实施例的在化学机械抛光(CMP)工艺应用于图3所示的顶面之后的图4所示的半导体器件的横截面图；
图6示出根据实施例的在各向异性蚀刻工艺应用于半导体器件的沟槽之后的图5所示的半导体器件的横截面图；
图7示出根据实施例的在沟槽中形成薄介电层之后的图6所示的半导体器件的横截面图；
图8示出根据实施例的在各向异性蚀刻工艺应用于沟槽304之后的图7所示的半导体器件的横截面图；
图9示出根据实施例的在沟槽304的底部处形成底部介电层126之后的图8所示的半导体器件的横截面图；
图10示出根据实施例的在各向同性蚀刻工艺应用于沟槽304之后的图9所示的半导体器件的横截面图；
图11示出根据实施例的在沟槽304的侧壁上形成薄衬里氧化层之后的图10所示的半导体器件的横截面图；
图12示出根据实施例的在沟槽304中填充栅电极材料之后的图11所示的半导体器件的横截面图；
图13示出根据实施例的在各向异性蚀刻工艺应用于沟槽304之后的图12所示的半导体器件的横截面图；
图14示出根据实施例的在沟槽304的侧壁上形成薄衬里氧化物层之后的图13所示的半导体器件的横截面图；
图15示出根据实施例的在沟槽304中填充栅电极材料之后的图14所示的半导体器件的横截面图；
图16示出根据实施例的在CMP处理应用于图15所示的半导体器件的顶面之后的图15所示的半导体器件的横截面图；
图17示出根据实施例的在各向异性蚀刻工艺应用于半导体器件的顶面之后的图16所示的半导体器件的横截面图；
图18示出根据实施例的在衬底中形成主体区之后的在图17中所示的半导体器件的横截面图；以及
图19示出根据实施例的在衬底上方形成漏极区/源极区之后的图18中所示的半导体器件的横截面图。
除非另外说明，否则不同图中的相应数字和标号通常指相应部件。绘制附图以清楚地示出多个实施例的相关方面并且没有必要按比例绘制。
具体实施方式
以下详细地论述本实施例的制造和使用。然而，应该理解，本公开内容提供了许多可以在各种具体环境中实现的可应用的发明概念。所论述的具体实施例仅示出制造和使用本公开内容的实施例的特定方式，并且不限制本公开内容的范围。
在具体上下文中结合实施例描述本公开内容，即，双栅极横向金属氧化物半导体场效应晶体管(MOSFET)。然而，本公开内容的实施例还可以应用于多种金属氧化物半导体晶体管。
图1示出根据实施例的双栅极横向MOSFET的简化横截面图。双栅极横向MOSFET100包括具有第一导电性的衬底103和从衬底103生长的具有第二导电性的外延区102。在衬底103上方的外延区102中形成第一漏极区/源极区112和第二漏极区/源极区114。在第一源极区/漏极区112和第二漏极区/源极区114之间形成隔离区104。双栅极横向MOSFET100进一步包括主体区122，具有第一导电性并形成在衬底103上方的外延区102中。如图1中所示，在第二漏极区/源极区114下方形成主体区122。
双栅极横向MOSFET100可以包括堆叠在一起的两个栅极。如图1所示，第一栅极142位于第二栅极144的顶部。通过介电层146隔离第一栅极142和第二栅极144。根据实施例，第一栅极142可以是连接至控制信号的栅极。当控制信号大于双栅极横向MOSFET100的阈值电压时，双栅极横向MOSFET100导通。另一方面，当控制信号小于阈值电压时，双栅极横向MOSFET100相应地截止。第二栅极144可以是浮栅或连接至偏压源。
如图1所示，侧壁介电层128和底部介电层126提供双栅极142、144和它们周围的半导体区域(例如，第二源极区/漏极区114)之间的隔离。另外，隔离件132提供第一栅极142和第二漏极区/源极区114之间的隔离。
在图1中示出了第一栅极142和第二栅极144的尺寸。具体地，第一栅极142的高度被限定为H1。第二栅极144的高度被限定为H2。根据实施例，H1和H2之间的比率在约3至约4的范围内。
本领域技术人员将认识到，图1示出理想轮廓。在随后制造处理之后，H1和H2之间的比率可以改变。使用图1所示的H1和H2之间的比率，以示出多个实施例的发明方面。本公开内容不限于第一栅极142的高度和第二栅极144的高度之间的任何特定比率。
衬底103可以由硅、硅锗、碳化硅等形成。在衬底103上方形成外延层区102。根据实施例，衬底103是p型衬底。外延区102可以掺杂有诸如磷的n型掺杂物，达到约1015/cm3至1018/cm3的掺杂密度。应该注意，可选地，可以使用诸如砷、氮、锑、其组合等的其他n型掺杂物。应该进一步注意，可选地，双栅极横向MOSFET100的外延区102可以称为漂移区。
根据实施例，当衬底103是p型时，主体区122是p型主体区。通过注入p型掺杂材料(诸如硼、镓、铝、铟、其结合等)形成主体区122。根据实施例，可以注入诸如硼的p型材料以达到约1015/cm3到1018/cm3的掺杂密度。可选地，主体区122可以通过扩散工艺形成。可选地，横向MOSFET100的主体区122可以称为沟道区。
在外延区102中形成第一漏极区/源极区112。根据实施例，当衬底103是p-型时，漏极区/源极区由n型掺杂物形成。第一漏极区/源极区112用作双栅极横向MOSFET100的漏极。可以通过按照在约1019/cm3和约5×1019/cm3之间的浓度注入诸如磷的n型掺杂物形成漏极区。
在p型主体区122中形成第二漏极区/源极区114。根据实施例，第二源极/漏极区114可以是双栅极横向MOSFET100的源极。可以通过按照在1019/cm3和约5×1019/cm3之间的浓度注入诸如磷的n型掺杂物形成源极区。如图1中所示，在漏极(第一漏极区/源极区112)的相对侧与隔离区104邻近地形成源极区。
隔离区104用于隔离有源区，以防止泄漏电流在邻近的有源区之间流动。隔离区104可以通过多种方式(例如，热生长、沉积)和材料(例如，氧化硅、氮化硅)形成。在该实施例中，可以通过使用浅沟槽隔离(STI)技术制造隔离区104。
双栅极横向MOSFET的一个有利特征在于，图1中所示的双栅极结构帮助改进横向MOSFET100的击穿电压和栅极-漏极电荷。换句话说，双栅极结构帮助维持横向MOSFET的击穿电压。另外，双栅极结构可以减小横向MOSFET100的栅极电荷，使得可以减小横向MOSFET100的切换损失。而且，图1的堆叠双栅极结构帮助减小横向MOSFET100的间距。这样的减小间距可以帮助减小沟道长度以及横向MOSFET100的导通电阻。
图2-图19示出根据实施例的制造双栅极横向MOSFET的中间步骤的横截面图。图2示出根据实施例的在介电层应用于衬底之后的半导体器件的横截面图。如图2所示，在衬底103上方的外延层102的顶部形成介电层132。如以上参考图1所述，衬底103可以是p型衬底，并且外延层102可以是从衬底103生长的n型区。
介电层132可以由通常在集成电路制造中使用的多种介电材料形成。例如，介电层132可以由二氧化硅、氮化硅、或诸如硼硅酸玻璃的掺杂玻璃层等形成。可选地，介电层可以是氮化硅层、氮氧化硅层、聚酰胺层、低介电常数绝缘体等。另外，前述介电材料的组合还可以用于形成介电层132。根据实施例，介电层132可以使用诸如溅射、氧化和/或化学汽相沉积(CVD)的适当技术形成。
图3示出根据实施例的在蚀刻工艺应用于半导体器件之后的图2所示的半导体器件的横截面图。根据实施例，使用沉积和光刻技术在介电层132上形成图案化掩模(未示出)，诸如，光刻胶掩模和/或硬掩模。此后，实施诸如反应离子蚀刻(RIE)或其他干蚀刻、各向异性湿蚀刻、或任何其他适当的各向异性蚀刻的蚀刻工艺或图案化工艺，以形成沟槽302、304和306。
图4示出根据实施例的在将介电材料填充到图3所示的沟槽中之后的图3所示的半导体器件的横截面图。根据实施例，隔离区(例如，图1中所示的隔离区104)可以通过首先形成沟槽并且然后用介电材料填充沟槽形成。用介电材料402填充沟槽(在图3中示出)，从而形成如图1中所示的隔离区104。介电材料402可以包括例如热氧化、CVD氧化硅等。其还可以包括诸如氮化硅、氮氧化硅、高k电介质、低k电介质、CVD多晶硅或其他电介质的材料的组合。
图5示出根据实施例的在化学机械抛光(CMP)工艺应用于图3中所示的顶面之后的图4中所示的半导体器件的横截面图。可以实施诸如CMP或回蚀步骤的平坦化处理，以平坦化介电材料402的上表面。如图5中所示，结果去除介电材料402的一部分。
图6示出根据实施例的在各向异性蚀刻工艺应用于半导体器件的沟槽之后的图5中所示的半导体器件的横截面图。使用沉积技术和光刻技术在半导体器件的顶面上形成诸如光刻胶掩模和/或硬掩模的图案化掩模(未示出)。各向异性蚀刻工艺应用于沟槽304。结果，去除在沟槽304中填充的介电材料。
图7示出根据实施例的在沟槽中形成薄介电层之后的图6中所示的半导体器件的横截面图。薄介电层702可以是在沟槽304中热生长的氧化层。可选地，薄介电层702可以通过诸如CVD的其他适当技术形成。
图8示出根据实施例的在各向异性蚀刻工艺应用于沟槽304之后的图7中所示的半导体器件的横截面图。各向异性蚀刻工艺应用于沟槽304。通过控制蚀刻工艺的强度和方向，结果去除薄介电层702的底部。
图9示出根据实施例的在沟槽304的底部形成底部介电层126之后的图8中所示的半导体器件的横截面图。底部介电层126可以是在沟槽304中热生长的氧化物层。如图9所示，与底部介电层126的中间部分相比，底部介电层126的两个端部相对小。应该注意，底部介电层126可以通过诸如CVD的其他适当技术形成。
图10示出根据实施例的在各向同性蚀刻工艺应用于沟槽304之后的图9中所示的半导体器件的横截面图。各向异性蚀刻工艺应用于沟槽304。结果，去除沟槽304的侧壁上的薄衬里介电层。
图11示出根据实施例的在沟槽304的侧壁上形成薄衬里氧化物层之后的图10中所示的半导体器件的横截面图。可以在沟槽304中热生长薄氧化物层。顶面上的介电层防止半导体器件的顶面上的任何附加氧化。
图12示出根据实施例的在沟槽304中填充栅电极材料之后的图11中所示的半导体器件的横截面图。栅电极层1202可以由多晶硅形成。可选地，栅电极层1202可以由其他通常使用的导电材料形成，诸如，金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂的多晶硅、其他导电材料、其组合等。
图13示出根据实施例的在各向异性蚀刻工艺应用于沟槽304之后的图12中所示的半导体器件的横截面图。各向异性蚀刻工艺应用于沟槽304以及半导体器件的顶面。通过控制蚀刻工艺的强度和方向，去除栅电极层1202一部分。然后，应用各向同性蚀刻工艺，以去除沟槽304侧壁上的介电层。剩余栅电极层是图1中所示的第二栅极144。
图14示出根据实施例的在沟槽304的侧壁上形成薄衬里氧化物层之后的图13中所示的半导体器件的横截面图。可以在沟槽304中热生长薄氧化物层。顶面上的介电层防止半导体器件的顶面上的任何附加氧化。
图15示出根据实施例的在沟槽304中填充栅电极材料之后的图14中所示的半导体器件的横截面图。图15的制造步骤类似于图12，并且因此在此没有进一步详细地论述以避免不必要的重复。
图16示出根据实施例的CMP工艺应用于图15中所示的半导体器件的顶面之后的图15中所示的半导体器件的横截面图。可以实施诸如CMP工艺或回蚀工艺的平坦化工艺，以平坦化半导体器件的上表面。结果，去除栅电极材料的一部分。
图17示出根据实施例的在各向异性蚀刻工艺应用于半导体器件的顶面之后的图16中所示的半导体器件的横截面图。根据实施例，各向异性蚀刻工艺应用于顶面。可以通过诸如各向异性蚀刻图案化介电层，以沿着图17中所示的第一栅极142的边缘形成隔离件。
图18示出根据实施例的在衬底中形成主体区之后的图17中所示的半导体器件的横截面图。在外延层102中的第一栅极142的相对两侧形成主体区122和124。根据实施例，当衬底103是p型衬底时，主体区122和124可以通过注入诸如硼、镓、铟等的适当p型掺杂物形成。可选地，在衬底103是n型衬底的实施例中，主体区122和124可以通过注入诸如磷、砷等的适当n型掺杂物形成。根据实施例，主体区122和124的掺杂密度在从约1016/cm3到约5×1017/cm3的范围内。
图19示出根据实施例的在衬底上方形成漏极区/源极区之后的图18中所示的半导体器件的横截面图。在衬底103上方的第一隔离区502的相对两侧形成漏极区/源极区112和114。同样地，可以在衬底103上方的第二隔离区506的相对两侧形成漏极区/源极区116和118。根据实施例，当衬底103是n型衬底时，可以通过注入诸如硼、镓、铟等的适当p型掺杂物形成漏极区/源极区(例如，漏极区/源极区112)。可选地，在衬底103是p型衬底的实施例中，可以通过注入诸如磷、砷等的适当n型掺杂物形成漏极区/源极区(例如，漏极区/源极区112)。根据实施例，漏极区/源极区(例如，漏极区/源极区112)的掺杂密度在从约1019/cm3到约5×1019/cm3的范围内。
虽然已经详细地描述了本公开内容的实施例及其优点，但是应该理解，在不脱离所附权利要求限定的本公开内容的精神和范围的情况下，在此可以进行多种改变、替换和更改。
而且，本申请的范围不旨在限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。由于本领域技术人员根据本公开可以很容易地想到，现有的或者今后开发的执行与这里所述的相应实施例基本相同的功能或者完成与这里所述的相应实施例基本相同的结果的工艺、机器、制造、材料组分、装置、方法或步骤根据本发明可以被利用。从而，所附权利要求旨在包括在这种工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (17)

1.一种半导体器件，包括：
衬底，具有第一导电性；
第一区域，具有第二导电性并形成在所述衬底上方；
主体区，具有所述第一导电性并形成在所述第一区域中；
隔离区，形成在所述第一区域中；
第二区域，具有所述第二导电性并形成在所述第一区域中；
第三区域，具有所述第二导电性并形成在所述第一区域中，其中，所述第三区域和所述第二区域形成在所述隔离区的相对两侧；
第一介电层，形成在所述第一区域上方；
第一栅极，形成在所述第一介电层上方；
第二介电层，形成在所述第一栅极上方；
第二栅极，形成在所述第二介电层上方；以及
侧壁隔离件，形成在所述第二栅极和所述第三区域之间；
其中，所述主体区从所述隔离区的侧壁延伸至所述侧壁隔离件的侧壁，并且所述主体区的底面高于所述隔离区的底面。
2.根据权利要求1所述的半导体器件，其中，通过所述第二介电层隔离所述第一栅极和所述第二栅极。
3.根据权利要求1所述的半导体器件，其中：
所述第一导电性是P型；以及
所述第二导电性是N型。
4.根据权利要求1所述的半导体器件，其中：
所述第二区域是漏极；以及
所述第三区域是源极。
5.根据权利要求1所述的半导体器件，其中，通过薄介电层隔离所述第二栅极和所述第三区域。
6.根据权利要求1所述的半导体器件，其中，所述主体区的掺杂密度在1016/cm3到5×1017/cm3的范围内。
7.根据权利要求1所述的半导体器件，其中：
所述第二区域和所述第三区域的掺杂密度在1019/cm3到5×1019/cm3的范围内。
8.根据权利要求1所述的半导体器件，其中，所述第一区域是从所述衬底生长的外延层。
9.一种半导体器件，包括：
漂移区，具有第一导电类型并形成在衬底上方；
隔离区，形成在所述漂移区中；
漏极区，具有所述第一导电类型并形成在所述漂移区中；
沟道区，具有第二导电类型并形成在所述漂移区中；
源极区，具有所述第一导电类型并形成在所述沟道区中，其中，所述源极区和所述漏极区形成在所述隔离区的相对两侧；
第一栅极和第二栅极，形成在所述源极区的附近，其中，所述第一栅极和第二栅极堆叠在一起并且通过介电层隔离；以及
侧壁隔离件，形成在所述第二栅极和所述源极区之间；
其中，所述沟道区从所述隔离区的侧壁延伸至所述侧壁隔离件的侧壁，并且所述沟道区的底面高于所述隔离区的底面。
10.根据权利要求9所述的半导体器件，其中：
所述第一导电类型是n型导电性；以及
所述第二导电类型是p型导电性。
11.根据权利要求9所述的半导体器件，其中：
所述第一导电类型是p型导电性，以及
所述第二导电类型是n型导电性。
12.根据权利要求9所述的半导体器件，其中，所述沟道区的掺杂密度在1016/cm3到5×1017/cm3范围内。
13.根据权利要求9所述的半导体器件，其中：
所述漏极区和所述源极区的掺杂密度在1019/cm3到5×1019/cm3范围内。
14.一种制造半导体器件的方法，包括：
提供具有第一导电类型的衬底；
在所述衬底上方生长具有第二导电类型的外延层；
在所述外延层中形成隔离区；
在所述外延层中形成具有所述第一导电类型的主体区；
注入具有所述第二导电类型的离子，以在所述外延层中形成漏极区；
注入具有所述第二导电类型的离子，以在所述主体区中形成源极区，其中，所述源极区和所述漏极区位于所述隔离区的相对两侧；
形成邻近所述源极区的双栅极结构；以及
沿着所述双栅极结构的边缘形成侧壁隔离件，其中，所述侧壁隔离件隔离所述双栅极结构与所述源极区；
其中，所述主体区从所述隔离区的侧壁延伸至所述侧壁隔离件的侧壁，并且所述主体区的底面高于所述隔离区的底面。
15.根据权利要求14所述的方法，进一步包括：
使用第一蚀刻工艺在所述外延层中形成沟槽；
在所述沟槽中形成底部介电层；
在所述沟槽中形成介电材料；
去除所述沟槽中的所述介电材料的一部分；
形成中间介电层；以及
在所述中间介电层上填充所述介电材料。
16.根据权利要求14所述的方法，进一步包括：
在所述隔离区和所述双栅极结构之间形成所述主体区。
17.根据权利要求14所述的方法，其中，所述双栅极结构包括在第一栅极上方堆叠的第二栅极。
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