KR102123344B1 - 반도체 구조물 및 연관된 제조 방법 - Google Patents

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Abstract

반도체 구조물이 개시된다. 반도체 구조물은, 기판; 드레인 영역에 인접한 격리 영역; 기판 위에 있고 기판 내로 하방으로 더 연장되는 게이트 전극으로서, 기판의 최상면 아래의 게이트 전극의 일부분은 격리 영역과 인접하는 것인, 게이트 전극, 및 기판 내에 게이트 전극의 양 측부에 형성되는 소스 영역 및 드레인 영역을 포함한다. 반도체 구조물을 제조하기 위한 연관된 방법이 또한 개시된다.

Description

반도체 구조물 및 연관된 제조 방법{SEMICONDUCTOR STRUCTURE AND ASSOCIATED FABRICATING METHOD}
본 발명은 반도체 구조물 및 연관된 제조 방법에 관한 것이다.
자동차 산업, 디스플레이 드라이버들, 포터블 통신 디바이스들 및 의료 장비와 같은 응용들에서 측방 확산형 금속 산화물 반도체(laterally diffused metal oxide semiconductor; LDMOS) 트랜지스터들과 같은 고전압 금속 산화물 반도체(metal-oxide-semiconductor; MOS) 트랜지스터들이 널리 사용된다. LDMOS 트랜지스터들이 종종 고전압 응용들을 위해 이용된다. LDMOS 트랜지스터들은 더 높은 파괴 전압 및 더 낮은 온저항(on-resistance; RON)을 갖는 것이 바람직하다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 제 1 실시예에 따른 MOS 트랜지스터의 단면도이다.
도 2는 본 개시의 제 2 실시예에 따른 MOS 트랜지스터의 단면도이다.
도 3은 본 개시의 제 3 실시예에 따른 MOS 트랜지스터의 단면도이다.
도 4 내지 도 12는 MOS 트랜지스터를 제조하는 다양한 스테이지들에서의 단면도들이다.
이어지는 개시는 본 개시의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
본 개시의 넓은 범위를 제시하는 수치 범위들 및 파라미터들이 근사치들임에도 불구하고, 특정 예시들에서 제시되는 수치값들은 가능한 한 정확히 보고된다. 그러나, 어떤 수치값은 본질적으로, 각각의 테스팅 측정들에서 발견되는 표준 편차로부터 필연적으로 기인하는 특정 에러들을 포함한다. 또한, 본원에서 사용되는 바와 같은 용어 "약"은 일반적으로, 주어진 값 또는 범위의 10%, 5%, 1%, 또는 0.5% 이내를 의미한다. 대안적으로, 용어 "약"은 당업자가 고려할 때 평균의 허용가능한 표준 에러 이내를 의미한다. 동작/작동 예시들 이외에, 또는 달리 명시적으로 특정되지 않는 한, 본원에서 개시되는 재료 수량들, 지속 시간들, 온도들, 동작 조건들, 양들의 비율들 등과 같은 수치 범위들, 양들, 값들 및 퍼센티지들 모두는 모든 예들에서 용어 "약"에 의해 한정된 것으로서 이해되어야 한다. 따라서, 달리 지시되지 않는 한, 본 개시 및 첨부된 청구범위에서 제시되는 수치 파라미터들은, 원하는 바에 따라 변화할 수 있는 근사치들이다. 최소한, 각각의 수치 파라미터는 적어도 보고된 유효 자릿수를 고려하고 일반적인 올림 기법(rounding technique)들을 적용함으로써 해석되어야 한다. 범위들은 본원에서 하나의 엔드포인트로부터 다른 하나의 엔드포인트까지로서 또는 2개의 엔드포인트들 사이로서 표현될 수 있다. 본원에서 개시되는 모든 범위들은 달리 특정되지 않는 한 엔드포인트들을 포함한다.
본 개시는 측방 확산형 금속 산화물 반도체(LDMOS) 트랜지스터 및 그 제조 방법에 관한 것이다. 실시예들에 따른 LDMOS 트랜지스터의 변형예들이 논의된다. LDMOS 트랜지스터를 제조하는 다양한 스테이지들이 예시된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용된다.
도 1은 본 개시의 제 1 실시예에 따른 MOS 트랜지스터(100)의 단면도이다. MOS 트랜지스터(100)는 반도체 기판(102), 제 1 도전 유형의 제 1 웰 영역(114), 제 1 도전 유형과 반대인 제 2 도전 유형의 제 2 웰 영역(112), 격리 영역들(121 및 122), 소스 영역(132), 드레인 영역(134), 픽업(pickup) 영역(136), 게이트 유전체층(120), 게이트 전극(150) 및 스페이서들(162, 164)을 포함한다. 디바이스 파괴 전압을 증가시키고 온저항(RON)을 감소시키기 위해, 게이트 전극(150)이 제 1 웰 영역(114)으로 하방으로 연장되고 격리 영역(121)에 측방으로 근접한다.
반도체 기판(102)은 실리콘, 게르마늄, 실리콘 게르마늄, 실리콘 탄화물 및 본질적으로 III-V족 화합물 반도체들(예를 들어, GaAs 및 Si/Ge)로 이루어진 재료와 같은 반도체 재료로 제조될 수 있다. 반도체 기판(102)은 비정질(amorphous), 다결정(polycrystalline) 또는 단결정(single-crystalline)일 수 있다. 반도체 기판(102)은 N형(N-type) 또는 P형(P-type)일 수 있다. 일 실시예에서, MOS 트랜지스터(200)는 P형 MOS 트랜지스터이고 P형 반도체 기판(102) 내에 제조되며, 제 1 도전 유형이 P형이고 제 2 도전 유형이 N형이다.
제 1 도전 유형의 소스 영역(132) 및 제 1 도전 유형의 드레인 영역(134)이 반도체 기판(102) 내에 배치된다. MOS 트랜지스터(100)가 P형 MOS 트랜지스터인 실시예에서, 소스 영역(132) 및 드레인 영역(134)은 붕소, 갈륨, 알루미늄, 인듐, 또는 이들의 조합과 같은 P형 도펀트들로 약 1013 cm-3 내지 약 1015 cm-3의 도핑 농도로 도핑된다.
제 1 도전 유형의 제 1 웰 영역(114)은, 제 2 웰 영역(112)에 측방으로 근접하여 배치되고 격리 영역(121) 및 드레인 영역(134)을 둘러싸는 드레인 영역(134)의 연장 영역으로서 역할한다. MOS 트랜지스터(200)가 P형 MOS 트랜지스터인 실시예에서, 제 1 웰 영역(114)은 붕소, 갈륨, 알루미늄, 인듐, 또는 이들의 조합과 같은 P형 도펀트들로, 드레인 영역(134)의 도핑 농도보다 작은 도핑 농도로 도핑되는데, 즉 제 1 웰 영역(114)은 P웰(P-well; PW) 영역 또는 고전압 P웰(high voltage P-well; HVPW) 영역일 수 있다.
제 2 도전 유형의 제 2 웰 영역(112)은 반도체 기판(102) 내에 소스 영역(132)측에 위치되고, 격리 영역(122), 소스 영역(132) 및 픽업 영역(136)을 둘러싼다. MOS 트랜지스터(100)가 P형 MOS 트랜지스터인 실시예에서, 제 2 웰 영역(112)은 N형 도펀트들로 도핑되는데, 환언하면 제 2 웰 영역(112)은 N형 웰(N-type well; NW) 영역 또는 고전압 N웰(high voltage N-well; HVNW) 영역으로 간주된다.
게이트 유전체층(120)이 반도체 기판(102) 위에 배치되고, 제 1 게이트 유전체층 부분(120_1), 제 2 게이트 유전체층 부분(120_2) 및 제 3 게이트 유전체층 부분(120_3)을 포함한다. 특히, 제 1 게이트 유전체층 부분(120_1)은 제 2 웰 영역(112)의 최상면 상에 배치되고 소스 영역(132)에 근접하며, 제 1 게이트 유전체층 부분(120_1)은 제 1 웰 영역(114)의 최상면으로 연장되고 제 2 게이트 유전체층 부분(120_2)과 접촉한다. 제 2 게이트 유전체층 부분(120_2)은 제 1 웰 영역(114)으로 리세싱된 측벽(119) 상에 배치되고 격리 영역(121)과 접촉한다. 제 3 게이트 유전체층 부분(120_3)은 격리 영역(121)의 최상면 상에 배치되고 드레인 영역(134)에 근접한다. 격리 영역(121)의 바닥면(118)과 측벽(119)의 교차에 의해 형성되는 각도(α)는 약 90°보다 클 수 있고 약 180°보다 작을 수 있다. 게이트 유전체층(120)의 두께는 약 80 옹스트롬 내지 약 250 옹스트롬이다. 그러나, 이는 본 개시의 제한사항이 아니다.
격리 영역(121)은 반도체 기판(102) 내에 드레인 영역(134)에 근접하여 위치된다. 격리 영역(121)은 산화물 또는 질화물 재료를 포함할 수 있다. 격리 영역(121)은 드레인 영역(134) 근방의 디바이스 전계를 감소시키는데 이용된다. 일 실시예들에서, 격리 영역(121)은 얕은 트렌치 격리(shallow trench isolation; STI) 영역이다. 다른 실시예에서, 격리 영역(121)은 필드 산화물(field oxide; FOX) 영역이다. 도 1로부터 알 수 있는 바와 같이, 격리 영역(121)은 좌우 대칭이 아니다. 격리 영역(121)의 최상면은 제 1 웰 영역(114)의 최상면과 실질적으로 동일 평면 상에 있다. 격리 영역(121)의 측벽(116)은 격리 영역(121)의 바닥면(118)과 교차하고 각도(β)를 형성한다. 일부 실시예들에서, 각도(β)는 각도(α)와 실질적으로 동일할 수 있다. 격리 영역(121)의 다른 측벽(117)은 격리 영역(121)의 최상면에 실질적으로 수직일 수 있고, 측벽(119)의 일부분은 격리 영역(121)의 측벽(117)과 바닥면(118) 사이에 위치된다. 측벽(117)은 격리 영역(121)의 최상면으로부터 격리 영역(121)으로 깊이(d1)만큼 연장된다. 격리 영역(121)의 최상면과 바닥면(118) 사이의 거리(d2)는 거리(d1)보다 크다. 일부 실시예들에서, d2에 대한 d1의 비율은 약 0.4 내지 약 0.85의 범위 내에 있다. 그러나, 이는 본 개시의 제한사항이 아니다.
게이트 유전체층(120) 위에 게이트 전극(150)이 배치된다. 구체적으로, 게이트 전극(150)은 제 1 게이트 전극 부분(150_1) 및 제 2 게이트 전극 부분(150_2)을 포함한다. 제 1 게이트 전극 부분(150_1)은 소스 영역(132)에 근접한 제 1 게이트 유전체층 부분(120_1)으로부터 제 3 게이트 유전체층 부분(120_3)으로 연장된다. 제 2 게이트 전극 부분(150_2)은 제 2 웰 영역(114)으로 하방으로 연장되고 격리 영역(121)과 제 2 게이트 유전체층 부분(120_2) 사이의 영역을 충전한다. 제 2 게이트 전극 부분(150_2)은 단면도로부터 알 수 있는 바와 같이 삼각형 프로파일을 갖는다. 제 1 게이트 전극 부분(150_1)은 단면도로부터 알 수 있는 바와 같이 직사각형 프로파일을 갖는다. 제 1 게이트 전극 부분(150_1)은 제 2 게이트 전극 부분(150_2)으로부터 양측방으로(bilaterally) 돌출되어 있다. 제 1 게이트 전극 부분(150_1)의 측벽(113)은 제 2 게이트 전극 부분(150_2)의 측벽(117)과 비교하여 드레인 영역(134)에 더 근접한다. 제 1 게이트 전극 부분(150_1)의 최상면은 제 1 게이트 전극 부분(150_1)의 바닥부로부터 거리(d3)만큼 이격된다. 일부 실시예들에서, d2에 대한 d3의 비율은 약 0.3 내지 약 0.6의 범위 내에 있다. 게이트 전극(150)은 폴리실리콘(폴리), 금속 또는 금속 합금과 같은 도전성 재료로 제조될 수 있다. 일 실시예에서, 게이트 전극(150)은 폴리실리콘을 포함한다. 다양한 실시예들에서, 게이트 전극(150)은 약 500 옹스트롬 내지 약 10,000 옹스트롬 범위 내의 두께를 갖는다.
다양한 실시예들에서, 특정 피처로서 게이트 전극(150)은 반도체 기판(102) 위의 제 1 게이트 전극 부분(150_1) 및 반도체 기판(102) 내의 제 2 게이트 전극 부분(150_2)을 갖는다. 제 2 게이트 전극 부분(150_2)은 본래 격리 영역(121)을 위한 공간의 일부분을 대체한다. 격리 영역(121)과 제 2 게이트 유전체층 부분(120_2) 사이의 영역은 격리 영역(121)과 비교하여 더 낮은 저항을 갖는다. 따라서, MOS 트랜지스터(100)가 "온" 상태에 있을 때, 측벽(119) 주위의 전류 밀도가 증가될 수 있고, 이는 디바이스 온저항(RON)을 감소시킨다. 추가적으로, MOS 트랜지스터(100)가 "오프" 상태에 있을 때, 충돌 이온화 중심(impact ionization center)은 제 1 게이트 유전체층 부분(120_1)과 제 2 게이트 유전체층 부분(120_2) 사이의 코너부로부터 측벽(119)과 바닥면(118) 사이의 코너부로 이동하고, 이는 디바이스 파괴 전압을 향상시킨다.
MOS 트랜지스터(100)는 소스 영역(132)에 근접한, 스페이서(162) 아래에 형성되는 LDD 영역을 선택적으로 포함할 수 있다. MOS 트랜지스터(100)가 P형 MOS 트랜지스터인 실시예에서, LDD 영역은 P형 경도핑된 드레인(P-type lightly doped drain; PLDD) 영역이다.
스페이서(162)는 게이트 전극(150)의 제 1 게이트 전극 부분(150_1)의 측벽(111)과 접촉하고 있고, 스페이서(164)는 격리 영역(121) 상에 제공되고 제 1 게이트 전극 부분(150_1)의 측벽(113)과 접촉하고 있다. 실리콘 질화물 또는 실리콘 이산화물이 스페이서들(162 및 164)을 제조하는데 이용될 수 있다.
제 2 게이트 전극 부분(150_2)의 사이즈가 전압 파괴 및 디바이스 온저항(RON)의 향상들을 위한 필요성을 충족시키도록 임의로 조정될 수 있고, 따라서 본 개시의 실시예들에서 보여진 실시예들에 제한되지 않는다는 점이 주목할 만하다. 도 2는 본 개시의 제 2 실시예에 따른 MOS 트랜지스터(200)의 단면도이다. 설명을 명확히 하고 반복을 피하기 위해, 위에서의 MOS 트랜지스터(100)를 설명하는데 사용된 동일한 부호들 및 문자들이 도 2 내의 MOS 트랜지스터(200)에 대해 사용된다. 또한, 이전에 설명된 참조 부호들은 여기서 상세하게 다시 설명되지 않는다. MOS 트랜지스터(100)와 MOS 트랜지스터(200) 사이의 차이점은, MOS 트랜지스터(200)가 MOS 트랜지스터(100)와 비교하여 더 큰 제 2 게이트 전극 부분(150_2)을 포함한다는 점이다. MOS 트랜지스터(200)의 제 2 게이트 전극 부분(150_2)의 측벽(117)은 드레인 영역(134)에 더 근접하지만 여전히 제 1 게이트 전극 부분(150_1)의 측벽(113)까지 연장되지는 않는다. 달리 말하면, 본래 격리 영역(121)을 위한 더 많은 공간이 제 2 게이트 전극 부분(150_2)에 의해 대체된다. 이와 같이, 측벽(119) 주변에 더 많은 전류가 끌려올 수 있고 디바이스 온저항(RON)이 더 향상될 수 있다. 다양한 실시예들에서, 제 2 게이트 전극 부분(150_2)의 바닥면(215)은 격리 영역(121)의 바닥면(118)과 실질적으로 평행하다. 따라서 MOS 트랜지스터(200)의 제 2 게이트 전극 부분(150_2)은 도 2 내의 단면도로부터 알 수 있는 바와 같이 부등변사각형(trapezoidal) 프로파일을 갖는다.
도 3은 본 개시의 제 3 실시예에 따른 MOS 트랜지스터(300)의 단면도이다. 설명을 명확히 하고 반복을 피하기 위해, 위에서의 MOS 트랜지스터(100)를 설명하는데 사용된 동일한 부호들 및 문자들이 도 3 내의 MOS 트랜지스터(300)에 대해 사용된다. 또한, 이전에 설명된 참조 부호들은 여기서 상세하게 다시 설명되지 않는다. MOS 트랜지스터(300)와 MOS 트랜지스터(200) 사이의 차이점은, MOS 트랜지스터(300)가 MOS 트랜지스터(200)와 비교하여 더욱 더 큰 제 2 게이트 전극 부분(150_2)을 포함한다는 점이다. MOS 트랜지스터(300)의 제 2 게이트 전극 부분(150_2)의 측벽(117)은 드레인 영역(134)에 더욱 더 근접하고 제 1 게이트 전극 부분(150_1)의 측벽(113)까지 연장된다. 달리 말하면, 본래 격리 영역(121)을 위한 더욱 더 많은 공간이 제 2 게이트 전극 부분(150_2)에 의해 대체된다. 이와 같이, 측벽(119) 주변에 더욱 더 많은 전류가 끌려올 수 있고 디바이스 온저항(RON)이 더 향상될 수 있다. MOS 트랜지스터(300)의 제 2 게이트 전극 부분(150_2)은 도 3 내의 단면도로부터 알 수 있는 바와 같이 또한 부등변사각형 프로파일을 갖는다.
도 4 내지 도 12는 MOS 트랜지스터(100)를 제조하는 다양한 스테이지들에서의 단면도들이다. 설명을 명확히 하고 반복을 피하기 위해, 위에서의 MOS 트랜지스터(100)를 설명하는데 사용된 동일한 부호들 및 문자들이 다음의 도면들 내의 다양한 엘리먼트들에 대해 사용된다. 또한, 이전에 설명된 참조 부호들은 여기서 상세하게 다시 설명되지 않을 수 있다.
도 4에 도시된 바와 같이, 반도체 기판(102)이 제공된다. 반도체 기판(102) 위에 패드 산화물층(104)의 층이 형성된다. 패드 산화물층(104)은 실리콘 이산화물 또는 실리콘 질화물을 포함하는 열적으로 성장된 재료로 제조될 수 있거나, 또는 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 저압 CVD(low pressure CVD; LPCVD) 또는 대기압 CVD(atmosphere pressure CVD; APCVD)와 같은 화학적 기상 증착(chemical vapor deposition; CVD)에 의해 퇴적될 수 있다. 일부 실시예들에서, 패드 산화물층(104)은 약 850 ° C 내지 950 ° C 사이의 범위의 온도에서, 약 100 옹스트롬 내지 250 옹스트롬 사이의 두께로 열적으로 성장될 수 있다. 패드 산화물층(104) 위에 질화물층(106)이 형성된다. 일부 실시예들에서, 질화물층(106)은 LPCVD 챔버 내에서 약 750 ° C 내지 850 ° C 사이의 온도에서 디클로로실란(dichlorosilane)(SiCl2H2)을 암모니아(NH3)와 반응시킴으로써 형성된다. 일부 실시예들에서, 질화물층(106)의 두께는 약 1200 옹스트롬 내지 2500 옹스트롬 사이이다.
도 5에 예시된 바와 같이, 질화물층(106), 패드 산화물층(104) 및 반도체 기판(102) 내에 격리 트렌치들(501 및 502)이 규정된다. 격리 트렌치(501)는 폭(W1) 및 높이(H1)를 갖고, 여기서 폭(W1)은 바람직하게 약 0.3 미크론보다 큰 한편 높이(H1)는 바람직하게 약 3000 옹스트롬 내지 5000 옹스트롬이다.
반도체 기판(102) 상에 형성되고 격리 트렌치(501 및 502)의 폭들(W1)을 규정하는 것은, 그 위에 패터닝된 실리콘 질화물층(106)이 형성되고 정렬된 패터닝된 실리콘 산화물 패드 산화물층(104)이다. 본 개시의 방법의 바람직한 실시예 내에서, 패터닝된 실리콘 질화물층(106)은 패터닝된 화학적 기계적 폴리싱(chemical mechanical polish; CMP) 폴리싱 저지층으로서 역할하는 한편, 패터닝된 실리콘 산화물 패드 산화물층(104)은 반도체 기판(102)과 패터닝된 실리콘 질화물층(106) 사이의 접착(adhesive) 형성 및 응력(stress) 감소층들로서 역할한다. 패터닝된 실리콘 산화물 패드 산화물층(104) 및 패터닝된 실리콘 질화물층(106)이 바람직하게 본 개시의 방법의 바람직한 실시예 내에서 이용되는 한편, 이들은 본 개시의 방법 내에서는 필요되지 않는다. 그러나, 이들의 존재는, 본 개시의 방법의 바람직한 실시예를 통해, 패터닝되고 평탄화된 갭 충전 실리콘 산화물 트렌치 충전층들을 격리 트렌치들(501 및 502) 내에 가장 균일하게 형성하기 위한 수단을 제공한다.
패터닝된 실리콘 산화물 패드 산화물층(104) 및 패터닝된 실리콘 질화물층(106)은 집적 회로 제조의 종래 기술과 같은 방법들을 통해 형성될 수 있고, 이 방법들은 일반적으로, 배타적이지는 않지만, 대응하는 블랭킷(blanket) 실리콘 질화물층 아래에 형성되는 블랭킷 실리콘 산화물 패드 산화물층의 포토리소그래픽 패터닝을 이용할 것이다. 블랭킷 실리콘 질화물층 및 블랭킷 실리콘 산화물 패드 산화물층은, 적절하다면 열 산화 방법들, 화학적 기상 증착(CVD) 방법들 및 물리적 기상 증착(physical vapor deposition; PVD) 스퍼터링 방법들을 포함하지만 이에 제한되는 것은 아닌, 집적 회로 제조의 종래 기술과 같은 방법들을 통해 유사하게 형성될 수 있다. 바람직하게, 패터닝된 실리콘 산화물 패드 산화물층(104) 및 대응하는 블랭킷 실리콘 산화물 패드 산화물층은 약 90 옹스트롬 내지 약 130 옹스트롬의 두께로 각각 형성되고, 블랭킷 실리콘 산화물 패드 산화물층은 바람직하게 약 850 ° C 내지 약 950 ° C의 온도에서 열 산화 방법을 통해 형성된다. 바람직하게, 패터닝된 실리콘 질화물층(106) 및 대응하는 블랭킷 실리콘 질화물층은 약 1500 옹스트롬 내지 2000 옹스트롬의 두께로 각각 형성된다.
이제 도 6을 참조하면, 개략적인 단면도가 도 5에 예시된 반도체 기판(102)의 추가 프로세싱의 결과들을 예시하는 개략적인 단면도가 도시된다. 대응하는 격리 트렌치들(501 및 502) 내에 형성되는 한 쌍의 패터닝된 실리콘 산화물 트렌치 라이너층들(601 및 602)의 존재가 도 6에 도시된다. 패터닝된 실리콘 산화물 트렌치 라이너층들(601 및 602)은, 실란 실리콘 소스 재료를 이용하는 플라즈마 강화 화학적 기상 증착(PECVD) 방법을 통해 각각의 격리 트렌치(501 또는 502) 내에 자가 정렬 방식(self aligned fashion)으로 형성될 수 있다. 바람직하게, 이와 같이 형성된, 패터닝된 실리콘 산화물 트렌치 라이너층들(601 및 602)은 약 300 옹스트롬 내지 약 500 옹스트롬의 두께를 각각 갖는다. 패터닝된 실리콘 산화물 트렌치 라이너층들(601 및 602)은, 격리 트렌치들(501 및 502) 내에 후속하여 형성되는 트렌치 충전 유전체층들과 반도체 기판(102) 사이에 우수한 누설 장벽(leakage barrier)을 제공한다.
이제 도 7을 참조하면, 개략적인 단면도가 도 6에 예시된 반도체 기판(102)의 추가 프로세싱의 결과들을 예시하는 개략적인 단면도가 도시된다. 도 7에서 실리콘 산화물 트렌치 충전층(701)이 형성된다. 본 개시의 방법 내에서, 실리콘 산화물 트렌치 충전층(701)은 오존 지원(ozone assisted) 대기압 이하 열 화학적 기상 증착(sub-atmospheric pressure thermal chemical vapor deposition; SACVD) 방법을 통해 형성될 수 있다. 오존 지원 대기압 이하 열 화학적 기상 증착(SACVD) 방법들이 이용되는 곳에서의 상승되는 압력으로 인해, 이 방법들은 플라즈마 활성화를 배제하지만, 그럼에도 불구하고 이 방법들을 통해 형성된 실리콘 산화물 트렌치 충전층(701)에 우수한 갭 충전 및 평탄화 특성들을 제공한다. 바람직하게, 실리콘 산화물 트렌치 충전층(701)을 형성하는데 이용되는 오존 지원 대기압 이하 열 화학적 기상 증착(SACVD) 방법은, 오존 산화제(oxidant) 및 테트라 에틸 오르토 실리케이트(tetra-ethyl-ortho-silicate; TEOS) 실리콘 소스 재료를 약 10:1 내지 약 15:1의 오존:TEOS 체적비로 이용한다. 바람직하게, 실리콘 산화물 트렌치 충전층(701)은 반도체 기판(102) 위에 약 6000 옹스트롬 내지 약 8000 옹스트롬의 두께로 형성된다.
다음으로, 도 8에 도시된 바와 같이, 실리콘 산화물 트렌치 충전층(701) 상에 레지스트층(803)이 형성되어 적어도 격리 트렌치 영역(802), 및 격리 트렌치 영역(801)의 일부분을 커버한다. 레지스트층(803)은 임의의 종래 방법들을 사용하여 형성될 수 있다. 환언하면, 격리 트렌치 영역(801) 위의 일부분을 노출시키도록 레지스트층(803)의 개구부(804)가 규정된다. 개구부(804)의 일 단부는 격리 트렌치 영역(801) 좌측 단부를 가로질러 거리(W2)만큼 연장된다. W2의 폭은 격리 트렌치(501)의 폭(W1)보다 작다.
도 9에 도시된 바와 같이, 레지스트층(803)을 에칭 마스크로서 사용하여, 적어도 개구부(804) 아래의 실리콘 산화물 트렌치 충전층(701)이 에칭되어, 후속 CMP 프로세스를 향상시킨다. 이는 격리 트렌치 영역들(801 및 802) 내의 트렌치 디싱 효과(dishing effect)를 감소시킨다. 또한, 격리 트렌치 영역(801) 내의 실리콘 산화물 트렌치 충전층(701)의 일부분이 또한 제거되어, 전기적 특성들을 향상시키기 위해 아래에서 상세히 설명될 바와 같이 게이트 전극이 이 일부분으로 연장되도록 한다. 에칭 프로세스 후, 레지스트층(803)이 제거된다.
도 10으로 돌아가면, 남아있는 실리콘 산화물 트렌치 충전층(701)이 CMP 평탄화 프로세스를 통해 제거되고, 이에 의해 STI 영역들 내의 유전체층들(121 및 122)을 평탄화한다. 실리콘 산화물 트렌치 충전층(701)의 제거 후, 패드 산화물층(104) 위의 질화물층(106)이 또한 제거된다.
패터닝된 실리콘 산화물 패드 산화물층(104)의 최상면 위에 포토레지스트층(도시 생략)이 퇴적될 수 있다. 포토레지스트층은 제 2 도전 유형의 제 2 웰 영역(112)에 대한 리소그래피 프로세스를 거친다. 형성될 MOS 트랜지스터가 P형 MOS 트랜지스터인 실시예에서, 제 2 웰 영역(112)은 N형 도펀트들로 도핑되는데, 환언하면 제 2 웰 영역(112)은 N형 웰(NW) 영역 또는 고전압 N웰(HVNW) 영역으로 간주된다. 포토레지스트층이 현상되어 HVNW(112)의 영역 위의 패드 산화물층(104)을 노출시킨다. 노출된 패드 산화물층(104) 아래의 반도체 기판(102)의 부분들에 도펀트가 주입되어 HVNW 영역들(112)을 형성한다. HVNW 영역(112)에 대한 도펀트는 예를 들어 인을 포함할 수 있다. HVNW(112)은 예시들로서, 약 3.5 μm 내지 4 μm 사이의 깊이를 포함할 수 있고 120 keV에서 1012 내지 1013 도펀트 농도 정도의 주입을 사용하여 형성될 수 있다.
이어서 포토레지스트층이 제거되고, 다른 포토레지스트층(도시 생략)이 패드 산화물층(104) 위에 퇴적된다. 포토레지스트층은 제 1 도전 유형의 제 1 웰 영역(114)에 대한 원하는 패턴으로 패터닝된다. 형성될 MOS 트랜지스터가 P형 MOS 트랜지스터인 실시예에서, 제 1 웰 영역(114)은 P형 도펀트들로 도핑되는데, 환언하면 제 1 웰 영역(114)은 P형 웰(PW) 영역 또는 고전압 P웰(HVPW) 영역으로 간주된다. 포토레지스트층이 현상되어 HVPW(114)의 영역 위의 패드 산화물층(104)을 노출시킨다. 노출된 패드 산화물층(104) 아래의 반도체 기판(102)의 부분들에 도펀트가 주입되어 HVPW 영역들(114)을 형성한다. HVPW 영역(114)에 대한 도펀트는 예를 들어 붕소를 포함할 수 있다. HVPW(114)은 예시들로서, 약 3.5 μm 내지 4 μm 사이의 깊이를 포함할 수 있고 90 keV에서 1012 내지 1013 도펀트 농도 정도의 주입을 사용하여 형성될 수 있다.
다음으로, 도 11에 예시된 바와 같이, 패드 산화물층(104)이 제거된다. 열 성장 방법 또는 퇴적에 의해 반도체 기판(102) 위에 게이트 유전체층(1101)이 형성될 수 있다. 예시로서, 게이트 유전체층(1101)은 실리콘 이산화물 또는 실리콘 질화물을 포함하는 열적으로 성장된 재료로 제조될 수 있거나, 또는 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD) 또는 대기압 CVD(APCVD)와 같은 화학적 기상 증착(CVD)에 의해 퇴적될 수 있다. 다음으로, 도 12에 도시된 바와 같이, 게이트 유전체층(1101) 상에 폴리실리콘층과 같은 게이트층(1201)이 퇴적된다.
최종적으로, 게이트층(1201)이 이어서 패터닝되어 게이트 전극(150)을 형성한다. 순차적으로, 게이트 전극(150)이 마스크로서 역할하고, 게이트 유전체층(1101)이 건식 에칭되어 게이트 전극(150) 아래에 게이트 유전체층(120)을 형성한다. 제 1 및 제 2 스페이서들(162, 164), 소스 영역(132), 드레인 영역(134) 및 픽업 영역(136)이 임의의 종래 방법에 의해 형성된다. 예를 들어, 퇴적, 포토리소그래픽 및 에칭 프로세스들이 순차적으로 수행되어 게이트 전극(150)의 양 측벽들에 제 1 및 제 2 스페이서들(162, 164)을 형성한다. 제 1 도전 유형의 도펀트들이 이어서 제 2 웰 영역(112)의 선택 영역 및 제 1 웰 영역(114)의 선택 영역에 각각 주입되어 도 1에 도시된 바와 같이 소스 영역(132) 및 드레인 영역(134)을 형성한다.
본 개시의 일부 실시예들은 반도체 구조물을 제공한다. 반도체 구조물은, 기판; 드레인 영역에 인접한 격리 영역; 기판 위에 있고 기판 내로 하방으로 더 연장되는 게이트 전극으로서, 기판의 최상면 아래의 게이트 전극의 일부분은 격리 영역과 인접하는 것인, 게이트 전극, 및 기판 내에 게이트 전극의 양 측부에 형성되는 소스 영역 및 드레인 영역을 포함한다.
본 개시의 일부 실시예들은 반도체 구조물을 제공한다. 반도체 구조물은, 기판; 제 1 부분 및 제 2 부분을 갖는 게이트 전극으로서, 제 1 부분은 기판의 최상면 위에 있고 제 2 부분은 기판의 최상면 아래에 있으며, 제 1 부분은 제 2 부분의 측벽으로부터 측방으로 돌출되고, 제 2 부분은 기판 내의 유전체 영역에 의해 기판으로부터 격리되는 것인, 게이트 전극; 및 기판 내에 게이트 전극의 양 측부에 형성되는 소스 영역 및 드레인 영역을 포함한다.
본 개시의 일부 실시예들은 반도체 구조물을 제조하기 위한 방법을 제공한다. 방법은, 기판을 제공하는 단계; 기판 내에 격리 트렌치를 형성하는 단계; 적어도 격리 트렌치를 충전하기 위해 실리콘 산화물 트렌치 충전층을 형성하는 단계; 격리 트렌치 내의 실리콘 산화물 트렌치 충전층의 일부분을 제거하는 단계; 기판 위에 게이트 유전체층을 형성하는 단계; 및 격리 트렌치를 충전하기 위해 기판 위에 게이트층을 형성하는 단계를 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 구조물에 있어서,
기판;
상기 기판 내의 격리 영역;
상기 기판 위에 있고 상기 기판 내로 하방으로 더 연장되는 게이트 전극으로서, 상기 기판의 최상면 아래의 상기 게이트 전극의 일부분은 상기 격리 영역과 인접하는 것인, 상기 게이트 전극; 및
상기 기판 내에서 상기 게이트 전극의 양 측부에 형성되는 소스 영역 및 드레인 영역
을 포함하는, 반도체 구조물.
실시예 2. 실시예 1에 있어서, 적어도 상기 기판의 최상면과 상기 게이트 전극 사이의 게이트 유전체층을 더 포함하는, 반도체 구조물.
실시예 3. 실시예 2에 있어서, 상기 게이트 유전체층은 상기 기판 내로 상기 기판의 최상면 아래로 하방으로 더 연장되는 것인, 반도체 구조물.
실시예 4. 실시예 3에 있어서, 상기 기판의 최상면 아래의 상기 게이트 전극의 일부분의 일 측벽은, 상기 게이트 유전체층에 의해 상기 기판으로부터 분리되는 것인, 반도체 구조물.
실시예 5. 실시예 1에 있어서, 상기 기판의 최상면 아래의 상기 게이트 전극의 일부분은 단면도에서 삼각형 프로파일을 갖는 것인, 반도체 구조물.
실시예 6. 실시예 1에 있어서, 상기 기판의 최상면 아래의 상기 게이트 전극의 일부분의 바닥부는 상기 기판의 최상면으로부터 제 1 깊이만큼 이격되고, 상기 격리 영역의 바닥부는 상기 기판의 최상면으로부터 제 2 깊이만큼 이격되며, 상기 제 2 깊이에 대한 상기 제 1 깊이의 비율은 0.4 내지 0.85의 범위 내에 있는 것인, 반도체 구조물.
실시예 7. 실시예 1에 있어서, 상기 게이트 전극은 평면도에서 상기 격리 영역과 오버랩되는 것인, 반도체 구조물.
실시예 8. 실시예 1에 있어서, 상기 기판 내의 제 1 도전 유형의 제 1 웰 영역, 및 상기 제 1 도전 유형과 반대인 제 2 도전 유형의 제 2 웰 영역을 더 포함하는, 반도체 구조물.
실시예 9. 실시예 8에 있어서, 상기 기판의 최상면 아래의 상기 게이트 전극의 일부분 및 상기 격리 영역은 상기 제 1 웰 영역 내에 있고, 상기 제 2 웰 영역으로부터 0보다 큰 미리결정된 거리만큼 이격되는 것인, 반도체 구조물.
실시예 10. 반도체 구조물에 있어서,
기판;
제 1 부분 및 제 2 부분을 갖는 게이트 전극으로서, 상기 제 1 부분은 상기 기판의 최상면 위에 있고 상기 제 2 부분은 상기 기판의 최상면 아래에 있으며, 상기 제 1 부분은 상기 제 2 부분의 측벽으로부터 측방으로(laterally) 돌출되고, 상기 제 2 부분은 상기 기판 내의 유전체 영역에 의해 상기 기판으로부터 격리되는 것인, 상기 게이트 전극; 및
상기 기판 내에서 상기 게이트 전극의 양 측부에 형성되는 소스 영역 및 드레인 영역
을 포함하는, 반도체 구조물.
실시예 11. 실시예 10에 있어서, 상기 게이트 전극의 제 2 부분은 단면도에서 삼각형 프로파일을 갖는 것인, 반도체 구조물.
실시예 12. 실시예 10에 있어서, 상기 게이트 전극의 제 2 부분은 단면도에서 부등변사각형(trapezoidal) 프로파일을 갖는 것인, 반도체 구조물.
실시예 13. 실시예 10에 있어서, 상기 게이트 전극의 제 1 부분은 단면도에서 직사각형 프로파일을 갖는 것인, 반도체 구조물.
실시예 14. 실시예 13에 있어서, 상기 게이트 전극의 제 1 부분은 상기 제 2 부분으로부터 양측방으로(bilaterally) 돌출되어 있는 것인, 반도체 구조물.
실시예 15. 실시예 10에 있어서, 상기 게이트 전극은 도전성 재료를 포함하는 것인, 반도체 구조물.
실시예 16. 실시예 10에 있어서, 픽업(pickup) 영역을 더 포함하는, 반도체 구조물.
실시예 17. 실시예 16에 있어서, 상기 기판 내의 제 1 도전 유형의 제 1 웰 영역, 및 상기 제 1 도전 유형과 반대인 제 2 도전 유형의 제 2 웰 영역을 더 포함하는, 반도체 구조물.
실시예 18. 실시예 17에 있어서, 상기 드레인 영역, 상기 유전체 영역 및 상기 게이트 전극의 제 2 부분은 상기 제 1 웰 영역 내에 있는 것인, 반도체 구조물.
실시예 19. 실시예 17에 있어서, 상기 소스 영역 및 상기 픽업 영역은 상기 제 2 웰 영역 내에 있는 것인, 반도체 구조물.
실시예 20. 반도체 구조물을 제조하기 위한 방법에 있어서,
기판을 제공하는 단계;
상기 기판 내에 격리 트렌치를 형성하는 단계;
적어도 상기 격리 트렌치를 충전하기 위해 실리콘 산화물 트렌치 충전층을 형성하는 단계;
상기 격리 트렌치 내의 상기 실리콘 산화물 트렌치 충전층의 일부분을 제거하는 단계;
상기 기판 위에 게이트 유전체층을 형성하는 단계; 및
상기 격리 트렌치를 충전하기 위해 상기 기판 위에 게이트층을 형성하는 단계
를 포함하는, 반도체 구조물을 제조하기 위한 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    기판;
    상기 기판 내의 격리 영역;
    상기 기판 위에 있고 상기 기판 내로 하방으로 더 연장되는 게이트 전극으로서, 상기 기판의 최상면 아래의 상기 게이트 전극의 일부분은 상기 격리 영역과 인접하는 것인, 상기 게이트 전극;
    상기 게이트 전극과 상기 기판의 최상면 사이의 게이트 유전체층으로서, 상기 게이트 유전체층은, 상기 기판의 최상면 아래에 있는 상기 게이트 전극의 일부분과 상기 기판 사이에서 상기 기판 내로 하방으로 더 연장되고, 상기 게이트 유전체층은 상기 기판의 최상면 아래에 있는 상기 게이트 전극의 일부분의 바닥부까지 연장되되, 상기 바닥부를 따라서 연장하지는 않는 것인, 상기 게이트 유전체층; 및
    상기 기판 내에서 상기 게이트 전극의 양 측부에 형성되는 소스 영역 및 드레인 영역
    을 포함하고,
    상기 기판의 최상면 아래에 있는 상기 게이트 전극의 일부분과 상기 기판의 최상면 위에 있는 상기 게이트 전극의 일부분의 전체 측벽은 직선이고, 상기 기판의 최상면 아래에 있는 상기 게이트 전극의 일부분은 절단면도에서 사다리꼴 프로파일을 갖는, 반도체 구조물.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 기판의 최상면 아래의 상기 게이트 전극의 일부분의 일 측벽은, 상기 게이트 유전체층에 의해 상기 기판으로부터 분리되는 것인, 반도체 구조물.
  5. 삭제
  6. 제 1 항에 있어서, 상기 기판의 최상면 아래의 상기 게이트 전극의 일부분의 상기 바닥부는 상기 기판의 최상면으로부터 제 1 깊이만큼 이격되고, 상기 격리 영역의 바닥부는 상기 기판의 최상면으로부터 제 2 깊이만큼 이격되며, 상기 제 2 깊이에 대한 상기 제 1 깊이의 비율은 0.4 내지 0.85의 범위 내에 있는 것인, 반도체 구조물.
  7. 제 1 항에 있어서, 상기 기판의 최상면 위에 있는 상기 게이트 전극의 일부분의 상기 측벽은 상기 격리 영역의 최상면 위에 배치되는 것인, 반도체 구조물.
  8. 제 1 항에 있어서, 상기 기판 내의 제 1 도전 유형의 제 1 웰 영역, 및 상기 제 1 도전 유형과 반대인 제 2 도전 유형의 제 2 웰 영역을 더 포함하는, 반도체 구조물.
  9. 반도체 구조물에 있어서,
    기판;
    제 1 부분 및 제 2 부분을 갖는 게이트 전극으로서, 상기 제 1 부분은 상기 기판의 최상면 위에 있고 상기 제 2 부분은 상기 기판의 최상면 아래에 있으며, 상기 제 2 부분은 상기 기판 내의 유전체 영역에 의해 상기 기판으로부터 격리되는 것인, 상기 게이트 전극; 및
    상기 제 1 부분과 상기 기판의 최상면 사이의 게이트 유전체층으로서, 상기 게이트 유전체층은, 상기 제 2 부분과 상기 기판 사이에서 상기 기판 내로 하방으로 더 연장되고, 상기 게이트 유전체층은 상기 제 2 부분의 바닥부까지 연장되되, 상기 바닥부를 따라서 연장하지는 않는 것인, 상기 게이트 유전체층;
    상기 기판 내에서 상기 게이트 전극의 양 측부에 형성되는 소스 영역 및 드레인 영역
    을 포함하고,
    상기 제 1 부분과 상기 제 2 부분의 전체 측벽은 직선이고, 상기 게이트 전극의 상기 제 2 부분은 절단면도에서 사다리꼴 프로파일을 갖는, 반도체 구조물.
  10. 반도체 구조물을 제조하기 위한 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 내에 격리 트렌치를 형성하는 단계;
    적어도 상기 격리 트렌치를 충전하기 위해 실리콘 산화물 트렌치 충전층을 형성하는 단계;
    상기 격리 트렌치 내의 상기 실리콘 산화물 트렌치 충전층의 일부분을 제거하는 단계로서, 잔여하는 실리콘 산화물 트렌치 충전층은 상기 기판의 최상면보다 아래에 있는 제1 상부면과, 상기 제1 상부면보다 높은 제2 상부면을 갖는 것인, 상기 제거하는 단계;
    상기 기판 위에 게이트 유전체층을 형성하는 단계로서, 상기 게이트 유전체층은 상기 제1 상부면까지 연장되되, 상기 제1 상부면을 따라 연장하지는 않는 것인, 상기 게이트 유전체층을 형성하는 단계; 및
    상기 격리 트렌치를 충전하기 위해 상기 기판 위에 게이트층을 형성하는 단계로서, 상기 게이트층은 상기 기판의 최상면 위에 있는 제1 부분과 상기 기판의 최상면 아래에 있는 제2 부분을 포함하고, 상기 제1 부분과 상기 제2 부분의 전체 측벽은 직선이고, 상기 게이트층의 상기 제2 부분은 절단면도에서 사다리꼴 프로파일을 갖는 것인, 상기 게이트층을 형성하는 단계
    를 포함하는, 반도체 구조물을 제조하기 위한 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7040976B2 (ja) * 2018-03-29 2022-03-23 ラピスセミコンダクタ株式会社 半導体装置
US10903080B2 (en) * 2018-08-21 2021-01-26 Nanya Technology Corporation Transistor device and method for preparing the same
CN111508843B (zh) * 2019-01-31 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110610994B (zh) * 2019-07-17 2023-03-31 成都芯源系统有限公司 一种横向双扩散金属氧化物半导体场效应晶体管
TWI747109B (zh) * 2019-12-19 2021-11-21 世界先進積體電路股份有限公司 半導體結構及其形成方法
US11158723B2 (en) 2020-03-04 2021-10-26 Vanguard International Semiconductor Corporation Semiconductor structure and method of forming the same
CN112909095B (zh) * 2021-01-21 2024-03-19 上海华虹宏力半导体制造有限公司 Ldmos器件及工艺方法
US11417761B1 (en) * 2021-02-09 2022-08-16 United Microelectronics Corp. Transistor structure and method for fabricating the same
US12020940B2 (en) 2021-07-15 2024-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
CN116913782A (zh) * 2023-09-14 2023-10-20 粤芯半导体技术股份有限公司 复合场板结构的ldmos器件制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110151634A1 (en) * 2008-04-11 2011-06-23 Texas Instruments Incorporated Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric
US20160043215A1 (en) * 2014-02-14 2016-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741740A (en) * 1997-06-12 1998-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Shallow trench isolation (STI) method employing gap filling silicon oxide dielectric layer
US7956412B2 (en) * 2007-12-04 2011-06-07 International Business Machines Corporation Lateral diffusion field effect transistor with a trench field plate
US8643090B2 (en) * 2009-03-23 2014-02-04 Infineon Technologies Ag Semiconductor devices and methods for manufacturing a semiconductor device
US9318370B2 (en) * 2011-08-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. High-k dielectric liners in shallow trench isolations
US8987813B2 (en) * 2012-08-10 2015-03-24 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
JP6279346B2 (ja) * 2014-02-27 2018-02-14 ルネサスエレクトロニクス株式会社 半導体装置
CN104900694A (zh) * 2014-03-03 2015-09-09 无锡华润上华半导体有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN105206665A (zh) * 2014-05-27 2015-12-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9842903B2 (en) * 2014-10-20 2017-12-12 Globalfoundries Singapore Pte. Ltd. Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
TWI724164B (zh) * 2017-05-05 2021-04-11 聯華電子股份有限公司 半導體元件及其製作方法
US10680101B2 (en) * 2017-07-31 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Power metal-oxide-semiconductor field-effect transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110151634A1 (en) * 2008-04-11 2011-06-23 Texas Instruments Incorporated Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric
US20160043215A1 (en) * 2014-02-14 2016-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same

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