KR20130109909A - 핀 전계 효과 트랜지스터의 게이트 스택 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

설명은 핀 전계 효과 트랜지스터(FinFET)의 게이트 스택에 관한 것이다. FinFET에 대한 예시적인 구조는 제1 표면을 포함하는 기판, 제1 표면의 일부를 커버하는 절연 영역(절연 영역의 탑은 제2 표면을 정의함)을 포함한다. FinFET는 제2 표면 위에 제1 높이로 절연 영역에서 개구부를 통해 배치된 핀(핀의 상위 부분의 베이스는 상위 부분의 탑보다 넓음, 상위 부분은 제1 테이퍼 측벽 및 제3 표면을 구비함)을 더 포함한다. FinFET는 제1 테이퍼 측벽 및 제3 표면을 커버하는 게이트 유전체, 및 게이트 유전체 위를 횡단하는 전도성 게이트 스트립(전도성 게이트 스트립은 핀의 세로 방향을 따라 제2 테이퍼 측벽을 구비함)을 더 포함한다.

Description

핀 전계 효과 트랜지스터의 게이트 스택{GATE STACK OF FIN FIELD EFFECT TRANSISTOR}
관련 출원
본 출원은 2012년 3월 28일 출원된 미국 가특허 출원 제61/616,965호의 우선권을 주장하며, 이는 그 전체가 참조로써 본 출원에 포함된다.
기술분야
본 발명개시는 집적 회로 제조에 관한 것으로, 보다 구체적으로는 게이트 스택을 갖는 핀 전계 효과 트랜지스터에 관한 것이다.
반도체 산업이 높은 장치 밀도, 높은 성능, 및 비용 절감을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 이슈 모두의 도전과제는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 입체적인 설계의 개발을 야기시켰다. 종래의 FinFET는, 예를 들어 기판의 실리콘 층의 일부를 에칭하여 제거함으로써 형성된 기판으로부터 확장된 얇은 수직 "핀"(또는 핀 구조)으로 제조된다. FinFET의 채널이 이 수직 핀에 형성된다. 게이트는 핀 위에 제공된다(예컨대, 래핑). 채널의 양측 상에 게이트를 구비하는 것은, 양측으로부터 채널의 게이트 제어를 허용한다. 게다가, 선택적으로 성장된 실리콘 게르마늄을 이용하는, FinFET의 리세스된 소스/드레인(S/D) 부분에서 변형된 물질이 이용되어 캐리어 이동도를 향상시킬 수 있다.
그러나, 상보형 금속 산화막 반도체(complementary metal-oxide-semiconductor; CMOS) 제조에서 이러한 피처 및 공정들을 구현하기 위한 도전과제가 있다. 수직 핀 간의 간격이 축소함에 따라, 이러한 문제들이 악화된다. 예를 들어, 게이트 전극이 FinFET의 채널을 완전히 래핑하지 않으면 FinFET는 완전히 감소 되지 않아서, 장치 불안정 및/또는 장치 고장의 가능성을 증가시킨다.
핀 전계 효과 트랜지스터(FinFET)는 제1 표면을 포함하는 기판, 제1 표면의 일부를 커버하는 절연 영역(절연 영역의 탑은 제2 표면을 정의함), 제2 표면 위에 제1 높이로 절연 영역에서 개구부를 통해 배치된 핀(핀의 상위 부분의 베이스는 상위 부분의 탑보다 넓음, 상위 부분은 제1 테이퍼 측벽 및 제3 표면을 구비함), 제1 테이퍼 측벽 및 제3 표면을 커버하는 게이트 유전체, 및 게이트 유전체 위를 횡단하는 전도성 게이트 스트립(전도성 게이트 스트립은 핀의 세로 방향을 따라 제2 테이퍼 측벽을 구비함)을 포함한다.
본 발명에 따르면, 게이트 스택을 갖는 핀 전계 효과 트랜지스터를 제공하는 것이 가능하다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 양태에 따른 핀 전계 효과 트랜지스터(FinFET)의 게이트 스택을 제조하는 방법을 나타내는 흐름도이다.
도 2a 내지 도 8c는 본 발명개시의 다양한 양태에 따라 다양한 제조 단계에서 게이트 스택을 포함하는 FinFET의 배경도, 평면도, 측면도 및 횡단면도이다.
다음의 개시는 본 발명의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
도 1을 참조하면, 본 발명개시의 다양한 양태에 따라 핀 전계 효과 트랜지스터(FinFET)의 게이트 스택을 제조하는 방법(100)의 흐름도가 나타난다. 방법(100)은 기판이 제공되는 단계(102)에서 시작한다. 방법(100)은 단계(104)로 계속 진행하고, 이 단계에서, 핀은 기판에 형성되고, 핀의 상위 부분의 베이스는 상위 부분의 정점보다 넓으며, 상위 부분은 제1 테이퍼 측벽 및 탑 표면을 구비한다. 방법(100)은 단계(106)로 계속 진행하고, 이 단계에서, 제1 테이퍼 측벽 및 탑 표면을 커버하는 게이트 유전체가 형성된다. 방법(100)은 단계(108)로 계속 진행하고, 이 단계에서, 게이트 유전체 위를 횡단하는 전도성 게이트 스트립이 형성되고, 전도성 게이트 스트립은 핀의 세로 방향을 따라 제2 테이퍼 측벽을 구비한다. 이어지는 설명은 도 1의 방법(100)에 따라 제조될 수 있는 FinFET의 실시예들을 나타낸다.
도 2a 내지 도 8c는 본 발명개시의 다양한 양태에 따라 다양한 제조 단계에서 테이퍼 게이트 스택(230)을 포함하는 FinFET(200)의 배경도, 평면도, 측면도 및 횡단면도이다. 본 발명개시에서 이용됨에 따라, FinFET(200)는 임의의 핀 기반, 멀티 게이트 트랜지스터를 나타낸다. FinFET(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(IC)에 포함될 수 있다. 일부 실시예들에서, 도 1에서 언급된 동작들의 성능은 완성된 FinFET(200)를 생성하지 않음을 유념한다. 완성된 FinFET(200)는 상보형 금속 산화막 반도체(CMOS) 기술 공정을 이용하여 제조될 수 있다. 따라서, 도 1의 방법(100) 이전에, 방법 동안에, 및/또는 방법 이후에 추가의 공정들이 제공될 수 있고, 일부 다른 공정들이 본 명세서에 간단히 기술될 수 있음을 이해한다. 또한, 도 2a 내지 도 8c는 본 발명개시의 개념의 더욱 양호한 이해를 위해 간략화되었다. 예를 들어, 도면들은 FinFET(200)를 나타내지만, 집적 회로(IC)는 저항, 커패시터, 인덕터, 퓨즈 등을 포함하는 다수의 다른 장치들을 포함할 수 있음을 이해한다.
도 2a 및 도 2b, 그리고 도 1의 단계(102)를 참조하면, 기판(202)이 제공된다. 도 2a는 실시예에 따라 다양한 제조 단계들 중 한 단계에서 기판(202)을 구비하는 FinFET(200)의 배경도이고, 도 2b는 도 2a의 라인(a-a)을 따라 취해진 FinFET(200)의 횡단면도이다. 적어도 하나의 실시예에서, 기판(202)은 크리스털린 실리콘 기판(예컨대, 웨이퍼)을 포함한다. 기판(202)은 설계 요건에 따라 다양한 도핑된 영역을 포함할 수 있다(예컨대, p형 기판 또는 n형 기판). 일부 실시예에서, 도핑된 영역은 p형 도펀트 또는 n형 도펀트로 도핑될 수 있다. 예를 들어, 도핑된 영역은 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합으로 도핑될 수 있다. 도핑된 영역은 n형 FinFET를 위해 구성되거나, 또는 대안적으로, p형 FinFET를 위해 구성될 수 있다.
일부 대안적인 실시예들에서, 기판(202)은 게르마늄 및 다이아몬드와 같은 일부 다른 적합한 기본 반도체; 갈륨 비소, 실리콘 카바이드, 인듐 비소, 또는 인듐 인과 같은 적합한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인, 또는 갈륨 인듐 인과 같은 적합한 혼정 반도체로 만들어질 수 있다. 게다가, 기판(202)은 에피택셜 층(epi 층)을 포함할 수 있고, 성능 향상을 위해 변형될 수 있으며, 및/또는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조를 포함할 수 있다.
일 실시예에서, 패드 층(204a) 및 마스크 층(204b)이 반도체 기판(202) 상에 형성된다. 패드 층(204a)은 예를 들어, 열 산화 공정을 이용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 층(204a)은 반도체 기판(202)과 마스크 층(204b) 간에 접착층의 역할을 할 수 있다. 패드 층(204a)은 또한 마스크 층(204b)을 에칭하는 동안 에칭 정지층의 역할을 할 수 있다. 적어도 하나의 실시예에서, 마스크 층(204b)은, 예를 들어 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 및/또는 플라즈마 향상 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 이용하여 실리콘 질화물로 형성된다. 마스크 층(204b)은 그 다음의 포토리소그래피 공정 동안에 하드 마스크로서 이용된다. 감광층(206)이 마스크 층(204b) 상에 형성되고, 그 다음에 패턴화되어, 감광층(206) 내에 개구부(208)를 형성한다.
도 3a, 도 3b, 및 도 3c, 그리고 도 1의 단계(104)를 참조하면, 감광층(206) 내에 개구부(208)의 형성 이후에, 도 3a, 도 3b, 및 도 3c의 구조는 기판(202)에 핀(212)을 형성함으로써 생성되고, 핀(212)의 상위 부분(214)의 베이스(214b)는 정점(214t)보다 넓으며, 상위 부분(214)은 제1 테이퍼 측벽(214w) 및 탑 표면(214s)(도 6b 및 도 6c에 도시됨)을 구비한다. 도 3a는 실시예에 따라 다양한 제조 단계 중 한 단계에서 FinFET(200)의 배경도이다. 도 3b는 도 3a의 라인(a-a)을 따라 취해진 FinFET(200)의 횡단면도이고, 도 3c는 도 3a의 FinFET(200)의 평면도이다.
마스크 층(204b) 및 패드 층(204a)이 개구부(208)를 통해 에칭되어 밑에 있는 반도체 기판(202)을 노출한다. 그 다음에, 노출된 반도체 기판(202)은 에칭되어 반도체 기판(202)의 제1 표면(202s)을 갖는 트렌치(210)를 형성한다. 트렌치(210) 사이의 반도체 기판(202)의 일부는 하나의 반도체 핀(212)을 형성한다. 도시된 실시예에서, 반도체 핀(212)은 상위 부분(214) 및 하위 부분(216)(파선으로 분리됨)을 포함한다. 본 실시예에서, 상위 부분(214) 및 하위 부분(216)은 실리콘과 같은 동일한 물질을 포함한다.
트렌치(210)는 서로 평행한 스트립(FinFET(200)의 탑에서부터 볼 때)이고, 서로에 대하여 밀접하게 배치될 수 있다. 트렌치(210) 각각은 폭, 깊이를 가지고, 간격(S) 만큼 인접 트렌치로부터 이격된다. 예를 들어, 트렌치(210) 사이의 간격(S)은 대략 30 nm보다 작을 수 있다. 대안적인 실시예들에서, 트렌치(210)는 연속적이고 반도체 핀(212)(도 3c에 도시됨)을 둘러쌀 수 있다. 그리고 나서, 감광층(206)이 제거된다. 다음에, 세정(cleaning)이 수행되어 반도체 기판(202)의 자연 산화물(native oxide)을 제거할 수 있다. 세정은 DHF(diluted hydrofluoric) 산을 이용하여 수행될 수 있다.
그리고 나서, 라이너 산화물(도시되지 않음)이 트렌치(210)에 선택적으로 형성된다. 실시예에서, 라이너 산화물은 대략 20 Å 내지 대략 500 Å 범위의 두께를 갖는 열 산화물일 수 있다. 일부 실시예들에서, 라이너 산화물은 인 시추 증기 발생(in-situ steam generation; ISSG) 등을 이용하여 형성될 수 있다. 라이너 산화물의 형성은 트렌치(210)의 코너를 둥글게 만들어서, 전기장을 줄이므로, 결과적인 집적 회로의 성능을 향상시킨다.
도 4a는 실시예에 따라 다양한 제조 단계들 중 한 단계에서 FinFET(200)의 배경도이고, 도 4b는 도 4a의 라인(a-a)을 따라 취해진 FinFET(200)의 횡단면도이다. 트렌치(210)는 유전체(218)로 충진(fill)된다. 유전체(218)는 실리콘 산화물을 포함할 수 있으므로, 본 개시에서 산화물(218)로서 칭할 수도 있다. 일부 실시예들에서, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 실리케이트 글래스(fluoride-doped silicate glass; FSG), 또는 저유전율(low-K) 유전체와 같은 다른 유전체가 또한 이용될 수 있다. 실시예에서, 산화물(218)은 고밀도 플라즈마(high-density-plasma; HDP) CVD 공정을 이용하여, 반응 전구체로서 실란(SiH4) 및 산소(O2)를 이용하여, 형성될 수 있다. 다른 실시예들에서, 산화물(218)은 감압 CVD(sub-atmospheric CVD; SACVD) 공정 또는 고 세장비 고정(high aspect ratio process; HARP)를 이용하여 형성될 수 있고, 공정 기체는 테트라에틸오르토실리케이트(Tetraethylorthosilicate; TEOS) 및/또는 오존(O3)을 포함할 수 있다. 또 다른 실시예들에서, 산화물(218)은 HSQ(hydrogen silsesquioxane) 또는 MSQ(methyl silsesquioxane)와 같은 스핀 온 유전체(spin-on-dielectric; SOD) 공정을 이용하여 형성될 수 있다.
도 4a 및 도 4b는 유전체(218)의 증착 이후의 결과 구조를 도시한다. 그리고 나서, 화학적 기계적 연마가 수행되고, 그 다음에 마스크 층(204b) 및 패드 층(204a)이 제거된다. 결과 구조는 도 5a 및 도 5b에 도시된다. 도 5a는 실시예에 따라 다양한 제조 단계들 중 한 단계에서 FinFET(200)의 배경도이고, 도 5b는 도 5a의 라인(a-a)을 따라 취해진 FinFET(200)의 횡단면도이다.
트렌치(210)에서 산화물(218)의 잔여 부분은 이하에 절연 영역(218a)으로서 칭한다. 이중 게이트 실시예들에서, 마스크 층(204b) 및 패드 층(204a)은 핀(212)(도시되지 않음)의 탑에 남아 있다. 삼중 게이트 실시예들에서, 마스크 층(204b)은 실리콘 질화물로 형성되고, 마스크 층(204b)은 핫 H3PO4를 이용하여 습식 공정으로 제거될 수 있으며, 패드 층(204a)은 실리콘 산화물로 형성되었다면 희석 HF 산을 이용하여 제거될 수 있다. 핀의 탑에 남아 있는 마스크 층 및 패드 층은 이중 게이트 FinFET를 형성하기 위해 핀의 탑이 턴온(turn-on)하는 것을 막을 수 있다. 일부 대안적인 실시예들에서, 마스크 층(204b) 및 패드 층(204a)의 제거는, 도 6a, 도 6b, 및 도 6c에 도시된 리세스 단계에서 절연 영역(218a)의 리세스 이후에, 수행될 수 있다.
대안적인 실시예들에서, 핀(212)의 상위 부분(214)은 장치 성능을 향상시키기 위해 다른 반도체 물질로 교체된다. 하드 마스크로서 절연 영역(218a)을 이용하여, 핀(212)의 상위 부분(214)은 에칭 단계에 의해 리세스된다. 그리고 나서, Ge와 같은 상이한 물질이 epi 성장되어 리세스된 부분을 충진한다. 도시된 실시예에서, 핀(212)의 상위 부분(214)(Ge 포함) 및 핀(212)의 하위 부분(216)(Si 포함)은 상이한 물질을 포함한다.
도 6a, 도 6b, 및 도 6c에 도시된 바와 같이, 마스크 층(204b) 및 패드 층(204a)의 제거 이후에, 절연 영역(218a)은 에칭 단계에 의해 리세스되어, 그 결과 리세스(220)를 야기한다. 도 6a는 실시예에 따라 다양한 제조 단계 중 한 단계에서 FinFET(200)의 배경도이다. 도 6b는 도 6a의 라인(a-a)을 따라 취해진 FinFET(200)의 횡단면도이고, 도 6c는 도 6a의 FinFET(200)의 평면도이다. 일 실시예에서, 에칭 단계는, 예를 들어 HF(hydrofluoric) 산에 기판(202)을 담금으로써, 습식 에칭 공정을 이용하여 수행될 수 있다. 다른 실시예에서, 에칭 단계는 건식 에칭 공정을 이용하여 수행될 수 있고, 예를 들어, 건식 에칭 공정은 에칭 기체로서 CHF3 또는 BF3를 이용함으로써 수행될 수 있다.
잔여 절연 영역(218b)은 서로 평행한 스트립(FinFET(200)의 탑에서부터 볼 때)이고, 서로에 대하여 밀접하게 배치될 수 있다. 대안적인 실시예들에서, 잔여 절연 영역(218b)은 연속적이고 반도체 핀(212)(도 6c에 도시됨)을 둘러쌀 수 있다. 도 6c는 도 6a의 FinFET(200)의 평면도이고, 도 6a에 도시되지 않은 잔여 절연 영역(218b)을 더 포함한다. 더욱이, 잔여 절연 영역(218b)은 제1 표면(202s)의 일부를 커버하고, 절연 영역의 탑은 제2 표면(218s)을 정의한다.
도시된 실시예에서, 절연 영역(218b)에서 개구부를 통해 핀(212)은 제2 표면(218s) 위에서 제1 높이(H1)을 갖고, 핀(212)의 상위 부분(214)(파선으로 도시됨)의 베이스(214b)는 정점(214t)보다 넓으며, 상위 부분(214)은 제1 테이퍼 측벽(214w) 및 탑 표면(214s)(제3 표면(214s)으로 정의됨)을 갖는다. 일 실시예에서, 베이스(214b)는 제2 표면(218s)과 동일 평면에 있을 수 있지만, 베이스(214b)는 제2 표면(218s)보다 높거나 낮을 수도 있다. 따라서, 핀(212)의 상위 부분(214)은 FinFET(200)의 채널 영역을 형성하는데 이용된다.
적어도 하나의 실시예에서, 제1 표면(202s)에 대한 제1 테이퍼 측벽(214w)의 각(214a)은 대략 84 도 내지 88 도이다. 일부 실시예들에서, 제1 테이퍼 측벽(214w)의 최대 폭(W2)과 제3 표면(214s)의 폭(W1)의 차이는 대략 1.5 nm 내지 5 nm의 범위에 있다. 일부 실시예들에서, 제2 표면(218s) 위에서 상위 부분(214)의 제1 높이(H1)는 대략 20 nm 내지 50 nm의 범위에 있다.
일부 실시예들에서, 반도체 핀(212)은 베이스(214b)로부터 제1 표면(202s)으로 아래쪽으로 확장된 하위 부분(216)을 더 포함하고, 하위 부분(216)은 제2 높이(H2)를 갖는다. 하위 부분(216)은 제3 테이퍼 측벽(216w)을 갖는다. 적어도 하나의 실시예에서, 제1 표면(202s)에 대한 제3 테이퍼 측벽(216w)의 각(216a)은 대략 60 도 내지 85 도이다. 일부 실시예들에서, 제3 테이퍼 측벽(216w)의 최대 폭(W3)과 제1 테이퍼 측벽(214w)의 최대 폭(W2)의 차이는 대략 3 nm 내지 10 nm의 범위에 있다. 또 다른 실시예에서, 제1 높이(H1) 대 제2 높이(H2)의 비는 대략 0.2 내지 0.5에 이른다. 상위 부분(214)보다 더욱 엄격한 볼륨을 가지므로, 하위 부분(216)은 절연 영역(218b)에서 높은 응력(stress)으로 인해 FinFET(200)의 fin(202) 변형을 피할 수 있다.
그리고 나서, 테이퍼 게이트 스택(230)이 기판(202) 위의 상위 부분(214)의 제3 표면(214s) 및 제1 테이퍼 측벽(214w) 위에 형성되고 절연 영역(218b)의 제2 표면(218s)을 가로질러 확장된다. 일부 실시예들에서, 테이퍼 게이트 스택(230)은 게이트 유전체(222b) 및 게이트 유전체(222b) 위에 게이트 전극층(224b)(도 8a, 도 8b, 및 도 8c에 도시됨)을 포함한다.
도 7a 및 도 7b, 그리고 게이트 스택(예컨대, 도 8a, 도 8b, 및 도 8c에 도시된 테이퍼 게이트 스택(230))을 제조하는 도 1의 단계(106)에 도시된 바와 같이, 도 7a 및 도 7b의 구조는 상위 부분(214)의 제3 표면(214s) 및 제1 테이퍼 측벽(214w)을 커버하도록 게이트 유전체(222)를 형성하고 절연 영역(218b)의 제2 표면(218s)을 가로질러 확장함으로써 생성된다. 도 7a는 실시예에 따라 다양한 제조 단계들 중 한 단계에서 FinFET(200)의 배경도이고, 도 7b는 도 7a의 라인(a-a)을 따라 취해진 FinFET(200)의 횡단면도이다.
일부 실시예들에서, 게이트 유전체(222)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 고유전율(high-k) 유전체를 포함할 수 있다. 고유전율 유전체는 금속 산화물을 포함한다. 고유전율 유전체를 위해 이용되는 금속 산화물의 예는, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼합물의 산화물을 포함한다. 도시된 실시예에서, 게이트 유전체(222)는 대략 10 옹스트롬 내지 30 옹스트롬의 범위의 두께를 갖는 고유전율 유전층이다. 게이트 유전체(222)는 원자층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 열산화, UV-오존 산화, 또는 이들의 조합과 같은 적합한 공정을 이용하여 형성될 수 있다. 게이트 유전체(222)는 게이트 유전체(222)와 핀(212)의 상위 부분(214)(즉, FinFET(200)의 채널 영역) 사이의 손상을 줄이기 위해 계면층(도시되지 않음)을 더 포함할 수 있다. 계면층은 실리콘 산화물을 포함할 수 있다.
그리고 나서, 도 7a 및 도 7b 및 도 1의 단계(108)에 도시된 바와 같이, 게이트 전극층(224)이 게이트 유전체(222) 위에 형성된다. 본 실시예에서, 반도체 핀(212)의 상위 부분(214)을 커버하는 게이트 전극층(224)은 개별 FinFET(200)를 형성하는데 이용된다. 대안적인 실시예에서, 게이트 전극층(224)은 하나 이상의 반도체 핀(212)(도시되지 않음)의 상위 부분(214)을 커버하여, 결과적인 FinFET(200)는 하나 보다 많은 핀을 포함한다.
일부 실시예들에서, 게이트 전극층(224)은 단일층 구조 또는 다층 구조를 포함할 수 있다. 적어도 하나의 실시예에서, 게이트 전극층(224)은 폴리실리콘을 포함한다. 더욱이, 게이트 전극층(224)은 균일 도핑 또는 불균일 도핑을 이용하여 도핑된 폴리실리콘일 수 있다. 일부 실시예들에서, 게이트 전극층(224)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, 및 Zr의 그룹으로부터 선택된 금속을 포함한다. 일부 실시예들에서, 게이트 전극층(224)은 TiN, WN, TaN, 및 Ru의 그룹으로부터 선택된 금속을 포함한다. 도시된 실시예에서, 게이트 전극층(224)은 대략 30 nm 내지 대략 60 nm 범위의 두께를 포함한다. 게이트 전극층(224)은 ALD, CVD, PVD, 도금, 또는 이들의 조합과 같은 적합한 공정에 의해 형성될 수 있다.
이 시점까지의 공정 단계들은 상위 부분(214)의 제3 표면(214s) 및 제1 테이퍼 측벽(214w)을 커버하는 게이트 유전체(222), 및 게이트 유전체(222) 위에 형성된 게이트 전극층(224)을 구비하는 기판(202)을 제공하였다. 일부 실시예들에서, 포토레지스트층이 스핀온(spin-on) 코팅과 같은 적합한 공정에 의해 게이트 전극층(224) 위에 형성되고, 적절한 리소그래피 패턴화 방법에 의해 게이트 전극층(224) 위에 패턴화된 포토레지스트 피처(226)를 형성하도록 패턴화된다. 그리고 나서, 패턴화된 포토레지스트 피처(226)는 건식 에칭 공정을 이용하여 밑에 있는 층들(즉, 게이트 유전체(222) 및 게이트 전극층(224))에 전달되어 핀(212)의 세로 방향을 따라 게이트 스택을 형성할 수 있다. 패턴화된 게이트 전극층은 전도성 게이트 스트립으로 칭한다. 따라서, 전도성 게이트 스트립은 핀(212)의 노출된 상위 부분(214)의 채널 부분을 래핑한다.
그러나, (제1 테이퍼 측벽(214w)을 갖는) 핀(212)의 세로 방향을 따른 전도성 게이트 스트립은 제1 표면(202s)에 수직이다. 따라서, 넓은 바텀을 갖는 제1 테이퍼 측벽(214w)은 전도성 게이트 스트립에 의해 완전히 래핑되지 않고, 그 결과 FinFET가 온 상태(on-state)에 있을 때 완전히 감소되지 않은 핀을 야기한다. 이것은 제1 테이퍼 측벽(214w)의 하위 부분 상에서 서브-스레숄드(Sub-threshold) 누설을 증가시켜고 드레인 유기 장벽 저하(Drain Induced Barrier Lowering; DIBL)를 감소시켜서, 장치 성능을 저하시킨다.
따라서, 도 8a, 도 8b, 및 도 8c를 참조하여 이하에 기술되는 처리는, 게이트 유전체(222) 및 게이트 전극층(224)을 에칭하여 제1 테이퍼 측벽(214w)의 넓은 바텀을 완전히 래핑하도록 핀(212)의 세로 방향을 따라 테이퍼 게이트 스택을 형성할 수 있다. 이것은 FinFET가 온 상태에 있을 때 완전히 감소되지 않은 핀을 형성하는 것을 도울 수 있어서, FinFET(200)의 서브-스레숄드 누설 및 DIBL을 향상시키므로 장치 성능을 업그레이드 할 수 있다.
도 8a, 도 8b 및 도 8c, 그리고 테이퍼 게이트 스택(230)을 제조하는 도 1의 단계(108)에 도시된 바와 같이, 도 8a, 도 8b 및 도 8c의 구조는, 게이트 유전체(222b) 위를 횡단하는 전도성 게이트 스트립(224b)을 형성함으로써 생성되고, 전도성 게이트 스트립(224b)은 핀(212)의 세로 방향을 따라 제2 테이퍼 측벽(224w)을 구비한다. 도 8a는 실시예에 따라 다양한 제조 단계 중 한 단계에서 FinFET(200)의 배경도이다. 도 8b는 도 8a의 라인(a-a)을 따라 취해진 FinFET(200)의 횡단면도이고, 도 8c는 도 8a의 라인(a-a)에 수직인 평면을 따른 FinFET(200)의 단면도이다.
도 8a, 도 8b 및 도 8c에 도시된 바와 같이, 패턴화된 포토레지스트 피처(226)는 건식 에칭 공정을 이용하여 밑에 있는 층들(즉, 게이트 유전체(222) 및 게이트 전극층(224))에 전달되어 핀(212)의 세로 방향을 따라 테이퍼 게이트 스택(230)을 형성할 수 있다. 적어도 하나의 실시예에서, 게이트 전극층(224)이 폴리 실리콘이면, 건식 에칭 공정 단계는 에칭 기체로서 Cl2, HBr 및 He를 이용하여 대략 650 내지 800W의 소스 전력, 대략 100 내지 120W의 바이어스 전력, 및 대략 60 내지 200 mTorr의 압력 하에서 수행될 수 있다. 패턴화된 포토레지스트 피처(226)는 그 후에 해체될 수 있다.
도시된 실시예에서, 잔여 게이트 유전체(222b)는 제1 테이퍼 측벽(214w) 및 제3 표면(214s)을 커버하고, 잔여 게이트 전극층(224b)(또는 전도성 게이트 스트립(224b)으로 칭해짐)은 잔여 게이트 유전체(222b) 위를 횡단하며, 전도성 게이트 스트립(224b)은 핀(212)의 세로 방향을 따라 제2 테이퍼 측벽(224w)을 구비한다. 적어도 하나의 실시예에서, 제1 표면(202s)에 대한 제2 테이퍼 측벽(224w)의 각(224a)은 대략 85 도 내지 88 도이다. 일부 실시예들에서, 제2 테이퍼 측벽(224w)의 최대 폭(W5) 대 제2 테이퍼 측벽(224w)의 최소 폭(W4)의 비는 1.05 내지 1.25이다. 일부 실시예들에서, 전도성 게이트 스트립(224b)은 제2 테이퍼 측벽(224w) 위에 수직 부분(224c)을 실직적으로 더 포함한다.
도시된 실시예에서, 잔여 게이트 유전체(222b) 및 전도성 게이트 스트립(224b)은 조합되어 테이퍼 게이트 스택(230)으로 불린다. 테이퍼 게이트 스택(230)은 제1 테이퍼 측벽(214w)의 넓은 바텀을 래핑할 수 있다. 따라서, 방법(100)은 FinFET가 온 상태에 있을 때 완전히 감소된 핀을 형성하는 것을 도울 수 있어서, FinFET(200)의 서브-스레숄드 누설 및 DIBL을 향상시키므로 장치 성능을 업그레이드 할 수 있다.
도시된 실시예에서, 테이퍼 게이트 스택(230)은 게이트 퍼스트 공정을 이용하여 제조된다. 대안적인 실시예에서, 테이퍼 게이트 스택(230)은 게이트 라스트 공정을 이용하여 제조될 수 있다. 일 실시예에서, 게이트 라스트 공정은 더미 테이퍼 게이트 스택(230)을 둘러싸는 층간 절연체(ILD)를 형성하는 단계, ILD에 트렌치를 형성하고, 그리고 나서 전도성 게이트 스트립으로 트렌치를 충진하기 위해 더미 전도성 게이트 스트립을 제거하는 단계를 포함한다. 일부 실시예에서, 게이트 라스트 공정은 더미 테이퍼 게이트 스택을 둘러싸는 층간 절연체(ILD)를 형성하는 단계, ILD에 트렌치를 형성하고, 그리고 나서 게이트 유전체 및 전도성 게이트 스트립으로 트렌치를 충진하기 위해 더미 전도성 게이트 스트립(224b) 및 더미 게이트 유전체를 제거하는 단계를 포함한다.
FinFET(200)는 소스/드레인 영역, 콘택/비아, 상호접속 금속층, 유전층, 보호층 등과 같은 다양한 피처를 형성하기 위해 CMOS 공정을 더욱 겪을 수 있음을 이해한다. 수정된 게이트 스택이 FinFET가 온 상태일 때 완전히 감소된 핀을 형성하기 위해서 제1 테이퍼 측벽(214w)의 넓은 바텀을 래핑할 수 있어서, FinFET(200)의 서브 스레숄드 누설 및 DIBL을 향상시키므로, 장치 성능을 업그레이드 할 수 있음이 관찰되었다.
실시예에 따라, 핀 전계 효과 트랜지스터(FinFET)는 제1 표면을 포함하는 기판, 제1 표면의 일부를 커버하는 절연 영역(절연 영역의 탑은 제2 표면을 정의함), 제2 표면 위에 제1 높이로 절연 영역에서 개구부를 통해 배치된 핀(핀의 상위 부분의 베이스는 상위 부분의 탑보다 넓음, 상위 부분은 제1 테이퍼 측벽 및 제3 표면을 구비함), 제1 테이퍼 측벽 및 제3 표면을 커버하는 게이트 유전체, 및 게이트 유전체 위를 횡단하는 전도성 게이트 스트립(전도성 게이트 스트립은 핀의 세로 방향을 따라 제2 테이퍼 측벽을 구비함)을 포함한다.
다른 실시예에 따라, 핀 전계 효과 트랜지스터(FinFET)는 제1 표면을 포함하는 기판, 제1 표면의 일부를 커버하는 절연 영역(절연 영역의 탑은 제2 표면을 정의함), 제2 표면 위에 제1 높이로 절연 영역에서 개구부를 통해 배치된 핀(핀의 상위 부분의 베이스는 상위 부분의 탑보다 넓음, 상위 부분은 제1 테이퍼 측벽 및 제3 표면을 구비함, 핀은 상위 부분의 베이스로부터 제1 표면으로 아래쪽으로 확장되고 제2 높이를 갖는 하위 부분을 더 포함함, 하위 부분은 제2 테이퍼 측벽을 구비함), 제1 테이퍼 측벽 및 제3 표면을 커버하는 게이트 유전체, 및 게이트 유전체 위를 횡단하는 전도성 게이트 스트립(전도성 게이트 스트립은 핀의 세로 방향을 따라 제3 테이퍼 측벽을 구비함)을 포함한다.
또 다른 실시예에 따라, 핀 전계 효과 트랜지스터(FinFET)는 제1 표면을 포함하는 기판, 제1 표면의 일부를 커버하는 절연 영역(절연 영역의 탑은 제2 표면을 정의함), 제2 표면 위에 제1 높이로 절연 영역에서 개구부를 통해 배치된 핀(핀의 상위 부분의 베이스는 상위 부분의 탑보다 넓음, 상위 부분은 제1 테이퍼 측벽 및 제3 표면을 구비함), 제1 테이퍼 측벽 및 제3 표면을 커버하는 게이트 유전체, 및 게이트 유전체 위를 횡단하는 전도성 게이트 스트립(전도성 게이트 스트립은 실질적으로 제2 테이퍼 측벽 위에 수직 부분을 더 포함함)을 포함한다.
본 발명은 예시를 통해, 바람직한 실시예 측면에서 설명되었지만, 본 발명은 개시된 실시예들로 한정되지 않는다는 것을 이해하여야 한다. 이와는 달리, 본 발명은 (본 발명분야의 당업자에게 자명할) 다양한 변형들과 유사한 구성들을 커버하도록 의도되었다. 그러므로, 첨부된 청구항들의 범위는 이와 같은 변형들과 유사 구성들을 모두 포함하도록 하는 광범위 해석과 일치되어야 한다.
202: 기판 202s: 제1 표면 204a: 패드 층
204b: 마스크 층 206: 감광층 208: 개구부
210: 트렌치 212: 핀 214: 상위 부분
214b: 베이스 214t: 정점 214w: 제1 테이퍼 측벽
214s: 탑 표면, 제3 표면 216: 하위 부분 216w: 제3 테이퍼 측벽
218: 유전체 218a: 절연 영역 218b: 잔여 절연 영역
218s: 제2 표면 220: 리세스 222b: 게이트 유전체
224b: 게이트 전극층 224w: 제2 테이퍼 측벽 224c: 수직 부분
226: 패턴화된 포토레지스트 피처 230: 테이퍼 게이트 스택

Claims (10)

  1. 핀 전계 효과 트랜지스터(FinFET)에 있어서,
    제1 표면을 포함하는 기판;
    상기 제1 표면의 일부를 커버하는 절연 영역 - 상기 절연 영역의 탑은 제2 표면을 정의함 - ;
    상기 제2 표면 위에 제1 높이로 상기 절연 영역에서 개구부를 통해 배치된 핀 - 상기 핀의 상위 부분의 베이스는 상기 상위 부분의 탑보다 넓고, 상기 상위 부분은 제1 테이퍼 측벽 및 제3 표면을 구비함 - ;
    상기 제1 테이퍼 측벽 및 제3 표면을 커버하는 게이트 유전체; 및
    상기 게이트 유전체 위를 횡단하는 전도성 게이트 스트립 - 상기 전도성 게이트 스트립은 상기 핀의 세로 방향을 따라 제2 테이퍼 측벽을 구비함 -
    을 포함하는 핀 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 제1 표면에 대한 상기 제1 테이퍼 측벽의 각은 84 도 내지 88 도인 것인, 핀 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 제1 높이는 20 nm 내지 50 nm의 범위에 있는 것인, 핀 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 핀은 상기 상위 부분의 베이스로부터 상기 제1 표면으로 아래쪽으로 확장되고 제2 높이를 갖는 하위 부분을 더 포함하고, 상기 하위 부분은 제3 테이퍼 측벽을 구비하는 것인, 핀 전계 효과 트랜지스터.
  5. 제4항에 있어서, 상기 제1 표면에 대한 상기 제3 테이퍼 측벽의 각은 60 도 내지 85 도인 것인, 핀 전계 효과 트랜지스터.
  6. 제4항에 있어서, 상기 제1 높이 대 상기 제2 높이의 비는 0.2 내지 0.5인 것인, 핀 전계 효과 트랜지스터.
  7. 제1항에 있어서, 상기 제1 표면에 대한 상기 제2 테이퍼 측벽의 각은 85 도 내지 88 도인 것인, 핀 전계 효과 트랜지스터.
  8. 제1항에 있어서, 상기 제2 테이퍼 측벽의 최대 폭 대 상기 제2 테이퍼 측벽의 최소 폭의 비는 1.05 내지 1.25인 것인, 핀 전계 효과 트랜지스터.
  9. 제1항에 있어서, 상기 전도성 게이트 스트립은 상기 제2 테이퍼 측벽 위에 수직 부분을 더 포함하는 핀 전계 효과 트랜지스터.
  10. 제1항에 있어서, 상기 제3 표면과 상기 게이트 유전체 사이에 계면층을 더 포함하는 핀 전계 효과 트랜지스터.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200036738A (ko) * 2018-09-27 2020-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 디바이스 및 그 형성 방법
KR20220007486A (ko) * 2020-07-10 2022-01-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스의 제조 방법 및 반도체 디바이스

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735235B2 (en) 2008-08-20 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit metal gate structure and method of fabrication
US8440517B2 (en) * 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US20130193513A1 (en) * 2012-02-01 2013-08-01 International Business Machines Corporation Multi-Gate Field Effect Transistor with a Tapered Gate Profile
US8629512B2 (en) 2012-03-28 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack of fin field effect transistor with slanted sidewalls
US9564367B2 (en) * 2012-09-13 2017-02-07 Globalfoundries Inc. Methods of forming different FinFET devices with different threshold voltages and integrated circuit products containing such devices
KR20140052734A (ko) * 2012-10-25 2014-05-07 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102017616B1 (ko) * 2013-01-02 2019-09-03 삼성전자주식회사 전계 효과 트랜지스터
US9041125B2 (en) * 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
CN103346086B (zh) * 2013-05-31 2016-08-10 上海华力微电子有限公司 嵌入式锗硅结构的制造方法
CN105531797A (zh) * 2013-06-28 2016-04-27 英特尔公司 具有用于III-N外延的Si（100）晶片上的Si（111）平面的纳米结构和纳米特征
US20150014808A1 (en) * 2013-07-11 2015-01-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9299784B2 (en) * 2013-10-06 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with non-linear surface
US9142474B2 (en) 2013-10-07 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation structure of fin field effect transistor
US9287262B2 (en) 2013-10-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivated and faceted for fin field effect transistor
KR102148336B1 (ko) * 2013-11-26 2020-08-27 삼성전자주식회사 표면 처리 방법, 반도체 제조 방법 및 이에 의해 제조된 반도체 장치
US9136356B2 (en) * 2014-02-10 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-planar field effect transistor having a semiconductor fin and method for manufacturing
US9209304B2 (en) * 2014-02-13 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. N/P MOS FinFET performance enhancement by specific orientation surface
US20160049488A1 (en) * 2014-08-13 2016-02-18 Globalfoundries Inc. Semiconductor gate with wide top or bottom
US9614088B2 (en) * 2014-08-20 2017-04-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate structure and manufacturing method thereof
KR20160033865A (ko) * 2014-09-18 2016-03-29 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법
US9287264B1 (en) 2014-12-05 2016-03-15 Globalfoundries Inc. Epitaxially grown silicon germanium channel FinFET with silicon underlayer
US9685555B2 (en) * 2014-12-29 2017-06-20 Stmicroelectronics, Inc. High-reliability, low-resistance contacts for nanoscale transistors
KR102327143B1 (ko) 2015-03-03 2021-11-16 삼성전자주식회사 집적회로 소자
US9748394B2 (en) * 2015-05-20 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a multi-portioned gate stack
TWI671819B (zh) 2015-07-01 2019-09-11 聯華電子股份有限公司 半導體裝置及其製作方法
US10269651B2 (en) 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10262870B2 (en) * 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10157748B2 (en) 2016-02-08 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin profile improvement for high performance transistor
US9882000B2 (en) 2016-05-24 2018-01-30 Northrop Grumman Systems Corporation Wrap around gate field effect transistor (WAGFET)
US9837405B1 (en) 2016-08-02 2017-12-05 International Business Machines Corporation Fabrication of a vertical fin field effect transistor having a consistent channel width
US9859420B1 (en) * 2016-08-18 2018-01-02 International Business Machines Corporation Tapered vertical FET having III-V channel
CN106653853B (zh) * 2016-10-28 2019-08-02 沈阳工业大学 具有低泄漏电流的无结折叠i形栅场效应晶体管
US10134893B2 (en) * 2017-02-22 2018-11-20 International Business Machines Corporation Fabrication of a vertical field effect transistor device with a modified vertical fin geometry
US10068980B1 (en) 2017-04-26 2018-09-04 International Business Machines Corporation Vertical fin with a gate structure having a modified gate geometry
US10153353B1 (en) 2017-06-05 2018-12-11 United Microelectronics Corp. Semiconductor structure
DE102017126027B4 (de) 2017-07-31 2022-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Metallgatestruktur und Verfahren
US10283503B2 (en) 2017-07-31 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
KR102303300B1 (ko) 2017-08-04 2021-09-16 삼성전자주식회사 반도체 장치
KR102492733B1 (ko) 2017-09-29 2023-01-27 삼성디스플레이 주식회사 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US10566444B2 (en) 2017-12-21 2020-02-18 International Business Machines Corporation Vertical fin field effect transistor with a reduced gate-to-bottom source/drain parasitic capacitance
CN109994384B (zh) * 2017-12-29 2022-07-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110957219B (zh) * 2018-09-26 2023-12-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111312817B (zh) * 2018-12-12 2023-03-24 联华电子股份有限公司 具有特殊栅极外型的鳍式场效晶体管结构
US11557590B2 (en) * 2020-02-19 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate profile optimization

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61170064A (ja) * 1985-01-24 1986-07-31 Oki Electric Ind Co Ltd Ｍｉｓ型電界トランジスタの製造方法
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
US6960517B2 (en) * 2003-06-30 2005-11-01 Intel Corporation N-gate transistor
KR100496891B1 (ko) 2003-08-14 2005-06-23 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법
JPWO2005022637A1 (ja) * 2003-08-28 2007-11-01 日本電気株式会社 フィン型電界効果トランジスタを有する半導体装置
US20070075372A1 (en) * 2003-10-20 2007-04-05 Nec Corporation Semiconductor device and manufacturing process therefor
EP1555688B1 (en) * 2004-01-17 2009-11-11 Samsung Electronics Co., Ltd. Method of manufacturing a multi-sided-channel finfet transistor
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7355233B2 (en) * 2004-05-12 2008-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for multiple-gate semiconductor device with angled sidewalls
KR100560818B1 (ko) * 2004-06-02 2006-03-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP4675585B2 (ja) 2004-06-22 2011-04-27 シャープ株式会社 電界効果トランジスタ
JP4473741B2 (ja) * 2005-01-27 2010-06-02 株式会社東芝 半導体装置および半導体装置の製造方法
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
KR100652433B1 (ko) * 2005-09-08 2006-12-01 삼성전자주식회사 다중 비트 저장이 가능한 비휘발성 메모리 소자 및 그 제조방법
US7569896B2 (en) * 2006-05-22 2009-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with stressed channels
US7678648B2 (en) * 2006-07-14 2010-03-16 Micron Technology, Inc. Subresolution silicon features and methods for forming the same
US8927353B2 (en) * 2007-05-07 2015-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method of forming the same
JP2008300384A (ja) * 2007-05-29 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
US8174073B2 (en) * 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US7906802B2 (en) * 2009-01-28 2011-03-15 Infineon Technologies Ag Semiconductor element and a method for producing the same
US8319311B2 (en) * 2009-03-16 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid STI gap-filling approach
CN102117737B (zh) * 2009-12-30 2015-01-07 中国科学院微电子研究所 减小半导体器件中ler的方法及半导体器件
CN102117748B (zh) * 2009-12-31 2012-06-20 上海华虹Nec电子有限公司 双极晶体管的集电区和集电区埋层的制造方法
JP5166458B2 (ja) * 2010-01-22 2013-03-21 株式会社東芝 半導体装置及びその製造方法
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
EP2455967B1 (en) * 2010-11-18 2018-05-23 IMEC vzw A method for forming a buried dielectric layer underneath a semiconductor fin
US9105654B2 (en) * 2012-03-21 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain profile for FinFET
US8629512B2 (en) * 2012-03-28 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack of fin field effect transistor with slanted sidewalls

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200036738A (ko) * 2018-09-27 2020-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Finfet 디바이스 및 그 형성 방법
US11094826B2 (en) 2018-09-27 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US11764301B2 (en) 2018-09-27 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
KR20220007486A (ko) * 2020-07-10 2022-01-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스의 제조 방법 및 반도체 디바이스
US11430893B2 (en) 2020-07-10 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US12015085B2 (en) 2020-07-10 2024-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device including etching polysilicon

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