DE102012111082B4

DE102012111082B4 - Gate-Stapel eines Fin-Feldeffekttransistors

Info

Publication number: DE102012111082B4
Application number: DE102012111082.4A
Authority: DE
Inventors: Jhon Jhy Liaw
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2012-03-28
Filing date: 2012-11-19
Publication date: 2017-08-24
Anticipated expiration: 2032-11-20
Also published as: CN103367442B; US8629512B2; US9196732B2; TWI512988B; US20190348528A1; DE102012111082A1; US9825150B2; KR101372603B1; US10388767B2; US20180069102A1; US20140097506A1; US20160056271A1; TW201340322A; US20130256764A1; US11257930B2; KR20130109909A; CN103367442A

Abstract

Fin-Feldeffekttransistor (FinFET), umfassend: ein Substrat (202) mit einer ersten Oberfläche (202s); ein Isoliergebiet (218b), welches einen Abschnitt der ersten Oberfläche (202s) abdeckt, wobei die Decke des Isoliergebietes (218b) eine zweite Oberfläche (218s) bildet; eine Finne (212), welche durch eine Öffnung in dem Isoliergebiet (218b) bis zu einer ersten Höhe oberhalb der zweiten Oberfläche (218s) aufragt, wobei eine Basis (214b) eines oberen Abschnittes (214) der Finne (212) breiter als die Decke (214t) des oberen Abschnittes (214) ist, wobei der obere Abschnitt (214) erste angeschrägte Seitenwände (214w) und eine dritte Oberfläche (214s) hat; ein Gate-Dielektrikum (222b), welches die ersten angeschrägten Seitenwände (214w) und die dritte Oberfläche (214s) überdeckt; und einen leitenden Gate-Streifen (224b), welcher das Gate-Dielektrikum (222b) überquert, dadurch gekennzeichnet, dass der leitende Gate-Streifen (224b) zweite angeschrägte Seitenwände (214w) hat, die relativ zur Längsrichtung der Finne (212) schräg verlaufen, so dass der Boden des leitenden Gate-Streifens (224b) in der Längsrichtung der Finne (212) verbreitert ist.

Description

GEBIET DER ERFINDUNG
Die Offenbarung betrifft die Fertigung integrierter Schaltungen und insbesondere einen Fin-Feldeffekttransistor mit einem Gate-Stapel. Ein FinFET mit den Merkmalen des Oberbegriffs von Patentanspruch eins ist aus der EP 1 555 688 B1 und der US 2008/0 277 245 A1 bekannt.
HINTERGRUND
Als die Halbleiterindustrie im Bestreben nach höherer Vorrichtungs-Dichte, höherer Leistung und niedrigeren Kosten zur Nanometertechnologie mit Prozessknoten vorstieß, führten Herausforderungen sowohl bezüglich Herstellungs- als auch Funktionspro-blemen zur Entwicklung dreidimensionaler Konstruktionen, wie eines Fin-(Finnen-) oder Rippen-Feldeffekttransistors (FinFET). Ein typischer FinFET wird mit einer dünnen vertikalen „Finne” (oder Finnenstruktur), z. B. durch Wegätzen eines Teils der Siliziumschicht des Substrates, hergestellt, die von einem Substrat wegragt. Der Kanal des FinFET wird in diese vertikale Finne eingeformt. Über der Finne wird ein Gate vorgesehen, (z. B. durch Abdecken bzw. Umhüllen). Die Anwesenheit eines Gates auf beiden Seiten des Kanals gestattet eine Gate-Kontrolle des Kanals von beiden Seiten. Zusätzliche werden verspannte Werkstoffe in den ausgesparten Quelle-/Senke-(S/D)-Abschnitten des FinET unter Nutzung gesondert gewachsenen Silizium-Germaniums dazu eingesetzt, die Träger-Mobilität zu erhöhen.
Jedoch gibt es Forderungen, derartige Merkmale und Verfahren in der Metalloxid-Halbleiter(CMOS)-Herstellung zu implementieren. Wenn der Abstand zwischen vertikalen Finnen abnimmt, werden diese Probleme verstärkt. Beispielsweise wird der FinFET nicht vollständig verarmt, wenn die Gate-Elektrode nicht vollständig den Kanal des FinFET abdeckt, wodurch sich die Wahrscheinlichkeit für eine Instabilität und/oder für einen anderen Fehler erhöht.
Die Erfindung sieht einen FinFET mit den Merkmalen von Patentanspruch 1 vor. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verständlich, wenn diese mit Bezug auf die beiliegenden Zeichnungen gelesen wird. Es sei betont, dass gemäß der üblichen Praxis in der Industrie verschiedene Merkmale nicht maßstäblich dargestellt und nur zu Erläuterungszwecken verwendbar sind. In der Tat können die Dimensionen verschiedener Merkmale zur Klarheit der Diskussion größer oder kleiner als tatsächlich dargestellt sein.
1 ist ein Flussdiagramm zur Darstellung eines Herstellverfahrens eines Gate-Stapels eines Fin-Feldeffekttransistors (FinFET) gemäß verschiedenen Aspekten der vorliegenden Erfindung; und
2A bis 8C sind perspektivische Drauf- und Seitenansichten sowie Querschnittsansichten eines FinFET mit einem Gate-Stapel in verschiedenen Stadien der Herstellung gemäß verschiedener Ausführungen der vorliegenden Erfindung.
BESCHREIBUNG
Ein Fin-Feldeffekttransistor gemäß der vorliegenden Erfindung umfasst ein Substrat mit einer ersten Oberfläche, einem Isoliergebiet, welches einen Abschnitt der ersten Oberfläche überdeckt, wobei die Deckseite des Isoliergebietes eine zweite Oberfläche bildet, und eine Finne, die durch eine Öffnung in dem Isoliergebiet bis zu einer ersten Höhe oberhalb der zweiten Oberfläche aufragt, wobei die Basis eines oberen Abschnitte der Finne breiter als die Decke des oberen Abschnittes ist, wobei der obere Abschnitt erste angeschrägte Seitenwände und eine dritte Oberfläche hat. Ein Gate-Dielektrikum bedeckt die ersten angeschrägten Seitenwände und die dritte Oberfläche, und ein leitender Gate-Streifen überquert das Gate-Dielektrikum, wobei der leitende Gate-Streifen zweite angeschrägte Seitenwände entlang der Längserstreckung der Finne aufweist. In einer bevorzugten Ausführung liegt der Winkel zwischen den ersten angeschrägten Seitenwänden zur ersten Oberfläche in einem Bereich von etwa 84° bis 88°.
Vorzugsweise liegt die Differenz zwischen der größten Weite der ersten angeschrägten Seitenwände und der Weite der dritten Oberfläche im Bereich von 1,5 nm bis 5 nm.
In einer bevorzugten Ausführung liegt die erste Höhe im Bereich von etwa 20 nm bis 50 nm.
Vorzugsweise weist die Finne mindestens einen Werkstoff aus der Gruppe Si, Ge oder eine Verbindung oder eine Legierung für den Halbleiter auf.
In einer bevorzugten Ausführung umfasst die Finne ferner einen unteren Abschnitt, der von der Basis des oberen Abschnitts nach unten zur ersten Oberfläche ragt und eine zweite Höhe hat, wobei der untere Abschnitt dritte angeschrägte Seitenwände aufweist.
Vorzugsweise liegt der Winkel zwischen den dritten angeschrägten Seitenwänden zur ersten Oberfläche zwischen etwa 60° und etwa 85°.
In einer bevorzugten Ausführung liegt das Verhältnis der ersten Höhe zur zweiten Höhe zwischen etwa 0,2 bis 0,5.
Vorzugsweise bestehen der obere Abschnitt und der untere Abschnitt aus gleichem Werkstoff.
In einer bevorzugten Ausführung bestehen der obere Abschnitt und der untere Abschnitt aus unterschiedlichen Werkstoffen.
In einer bevorzugten Ausführung liegt der Winkel zwischen den zweiten angeschrägten Seitenwänden und der ersten Oberfläche in einem Bereich von etwa 85° bis 88°.
In einer bevorzugten Ausführung liegt das Verhältnis der maximalen Weite zur minimalen Weite der zweiten angeschrägten Seitenwände in einem Bereich von 1,05 bis 1,25.
In einer bevorzugten Ausführung umfasst der leitende Gate-Streifen Poly-Silizium.
In einer bevorzugten Ausführung umfasst der leitende Gate-Streifen mindestens ein Metall aus der Gruppe W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn oder Zr.
Vorzugsweise umfasst der leitende Gate-Streifen mindestens ein Metall aus der Gruppe TiN, WN, TaN oder Ru.
Der leitende Streifen umfasst vorzugweise einen im wesentlichen vertikalen Abschnitt oberhalb der zweiten angeschrägten Seitenwände.
In einer bevorzugten Ausführung umfasst das Gate-Dielektrikum mindestens einen der folgenden Stoffe: Silizium-Oxid, Silizium-Nitrid oder Silizium-Oxy-Nitrid.
In einer bevorzugten Ausführung umfasst das Dielektrikum eine hohe Dielektrizitätskonstante k.
Vorzugsweise umfasst der Fin-Feldeffekttransistor eine Zwischenschicht zwischen der dritten Oberfläche und dem Gate-Dielektrikum.
In einer bevorzugten Ausführung enthält die Zwischenschicht Siliziumoxid.
Es versteht sich, dass die nachfolgende Offenbarung viele unterschiedliche Ausführungen oder Beispiele umfasst, um unterschiedliche Merkmale der Erfindung zu implementieren. Nachfolgend sind spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Selbstverständlichen handelt es sich lediglich um Beispiele, die nicht einschränkend zu verstehen sind. Z. B. kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal gemäß der folgenden Beschreibung Ausführungen umfassen, bei welchen die ersten und zweiten Merkmale in direktem Kontakt stehen, sowie Ausführungen, bei welchen zusätzliche Merkmale zwischen den ersten und den zweiten Merkmalen vorgesehen sind, so dass die ersten und zweiten Markmale nicht in direktem Kontakt stehen. Zusätzlich können in der vorliegenden Offenbarung sich Bezugs-Zahlen und/oder -Buchstaben bei den verschiedenen Ausführungen wiederholen. Diese Wiederholungen dienen zum Zwecke der Vereinfachung und Klarheit und verlangen nicht selbstverständlich eine Beziehung zwischen den verschiedenen Ausführungen und/oder den diskutierten Konfigurationen.
In 1 ist ein Flussdiagramm eines Verfahrens 100 zur Herstellung eines Gate-Stapels eines Fin-Feldeffekttransistors (FinFET) gemäß verschiedenen Aspekten der vorliegenden Offenbarung dargestellt. Das Verfahren 100 beginnt mit Schritt 102, bei dem ein Substrat bereitgestellt wird. Das Verfahren 100 fährt mit Schritt 104 fort, bei welchem eine Finne in dem Substrat geformt wird, wobei die Basis eines oberen Abschnittes der Finne breiter als der Scheitel des oberen Abschnittes ist, wobei der obere Abschnitt erste angeschrägte Seitenwände und eine Deckfläche aufweist. Das Verfahren 100 fährt weiter mit Schritt 106, bei welchem ein Gate-Dielektrikum geformt wird, das die ersten angeschrägten Seitenwände und die Deckfläche überdeckt. Das Verfahren 100 fährt mit Schritt 108 fort, bei dem ein leitender Gate-Streifen geformt wird, welcher das Gate-Dielektrikum überquert, wobei der leitende Gate-Streifen zweite angeschrägte Seitenwände längs der Längsrichtung der Finne aufweist. Folgende Erläuterung bezieht sich auf Ausführungen des FinFETs, der gemäß dem Verfahren 100 nach 1 hergestellt werden kann.
Die 2A bis 8C sind Ansichten in der Perspektive, von oben und von der Seite und eines Querschnitts eines FinFET 200, welcher einen gestapelten Gate-Stapel 230 in verschiedenen Stadien der Herstellung gemäß verschiedener Ausführungen der vorliegenden Erfindung umfasst. Als in dieser Offenbarung angewendeter FinFET 200 handelt es sich um einen Multi-Gate-Transistor mit Finne. Der FinFET 200 kann in einem Mikroprozessor, einer Speicherzelle und/oder in einem anderen integrierten Schaltkreis (IC) eingebaut sein. Es sei vermerkt, dass in einigen Ausführungen die Durchführung der Schritte gemäß 1 nicht zu einem kompletten FinFET 200 führen muss. Ein fertig gestellter FinFET 200 kann unter Einsatz einer komplementären Metalloxid-Halbleiter(CMOS)-Technologie hergestellt sein. Es versteht sich folglich, dass ergänzende Verfahren vor, während und/oder nach dem Verfahren 100 von 1 eingesetzt werden können und dass andere Verfahren hier nur kurz beschrieben sind. Ferner sind die 2A bis 8C zum Zwecke des besseren Verständnisses der Konzepte der vorliegenden Offenbarung vereinfacht. Beispielsweise versteht sich, dass trotz der Darstellung des FinFET 200 eine integrierte Schaltung (IC) eine Anzahl anderer Vorrichtungen mit Widerständen, Kondensatoren, Induktoren, Sicherungen usw. umfassen kann
Gemäß den 2A und 2B sowie Schritt 102 in 1 wird ein Substrat 202 bereitgestellt. 2A ist eine perspektivische Ansicht des FinFET 200 mit einem Substrat 202 in einer der verschiedenen Herstellstufen gemäß einer Ausführung und 2 ist eine Schnittansicht des FinFET 200 nach der Linie a-a in 2A. In mindestens einer Ausführung umfasst das Substrat 202 ein kristallines Siliziumsubstrat (z. B. eine Wafer). Das Substrat 202 kann verschiedene dotierte Gebiete je nach Konstruktionserfordernissen (z. B. ein p-Typ-Substrat oder ein n-Typ-Substrat) umfassen. Bei einigen Ausführungen können die dotierten Gebiete mit p-Typ- oder n-Typ-Dotierungen dotiert sein. Beispielsweise können die dotierten Gebiete mit p-Typ-Dotierungen, wie Bor oder BF₂; n-Typ-Dotierungen, wie Phosphor oder Arsen; und/oder Kombinationen daraus dotiert sein. Die dotierten Regionen können für einen n-Typ-FinFET oder alternativ für einen p-Typ-FinFET konfiguriert sein.
In einigen alternativen Ausführungen kann das Substrat 202 aus anderen zweckmäßigen Halbleiter-Materialien, wie Diamant oder Germanium; einer zweckmäßigen Verbindung, wie Gallium-Arsenid, Silizium-Karbid, Indium-Arsenid oder Indium-Phosphid oder einem zweckmäßigen legierten Halbleiter, wie Silizium-Germanium-Karbid, Gallium-Arsen-Phosphid oder Gallium-Indium-Phosphid hergestellt sein. Ferner kann das Substrat 202 eine Epitaxial-Schicht umfassen, zur Leistungssteigerung verspannt sein, und/oder eine Silizium-auf-Isolator(SOI)-Struktur umfassen.
In einer Ausführung sind eine Kissenschicht 204a und eine Maskenschicht 204b auf dem Halbleitersubstrat 202 geformt. Die Kissenschicht 204a kann einen Dünnfilm umfassend Siliziumoxid aufweisen, der beispielweise unter Verwendung eines thermischen Oxidations-Verfahrens aufgeformt ist. Die Kissenschicht 204a kann als Haft-Schicht zwischen dem Halbleitersubstrat 202 und der Maskenschicht 204b dienen. Die Kissenschicht 204a kann auch als Ätz-Stopp-Schicht zum Ätzen der Maskenschicht 204b dienen. In mindestens einer Ausführung ist die Maskenschicht 204b aus Silizium-Nitrid, z. B. unter Verwendung einer chemischen Aufdampf-Ablagerung unter Niederdruck (LPCVD) oder unter Verwendung einer plasmaverstärkten chemischen Aufdampf-Ablagerung (PECVD) geformt sein. Die Maskenschicht 204b wird als Hart-Maske während nachfolgender Photolithographie-Verfahren eingesetzt. Eine photosensitive Schicht 206 wird auf die Maskenschicht 204b aufgeformt und dann durch Formen von Öffnungen 208 in der photosensitiven Schicht 206 bemustert.
Gemäß den 3A, 3B und 3C sowie Schritt 104 in 1 wird durch Bilden von Öffnungen 208 in der photosensitiven Schicht 206 die Struktur nach 3A, 3B und 3C durch Formen einer Finne 212 in dem Substrat 202 hergestellt, wobei die Basis 214b eines oberen Abschnitts 214 der Finne 212 breiter als der Scheitel 214t ist, wobei der obere Abschnitt 214 erste angeschrägte Seitenwände 214w und eine Deckfläche 214s aufweist (in 6B und 6C gezeigt). 3A ist eine perspektivische Ansicht des FinFET 200 in einem der verschiedenen Herstellstadien gemäß einer Ausführung. 3B ist eine Schnittansicht des FinFET 200 längs der Linie a-a in 3A, und 3C ist eine Draufsicht des FinFET 200 nach 3A.
Die Maskenschicht 204b und die Kissenschicht 204a werden durch Öffnungen 208 geätzt, um das darunter liegende Halbleiter-Substrat 202 zu freizulegen. Das freigelegte Halbleiter-Substrat 202 wird dann zum Formen von Gräben 210 mit einer ersten Oberfläche 202s des Halbleiter-Substrates 202 geätzt. Ein Abschnitt des Halbleiter-Substrates 202 zwischen den Gräben 210 bildet eine Halbleiter-Finne 212. In der gezeichneten Ausführung umfasst die Halbleiter-Finne 212 einen oberen Abschnitt 214 und einen unteren Abschnitt 216 (durch eine gestrichelte Linie getrennt). Bei der vorliegenden Ausführung bestehen der obere Abschnitt 214 und der untere Abschnitt 216 aus gleichem Werkstoff, wie Silizium.
Die Gräben können zueinander parallele Streifen sein (von oben auf die Decke des FinFET 202 gesehen) und eng zueinander benachbart sein. Die Gräben haben jeweils eine Weite und eine Tiefe und sind voneinander durch einen Abstand S getrennt. Z. B. kann der Abstand S zwischen Gräben 210 kleiner als etwa 30 nm sein. In einer alternativen Ausführung können die Gräben 210 kontinuierlich sein und die Halbleiter-Finne 212 umgeben (gezeigt in 3C). Die photosensitive Schicht 206 wird dann entfernt. Danach kann eine Reinigung durch Entfernen eines nativen Oxides des Halbleiter-Substrates 202 erfolgen. Die Reinigung kann mittels gelöster Hydrofluorsäure (DHF) durchgeführt werden.
Es kann dann optional in den Gräben 210 ein Liner(Auskleidungs)-Oxid in den Gräben 210 geformt werden. Bei einer Ausführung ist das Liner-Oxid ein thermisches Oxid mit einer Dicke von etwa 2 nm bis etwa 50 nm. In einigen Ausführungen kann das Liner-Oxid durch In-Situ-Dampferzeugung (ISSG) und dergleichen geformt werden. Das Bilden des Liner-Oxids rundet die Ecken beziehungsweise Kanten der Gräben 210 ab, was elektrische Felder reduziert und somit die Leistung der resultierenden integrierten Schaltung verbessert.
4A ist eine perspektivische Ansicht des FinFET 200 in einer der verschiedenen Herstellstadien gemäß der Erfindung, und 4B ist eine Querschnittsansicht des FinFET 200 nach der Linie a-a in 4A. Die Gräben sind mit dielektrischem Material 218 gefüllt. Das dielektrische Material 218 kann Siliziumoxid umfassen und ist auch als Oxid 218 in dieser Beschreibung bezeichnet. In einigen Ausführungen können auch andere dielektrische Materialien, wie Silizium-Nitrid, Silizium-Oxynitrid, Fluorid-dotiertes Silikat-Glas (FSG) oder ein dielektrisches Material niedriger Dielektrizitätskonstante K verwendet werden. In einer Ausführung kann das Oxid 218 auch durch ein Hochdicht-Plasma(HDP)-CVD-Verfahren unter Verwendung von Silan (SiH₄) und Sauerstoff (O₂) als reaktiven Vorläufern geformt werden. In anderen Ausführungen kann das Oxid 218 unter Verwendung eines subatmosphärischen CVD-Verfahrens (SACVD) oder durch ein „High-Aspect-Verhältnis”-Verfahren (HARP) geformt werden, wobei die Prozess-Gase Tetraethylorthosilikat (TEOS) und/oder Ozon (O₃) enthalten können. In einer weiteren Ausführung kann das Oxid unter Verwendung eines „Spin-On”-dielektrischen Verfahrens (SOD), wie mit Hydrogen-Silsesquioxan (HSQ) oder Methyl-Silsesquioxan (MSQ), geformt werden.
Die 4A und 4B zeigen die sich ergebende Struktur nach Ablagerung von dielektrischem Material 218. Es wird dann ein chemisch/mechanisches Polieren durchgeführt, gefolgt vom Entfernen der Maskenschicht 204b und der Kissenschicht 204a. Die resultierende Struktur ist in 5A und 5B gezeigt. 5A ist eine perspektivische Ansicht des FinFET 200 in einer der verschiedenen Herstellstadien gemäß einer Ausführung, und 5B ist eine Schnittansicht des FinFET 200 nach der Linie a-a in 5A.
Die verbleibenden Abschnitte des Oxides 218 in den Gräben 210 sind nachfolgend als Isolierregionen 218a bezeichnet. In Doppel-Gate-Ausführungen verbleiben die Maskenschicht 204b und die Kissenschicht 204a auf der Decke der Finne 212 (nicht gezeigt). In Dreifach-Gate-Ausführungen ist die Maskenschicht 204b aus Siliziumnitrid gefertigt; die Maskenschicht 204b kann mittels Nass-Prozesses unter Einsatz heißen H₃PO₄ entfernt werden, während die Kissenschicht 204a unter Verwendung gelöster HF-Säure entfernt werden kann, wenn sie aus Siliziumoxid besteht. Die Maskenschicht und die Kissenschicht, welche auf der Decke der Finne verbleiben, hindern die Decke der Finne daran, zur Formung eines Doppel-Gate-FinFET umzuschlagen. Bei einigen alternativen Ausführungen können das Entfernen der Maskenschicht 204b und der Kissenschicht 204a nach dem Aussparen der Isoliergebiete 218a in einem Aussparungsschritt geformt werden, der in den 6A, 6B und 6C gezeigt ist.
In einer alternativen Ausführung wird der obere Abschnitt 214 der Finne 212 durch ein anderes Halbleitermaterial ersetzt, um die Leistung zu verbessern. Unter Verwenden der Isolierregionen 218a als eine harte Maske wird der obere Abschnitt 214 der Finne 212 mittels eines Ätz-Schrittes ausgespart. Dann wird ein anderes Material, wie Ge aufgewachsen, um den ausgesparten Abschnitt zu füllen. In der gezeigten Ausführung bestehen der obere Abschnitt 214 der Finne 212 z. B. aus Ge und der untere Abschnitt 216 der Finne 212 z. B. aus Silizium, d. h. aus unterschiedlichen Stoffen.
Wie in den 6A, 6B und 6C gezeigt ist, sind nach dem Entfernen der Maskenschicht 204b und der Kissenschicht 204a die Isoliergebiete 218a mittels eines Ätz-Schrittes ausgespart, was zu Aussparungen 220 führt. 6A ist eine perspektivische Ansicht des FinFET 200 in einer der verschiedenen Herstellstadien gemäß einer Ausführung. 6B ist eine Querschnittsansicht des FinFET 200 längs der Linie a-a in 6A, und 6C ist eine Draufsicht auf den FinFET 200 nach 6A. Bei einer Ausführung kann der Ätz-Schritt durch ein Ätz-Nassverfahren erfolgen, z. B. durch Tauchen des Substrats 202 in Hydrofluor-Säure (HF). In einer anderen Ausführung kann der Ätz-Schritt mittels eines Trocken-Ätz-Verfahrens durchgeführt werden, z. B. durch Durchführen dieses Prozesses unter Verwendung von CHF₃ oder BF₃ als Ätz-Gase.
Die verbleibenden Isoliergebiete 218b können Streifen sein (von oben auf den FinFET 200 gesehen) und geringen Abstand zueinander haben. In einer alternativen Ausführung können die Isoliergebiete 218b kontinuierlich sein und die Halbleiterfinne 212 umgeben (in 6C gezeigt). 6C ist eine Draufsicht auf den FinFET 200 der 6A und umfasst verbleibende Isoliergebiete 218b, die in 6A nicht gezeigt sind. Ferner bedecken die Isoliergebiete 218b einen Abschnitt der ersten Oberfläche 202s, wobei die Decke des Isoliergebietes eine zweite Oberfläche 218s bildet.
In der gezeigten Ausführung ragt die Finne 212 durch eine Öffnung im Isoliergebiet 218b bis zu einer ersten Höhe H₁ oberhalb der zweiten Oberfläche 218s auf, wobei die Basis 214b eines oberen Abschnittes 214 (gestrichelt dargestellt) der Finne 212 breiter als der Scheitel 214t ist, und wobei der obere Abschnitt 214 erste angeschrägte Seitenwände 214w und eine Deckfläche 214s hat (oder auch definiert als dritte Oberfläche 214s). In einer Ausführung kann die Basis 24b koplanar mit der zweiten Oberfläche 218s ein, wenngleich die Basis 214b auch höher oder tiefer als die zweite Oberfläche 218s liegen kann. Der obere Abschnitt 214 der Finne 212 wird somit dazu eingesetzt, ein Kanalgebiet des FinFET 200 zu formen.
In mindestens einer Ausführung beträgt der Winkel 214a zwischen den ersten angeschrägten Seitenwänden 214w und der ersten Oberfläche 202s zwischen 84° und 88°. In einigen Ausführungen liegt die Differenz zwischen der maximalen Weite W₂ der ersten angeschrägten Seitenwände 214b und einer Weite W₁ der dritten Oberfläche 214s im Bereich zwischen 1,5 und 5 nm. In einigen Ausführungen liegt die Höhe H₁ des oberen Abschnitts 214 oberhalb der zweiten Oberfläche 218s im Bereich von etwa 20 bis 50 nm.
In einigen Ausführungen umfasst die Halbleiterfinne 212 ferner einen unteren Abschnitt 216, der sich von der Basis 214b nach unten zur ersten Oberfläche 202s erstreckt und eine zweite Höhe H₂ aufweist. Der untere Abschnitt 216 hat dritte angeschrägte Seitenwände 216w. In mindestens einer Ausführung liegt der Winkel 216a zwischen den dritten angeschrägten Seitenwänden 216w und der ersten Oberfläche 202s zwischen 60° und 85°. In einigen Ausführungen liegt die Differenz zwischen der maximalen Weite W₃ der dritten angeschrägten Seitenwände 216w und der maximalen Weite W₂ der ersten angeschrägten Seitenwände 214w im Gebiet von etwa 3 bis 10 nm. In einer weiteren Ausführung liegt das Verhältnis der ersten Höhe H1 zur zweiten Höhe H2 bei etwa 0,2 bis 0,5. Der untere Abschnitt 216 kann dank seines stärkeren Volumens verglichen mit dem oberen Abschnitt 214 einer Verformung des FinFET 200 aufgrund hoher Beanspruchung in den Isoliergebieten 218b vorbeugen.
Danach wird ein Gate-Stapel 230 über dem Substrat 202 oberhalb der ersten angeschrägten Seitenwände 214w und der dritten Oberfläche 214s des oberen Abschnitts 214 geformt, der sich über die zweite Oberfläche 218s des Isoliergebietes 218b erstreckt. In einigen Ausführungen umfasst der angeschrägte Gate-Stapel 230 ein Gate-Dielektrikum 222b und eine Gate-Elekroden Schicht 224b oberhalb der Gate-Dielektrikum-Schicht 222b (in 8A, 8B und 8C gezeigt).
Wie in den 7A und 7B sowie in Schritt 106 in 1 gezeigt ist, werden zum Herstellen eins Gate-Stapels (wie eines angeschrägten Gate-Stapels 230 nach den 8A, 8B und 8C) Strukturen nach 7A und 7B durch Formen eines Gate-Dielektrikums 222 zum Überdecken der ersten angeschrägten Seitenwände 214w und der dritten Oberfläche 214s des oberen Abschnittes 214 und zum Erstrecken über die zweite Oberfläche 218s des Isoliergebietes 218b überdeckend geformt. 7A ist eine perspektivische Ansicht de FinFET 200 in einer der verschiedenen Herstellstufen gemäß der Erfindung, und 7B ist eine Schnittansicht des FinFET 200 längs der Linie a-a in 7A.
In einigen Ausführungen kann das Gate-Dielektrikum 222 Siliziumoxid, Siliziumnitrid, Siliziumoxy-Nitrid oder Dielektrika mit hoher Dielektrizitätskonstante k umfassen. Solche Dielektrika umfassen Metalloxide. Beispiele von Metalloxiden, die für Dielektrika mit hohen Dielektrizitätskontanten k verwendet werden, umfassen Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder deren Gemische. In der gezeichneten Ausführung ist das Gate-Dielektrikum eine dielektrische Schicht mit hoher Dielektrizitätkonstante einer Dicke zwischen etwa 10 und 30 Å. Das Gate-Dielektrikum 222 kann unter Einsatz eines zweckmäßigen Prozesses, wie einer Atomschicht-Ablagerung (ALD), chemischer Aufdampfung (CVD), physikalischer Aufdampfung (PVD), thermischer Oxidation, UV-Ozon-Oxidation oder deren Kombinationen geformt werden. Das Gate-Dielektrikum 222 kann ferner eine Zwischenschicht (nicht gezeigt) umfassen, um Schäden zwischen dem Gate-Dielektrikum 222 und dem oberen Abschnitt 214 der Finne 212 (d. h. des Kanalgebietes des FinFET 200) zu reduzieren. Die Zwischenschicht kann Siliziumoxid umfassen.
Wie in 7A und 7B sowie Schritt 108 in 1 gezeigt ist, wird die Gate-Elektrodenschicht 224 auf dem Gate-Dielektrikum 222 geformt. Bei der vorliegenden Ausführung wird die Gate-Elektrodenschicht 224, welche den oberen Abschnitt 214 der Halbleiterfinne 212 bedeckt, zum Formen eines separaten FinFET 200 genutzt. In einer alternativen Ausführung überdeckt die Gate-Elektrodenschicht 224 den oberen Abschnitt 214 von mehr als einer Halbleiter-Finne 212 (nicht gezeigt), so dass der resultierende FinFET mehr als eine Finne hat.
In einigen Ausführungen kann die Gate-Elektrodenschicht 224 eine einschichtige oder eine mehrschichtige Struktur aufweisen. In mindestens einer Ausführung umfasst die Gate-Elektrodenschicht 224 Poly-Silizium. Ferner kann die Gate-Elektrodenschicht 224 dotiertes Poly-Silizium mit einförmiger oder nicht einförmiger Dotierung sein. In einigen Ausführungen umfasst die Gate-Elektrodenschicht 224 ein Metall aus der Gruppe W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn und Zr. In einigen Ausführungen umfasst die Gate-Elektrodenschicht 224 ein Metall aus der Gruppe TiN, WN, TaN und Ru. In der gezeichneten Ausführung hat die Gate-Elektrodenschicht 224 eine Dicke im Bereich von 30 nm bis 60 nm. Die Gate-Elektrodenschicht 224 kann durch einen geeigneten Prozess, wie ALD, CVD, PVD, Plattieren oder Kombinationen davon geformt werden.
Die Prozess-Schritte bis zu diesem Punkt haben dazu geführt, dass auf dem Substrat 202 das Gate-Dielektrikum 222 die ersten angeschrägten Seitenwände 214w und die dritte Oberfläche 214s des oberen Abschnittes abdeckt und dass die Gate-Elektrodenschicht 224 auf dem Gate-Dielektrikum 222 geformt ist. In einigen Ausführungen wird über der Gate-Elektrodenschicht 224 eine Photoresist-Schicht mittels eines geeigneten Prozesses, wie durch Spin-On-Beschichten, geformt und bemustert, um eine bemusterte Photoresist-Schicht 226 auf der Gate-Elektrodenschicht 224 mittels eines passenden lithographischen Musterungs-Verfahrens zu schaffen. Das bemusterte Photo-Resist 226 kann dann mittels eines Trocken-Ätz-Prozesses auf die darunter liegenden Schichten (d. h. das Gate-Dielektrikum 222 und die Gate-Elektrodenschicht 224) übertragen werden, um einen Gate-Stapel längs der Längsrichtung der Finne 212 zu formen. Die gemusterte Gate-Elektrodenscicht wird als leitender Gate-Streifen bezeichnet. Der leitende Gate-Streifen umhüllt somit einen Kanalabschnitt des freigelegten oberen Abschnitts 214 der Finne 212.
Jedoch steht der leitende Gate-Streifen längs der Längsrichtung der Finne 212 (mit den ersten angeschrägten Seitenwänden 214w) senkrecht zur ersten Oberfläche 202s. Somit sind die ersten angeschrägten Seitenwände 214w mit einem weiteren Boden nicht vollständig von dem leitenden Gate-Streifen abgedeckt, was dazu führt, dass die Finne in eingeschaltetem Zustand des FinFET nicht vollständig verarmt wird. Dies vermindert senkeninduziertes Barrierenabsenken (drain-induced-barrier-lowering) (DIBL) und erhöht Lecken unterhalb eines Schwellwertes (sub-threshold leakage) auf einem unteren Abschnitt der ersten angeschrägten Seitenwände 241w, wodurch die Leistung verschlechtert wird.
Demgemäß kann in einer unten anhand der 8A, 8B und 8C erläuterten Verfahrensweise das Gate-Dielektrikum 222 und die Gate-Elektrodenschicht 224 geätzt werden, um einen angeschrägten Gate-Stapel längs der Längsrichtung der Finne 212 vollständig einschließlich des breiteren Bodens der ersten angeschrägten Seitenwände 214w einzuhüllen. Dies kann dazu beitragen, eine vollständig verarmte Finne im eingeschalteten Zustand des FinFET zu formen, um dadurch DIBL zu verbessern und somit das erwähnte Unterschwellen-Lecken des FinFET 200 zu verbessern und somit zu höherer Leistung zu führen.
Wie in den 8A, 8B und 8C sowie in Schritt 108 gemäß 1 gezeigt ist, wird zum Herstellen eines angeschrägten Gate-Stapels 230 die Struktur nach den 8A, 8B und 8C durch Formen eines leitenden Gate-Streifens 224b hergestellt, der das Gate-Dielektrikum 222b überquert, wobei der leitende Gate-Streifen 224b zweite angeschrägte Seitenwände 224w längs der Längsrichtung der Finne 212 hat. 8A ist eine perspektivische Ansicht des FinFET 200 in der verschiedenen Herstellstadien gemäß der Ausführung. 8B ist eine Schnittansicht des FinFET 200 längs der Linie a-a in 8A, und 8C ist eine Seitenansicht des FinFET 200 in einer Ebene rechtwinklig zur Linie a-a in 8A.
Wie in den 8A, 8B und 8C gezeichnet ist, kann dann das gemusterte Photoresist-Merkmal 226 durch einen Ätz-Prozess auf die darunter liegenden Schichten übertragen werden (d. h. auf das Gate-Dielektrikum 222 und die Gate-Elektrodenschicht 224), um den angeschrägten Gate-Stapel 230 längs der Längsrichtung der Finne 212 zu formen. In mindestens einer Ausführung, bei welcher die Gate-Elekrodenschicht 224 aus Polysilizium besteht, wird der Schritt des Trocken-Ätz-Prozesses unter einer Quellen-Leistung von etwa 650 bis 800 W, einer Vorspannleistung von 100 bis 120 W und einem Druck von etwa 60 bis 200 mTorr (8 Pa–26,7 Pa) unter Verwendung von Cl₂, HBr und He als Ätz-Gase durchgeführt. Das gemusterte Photo-Resist-Merkmal 226 kann danach abgestreift werden.
In der gezeichneten Ausführung überdeckt das verbleibende Gate-Dielektrikum 222b die ersten angeschrägten Seitenwände 214w und die dritte Oberfläche 214s, während eine verbleibende Gate-Elektrodenschicht 224b (auch als leitender Gate-Streifen 224b bezeichnet) das verbleibende Gate-Dielektrikum 222b überquert, wobei der leitende Gate-Streifen 224b zweite angeschrägte Seitenwände 224w längs der Längsrichtung der Finne 212 hat. In mindestens einer Ausführung beträgt der Winkel 224a zwischen den zweiten angeschrägten Seitenwänden 224w und der ersten Oberfläche 202s etwa 85° bis 88°. In einigen Ausführungen beträgt das Verhältnis der maximalen Weite W₅ zu der minimalen Weite W₄ der zweiten angeschrägten Seitenwände 224w zwischen 1,05 und 1,25. In einigen Ausführungen umfasst der leitende Gate-Streifen 224b ferner einen im wesentlichen senkrechten vertikalen Abschnitt 224c oberhalb der zweiten angeschrägten Seitenwände 224w.
In der gezeichneten Ausführung sind das verbleibende Gate-Dielektrikum 222b und der leitende Gate-Streifen 224b kombiniert und als angeschrägter Gate-Stapel 230 bezeichnet. Der angeschrägte Gate-Stapel kann den breiteren Boden der ersten angeschrägten Seitenwände 214w einhüllen. Somit kann das Verfahren 100 dazu beitragen, eine vollständig verarmte Finne in eingeschaltetem Zustand des FinFET zu formen, wodurch DIBL und damit ein Lecken unterhalb des Schwellwertes (sub-threshold-leakage) des FinFET 200 verbessert und somit die Leistung erhöht wird.
In der gezeichneten Ausführung wird der angeschrägte Gate-Stapel 230 mittels eines „Gate-First”-Verfahrens hergestellt. In einer alternativen Ausführung wird der angeschrägte Gate-Stapel 230 mittels eines „Gate-Last”-Prozesses hergestellt. In einer Ausführung umfasst der Gate-Last-Prozess das Formen eines Zwischenschicht-Dielektrikums (ILD), welches einen angeschrägten leitenden „Dummy”-Gate-Stapel 230 umgibt, das Entfernen des leitenden „Dummy”-Gate-Streifens, um einen Graben in dem ILD zu formen, und anschließend das Füllen des Grabens mit einem leitenden Gate-Streifen. Bei einigen Ausführungen umfasst der Gate-Last-Prozess das Formen eines ILD, welcher einen angeschrägten Dummy-Gate-Stapel umgibt, das Entfernen des leitenden Dummy-Gate-Streifens 224b und eines Dummy-Gate-Dielektrikums, um einen Graben in dem ILD zu formen, sowie anschließend ein Füllen des Grabens mit einem Gate-Dielekrikum und einem leitenden Gate-Streifen.
Es versteht sich, dass der FinFET 200 weitere CMOS-Prozesse erfahren kann, um verschiedene Merkmale zu formen, wie Quelle-Senke-Gebiete, Kontakte/Vias, verbindende Zwischen-Metallschichten, Dielekrikum-Schichten, Passivierungs-Schichten usw.. Es wurde festgestellt, dass ein modifizierter Gate-Stapel den weiteren Boden der ersten angeschrägten Seitenwände 214w zum Formen einer vollständig verarmtem Finne umhüllen kann, wenn der FinFET in eingeschaltetem Zustand ist, um dadurch die DIBL zu verbessern und ein Lecken des FinFET 200 unterhalb einer Schwelle (sub-threshold-leakage) zu verbessern und so die Leistung zu erhöhen.
Gemäß Ausführungen umfasst ein FinFET ein Substrat mit einer ersten Oberfläche; einem Isoliergebiet, welches einen Abschnitt der ersten Oberfläche abdeckt, wobei die Decke des Isoliergebietes eine zweite Oberfläche bildet; eine Finne, die durch eine Öffnung in dem Isoliergebiet zu einer ersten Höhe oberhalb der zweiten Oberfläche aufragt, wobei die Basis eines oberen Abschnittes der Finne breiter als die Decke des oberen Abschnittes ist, wobei der obere Abschnitt erste angeschrägte Seitenwände und eine dritte Oberfläche aufweist; ein Gate-Dielektrikum, welches die ersten angeschrägten Seitenwände und die dritte Oberfläche überdeckt; und einen leitenden Gate-Streifen, der das Gate-Dielektrikum überquert, wobei der leitende Gate-Streifen zweite angeschrägte Seitenwände längs der Längsrichtung der Finne hat.
Gemäß anderen Ausführungen umfasst ein FinFET ein Substrat mit einer ersten Oberfläche; ein Isoliergebiet, welches einen Abschnitt der ersten Oberfläche abdeckt, wobei die Decke des Isoliergebietes eine zweite Oberfläche bildet; eine Finne, die durch eine Öffnung in dem Isoliergebiet zu einer ersten Höhe oberhalb der zweiten Oberfläche aufragt, wobei die Basis eines oberen Abschnittes der Finne breiter als die Decke des oberen Abschnittes ist, wobei der obere Abschnitt erste angeschrägte Seitenwände und eine dritte Oberfläche aufweist, wobei die Finne ferner einen unteren Abschnitt aufweist, der von der Basis des oberen Abschnitts nach unten zu der ersten Oberfläche ragt und eine zweite Höhe hat, wobei der untere Abschnitt zweite angeschrägte Seitenwände aufweist; ein Gate-Dielektrikum, welches die ersten angeschrägten Seitenwände und die dritte Oberfläche abdeckt; und einen leitenden Gate-Streifen, der das Gate-Dielektrikum überquert, wobei der leitende Gate-Streifen dritte angeschrägte Seitenwände längs der Längsrichtung der Finne hat.
Gemäß anderer Ausführungen umfasst ein FinEET ein Substrat mit einer ersten Oberfläche; ein Isoliergebiet, welches einen Abschnitt der ersten Oberfläche abdeckt, wobei die Decke des Isoliergebietes eine zweite Oberfläche bildet; eine Finne, die durch eine Öffnung in dem Isoliergebiet zu einer ersten Höhe oberhalb der zweiten Oberfläche aufragt, wobei die Basis eines oberen Abschnittes der Finne breiter als die Decke des oberen Abschnittes ist, wobei der obere Abschnitt erste angeschrägte Seitenwände und eine dritte Oberfläche aufweist; ein Gate-Dielektrikum, welches die ersten angeschrägten Seitenwände und die dritte Oberfläche abdeckt; und einen leitenden Gate-Streifen, welcher das Gate-Dielektrikum überquert, wobei der leitende Gate-Streifen zweite angeschrägte Seitenwände längs der Längsrichtung der Finne aufweist, wobei der leitende Gate-Streifen ferner einen im wesentlichen vertikalen Abschnitt oberhalb der zweiten angeschrägten Seitenwände hat.
Wenngleich die Erfindung beispielhaft anhand bevorzugter Ausführungen beschrieben ist, versteht sich, dass die Erfindung nicht auf die offenbarten Ausführungen eingeschränkt ist. Im Gegenteil ist beabsichtigt, verschiedene Abwandlungen und ähnliche Anordnungen abzudecken, welche dem Fachmann augenscheinlich sind. Folglich ist der Schutzbereich der Ansprüche in Gestalt breitest möglicher Interpretation zu verstehen, um alle solche Abwandlungen und ähnliche Anordnungen zu umfassen.

Claims

Fin-Feldeffekttransistor (FinFET), umfassend: ein Substrat (202) mit einer ersten Oberfläche (202s); ein Isoliergebiet (218b), welches einen Abschnitt der ersten Oberfläche (202s) abdeckt, wobei die Decke des Isoliergebietes (218b) eine zweite Oberfläche (218s) bildet; eine Finne (212), welche durch eine Öffnung in dem Isoliergebiet (218b) bis zu einer ersten Höhe oberhalb der zweiten Oberfläche (218s) aufragt, wobei eine Basis (214b) eines oberen Abschnittes (214) der Finne (212) breiter als die Decke (214t) des oberen Abschnittes (214) ist, wobei der obere Abschnitt (214) erste angeschrägte Seitenwände (214w) und eine dritte Oberfläche (214s) hat; ein Gate-Dielektrikum (222b), welches die ersten angeschrägten Seitenwände (214w) und die dritte Oberfläche (214s) überdeckt; und einen leitenden Gate-Streifen (224b), welcher das Gate-Dielektrikum (222b) überquert, dadurch gekennzeichnet, dass der leitende Gate-Streifen (224b) zweite angeschrägte Seitenwände (214w) hat, die relativ zur Längsrichtung der Finne (212) schräg verlaufen, so dass der Boden des leitenden Gate-Streifens (224b) in der Längsrichtung der Finne (212) verbreitert ist.
FinFET nach Anspruch 1, bei dem der Winkel zwischen den ersten angeschrägten Seitenwänden (214w) und der ersten Oberfläche (202s) in einem Bereich zwischen 84° und 88° liegt.
FinFET nach Anspruch 1 oder 2, bei dem die Differenz zwischen der maximalen Weite der ersten angeschrägten Seitenwände (214w) und der Weite der dritten Oberfläche (214s) im Bereich von etwa 1,5 nm bis 5 nm liegt.
FinFET nach einem der vorangehenden Ansprüche, bei dem die erste Höhe im Bereich von etwa 20 nm bis 50 nm liegt.
FinFET nach einem der Ansprüche 1 bis 4, bei dem die Finne (212) ferner einen unteren Abschnitt (216) aufweist, der sich von der Basis (214b) des oberen Abschnittes (214) zur ersten Oberfläche (202s) erstreckt und eine zweite Höhe hat, wobei der untere Abschnitt (216) dritte angeschrägte Seitenwände (216w) hat.
FinFET nach Anspruch 5, bei dem der Winkel zwischen den dritten angeschrägten Seitenwänden (216w) und der ersten Oberfläche (202s) in einem Bereich von etwa 60° bis 85° liegt und/oder das Verhältnis der ersten Höhe zur zweiten Höhe von etwa 0,2 bis 05 reicht und/oder der obere Abschnitt (214) und der untere Abschnitt (216) gleiche oder unterschiedliche Werkstoffe umfassen.
FinFET nach einem der vorangehenden Ansprüche, bei dem der Winkel zwischen den zweiten angeschrägten Seitenwänden (214w) und der ersten Oberfläche (202s) im Bereich zwischen 85° und 88° liegt.
FinFET nach einem der vorangehenden Ansprüche, bei dem das Verhältnis zwischen der maximalen Weite der zweiten angeschrägten Seitenwände (214w) zu der minimalen Weite der zweiten angeschrägten Seitenwände (214w) im Bereich von 1,05 bis 1,25 liegt.
FinFET nach einem der vorangehenden Ansprüche, umfassend eine Zwischenschicht zwischen der dritten Oberfläche (214s) und dem Gate-Dielektrikum (222b).
FinFET nach Anspruch 9, bei dem die Zwischenschicht Silizium-Oxid umfasst.