DE102015108690A1 - Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren - Google Patents

Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren Download PDF

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Abstract

Eine Halbleiter-FinFET-Vorrichtung umfasst eine Gratstruktur, die über einem Substrat angeordnet ist. Die Gratstruktur umfasst eine Kanalschicht. Die FinFET-Vorrichtung umfasst auch eine Gate-Struktur, die eine Gate-Elektrodenschicht und eine dielektrische Gateschicht umfasst, die einen Teil der Gratstruktur bedecken. Seitenwand-Isolierschichten sind über beiden Hauptseiten der Gate-Elektrodenschicht angeordnet. Die FinFET-Vorrichtung umfasst eine Source und einen Drain, die jeweils eine Stressor-Schicht umfassen, die in einer Vertiefung angeordnet ist, die durch das Entfernen der Gratstruktur ausgebildet wird, die nicht von der Gate-Struktur bedeckt ist. Die Stressor-Schicht umfasst eine erste bis dritte Stressor-Schicht, die in dieser Reihenfolge ausgebildet werden. Bei der Source liegt eine Grenzfläche zwischen der ersten Stressor-Schicht und der Kanalschicht unter einer der Seitenwand-Isolierschichten, die näher an der Source oder der Gate-Elektrode liegt.

Description

  • VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen U.S.-Anmeldung Nr. 62/104060, eingereicht am 15. Januar 2015; der gesamte Inhalt dieser Anmeldung ist hiermit durch Bezugnahme aufgenommen.
  • TECHNISCHES GEBIET
  • Diese Offenbarung betrifft eine integrierte Halbleiterschaltung und insbesondere eine Halbleitervorrichtung, die eine Gratstruktur aufweist, und ihr Herstellungsverfahren.
  • HINTERGRUND
  • Während die Halbleiterbranche in Nanometertechnologie-Verfahrensknoten auf der Suche nach höherer Vorrichtungsdichte, höherer Leistungsfähigkeit und niedrigeren Kosten vorangeschritten ist, haben Herausforderungen sowohl bei Herstellungs- als auch Designproblemen zu der Entwicklung von dreidimensionalen Designs geführt, wie etwa Fin-Feldeffekttransistoren (FinFETs). FinFET-Vorrichtungen umfassen üblicherweise Halbleitergrate oder „Finnen” mit hohem Seitenverhältnis, in denen Kanal- und Source/Drain-Bereiche von Halbleitertransistoren ausgebildet werden. Ein Gate wird über und entlang der Seiten der Gratstruktur (z. B. sie umgebend) ausgebildet, wobei der Vorteil der vergrößerten Oberfläche der Kanal- und Source/Drain-Bereiche ausgenutzt wird, um schnellere, zuverlässigere und besser gesteuerte Halbleitertransistorvorrichtungen herzustellen. Bei einigen Vorrichtungen können gestreckte (engl. „strained”) Materialien in den Source/Drain-(S/D)-Abschnitten des FinFETs verwendet werden, die beispielsweise Silizium-Germanium (SiGe), Siliziumkarbid (SiC) und/oder Siliziumphosphid (SiP) verwenden, um die Trägerbeweglichkeit zu erhöhen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung wird am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeigt sind und nur der Beschreibung dienen. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
  • 1 ist ein beispielhaftes Diagramm eines Verfahrensflusses zur Herstellung einer Halbleiter-FET-Vorrichtung, die eine Gratstruktur aufweist (FinFET).
  • 2–10C zeigen beispielhafte Verfahren zur Herstellung der FinFET-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • 11 und 12 zeigen beispielhafte Verfahren zur Herstellung der FinFET-Vorrichtung gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele vorsieht, um verschiedene Einrichtungen der Erfindung zu implementieren. Spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Abmessungen von Elementen sind beispielsweise nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Verfahrensbedingungen und/oder angestrebten Eigenschaften der Vorrichtung abhängen. Darüber hinaus kann das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten Einrichtung und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Verschiedene Einrichtungen können zur Einfachheit und Klarheit beliebig in verschiedenen Maßstäben gezeichnet sein.
  • Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden. Zusätzlich kann der Begriff „hergestellt aus” entweder „umfasst” oder „besteht aus” bedeuten.
  • 1 ist ein beispielhaftes Flussdiagramm zur Herstellung einer Halbleiter-FET-Vorrichtung, die eine Gratstruktur aufweist (FinFET). Das Flussdiagramm zeigt nur einen relevanten Teil des gesamten Herstellungsverfahrens für eine FinFET-Vorrichtung. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach den Verfahren, die in 1 gezeigt sind, vorgesehen sein können und dass die unten beschriebenen Vorgänge für zusätzliche Ausführungsformen des Verfahrens ersetzt werden oder fehlen können. Die Reihenfolge der Vorgänge/Verfahren kann vertauschbar sein. Die allgemeinen Vorgänge zur Herstellung einer vertieften S/D-Struktur mit gestreckten Materialien (oder Stressoren) bei der Gratstruktur sind in dem U.S.-Patent Nr. 8,440,517 offenbart, dessen gesamter Inhalt hier durch Bezugnahme aufgenommen ist.
  • In S101 von 1 wird eine Gratstruktur über einem Substrat hergestellt, wie in 2 gezeigt ist. 2 ist eine beispielhafte Perspektivansicht der FinFET-Vorrichtung in einer der verschiedenen Stufen des Herstellungsverfahrens gemäß einer Ausführungsform.
  • Gratstrukturen 20 werden über einem Substrat 10 ausgebildet und ragen aus einer Isolierschicht 50 hervor. Um eine Gratstruktur herzustellen, wird eine Maskenschicht über dem Substrat 10 beispielsweise durch ein thermisches Oxidationsverfahren und/oder ein chemisches Gasphasenabscheidungsverfahren (CVD) ausgebildet. Das Substrat 10 ist beispielsweise ein p-Siliziumsubstrat mit einer Unreinheits-Konzentration im Bereich zwischen etwa 1,12 × 1015 cm–3 bis etwa 1,68 × 1015 cm–3. In anderen Ausführungsformen ist das Substrat 10 ein n-Siliziumsubstrat mit einer Unreinheits-Konzentration im Bereich zwischen etwa 0,905 × 1015 cm–3 und etwa 2,34 × 1015 cm–3. Die Maskenschicht umfasst in einigen Ausführungsformen beispielsweise eine Kontaktstellen-Oxid-(z. B. Siliziumoxid)-Schicht und eine Siliziumnitrid-Maskenschicht.
  • Alternativ kann das Substrat 10 einen anderen elementaren Halbleiter wie Germanium umfassen; einen Verbundhalbleiter, der IV-IV-Verbundhalbleiter wie SiC und SiGe umfasst, III-V-Verbundhalbleiter wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInP und/oder GaInAsP; oder Kombinationen daraus. In einer Ausführungsform besteht das Substrat 10 aus einer Siliziumschicht eines SOI-(Silizium-auf-Isolator)-Substrats. Wenn ein SOI-Substrat verwendet wird, kann die Gratstruktur aus der Siliziumschicht des SOI-Substrats hervorragen oder kann aus der Isolierschicht des SOI-Substrats hervorragen. In dem zweiten Fall wird die Siliziumschicht des SOI-Substrats verwendet, um die Gratstruktur auszubilden. Amorphe Substrate wie amorphes Si oder amorphes SiC oder Isoliermaterial wie Siliziumoxid können auch als das Substrat 10 verwendet werden. Das Substrat 10 kann verschiedene Bereiche umfassen, die geeignet mit Unreinheiten (z. B. vom p- oder n-Leitfähigkeitstyp) dotiert wurden.
  • Die Kontaktstellen-Oxidschicht kann ausgebildet werden, indem thermische Oxidation oder ein CVD-Verfahren verwendet wird. Die Siliziumnitrid-Maskenschicht kann durch physikalische Gasphasenabscheidung (PVD) ausgebildet werden, etwa ein Sputterverfahren, CVD, chemische Gasphasenabscheidung im Plasma (PECVD), chemische Gasphasenabscheidung bei Atmosphärendruck (APCVD), Niederdruck-CVD (LPCVD), CVD im hochdichten Plasma (HDPCVD), Atomlagenabscheidung (ALD) und/oder andere Verfahren.
  • Die Dicke der Kontaktstellen-Oxidschicht liegt in einigen Ausführungsformen im Bereich zwischen etwa 2 nm und etwa 15 nm und die Dicke der Siliziumnitrid-Maskenschicht liegt im Bereich zwischen etwa 2 nm und etwa 50 nm. Eine Maskenstruktur wird weiter über der Maskenschicht ausgebildet. Die Maskenstruktur ist beispielsweise eine Resist-Struktur, die durch lithographische Vorgänge ausgebildet wird.
  • Indem die Maskenstruktur als Ätzmaske verwendet wird, wird eine Hartmaskenstruktur der Kontaktstellen-Oxidschicht und der Siliziumnitrid-Maskenschicht ausgebildet. Die Breite der Hartmaskenstruktur liegt in einigen Ausführungsformen im Bereich zwischen etwa 5 nm und etwa 40 nm. In bestimmten Ausführungsformen liegt die Breite der Hartmaskenstruktur im Bereich zwischen etwa 7 nm und etwa 12 nm.
  • Indem die Hartmaskenstruktur als Ätzmaske verwendet wird, wird das Substrat 10 durch Grabenätzen unter Verwendung eines Trockenätzverfahrens und/oder eines Nassätzverfahrens in Gratstrukturen 20 strukturiert. Eine Höhe der Gratstruktur 20 liegt im Bereich zwischen etwa 20 nm und etwa 300 nm. In bestimmten Ausführungsformen liegt die Höhe im Bereich zwischen etwa 30 nm und etwa 60 nm. Wenn die Höhe der Gratstrukturen nicht einheitlich ist, kann die Höhe von dem Substrat von der Ebene gemessen werden, die der durchschnittlichen Höhe der Gratstrukturen entspricht. Die Breite der Gratstrukturen 20 liegt in einem Bereich zwischen etwa 7 nm und etwa 15 nm.
  • In dieser Ausführungsform wird ein Bulk-Siliziumwafer als Startmaterial verwendet und bildet das Substrat 10. In einigen Ausführungsformen können jedoch andere Arten von Substraten als das Substrat 10 verwendet werden. Ein Silizium-auf-Isolator-(SOI)-Wafer kann beispielsweise als ein Startmaterial verwendet werden und die Isolierschicht des SOI-Wafers bildet das Substrat 10 und die Siliziumschicht des SOI-Wafers wird für die Gratstruktur 20 verwendet.
  • Wie in 2 gezeigt ist, sind drei Gratstrukturen 20, die sich in die X-Richtung erstrecken, benachbart zu einander in der Y-Richtung angeordnet. Die Anzahl der Gratstrukturen ist jedoch nicht auf Drei beschränkt. Die Anzahl kann Eins, Zwei, Vier oder Fünf oder mehr betragen. Zusätzlich können eine oder mehrere Opfer-Gratstrukturen benachbart zu beiden Seiten der Gratstruktur 20 angeordnet sein, um die Strukturtreue bei dem Strukturierungsverfahren zu verbessern. Die Breite der Gratstruktur 20 liegt in einigen Ausführungsformen im Bereich zwischen etwa 5 nm und etwa 40 nm und kann in bestimmten Ausführungsformen zwischen etwa 7 nm und etwa 15 nm liegen. Die Höhe der Gratstruktur 20 liegt in einigen Ausführungsformen im Bereich zwischen etwa 100 nm und etwa 300 nm und kann in anderen Ausführungsformen im Bereich zwischen etwa 50 nm und etwa 100 nm liegen. Der Zwischenraum zwischen den Gratstrukturen 20 liegt in einigen Ausführungsformen im Bereich zwischen etwa 5 nm und etwa 80 nm und kann in anderen Ausführungsformen im Bereich zwischen etwa 7 nm und etwa 15 nm liegen. Ein Fachmann wird jedoch erkennen, dass die Abmessungen und Werte, die in der Beschreiben angegeben sind, nur Beispiele sind und geändert werden können, um anderen Größen von integrierten Schaltungen zu genügen.
  • In dieser Ausführungsform ist die FinFET-Vorrichtung ein n-FinFET.
  • Nach dem Ausbilden der Gratstrukturen wird eine Isolierschicht 50 über der Gratstruktur 20 ausgebildet.
  • Die Isolierschicht 50 wird beispielsweise aus Siliziumdioxid hergestellt, das durch LPCVD (chemische Gasphasenabscheidung bei Niederdruck), Plasma-CVD oder fließfähige CVD ausgebildet wird. Bei dem fließfähigen CVD werden fließfähige Dielektrika anstatt Siliziumoxid abgeschieden. Fließfähige Dielektrika können, wie ihr Name suggeriert, während des Abscheidens „fließen”, um Lücken oder Zwischenräume mit einem hohen Seitenverhältnis zu füllen. Üblicherweise werden verschiedene Chemikalien zu den Silizium-enthaltenden Vorprodukten hinzugefügt, um zu ermöglichen, dass der abgeschiedene Film fließt. In einigen Ausführungsformen werden Stickstoffhydrid-Bindungen hinzugefügt. Beispiele von fließfähigen dielektrischen Vorprodukten, insbesondere fließfähigen Siliziumoxid-Vorprodukten, umfassen ein Silikat, ein Siloxan, ein Methylsilsesquioxan (MSQ), ein Wasserstoff-Silsesquioxan (HSQ), ein MSQ/HSQ, ein Perhydrosilazan (TCPS), ein Perhydropolysilazan (PSZ), eine Tetraethylorthosilikat (TEOS) oder ein Silylamin wie Trisiliylamin (TSA). Diese fließfähigen Siliziumoxid-Materialien werden in einem Verfahren mit mehreren Vorgängen ausgebildet. Nachdem der fließfähige Film abgeschieden wurde, wird er ausgehärtet und dann ausgeheilt, um ein oder mehrere unerwünschte Elemente zu entfernen, um Siliziumoxid auszubilden. Wenn das oder die unerwünschten Elemente entfernt wurden, verdichtet sich der fließfähige Film und schrumpft. In einigen Ausführungsformen werden mehrere Ausheilverfahren ausgeführt. Der fließfähige Film wird mehr als einmal bei Temperaturen etwa im Bereich zwischen etwa 1000°C und etwa 1200°C und für eine große Zeitdauer wie 30 Stunden oder mehr in der Summe ausgehärtet und ausgeheilt. Die Isolierschicht 50 kann ausgebildet werden, indem SOG verwendet wird. SiO, SiON, SiOCN oder Fluor-dotiertes Silikatglas (FSG) können in einigen Ausführungsformen als die Isolierschicht 50 verwendet werden.
  • Nach dem Ausbilden der Isolierschicht 50 über der Gratstruktur 20 wird ein Planarisierungsvorgang ausgeführt, um einen Teil der Isolierschicht 50 und der Maskenschicht (der Kontaktstellen-Oxidschicht und der Siliziumnitrid-Maskenschicht) zu entfernen. Der Planarisierungsvorgang kann ein chemisch-mechanisches Polieren (CMP) und/oder ein Zurückätzverfahren umfassen. Dann wird die Isolierschicht 50 weiter entfernt, so dass ein oberer Abschnitt der Gratstruktur 20, die eine Kanalschicht 20A werden soll, freigelegt wird, wie in 2 gezeigt ist.
  • In bestimmten Ausführungsformen kann das teilweise Entfernen der Isolierschicht 50 mittels eines Nassätzverfahrens ausgeführt werden, beispielsweise indem das Substrat in Flusssäure (HF) getaucht wird. In einer weiteren Ausführungsform kann das teilweise Entfernen der Isolierschicht 50 mittels eines Trockenätzverfahrens ausgeführt werden. Es kann beispielsweise ein Trockenätzverfahren unter Verwendung von CHF3 oder BF3 als Ätzgase verwendet werden.
  • Nach dem Ausbilden der Isolierschicht 50 kann ein thermisches Verfahren, beispielsweise ein Ausheilverfahren, ausgeführt werden, um die Qualität der Isolierschicht 50 zu verbessern. In bestimmten Ausführungsformen wird das thermische Verfahren ausgeführt, indem beschleunigtes thermisches Ausheilen (RTA) bei einer Temperatur im Bereich zwischen etwa 900°C und etwa 1050°C für etwa 1,5 Sekunden bis etwa 10 Sekunden in einer Inertgas-Umgebung wie einer N2-, Ar- oder He-Umgebung verwendet wird.
  • In S103 von 1 wird eine Gate-Struktur 40 über Teilen der Gratstrukturen 20 ausgebildet, wie in 3 gezeigt ist. 3 ist eine beispielhafte Perspektivansicht der FinFET-Vorrichtung in einer der verschiedenen Stufen des Herstellungsverfahrens gemäß einer Ausführungsform. 4 ist eine beispielhafte Schnittansicht entlang der Linie a-a von 3.
  • Eine dielektrische Gateschicht 30 und eine Polysiliziumschicht werden über der Isolierschicht 50 und den freigelegten Gratstrukturen 20 ausgebildet und dann werden Strukturierungsvorgänge ausgeführt, um eine Gate-Struktur zu erhalten, die eine Gate-Elektrodenschicht 45 umfasst, die aus Polysilizium und einer dielektrischen Gateschicht 30 hergestellt ist. Das Strukturieren der Polysiliziumschicht wird mittels einer Hartmaske 60 ausgeführt, die in einigen Ausführungsformen eine Siliziumnitridschicht 62 und eine Oxidschicht 64 umfasst. In anderen Ausführungsformen kann die Schicht 62 aus Siliziumoxid und die Schicht 64 aus Siliziumnitrid bestehen. Die dielektrische Gateschicht 30 kann aus Siliziumoxid bestehen, das durch CVD, PCD, ALD, Elektronenstrahlverdampfung oder einem anderen geeigneten Verfahren ausgebildet wird. In einigen Ausführungsformen kann die dielektrische Gateschicht 30 Siliziumnitrid, Siliziumoxinitrid oder High-k-Dielektrika umfassen. High-k-Dielektrika umfassen Metalloxide. Beispiele von Metalloxiden, die für die High-k-Dielektrika verwendet werden, umfassen Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder Mischungen daraus. In einigen Ausführungsformen liegt eine Dicke der dielektrischen Gateschicht im Bereich zwischen etwa 1 nm und etwa 5 nm.
  • In einigen Ausführungsformen kann die Gate-Elektrodenschicht 45 eine einzelne Schicht oder eine Mehrschichtstruktur umfassen. Die Gate-Elektrodenschicht 45 kann aus dotiertem Polysilizium mit einer gleichmäßigen oder ungleichmäßigen Dotierung bestehen. In einigen alternativen Ausführungsformen kann die Gate-Elektrodenschicht 45 ein Metall wie Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi, andere leitende Materialien mit einer Austrittsarbeit umfassen, die mit dem Substratmaterial vereinbar ist, oder Kombinationen daraus. Die Gate-Elektrodenschicht 45 kann mittels eines geeigneten Verfahrens wie ALD, CVD, PVD, Plattieren oder Kombinationen daraus ausgebildet werden. In der vorliegenden Ausführungsform liegt die Breite der Gate-Elektrodenschicht 45 im Bereich zwischen etwa 30 nm und etwa 60 nm. In einigen Ausführungsformen liegt eine Dicke der Gate-Elektrodenschicht im Bereich zwischen etwa 30 nm und etwa 50 nm.
  • In S105 von 1 werden die Gratstrukturen 20, die nicht durch die Gate-Struktur 40 bedeckt sind, heruntergeätzt, um einen vertieften Abschnitt 80 auszubilden, wie in 5 gezeigt ist. 5 ist eine beispielhafte Perspektivansicht der FinFET-Vorrichtung in einer der verschiedenen Stufen des Herstellungsverfahrens gemäß einer Ausführungsform. 6A ist eine beispielhafte Schnittansicht entlang der Linie b-b von 5, 6B ist eine beispielhafte Schnittansicht entlang der Linie c-c von 5, die eine der Gratstrukturen schneidet, und 6C ist eine beispielhafte Schnittansicht entlang der Linie d-d von 5 zwischen den Gratstrukturen.
  • Nachdem die Gate-Struktur 40 ausgebildet wurde, wie in 4 gezeigt ist, werden auch Seitenwand-Isolierschichten 70 an beiden Hauptseiten der Gate-Elektrodenschicht 45 ausgebildet. Die Seitenwand-Isolierschichten 70 können Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder ein anderes geeignetes Material umfassen. Die Seitenwand-Isolierschichten 70 können eine einzige Schicht oder eine Mehrschichtstruktur umfassen. Eine durchgängige Schicht aus einem Seitenwand-Isoliermaterial kann durch CVD, PVD, ALD oder eine andere geeignete Technik ausgebildet werden. Dann wird ein anisotropes Ätzen auf das Seitenwand-Isoliermaterial angewendet, um ein Paar von Seitenwand-Isolierschichten (Abstandhalter) 70 auf zwei Hauptseiten der Gate-Struktur auszubilden. Die Dicke T1 der Seitenwand-Isolierschichten 70 liegt in einigen Ausführungsformen im Bereich zwischen etwa 5 nm und etwa 15 nm.
  • Der Abschnitt der Gratstrukturen 20, der nicht durch die Gate-Struktur 40 bedeckt ist, wird heruntergeätzt, um einen vertieften Abschnitt 80 auszubilden, wie in 5 gezeigt ist. Die Gratstrukturen werden auf die Ebene des Substrats 10 geätzt, so dass die Isolierschicht zwischen den Gratstrukturen in dem Source/Drain-Bereich vollständig entfernt wird. Indem auf die Ebene des Substrats 10 heruntergeätzt wird, werden die Gratstrukturen 20 eine „vereinigte” Gratstruktur in dem Source/Drain-Bereich. In bestimmten Ausführungsformen wird unter Verwendung des Paars von Seitenwand-Isolierschichten 70 als Hartmasken ein seitliches (engl. „biased”) Ätzverfahren ausgeführt, um die obere Fläche der Gratstruktur 20 zu vertiefen, die ungeschützt oder freigelegt sind, um den vertieften Abschnitt 80 auszubilden.
  • Das Ätzen, um die Vertiefung 80 auszubilden, umfasst anisotropes Ätzen, gefolgt von isotropem Ätzen. Durch das anisotrope Ätzen werden die Gratstrukturen 20 hauptsächlich in der vertikalen Richtung (Z-Richtung) geätzt. Nach dem anisotropen Ätzen wird isotropes Ätzen ausgeführt, um die Gratstrukturen unter der Gate-Struktur 40 zu ätzen.
  • 7A–7C zeigen beispielhafte Schnittansichten der FinFET-Vorrichtung nach dem isotropen Ätzen der Gratstruktur.
  • Indem die Ätzbedingungen (z. B. die Ätzzeit) angepasst werden, kann ein Ausmaß des Ätzens unter der Gate-Struktur 40 gesteuert werden und somit ein Abstand Px zwischen der Gate-Elektrodenschicht und der epitaktischen Source/Drain-Schicht gesteuert werden. Der Abstand Px zwischen der Gate-Elektrodenschicht und der epitaktischen Source/Drain-Schicht ist als ein Abstand von einer Linie definiert, die sich von einer Seitenwand der Gate-Elektrodenschicht zu einer Oberfläche der Gate-Struktur in der Vertiefung 80 erstreckt.
  • In 7A ist der Abstand Px positiv und größer als 0 und kleiner als 10 nm. In einigen Ausführungsformen liegt Px im Bereich zwischen etwa 1 nm und etwa 7 nm.
  • In 7B ist der Abstand Px im Wesentlichen 0 nm.
  • In 7C ist der Abstand Px negativ und größer als etwa –2 nm und kleiner als 0 nm. In einigen Ausführungsformen ist Px größer oder gleich etwa –1 nm und kleiner als 0 nm (–1 nm ≤ Px < 0 nm).
  • In einer Ausführungsform der vorliegenden Offenbarung werden die Ätzbedingungen in dem Ätzverfahren für die Vertiefung angepasst, um angestrebte Ätzprofile zu erhalten. Transform Coupled Plasma (TCP) mit Prozessgasen einschließlich CH4, CHF3, O2, HBr, He, Cl2, NF3 und/oder N2 wird mit wechselnder Leistung und/oder wechselnden Vorspannungsbedingungen verwendet. Das TCP-Ätzen umfasst anisotropes Ätzen gefolgt von isotropem Ätzen. Bei dem isotropen Ätzen wird die Vorspannung niedriger angesetzt als beim anisotropen Ätzen. Durch das isotrope Ätzen werden die Gratstrukturen horizontal unter der Gate-Struktur 40 geätzt.
  • In S107 von 1 wird eine Versetzungsstruktur in dem Substrat 10 ausgebildet.
  • Wie in 8 gezeigt ist, wird ein Pre-Amorphous Implantation-(PAI)-Vorgang ausgeführt. Der PAI-Vorgang implantiert das Substrat 10, wobei eine Gitterstruktur des Substrats 10 beschädigt wird und ein amorpher Bereich 90 ausgebildet wird. In der vorliegenden Ausführungsform wird der amorphisierte Bereich 90 in einem Source- und Drain-Bereich der FinFET-Vorrichtung 200 ausgebildet und dringt leicht unter die Gate-Struktur 40. Eine Tiefe des amorphisierten Bereichs 90 wird gemäß den Design-Spezifikationen bestimmt und kann zwischen etwa 10 nm und etwa 150 nm liegen. In der vorliegenden Ausführungsform beträgt die Tiefe des amorphisierten Bereichs 90 weniger als etwa 100 nm. Die Tiefe des amorphisierten Bereichs 90 kann durch die Dicke der Seitenwand-Isolierschichten 70 gesteuert werden, da die Seitenwand-Isolierschichten 70 dazu dienen, die Implantationsenergie von der Mitte der Gate-Struktur 40 wegzurichten; was für eine größere amorphisierte Tiefe sorgt. Zudem kann die Tiefe des amorphisierten Bereichs 90 durch die Implantationsenergie, die Implantations-Spezies und/oder eine Implantations-Dosierung gesteuert werden. In der vorliegenden Ausführungsform besteht die Implantations-Spezies (Ionen) aus Silizium (Si) und/oder Germanium (Ge). Alternativ kann die Implantations-Spezies aus Ar, Xe, BF2, As, In, anderen geeigneten Implantations-Spezies oder Kombinationen daraus bestehen. In der vorliegenden Ausführungsform wird Si oder Ge bei einer Implantationsenergie von etwa 20 KeV bis etwa 60 KeV und einer Dosierung im Bereich zwischen etwa 1 × 1014 Atome/cm2 bis etwa 2 × 1015 Atome/cm2 implantiert, abhängig von der Implantationstemperatur. Niedrigere Implantationstemperatur verbessert die Wirksamkeit der Implantationsamorphisierung.
  • Eine strukturierte Fotoresistschicht kann verwendet werden, um zu definieren, wo der amorphisierte Bereich 90 ausgebildet wird, und kann andere Bereiche der FinFET-Vorrichtung vor Implantationsschäden schützen. Die strukturierte Fotoresistschicht legt beispielsweise die Source/Drain-Bereiche frei, so dass die Source/Drain-Bereiche dem PAI-Vorgang ausgesetzt werden, während die Gate-Struktur 40 (und andere Abschnitte der FinFET-Vorrichtung) vor dem PAI-Vorgang geschützt wird. Alternativ wird eine strukturierte Hartmaskenschicht, etwa eine SiN- oder SiON-Schicht, verwendet, um den amorphisierten Bereich 90 zu definieren. Die strukturierte Fotoresistschicht oder die strukturierte Hartmaskenschicht kann Teil des vorliegenden Herstellungsverfahrens (z. B. der LLD- oder Source/Drain-Ausbildung) sei, wodurch die Kosten minimiert werden, da keine zusätzliche Fotoresistschicht oder Hartmaske für den PAI-Vorgang benötigt wird.
  • Wie in 9 gezeigt ist, wird ein Spannungsfilm 95 über der sich ergebenden Struktur abgeschieden. Der Spannungsfilm 95 kann durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), CVD im hochdichten Plasma (HDPCVD), Plattieren, andere geeignete Verfahren und/oder Kombinationen daraus ausgebildet werden. Der Spannungsfilm 95 kann ein Dielektrikum umfassen, etwa Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, andere geeignete Materialien und/oder Kombinationen daraus. Der Belastungsfilm 95 wird verwendet, um Spannung in einem nachfolgenden Ausheilvorgang auszuüben, der den amorphisierten Bereich 90 rekristallisiert.
  • Immer noch mit Bezug auf 9 wird ein Ausheilvorgang auf die sich ergebende Struktur angewendet. Der Ausheilvorgang führt dazu, dass der amorphisierte Bereich 90 rekristallisiert wird, wodurch ein rekristallisierter Bereich 100 ausgebildet wird. Der Ausheilvorgang kann ein beschleunigtes thermisches Ausheil-(RTA)-Verfahren oder ein thermisches Millisekunden-Ausheil-(MSA)-Verfahren sein (beispielsweise ein thermischer Millisekunden-Laserausheilvorgang).
  • Der Ausheilvorgang kann ein weiträumiges Vorwärmen umfassen, das Bereichsende-(EOR)-Fehler minimiert oder sogar eliminiert. Das weiträumige Vorwärmen kann bei einer Temperatur von etwa 200°C bis etwa 700°C ausgeführt werden. Das weiträumige Vorwärmen kann für etwa 50 bis etwa 300 Sekunden ausgeführt werden. Der Ausheilvorgang kann bei einer Temperatur zwischen etwa 500°C und etwa 1400°C ausgeführt werden. Zudem kann, abhängig von der Art des Ausheilvorgangs und der verwendeten Temperatur, der Ausheilvorgang für etwa 1 Millisekunde bis etwa 5 Sekunden ausgeführt werden. In der vorliegenden Ausführungsform hat das weiträumige Vorwärmen eine Temperatur von etwa 550°C für etwa 180 Sekunden. Zudem ist in der vorliegenden Ausführungsform der Ausheilvorgang ein RTA-Verfahren, das eine Temperatur von mehr als etwa 1000°C verwendet, und wird für mehr als 1,5 Sekunden ausgeführt. In einigen Ausführungsformen ist der Ausheilvorgang ein MSA-Verfahren, das eine Temperatur bis zum Si-Schmelzpunkt von etwa 1400°C verwendet, und wird für wenige Millisekunden oder weniger ausgeführt, beispielsweise etwa 0,8 Millisekunden bis etwa 100 Millisekunden.
  • Während des Ausheilvorgangs werden, während der amorphisierte Bereich 90 rekristallisiert, Dislokationen 105 in dem rekristallisierten Bereich 100 ausgebildet. Die Dislokationen 105 werden in der <111>-Richtung des Si-Substrats 10 ausgebildet. Die <111>-Richtung hat einen Winkel von etwa 45 bis etwa 65 Grad, wobei der Winkel mit Bezug auf eine Achse gemessen wird, die parallel zu einer Oberfläche des Substrats 10 ist. In der vorliegenden Ausführungsform haben die Dislokationen 105 eine <111>-Richtung mit einem Winkel von etwa 55 Grad, wobei der Winkel mit Bezug auf eine Achse gemessen ist, die parallel zu der Oberfläche des Substrats 10 ist.
  • Die Dislokationen 105 beginnen ihre Ausbildung bei Abschnürungspunkten 106. Die Abschnürungspunkte 106 werden in dem rekristallisierten Bereich 100 bei einer Tiefe von etwa 10 bis etwa 150 nm ausgebildet, wobei die Tiefe von der unteren Fläche der Vertiefung 80 gemessen wird. Die Abschnürungspunkte 106 können so ausgebildet werden, dass sie nicht unter der Gate-Struktur 40 und unter der Gratstruktur 20 (der Kanalschicht 20A) angeordnet sind.
  • Nach dem Ausheilvorgang wird der Spannungsfilm 96 beispielsweise durch Nassätzen entfernt. Phosphorsäure oder Flusssäure kann bei dem Nassätzen verwendet werden. In einigen Ausführungsformen kann Trockenätzen verwendet werden.
  • Bei S109 von 1 werden eine Source und ein Drain durch epitaktisches Wachstum von geeigneten Materialien ausgebildet. Indem Materialien als eine Source und ein Drain verwendet werden, die sich von der Kanalschicht 20A unterscheiden, wird die Kanalschicht geeignet gestreckt (engl. „strained”), wodurch die Trägerbeweglichkeit in der Kanalschicht erhöht wird.
  • 10A–10C zeigen beispielhafte Schnittansichten, nachdem die epitaktischen Schichten für die Source und den Drain ausgebildet wurden, die jeweils den Strukturen der 7A–7C entsprechen.
  • Eine erste epitaktische Schicht 110 wird über der Unterseite der Vertiefung 80, d. h. des freigelegten Substrats 10, ausgebildet. Die erste epitaktische Schicht 110 dient als ein Kanal-Stressor zum Anwenden einer Zugspannung an die Kanalschicht 20A. Die erste epitaktische Schicht 110 umfasst in der vorliegenden Ausführungsform SiCP. Eine Kohlenstoffkonzentration in dem SiCP, die durch ein Röntgenstrahlenbeugungs-(XRD)-Verfahren bestimmt wird, liegt im Bereich zwischen etwa 1% und 5%. In einigen Ausführungsformen liegt die Kohlenstoffkonzentration im Bereich zwischen etwa 1,2% und etwa 4% und kann in anderen Ausführungsformen im Bereich zwischen etwa 2% und etwa 3% liegen. Ein Anteil von P (Phosphor) in dem SiCP liegt im Bereich zwischen etwa 1 × 1018 cm–3 und etwa 1 × 1020 cm–3. Die Dicke der ersten epitaktischen Schicht 110 liegt in dieser Ausführungsform im Bereich zwischen etwa 5 nm und etwa 20 nm und in anderen Ausführungsformen im Bereich zwischen etwa 5 nm und etwa 15 nm.
  • Da die erste epitaktische Schicht 110, die in direktem Kontakt mit der Gratstruktur 20 (der Kanalschicht 20A und der Wannenschicht 20B) liegt, wie in 10A–10C gezeigt ist, Kohlenstoff enthält, kann der Kohlenstoff die Si- und P-Einlagerungsatome einfangen und Diffusion von Phosphor in der ersten epitaktischen SiCP-Schicht 110 in die Kanalschicht 20A unterdrücken, wodurch ein Kurzkanaleffekt unterdrückt wird. Der Widerstandswert der ersten epitaktischen Schicht liegt im Bereich zwischen etwa 0,8 und 1,2 mΩ·cm.
  • Im Allgemeinen wird, wenn sich der Abstand Px verringert, um die Wirkung des Kanal-Stressors zu verbessern, der Kurzkanaleffekt schlechter. Wenn die erste epitaktische SiCP-Schicht jedoch Kohlenstoff umfasst, um Diffusion von Phosphor zu unterdrücken, ist es möglich, den Abstand Px zu verringern, wie in 10A–10C gezeigt ist.
  • In 10A ist der Abstand Px positiv und größer als 0 und kleiner als 10 nm. In einigen Ausführungsformen liegt Px im Bereich zwischen etwa 1 nm und etwa 7 nm. In 10A liegt die Grenzfläche zwischen der Kanalschicht 20 und der epitaktischen Source/Drain-Schicht direkt unter der Seitenwand-Isolierschicht.
  • In 10B ist der Abstand Px im Wesentlichen 0 nm. In 10B liegt die Grenzfläche zwischen der Kanalschicht 20 und den epitaktischen Source/Drain-Schichten direkt unter der Grenzfläche zwischen der Seitenwand-Isolierschicht und der Gate-Elektrodenschicht.
  • In 10C ist der Abstand Px negativ und größer als etwa –2 nm und kleiner als 0 nm. In einigen Ausführungsformen ist Px gleich etwa –1 nm oder mehr und kleiner als 0 nm (–1 nm ≤ Px < 0 nm). In 10C liegt die Grenzfläche zwischen der Kanalschicht 20 und den epitaktischen Source/Drain-Schichten direkt unter der Gate-Elektrodenschicht.
  • Der Abstand zwischen der Gate-Elektrodenschicht und einer epitaktischen Source/Drain-Schicht kann auf eine andere Weise definiert werden. Die Bedingung „Px > 0” entspricht beispielsweise einer Bedingung, bei der die Breite Wc der Kanalschicht 20A Folgendes erfüllt: „die Breite Wg der Gate-Elektrodenschicht” < Wc < Wg + 2 × „die Dicke T der Seitenwand-Isolierschicht.” Die Bedingung „Px = 0” entspricht einer Bedingung „Wc = Wg”. Die Bedingung „Px < 0” entspricht einer Bedingung „Wc < Wg”.
  • Nach dem Ausbilden der ersten epitaktischen Schicht 110 wird eine zweite epitaktische Schicht 120 über der ersten epitaktischen Schicht 110 ausgebildet. Die zweite epitaktische Schicht 120 dient als Haupt-Kanal-Stressor zum Anwenden von Zugspannung auf die Kanalschicht 20A. Die zweite epitaktische Schicht 120 umfasst in der vorliegenden Ausführungsform SiCP. Eine Kohlenstoffkonzentration in dem SiCP der zweiten epitaktischen Schicht 120, die durch XRD definiert ist, ist kleiner als die Kohlenstoffkonzentration der ersten epitaktischen SiCP-Schicht 110 und liegt im Bereich zwischen etwa 0,7% und 3%. In einigen Ausführungsformen liegt die Kohlenstoffkonzentration im Bereich zwischen etwa 1% und etwa 3% und kann in anderen Ausführungsformen im Bereich zwischen etwa 1,2% und etwa 2,5% liegen. Ein Anteil von Phosphor in der zweiten epitaktischen SiCP-Schicht ist höher als der Phosphoranteil der ersten epitaktischen SiCP-Schicht 110 und liegt im Bereich zwischen etwa 1 × 1020 cm–3 und etwa 2 × 1020 cm–3. Die Dicke der zweiten epitaktischen Schicht 120 liegt in dieser Ausführungsform im Bereich zwischen etwa 20 nm und etwa 40 nm oder in anderen Ausführungsformen im Bereich zwischen etwa 25 nm und etwa 35 nm. Der Widerstandswert der zweiten epitaktischen Schicht liegt im Bereich zwischen etwa 0,3 und 1,0 mΩ·cm.
  • Während des Ausbildens der ersten epitaktischen Schicht 110 und der zweiten epitaktischen Schicht 120 wächst die Dislokation 105, die in dem Substrat 10 ausgebildet ist, in die erste epitaktische Schicht 110 und die zweite epitaktische Schicht 120. Die Dislokation 105, die in der ersten epitaktischen Schicht 110 und der zweiten epitaktischen Schicht 120 ausgebildet ist, ist eine zusätzliche Quelle eines Stressors für die Kanalschicht 20A.
  • Nach dem Ausbilden der zweiten epitaktischen Schicht 120 kann eine dritte epitaktische Schicht 130 über der zweiten epitaktischen Schicht 120 ausgebildet werden. Die dritte epitaktische Schicht 130 dient auch als Kanal-Stressor zum Ausüben von Zugspannung auf die Kanalschicht 20A. Die dritte epitaktische Schicht 130 umfasst in der vorliegenden Ausführungsform SiP. Die SiP-Schicht kann pseudo-kubisches Si3P4 umfassen. Ein Anteil von Phosphor in der dritten epitaktischen SiP-Schicht 130 ist höher als der Phosphoranteil der zweiten epitaktischen SiCP-Schicht 120 und liegt in einigen Ausführungsformen im Bereich von etwa 1 × 1021 cm–3 und etwa 1 × 1022 cm–3 und in anderen Ausführungsformen im Bereich zwischen etwa 2 × 1021 cm–3 und etwa 5 × 1021 cm–3. Die Dicke der dritten epitaktischen Schicht 130 liegt in einigen Ausführungsformen im Bereich von etwa 1 nm und 25 nm und in anderen Ausführungsformen im Bereich zwischen etwa 2 nm und etwa 10 nm.
  • Die obere Fläche der dritten epitaktischen Schicht 130 kann etwa gleich groß sein wie die Höher der oberen Fläche der Gratstruktur unter der Gate-Struktur oder kann etwas höher angeordnet sein (etwa 1 nm bis etwa 5 nm) als die Gratstruktur unter der Gate-Struktur.
  • Indem die Mehrschicht-Stressorstruktur der ersten bis dritten epitaktischen Schicht verwendet wird, ist es möglich, einen Kurzkanaleffekt zu unterdrücken, um die Spannung zu unterdrücken, die auf die Kanalschicht ausgeübt wird.
  • In der obigen Ausführungsform ist die Anzahl der epitaktischen Schichten nur Drei. In einigen Ausführungsformen kann eine zusätzliche epitaktische Schicht über der dritten epitaktischen Schicht ausgebildet werden. Die zusätzliche epitaktische Schicht kann SiP umfassen, das Bor enthält. Ein Anteil von Bor in der zusätzlichen epitaktischen Schicht kann größer als der Bor-Anteil in der dritten epitaktischen Schicht sein.
  • Weiter kann eine vierte Schicht 140 über der dritten epitaktischen Schicht 130 ausgebildet werden. Die vierte Schicht 140 kann eine epitaktische SiP-Schicht umfassen. Die vierte Schicht 140 ist eine Opferschicht für das Ausbilden eines Silizids in der Source/dem Drain. Ein Anteil von Phosphor in der vierten SiP-Schicht 140 ist kleiner als der Phosphoranteil der dritten epitaktischen SiCP-Schicht 130 und liegt in einigen Ausführungsformen im Bereich zwischen etwa 1 × 1018 cm–3 und etwa 1 × 1020 cm–3.
  • In mindestens einer Ausführungsform werden die epitaktischen Schichten 110–140 durch ein LPCVD-Verfahren oder ein Atomlagenabscheidungsverfahren epitaktisch aufgewachsen. Das LPCVD-Verfahren wird bei einer Temperatur zwischen etwa 400 und 800°C und unter einem Druck von etwa 1 bis 200 Torr mittels eines Silizium-Quellgases wie SiH4, Si2H6 oder Si3H8, eines Kohlenstoff-Quellgases wie CH4 oder SiH3CH und eines Phosphor-Quellgases wie PH3 ausgeführt.
  • In der obigen Ausführungsform werden bei dem Ätzen der Vertiefung die Gratstrukturen durch Trockenätzen geätzt. Anstatt des Trockenätzens kann Nassätzen ausgeführt werden.
  • Das Nassätzen kann ausgeführt werden, indem TMAH (Tetraethylammonium-Hydroxid) verwendet wird. Beim Nassätzen des Siliziums durch TMAH ist eine Ätzrate der (100)-Seite des Siliziums größer als eine Ätzrate der (111)-Seite des Siliziums. Somit hat, wenn das Substrat 10 ein (100)-Silizium-Kristallsubstrat ist und die Gratstrukturen durch TMAH geätzt werden, die Schnittansicht der Vertiefung 80 Profile mit schrägen Enden 82, wie in 11 gezeigt ist. Indem die Ätzbedingungen angepasst werden, kann der Ort des Endabschnitts 82 angepasst werden, wodurch der Abstand Px angepasst wird.
  • Wie in 12 gezeigt ist, werden die erste bis dritte epitaktische Schicht und die vierte Schicht in der Vertiefung 80 ausgebildet, die durch das TMAH-Nassätzen ausgebildet wurde. In einigen Ausführungsformen können Trockenätzen und Nassätzen kombiniert werden.
  • In den obigen Ausführungsformen werden mehrere Gratstrukturen bei dem Ätzen der Vertiefung „vereinigt”. Die Strukturen und Herstellungsvorgänge, wie sie oben beschrieben sind, können jedoch auf eine FinFET-Vorrichtung mit einer einzigen Gratstruktur oder einer FinFET-Vorrichtung angewendet werden, die mehrere Grate ohne eine „vereinigte” Source/Drain-Struktur aufweist. Bei der FinFET-Vorrichtung, die mehrere Grate ohne „vereinigte” Source/Drain-Struktur aufweist, kann das Ätzen der Vertiefung auf die Ebene des Substrats ausgeführt werden oder kann stoppen, bevor es das Substrat erreicht.
  • Es versteht sich, dass die FinFET-Vorrichtung weiteren CMOS-Verfahren unterzogen werden kann, um verschiedene Einrichtungen wie Kontakte/Durchkontaktierungen, Metall-Verbindungsschichten, dielektrische Schichten, Passivierungsschichten etc. auszubilden. Die geänderte Isolier- und gestreckte Struktur übt ein vorgegebenes Ausmaß an Spannung auf die Kanalschicht 20A des FinFETs aus, wodurch die Leistungsfähigkeit der Vorrichtung verbessert wird.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hier beschrieben sind, bieten einige Vorteile, verglichen mit dem Stand der Technik. Indem beispielsweise der Abstand zwischen der Gate-Elektrodenschicht und einer epitaktischen Source/Drain-Schicht (der ersten epitaktischen Schicht) verringert wird, während Kohlenstoff in der ersten epitaktischen Schicht vorgesehen ist, ist es möglich, einen Kurzkanaleffekt zu unterdrücken, der durch Diffusion von Phosphor in die Kanalschicht hervorgerufen wird, und die Spannung zu erhöhen, die auf die Kanalschicht ausgeübt wird.
  • Es versteht sich, dass nicht alle Vorteile hier beschrieben wurden; kein bestimmter Vorteil ist für alle Ausführungsformen oder Beispiele notwendig und andere Ausführungsformen oder Beispiele können andere Vorteile bieten.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen FinFET. Der FinFET umfasst eine Gratstruktur, die über einem Substrat angeordnet ist. Die Gratstruktur umfasst eine Kanalschicht und erstreckt sich in eine erste Richtung. Der FinFET umfasst auch eine Gate-Struktur, die eine Gate-Elektrodenschicht und eine dielektrische Gateschicht umfasst, die einen Teil der Gratstruktur bedeckt und sich in eine zweite Richtung erstreckt, die rechtwinklig zu der ersten Richtung ist. Die Gate-Struktur umfasst weiter Seitenwand-Isolierschichten, die über beiden Hauptseiten der Gate-Elektrodenschicht angeordnet sind. Der FinFET umfasst weiter eine Source und einen Drain, die jeweils eine Stressor-Schicht umfassen, die in einer Vertiefung angeordnet sind, die nicht durch die Gate-Struktur bedeckt ist. Die Stressor-Schicht umfasst eine erste Stressor-Schicht, eine zweite Stressor-Schicht, die über der ersten Stressor-Schicht liegt, und eine dritte Stressor-Schicht, die über der zweiten Stressor-Schicht liegt. In der Source liegt eine Grenzfläche zwischen der ersten Stressor-Schicht und der Kanalschicht unter einer der Seitenwand-Isolierschichten, die näher an der Source oder der Gate-Elektrode liegt.
  • In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung einen FinFET. Der FinFET umfasst eine Gratstruktur, die über einem Substrat angeordnet ist. Die Gratstruktur umfasst eine Kanalschicht und erstreckt sich in eine erste Richtung. Der FinFET umfasst auch eine Gate-Struktur, die eine Gate-Elektrodenschicht und eine dielektrische Gateschicht umfasst, die einen Teil der Gratstruktur bedeckt und sich in eine zweite Richtung erstreckt, die rechtwinklig zu der ersten Richtung ist. Die Gate-Struktur umfasst weiter Seitenwand-Isolierschichten, die über beiden Hauptseiten der Gate-Elektrodenschicht angeordnet sind. Der FinFET umfasst weiter eine Source und einen Drain, die jeweils eine Stressor-Schicht umfassen, die in einer Vertiefung angeordnet sind, die nicht von der Gate-Struktur bedeckt ist. Die Stressor-Schicht umfasst eine erste Stressor-Schicht, eine zweite Stressor-Schicht, die über der ersten Stressor-Schicht liegt, und eine dritte Stressor-Schicht, die über der zweiten Stressor-Schicht liegt. In der Source liegt eine Grenzfläche zwischen der ersten Stressor-Schicht und der Kanalschicht unter einer der Seitenwand-Isolierschichten, die näher an der Source oder der Gate-Elektrode liegt. Eine Breite der Kanalschicht entlang der ersten Richtung ist kleiner als eine Summe einer Breite der Gate-Elektrode und Breiten der Seitenwand-Isolierschichten entlang der ersten Richtung.
  • In Übereinstimmung mit einem weiteren Aspekt der vorliegenden Offenbarung umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung das Ausbilden einer Gratstruktur über einem Substrat. Die Gratstruktur umfasst eine Kanalschicht, die von einer Isolierschicht freigelegt ist, und erstreckt sich in eine erste Richtung. Eine Gate-Struktur, die eine Gate-Elektrodenschicht und eine dielektrische Gateschicht umfasst, wird über einem Teil der Gratstruktur ausgebildet. Die Gate-Struktur erstreckt sich in eine zweite Richtung, die rechtwinklig zu der ersten Richtung ist. Die Gate-Struktur umfasst weiter eine Seitenwand-Isolierschicht, die über beiden Hauptseiten der Gate-Elektrodenschicht angeordnet ist. Eine Vertiefung wird ausgebildet, indem ein Teil der Gratstruktur entfernt wird, der nicht von der Gate-Struktur bedeckt ist. Eine Source und ein Drain werden in der Vertiefung ausgebildet, die jeweils eine Stressor-Schicht umfassen. Die Stressor-Schicht umfasst eine erste Stressor-Schicht, eine zweite Stressor-Schicht, die über der ersten Stressor-Schicht ausgebildet ist, und eine dritte Stressor-Schicht, die über der zweiten Stressor-Schicht ausgebildet ist. Die Vertiefung wird so ausgebildet, dass in der Source eine Grenzfläche zwischen der ersten Stressor-Schicht und der Kanalschicht unter einer der Seitenwand-Isolierschichten liegt, die näher an der Source oder der Gate-Elektrode liegt.
  • Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen oder Beispielen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 8440517 [0010]

Claims (20)

  1. Halbleitervorrichtung, die Folgendes umfasst: einen FinFET, der Folgendes umfasst: eine Gratstruktur, die über einem Substrat angeordnet ist, wobei die Gratstruktur eine Kanalschicht umfasst und sich in eine erste Richtung erstreckt; eine Gate-Struktur, die eine Gate-Elektrodenschicht und eine dielektrische Gateschicht umfasst, die einen Teil der Gratstruktur bedeckt und sich in eine zweite Richtung erstreckt, die rechtwinklig zu der ersten Richtung ist, wobei die Gate-Struktur weiter Seitenwand-Isolierschichten umfasst, die über beiden Hauptseiten der Gate-Elektrodenschicht angeordnet sind; und eine Source und einen Drain, die jeweils Stressor-Schichten umfassen, die in einer Vertiefung in der Gratstruktur angeordnet sind, die nicht von der Gate-Struktur bedeckt ist, wobei: die Stressor-Schicht eine erste Stressor-Schicht, eine zweite Stressor-Schicht, die über der ersten Stressor-Schicht liegt, und eine dritte Stressor-Schicht, die über der zweiten Stressor-Schicht liegt, umfasst, und in der Source eine Grenzfläche zwischen der ersten Stressor-Schicht und der Kanalschicht unter einer der Seitenwand-Isolierschichten angeordnet ist, die näher an der Source oder der Gate-Elektrode liegt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei: die erste Stressor-Schicht SiCP umfasst, die zweite Stressor-Schicht SiCP umfasst, und eine Konzentration von Kohlenstoff in der ersten Stressor-Schicht größer als eine Konzentration von Kohlenstoff in der zweiten Stressor-Schicht ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder zwei, wobei ein Anteil von Phosphor in der zweiten Stressor-Schicht größer als ein Anteil von Phosphor in der ersten Stressor-Schicht ist.
  4. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei: die dritte Stressor-Schicht SiP umfasst, und ein Anteil von Phosphor in der dritten Stressor-Schicht größer als ein Anteil von Phosphor in der zweiten Stressor-Schicht ist.
  5. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei: die Gratstruktur mehrere Grate unter der Gate-Struktur umfasst, und eine Source und ein Drain für die mehrere Grate gemeinsam vorgesehen sind.
  6. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei die Source und der Drain eine Struktur mit vereinigten Graten aufweist.
  7. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, die weiter eine Dislokation umfasst, die sich von dem Substrat zu der Stressor-Schicht erstreckt.
  8. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei der FinFET ein n-FinFET ist.
  9. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei die Grenzfläche als ein Punkt definiert ist, an dem die Stressor-Schicht am nächsten an der Kanalschicht liegt.
  10. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei bei der Source die Grenzfläche direkt unter der einen der Seitenwand-Isolierschichten liegt, die näher bei der Source liegt.
  11. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei in der Source die Grenzfläche auf einer Ebene liegt, die sich von einer Grenzfläche der Gate-Elektrodenschicht und der einen der Seitenwand-Isolierschichten erstreckt, die näher bei der Source liegt.
  12. Halbleitervorrichtung nach einem der vorangegangenen Ansprüche, wobei in der Source: die Grenzfläche direkt unter der Gate-Elektrodenschicht liegt, und ein Abstand zwischen der Grenzfläche und einer Ebene, die sich von einer Grenzfläche der Gate-Elektrodenschicht und der einen der Seitenwand-Isolierschichten erstreckt, die näher bei der Source liegt, kleiner oder gleich 1 nm ist.
  13. Halbleitervorrichtung, die Folgendes umfasst: einen FinFET, der Folgendes umfasst: eine Gratstruktur, die über einem Substrat angeordnet ist, wobei die Gratstruktur eine Kanalschicht umfasst und sich in einer ersten Richtung erstreckt; eine Gate-Struktur, die eine Gate-Elektrodenschicht und eine dielektrische Gateschicht umfasst, die einen Abschnitt der Gratstruktur bedeckt und sich in eine zweite Richtung erstreckt, die rechtwinklig zu der ersten Richtung ist, wobei die Gate-Struktur weiter Seitenwand-Isolierschichten umfasst, die über beiden Hauptseiten der Gate-Elektrodenschicht angeordnet sind; und eine Source und einen Drain, die jeweils eine Stressor-Schicht umfassen, die in einer Vertiefung in der Gratstruktur angeordnet ist, die nicht von der Gate-Struktur bedeckt ist, wobei: die Stressor-Schicht eine erste Stressor-Schicht, eine zweite Stressor-Schicht, die über der ersten Stressor-Schicht liegt, und eine dritte Stressor-Schicht umfasst, die über der zweiten Stressor-Schicht liegt, und die Breite der Kanalschicht entlang der ersten Richtung kleiner als eine Summe der Breite der Gate-Elektrode und der Breiten der Seitenwand-Isolierschichten entlang der ersten Richtung ist.
  14. Halbleitervorrichtung nach Anspruch 13, wobei die Breite der Kanalschicht eine minimale Breite unter der Gate-Struktur ist.
  15. Verfahren zur Herstellung einer Halbleitervorrichtung, das Folgendes umfasst: Ausbilden einer Gratstruktur über einem Substrat, wobei die Gratstruktur eine Kanalschicht umfasst, die von einer Isolierschicht freigelegt wird und sich in eine erste Richtung erstreckt; Ausbilden einer Gate-Struktur, die eine Gate-Elektrodenschicht und eine dielektrische Gateschicht über einem Teil der Gratstruktur umfasst, wobei die Gratstruktur sich in eine zweite Richtung erstreckt, die rechtwinklig zu der ersten Richtung ist, wobei die Gate-Struktur weiter Seitenwand-Isolierschichten umfasst, die über beiden Hauptseiten der Gate-Elektrodenschicht angeordnet werden; Ausbilden einer Vertiefung durch Entfernen eines Teils der Gratstruktur, die nicht von der Gate-Struktur bedeckt ist; Ausbilden einer Source und eines Drains in der Vertiefung, die jeweils eine Stressor-Schicht umfassen, wobei: die Stressor-Schicht eine erste Stressor-Schicht, eine zweite Stressor-Schicht, die über der ersten Stressor-Schicht ausgebildet wird, und eine dritte Stressor-Schicht umfasst, die über der zweiten Stressor-Schicht ausgebildet wird, und die Vertiefung so ausgebildet wird, dass in der Source eine Grenzfläche zwischen der ersten Stressor-Schicht und der Kanalschicht unter einer der Seitenwand-Isolierschichten liegt, die näher an der Source oder der Gate-Elektrode liegt.
  16. Verfahren nach Anspruch 15, das nach dem Ausbilden der Vertiefung weiter Folgendes umfasst: Implantieren von Ionen in eine Unterseite der Vertiefung; Ausbilden einer Stressor-Schicht über der Unterseite der Vertiefung, wo die Ionen implantiert werden; und Ausheilen des Substrats mit der Stressor-Schicht, um eine Dislokation auszubilden.
  17. Verfahren nach Anspruch 15 oder 16, wobei: die Gratstruktur mehrere Grate unter der Gate-Struktur umfasst, und beim Ausbilden der Vertiefung der Teil der Gratstruktur, der nicht von der Gate-Struktur bedeckt ist, auf eine Ebene des Substrats heruntergeätzt wird, so dass keine Isolierschicht zwischen den mehreren Graten verbleibt.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei: die erste Stressor-Schicht epitaktisch ausgebildetes SiCP umfasst, die zweite Stressor-Schicht epitaktisch ausgebildetes SiCP umfasst, und eine Konzentration von Kohlenstoff in der ersten Stressor-Schicht größer als eine Konzentration von Kohlenstoff in der zweiten Stressor-Schicht ist.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei: die dritte Stressor-Schicht epitaktisch ausgebildetes SiP umfasst, ein Anteil von Phosphor in der zweiten Stressor-Schicht größer als ein Anteil von Phosphor in der ersten Stressor-Schicht ist, und ein Anteil von Phosphor in der dritten Stressor-Schicht größer als ein Anteil von Phosphor in der zweiten Stressor-Schicht ist.
  20. Verfahren nach einem der Ansprüche 15 bis 19, das weiter das Ausbilden einer vierten Schicht über der dritten Stressor-Schicht umfasst, wobei: die vierte Schicht SiP umfasst, und ein Anteil von Phosphor in der vierten Schicht kleiner als der Anteil von Phosphor in der dritten Stressor-Schicht ist.
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