DE102014115586B4 - Integrierte Schaltkreisstruktur mit Substratisolation und undotiertem Kanal - Google Patents

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Abstract

Halbleiterbauteil (100), das aufweist:eine Finnenstruktur (104), die auf einem Substrat (102) ausgebildet ist;einen Gatestapel (114), der über der Finnenstruktur (104) ausgebildet ist;Source/Drain-Bereiche (110) über dem Substrat (102) und auf gegenüberliegenden Seiten des Gatestapels (114) angeordnet;einen Kanalbereich (112), der in der Finnenstruktur (104) festgelegt ist und unter dem Gatestapel (114) liegt, wobei der Kanalbereich (112) undotiert ist; undeine vergrabene Isolatorschicht (118), die in vertikaler Richtung zwischen dem Kanalbereich (112) und dem Substrat (102) angeordnet ist, wobei die vergrabene Isolatorschicht (118) ein Verbindungshalbleiteroxid aufweist, und wobei die vergrabene Isolatorschicht (118) eine erste Dicke innerhalb des Kanalbereichs (112) aufweist und sich zu den Source/Drain-Bereichen (110) mit einer zweiten Dicke, die geringer als die erste Dicke ist, erstreckt.

Description

  • HINTERGRUND
  • Die Industrie für integrierte Halbleiterschaltkreise (IC) hat ein exponentielles Wachstum erfahren. Die technologischen Weiterentwicklungen bei den IC-Materialien sowie beim IC-Design haben Generationen von ICs hervorgebracht, bei denen sich die jeweilige Nachfolgergeneration durch kleinere und zugleich komplexere Schaltkreisstrukturen gegenüber der Vorgängergeneration auszeichnet. Im Verlauf der IC-Evolution hat sich die funktionale Dichte (d.h. die Anzahl miteinander verbundener Bauteile pro Chipbereich) grundsätzlich erhöht, während die Geometrieabmessungen (d. h. die kleinste Komponente (oder Leitung), welche unter Verwendung eines Herstellungsprozesses erzeugt werden kann) gesunken sind. Dieser Verkleinerungsprozess ist insofern vorteilhaft, als dass er die Produktionseffizienz erhöht und die damit verbundenen Kosten senkt. Diese Verkleinerung hat ebenso die Prozess- und Herstellungskomplexität von ICs zur Erzielung der genannten Vorteile erhöht. Es werden daher ähnliche Entwicklungen bei der IC-Verarbeitung und -herstellung benötigt. Beispielsweise wurde ein dreidimensionaler Transistor, etwa ein finnenartiger Feldeffekttransistor (FinFET) eingeführt, um einen Planartransistor zu ersetzen. Ein FinFET kann als ein typisches planares Bauteil betrachtet werden, welches aus einem Substrat und in das Gate extrudiert ist. Ein typischer FinFET wird mit einer dünnen „Finne“ (oder einer Finnenstruktur) hergestellt, welche sich von einem Substrat nach oben erstreckt. Der Kanal des FET wird in dieser vertikalen Finne ausgebildet, und ein Gate wird über dem Kanalbereich (z.B. diesen umgebend) der Finne bereitgestellt. Indem das Gate die Finne umgibt, wird der Kontaktbereich zwischen dem Kanalbereich und der Gate erhöht, was es ermöglicht, dass das Gate den Kanal von mehreren Seiten aus steuert. Dies kann auf verschiedene Weise noch verstärkt werden und bei manchen Anwendungen bieten FinFETs verminderte Kurzkanaleffekte, abgesenkte Leckage und einen höheren Stromfluss. Mit anderen Worten können diese schneller, kleiner und effizienter als planare Bauteile sein.
  • Aufgrund der mit FinFETs und anderen nicht planaren Bauteilen verbundenen Komplexität sind jedoch verschiedene Technologien, die für die Herstellung von Planartransistoren verwendet werden für die Herstellung nicht planarer Bauteile unzureichend angepasst. Lediglich als ein Beispiel sei erwähnt, dass konventionelle Technologien für die Ausbildung eines Kanals aus einem Verbindungshalbleiter auf einem elementaren Halbleitersubstrat unerwünschte Kanalverspannungen und/oder Gitterdefekte aufgrund der unterschiedlichen Gitterstrukturen der unterschiedlichen Halbleiterarten erzeugen können. Ebenso sind konventionelle Technologien nicht in der Lage, auf effektive Weise ein Verbindungshalbleiteroxid oder ein anderes nicht leitendes Element zwischen dem Kanalbereich und dem Substrat auszubilden. Obwohl die bestehenden Herstellungstechnologien für planare Bauteile grundsätzlich angemessen gewesen sind, werden daher zur Einhaltung der immer weiter steigenden Designanforderungen weitere Fortentwicklungen benötigt.
  • US 2014/0285980 A1 beschreibt eine Halbleitervorrichtung mit einem Substrat und einer Aktivvorrichtungsschicht, wobei eine konvertierte Pufferschicht zwischen dem Substrat und den elektronischen Bauteilen der Aktivvorrichtungsschicht gebildet ist. Die konvertierte Pufferschicht ist elektrisch isolierend und umfasst beispielsweise ein Oxid.
  • US 2014/0231872 A1 beschreibt eine Halbleiterstruktur mit einem P-Typ FinFET und einem aufgeblähten Material unterhalb der Source-Region und der Drain-Region des FinFETs. Das aufgeblähte Material erzeugt eine Druckspannung innerhalb des Kanalbereichs des FinFETs, sodass die Ladungsträgerbeweglichkeit erhöht ist.
  • US 7262084 B2 beschreibt ein Herstellungsverfahren einer Finnenstruktur. Auf einem Substrat werden eine SiGe-Schicht und eine Siliziumschicht gebildet. In der Siliziumschicht wird ein Finnenabschnitt derart geformt, dass ein Abschnitt der SiGe-Schicht unterhalb des Finnenabschnitts angeordnet ist. Dieser Abschnitt der SiGe-Schicht wird entfernt, um einen Hohlraum unterhalb des Finnenabschnitts zu erzeugen.
  • US 2014/0175561 A1 beschreibt ein Herstellungsverfahren einer Halbleitervorrichtung. In einem Substrat wird eine Finne gebildet, die eine erste Finnenschicht und eine zweite Finnenschicht umfasst. Eine Isolationsstruktur wird um die Finne herum gebildet. Die erste Finnenschicht wird entfernt, um einen Hohlraum um die zweite Finnenschicht auszubilden.
  • Figurenliste
  • Die Aspekte der vorliegenden Offenbarung werden am Besten anhand der nachstehenden genauen Beschreibung verstanden, wenn diese mit den begleitenden Figuren gelesen werden. Es wird angemerkt, dass gemäß der üblichen Praxis in der Industrie verschiedene Bauteile nicht maßstabsgetreu gezeichnet sind. Zur Vereinfachung der Diskussion können tatsächlich die Abmessungen verschiedener Merkmale willkürlich vergrößert oder verkleinert sein.
    • Die 1 zeigt eine perspektivische Ansicht einer Halbleiterstruktur, die gemäß manchen Ausführungsformen konstruiert ist.
    • Die 2 zeigt ein Flussdiagramm eines Herstellungsverfahrens für einen integrierten Schaltkreis gemäß manchen Ausführungsformen.
    • Die 3 bis 11 zeigen perspektivische Ansichten einer Halbleiterstruktur, die gemäß manchen Ausführungsformen konstruiert ist, bei verschiedenen Herstellungsstadien.
    • Die 12A bis 16A zeigen perspektivische Ansichten der Halbleiterstruktur, die gemäß manchen Ausführungsformen konstruiert ist, bei verschiedenen Herstellungsstadien.
    • Die 12B bis 16B, 16C und 16D zeigen Schnittansichten der Halbleiterstruktur gemäß den 12A bis 16A, die gemäß manchen Ausführungsformen konstruiert ist.
    • Die 17 zeigt ein Flussdiagramm eines Verfahrens gemäß manchen Ausführungsformen.
  • GENAUE BESCHREIBUNG
  • Die vorliegende Offenbarung betrifft grundsätzlich die Herstellung von IC-Bauteilen und insbesondere eine Nichtleiterschicht, welche einen FinFET von einem Substrat isoliert, auf welchem dieser ausgebildet ist, sowie die Abstimmung des Kanalstresses, der von der Nichtleiterschicht erzeugt wird, um den Kanaltyp auf den FinFET abzustimmen.
  • Die vorliegende Offenbarung liefert viele unterschiedliche Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Es werden nachstehend spezifische Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und nicht dazu vorgesehen, zu beschränken. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in unmittelbarem Kontakt miteinander ausgebildet sind, und ebenso Ausführungsformen umfassen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, etwa derart, dass das erste und das zweite Merkmal nicht in unmittelbarem Kontakt miteinander stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszeichen und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient jedoch lediglich der Einfachheit und Klarheit und soll selbst keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vorgeben.
  • Darüber hinaus können vorliegend räumlich relative Ausdrücke, wie etwa „unterhalb“, „unten“, „niedrig“, „oberhalb“, „obere“ und dergleichen zum Zwecke der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu mindestens einem anderen Element oder Merkmal, das in den Figuren dargestellt ist, zu beschreiben. Die räumlich relativen Ausdrücke sind dazu vorgesehen, unterschiedliche Ausführungsformen des Bauteils bei der Verwendung oder während des Betriebs zusätzlich zu der in den Figuren dargestellten Ausrichtung mit zu umfassen. Beispielsweise wären in dem Fall, dass das Bauteil in den Figuren umgedreht wird, Elemente, die als „unten“ oder „unterhalb“ anderer Elemente oder Merkmale beschrieben sind, dann „oberhalb“ der anderen Elemente und Merkmale angeordnet. Daher kann der beispielhafte Ausdruck „unterhalb“ sowohl eine Ausrichtung oberhalb als auch unterhalb umfassen. Die Vorrichtung kann auch auf andere Weise orientiert sein (um 90 Grad gedreht oder bei einer anderen Ausrichtung) und die vorliegend verwendeten räumlich relativen Deskriptoren können ebenso entsprechend interpretiert werden.
  • Die vorliegende Offenbarung ist auf ein finnenartiges Feldeffekttransistorbauteil (FinFET) ausgerichtet, jedoch andererseits nicht auf dieses beschränkt. Das FinFET-Bauteil kann beispielsweise ein komplementäres Metalloxidhalbleiterbauteil (CMOS) sein, welches ein P-Typ-Metalloxidhalbleiter-FinFET-Bauteil (PMOS) und ein N-Typ-Metalloxidhalbleiter-FinFET-Bauteil (NMOS) aufweist. Die nachstehende Offenbarung setzt mit einem FinFET-Beispiel fort, um die verschiedenen Ausführungsformen der vorliegenden Erfindung zu veranschaulichen. Es sollte jedoch verstanden werden, dass die Anmeldung nicht auf einen bestimmten Bauteiltyp beschränkt werden sollte, sofern dies nicht vorliegend explizit beansprucht wird.
  • Die 1 ist eine perspektivische Ansicht eines Teils eines Werkstücks 100 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die 1 wurde der Klarheit halber und für die bessere Veranschaulichung der Konzepte der vorliegenden Offenbarung vereinfacht. Weitere Elemente können in dem Werkstück 100 realisiert sein und manche der nachstehend beschriebenen Elemente können durch andere Ausführungsformen des Werkstücks 100 ersetzt oder für diese ausgelassen sein.
  • Das Werkstück 100 umfasst ein Substrat 102 oder einen Wafer mit einer Finnenstruktur 104, die auf diesem ausgebildet ist. Die Finnenstruktur 104 weist eine oder mehrere erhabene aktive Bereiche (oder aktive Finnenbereiche) auf, wobei während die veranschaulichten Ausführungsformen eine FinFET-Finnenstruktur 104 umfassen, andere Ausführungsformen andere erhabene aktive und passive Bauteile aufweisen können, die auf dem Substrat 102 ausgebildet sind. Die veranschaulichte Finnenstruktur 104 umfasst FinFETs, beispielsweise etwa einen n-Kanal-FinFET (NMOS) 106 und einen p-Kanal-FinFET (PMOS) 108. Umgekehrt weist jeder der FinFETs 106 und 108 ein Paar gegenüberstehender Source/Drain-Bereiche (oder Source/Drain-Elemente) 110 auf, welche verschiedene dotierte Halbleitermaterialen aufweisen können, sowie einen Kanalbereich 112, der zwischen den Source/Drain-Bereichen 110 angeordnet ist. Der Ladungsträgerfluss (Elektronen für das n-Kanal-Bauteil und Löcher für das p-Kanal-Bauteil) durch den Kanalbereich 112 wird durch eine an einen Gatestapel 114, der angrenzend an oder den Kanalbereich 112 umgebend angeordnet ist, angelegte Spannung gesteuert. Der Gatestapel 114 ist durchsichtig dargestellt, um den darunterliegenden Kanalbereich 112 besser zu veranschaulichen. Bei der veranschaulichten Ausführungsform erhebt sich der Kanalbereich 112 über die Ebene des Substrates 102, auf welcher dieser ausgebildet ist, hinaus und dementsprechend kann die Finnenstruktur 114 als ein „nicht planares“ Bauteil bezeichnet werden. Der erhabene Kanalbereich 112 bietet einen größeren Oberflächenbereich in unmittelbarer Nähe zu dem Gatestapel 114 im Vergleich zu vergleichbaren planaren Bauteilen. Dies verstärkt die elektromagnetischen Feldwechselwirkungen zwischen dem Gatestapel 114 und dem Kanalbereich 112, wodurch die Schwellspannung, Leckage sowie Kurzkanaleffekte, welche mit kleineren Bauteilen verbunden sind, reduziert werden können. Bei vielen Ausführungsformen liefern FinFETs und andere nicht planare Bauteile somit eine bessere Leistungsfähigkeit bei geringerer Grundfläche im Vergleich zu ihren planaren Gegenstücken.
  • Wie es nachstehend genauer beschrieben wird, werden die Finnenstrukturen 104 auf einem Halbleitersubstrat 102 ausgebildet. Um die FinFETs 106 und 108 von dem Halbleitersubstrat 102 elektrisch zu isolieren, werden die Finnenstrukturen 104 durch Isolatorelemente 116 in horizontaler Richtung voneinander getrennt, und durch eine vergrabene Isolatorschicht 118 in vertikaler Richtung. Bei verschiedenen Ausführungsformen stellen die Verfahren und Strukturen der vorliegenden Offenbarung eine vergrabene Isolatorschicht 118 für FinFETs bereit. Die vergrabene Isolatorschicht 118 umfasst Halbleiteroxidmaterial, um die aktiven Bereiche von dem Substrat elektrisch zu trennen, wodurch der Durchschlageffekt reduziert oder völlig unterdrückt und die Leistungsfähigkeit verbessert wird. Bei manchen Ausführungsformen wird eine zusätzliche Halbleiterschicht 120 auf der vergrabenen Isolatorschicht 118 ausgebildet. Die Halbleiterschicht 120 kann ein Verbindungshalbleitermaterial aufweisen, welches sich von dem Halbleitermaterial der Finnenstruktur 104 (die erhabenen aktiven Bereiche) unterscheidet. Bei der vorliegenden Ausführungsform umfasst das Halbleitermaterial der Finnenstruktur 104 Silizium und das Halbleitermaterial der Halbleiterschicht 120 umfasst Silizium-Germanium (SiGe). In einer Weiterentwicklung der Ausführungsform umfasst die vergrabene Isolatorschicht 118 Silizium-Germaniumoxid.
  • Bei der vorliegenden Ausführungsform liefern die Struktur und das Verfahren der vorliegenden Offenbarung die Kanalbereiche 112, welche undotiert sind und eine höhere Ladungsträgermobilität und darüber hinaus eine verbesserte Bauteilleistungsfähigkeit aufweisen, etwa eine erhöhte Bauteilgeschwindigkeit. Bei manchen anderen Ausführungsformen kann der Kanalbereich 112 alternativ mit geeigneten Dotierungsarten dotiert sein.
  • Es werden nunmehr beispielhafte Verfahren für die Ausbildung des Werkstücks 100, welches die FinFET-Bauteile (etwa die Bauteile 106 und 108) aufweist, mit Bezug auf die 2-17 beschrieben. Die 2 ist ein Flussdiagramm eines Verfahrens 200 für die Ausbildung eines FinFET oder eines anderen finnenbasierten Bauteils auf einem Werkstück 100 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die nachstehenden Figuren zeigen perspektivische Ansichten des Werkstücks 100 und/oder Querschnittsansichten, welche durch den Kanalbereich 112 hindurch aufgenommen wurden (z. B. entlang der Ebene 122) oder durch die Source/Drain-Bereiche 110 (z. B. entlang der Ebene 124) der FinFET-Bauteile hindurch.
  • Das Verfahren 200 sowie die Struktur des Werkstücks 100 werden gemäß verschiedenen Aspekten der vorliegenden Offenbarung gemeinschaftlich beschrieben. Es sollte verstanden werden, dass zusätzliche Schritte vor, während und nach dem Verfahren 200 durchgeführt werden können, und dass manche der beschriebenen Schritte bei anderen Ausführungsformen des Verfahrens ersetzt oder ausgelassen werden können.
  • Mit Bezug auf den ersten Block 202 gemäß 2 und 3 wird ein Werkstück 100 bereitgestellt, das ein Substrat 102 aufweist. Geeignete Substrate 102 umfassen ein massives Siliziumsubstrat. Alternativ kann das Substrat 102 einen elementaren Halbleiter, etwa Silizium oder Germanium in einer Kristallstruktur aufweisen; einen Verbindungshalbleiter, etwa Silizium-Germanium, Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; oder Kombinationen dieser. Geeignete Substrate 102 umfassen ebenso ein Silizium-auf-Nichtleiter-Substrat (SOI). SOI-Substrate werden unter Verwendung von Separation-by-Implemcntation-of-Oxygen (SIMOX), Waferbonding und/oder anderen geeigneten Verfahren hergestellt.
  • Das bereitgestellte Werkstück 100 kann eine oder mehrere Schichten aufweisen, die auf diesem bereits ausgebildet sind. Bei der veranschaulichten Ausführungsform umfasst das Werkstück 100 eine erste Halbleiterschicht 302, die auf dem Substrat 102 ausgebildet ist, sowie eine zweite Halbleiterschicht 304, die auf der ersten vergrabenen Halbleiterschicht ausgebildet ist. Die erste Halbleiterschicht 302 umfasst ein erstes Halbleitermaterial und die zweite Halbleiterschicht 304 umfasst ein zweites Halbleitermaterial, welches sich von dem ersten Halbleitermaterial unterscheidet. Die erste und die zweite Halbleiterschicht sind mit Hilfe geeigneter Technologien epitaktisch aufgewachsen, etwa durch selektives epitaktisches Aufwachsen (selective epitaxy growth - (SEG)).
  • Die erste Halbleiterschicht 302 kann einen ersten Verbindungshalbleiter aufweisen, der auf und in physikalischem Kontakt mit einem elementaren Halbleiter des Substrates 102 ausgebildet ist. Bei der vorliegenden Ausführungsform ist das Substrat 102 ein Siliziumsubstrat, das erste Halbleitermaterial ist Silizium-Germanium (SiGe) und das zweite Halbleitermaterial ist Silizium. Bei manchen Ausführungsformen umfasst das erste Halbleitermaterial 302 SiGe mit einer Ge-Konzentration zwischen ungefähr 20 Atomprozent und ungefähr 35 Atomprozent. Dementsprechend kann die erste Halbleiterschicht 302 eine dazwischen liegende Ge-Konzentration von etwa zwischen ungefähr 20 Atomprozenten und ungefähr 35 Atomprozent aufweisen, ohne dass dadurch signifikante Versetzungseffekte hervorgerufen würden. Bei weiteren Ausführungsformen weist die erste Halbleiterschicht 302 einen Ge-Gradienten auf, etwa derart, dass ein Anteil der Halbleiterschicht 302, die am nächsten bei dem Substrat 102 liegt und dieses kontaktiert, eine Ge-Konzentration zwischen ungefähr 20 Atomprozent und ungefähr 35 Atomprozent aufweist, während ein Anteil der ersten Halbleiterschicht 302, der am weitesten entfernt von dem Substrat 102 angeordnet ist, eine Ge-Konzentration von ungefähr 60 Atomprozent aufweist.
  • Die erste Halbleiterschicht 302 kann mit Hilfe geeigneter Technologien ausgebildet sein. Bei manchen Ausführungsformen kann die erste Halbleiterschicht 302 auf dem Substrat mit Hilfe irgendeines geeigneten Prozesses für das epitaktische Aufwachsen der ersten Halbleiterschicht 302 ausgebildet sein. Geeignete Abscheidungsprozesse umfassen atomare Schichtabscheidung (ALD), chemische Dampfabscheidung (CVD), CVD bei hochdichtem Plasma (HDP-CVD), physikalische Dampfabscheidung (PVD) und/oder andere geeignete Abscheidungsprozesse. Jede dieser Technologien kann dazu verwendet werden, um eine Halbleiterschicht 302 aufzuwachsen, welche irgendeine Zusammensetzung aufweist, einschließlich einer graduellen Zusammensetzung. Beispielsweise wird bei einem beispielhaften epitaktischen Aufwachsprozess die Konzentration des Ge enthaltenden Reaktionsgases (z.B. GeH4) über die Zeit, während der die Halbleiterschicht 302 wächst, variiert, um eine erste Halbleiterschicht 302 mit einem Ge-Gradienten abzuscheiden. Die erste Halbleiterschicht 302 kann mit irgendeiner geeigneten Dicke ausgebildet werden und bei manchen Ausführungsformen liegt die Dicke zwischen ungefähr 20 nm und ungefähr 90 nm.
  • Bei der veranschaulichten Ausführungsform wird die zweite Halbleiterschicht 304 auf und in direktem Kontakt mit der ersten Halbleiterschicht 302 ausgebildet. Die zweite Halbleiterschicht 304 wird verarbeitet, um den Kern der zweiten Finnenstruktur 104 auszubilden, wie dies nachstehend beschrieben wird. Dazu kann die zweite Halbleiterschicht 304 irgendeinen geeigneten elementaren Verbindungshalbleiter aufweisen und bei einer beispielhaften Ausführungsform umfasst diese einen elementaren Siliziumhalbleiter. Ähnlich zu der ersten Halbleiterschicht kann auch die zweite Halbleiterschicht 304 mit Hilfe von ALD, CVD, HDP-CVD, PVD und/oder mit Hilfe anderer geeigneter Abscheideprozesse epitaktisch aufgewachsen werden.
  • Bei der vorliegenden Ausführungsform wird die zweite Halbleiterschicht ohne Dotierung ausgebildet, weshalb sie auch als undotierte Halbleiterschicht bezeichnet wird. Beispielsweise umfasst der Precursor während der Abscheidung keine Dotanden enthaltende chemische Zusammensetzung. In Weiterentwicklung dieses Beispiels wird keine weitere Ionenimplantation durchgeführt, um eine Dotierung in die zweite Halbleiterschicht 304 einzubringen. Bei dieser Ausführungsform ist der ausgebildete Kanalbereich undotiert und weist eine geringere Anzahl Defekte auf. Dies wird in Verbindung mit der Herstellung des Werkstücks 100 noch weitergehend beschrieben.
  • Um die Herstellung zu vereinfachen und um eine Zerstörung der Halbleiterschicht 304 zu vermeiden, können eine oder mehrere Hartmaskenschichten 306 auf der Halbleiterschicht 304 ausgebildet werden. Die Hartmaskenschichten 306 umfassen ein Dielektrikum, etwa ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid oder ein Halbleiterkarbid, und bei einer beispielhaften Ausführungsform umfassen die Hartmassenschichten 306 eine Siliziumoxidschicht und eine Siliziumnitridschicht. Die Hartmaskenschichten 306 können thermisch aufgewachsen werden, mit Hilfe von ALD, chemischer Dampfabscheidung (CVD), CVD mit hochdichtem Plasma (HDP-CVD), physikalischer Dampfabscheidung (PVD) und/oder mit Hilfe von anderen geeigneten Abscheidungsprozessen ausgebildet werden.
  • Eine Fotolackschicht (oder ein Fotolack), welcher dazu verwendet wird, die Finnenstruktur 104 in nachfolgenden Schritten des Verfahrens 204 festzulegen, kann auf den Hartmaskenschichten 306 ausgebildet werden. Eine beispielhafte Fotolackschicht umfasst ein lichtempfindliches Material, welches bewirkt, dass die Schicht eine Eigenschaftsänderung erfährt, wenn sie Licht ausgesetzt wird. Diese Eigenschaftsänderung kann dazu verwendet werden, belichtete oder unbelichtete Anteile der Fotolackschicht durch einen dazugehörigen Entwicklungsprozess selektiv zu entfernen.
  • Bei einer Ausführungsform wird die Fotolackschicht strukturiert, so dass die Anteile des Fotolackschichtmaterials, welche über der Finnenstruktur 104 angeordnet sind, durch den Lithographieprozess zurückbleiben. Nach der Strukturierung des Fotolacks wird das Werkstück 100 einem Ätzprozess unterzogen, um die Hartmaskenschichten 306 zu öffnen, wodurch die Struktur von der Fotolackschicht auf die Hartmaskenschicht 306 übertragen wird. Die verbleibende Fotolackschicht kann nach der Strukturierung der Hartmaskenschicht 306 entfernt werden. Ein exemplarischer Lithographieprozess umfasst das Spin-on-coating einer Fotolackschicht, das Weichthärten der Fotolackschicht, die Maskenausrichtung, die Belichtung, das Härten nach der Belichtung, die Entwicklung der Fotolackschicht, das Spülen und das Trocknen (zum Beispiel das Aushärten). Alternativ kann ein Lithographieprozess ausgeführt, ergänzt oder durch andere Verfahren ersetzt werden, wie die maskenlose Fotolithographie, das Elektronenstrahlschreiben sowie das Ionenstrahlschreiben.
  • Mit Bezug auf den Block 204 der 2 und die 4 werden die zweite Halbleiterschicht 304 und die erste Halbleiterschicht 302 geätzt, um die Finnenstruktur 104 durch die Öffnungen der strukturierten Hartmaskenschicht hindurch festzulegen.
  • Das Werkstück 100 wird einem oder mehreren Ätzprozessen unterzogen, um diejenigen Anteile der zweiten Halbleiterschicht 304 und der ersten Halbleiterschicht 302 zu ätzen, welche nicht von der strukturierten Hartmaskenschicht 306 bedeckt sind. Die strukturierte Hartmaskenschicht 306 wird als eine Ätzmaske während des Ätzprozesses für die Strukturierung der Halbleiterschichten verwendet.
  • Die Ätzprozesse können irgendeine geeignete Ätztechnologie etwa das Trockenätzen, das Nassätzen und/oder andere Ätzverfahren (zum Beispiel das reaktive Ionenätzen (RIE)) umfassen. Bei manchen Ausführungsformen umfasst das Ätzen mehrere Ätzschritte mit unterschiedlichen Ätzchemikalien, zum Beispiel ausgerichtet auf ein bestimmtes Material des Werkstücks 100. Beispielsweise kann bei einer Ausführungsform die Siliziumoxidschicht in der Hartmaskenschicht unter Verwendung einer verdünnten Flusssäurelösung geätzt werden, und die Siliziumnitritschicht in der Hartmaskenschicht kann unter Verwendung einer Phosphorsäurelösung geätzt werden. Bei anderen Ausführungsformen werden die erste und die zweite Halbleiterschicht durch einen Trockenätzprozess unter Verwendung einer fluorbasierten Ätze geätzt.
  • Der Ätzprozess ist darauf ausgelegt, die Finnenstruktur 104 mit irgendeiner geeigneten Höhe und Breite zu erzeugen, welche sich über die erste Halbleiterschicht 302 hinaus erstreckt. Über die Festlegung der Finnenstruktur 104 hinaus, kann das Ätzen in dem Block 204 ebenso einen oder mehrere Isolatorgräben zwischen den erhabenen aktiven Bereichen der Finnenstruktur 104 festlegen.
  • Insbesondere wird der auf die erste Halbleiterschicht 302 angewendete Ätzprozess derart gesteuert, dass die Halbleiterschicht 302 teilweise, jedoch ohne hindurch zu ätzen, geätzt wird, wie es in 4 gezeigt ist. Dies kann durch Einstellen der Ätzzeit im Verhältnis zur Dicke der ersten Halbleiterschicht 302 gesteuert werden, oder durch Steuerung eines oder mehrerer anderer Ätzparameter. Nach dem Ätzprozess ist die Finnenstruktur ausgebildet und sie erstreckt sich von der zweiten Halbleitermaterialschicht 304 zu der ersten Halbleitermaterialschicht 302. Die erste Halbleitermaterialschicht 302 umfasst einen Bodenanteil, der nicht strukturiert ist, sowie einen oberen Anteil, der als ein Teil der Finnenstruktur 104 strukturiert ist.
  • Mit Bezug auf den Block 206 gemäß 2 und 5 wird eine erste Auskleidung (oder zweite Hartmaskenschicht) 502 über der Finnenstruktur 104 derart ausgebildet, dass die Seitenwände der Finnenstruktur 104 von der Auskleidung 502 bedeckt sind. Die Auskleidung 502 ist in der Lage, den oberen Anteil der ersten Halbleitermaterialschicht 302 gegenüber nachfolgenden Ätzschritten zu schützen. Die Auskleidung 502 kann irgendein geeignetes dielektrisches Material umfassen und eine beispielhafte Auskleidung 502 umfasst ein Siliziumnitrit. Bei der veranschaulichten Ausführungsform wird die Auskleidung 502 auf der oberen Fläche der Finnenstruktur 104 (das heißt auf der oberen Fläche der Hartmaskenschicht 308) ausgebildet sowie auf den Seitenwandoberflächen der Finnenstruktur 104. Auf diese Weise schützt die Auskleidung 502 diese außenliegenden Oberflächen der Finnenstruktur 104. Die Auskleidung 502 kann mit Hilfe eines Verfahrens ausgebildet werden, welches das Abscheiden sowie anisotopisches Ätzen umfasst. Die Auskleidung 502 wird daher von dem Substrat 102 innerhalb der Lücken zwischen den aktiven Finnenbereichen entfernt. Die Auskleidung 502 kann von der Oberfläche der aktiven Finnenbereiche ebenso entfernt werden. Bei manchen Ausführungsformen wir die Auskleidung 502 mit Hilfe von CVD abgeschieden und mit Hilfe eines Trockenätzverfahrens anisotropisch geätzt. Bei manchen Ausführungsformen umfasst die Abscheidung von Siliziumnitrit einen CVD-Prozess mit einem Precursor, welcher Hexachlordisilan (Si2Cl6) Dichlorsilan (SiH2Cl2), Bis(Tertiary-Butylamin)-Silan (C8H22N2Si), und Disilan (Si2H6) oder einer Kombination dieser aufweist. In manchen Beispielen umfasst das anisotropische Ätzen einen Plasmaätzprozess unter Verwendung einer fluorenthaltenden Ätze.
  • Mit Bezug auf den Block 208 gemäß 2 und auf 6 wird das Substrat 102 innerhalb der Lücken zwischen den aktiven Finnenbereichen unter Verwendung der Auskleidung 502 und der Hartmaskenschicht 306 als eine kollektive Ätzmaske geätzt. Bei der vorliegenden Ausführungsform ätzt der Ätzprozess durch die erste Halbleitermaterialschicht 302 hindurch und setzt damit fort, das Substrat 102 zu ätzen. Der Ätzprozess kann irgendeine geeignete Ätztechnologie aufweisen, etwa das Trockenätzen, das Nassätzen und/oder andere Ätzverfahren (zum Beispiel RIE). Bei manchen Ausführungsformen umfasst der Ätzprozess mehrere Ätzschritte mit unterschiedlichen Ätzchemikalien, wobei jeder Ätzschritt auf ein bestimmtes Material des Werkstücks 100 ausgelegt ist. Beispielsweise umfasst bei einer Ausführungsform der Ätzprozess einen Trockenätzprozess unter Verwendung einer fluorbasierten Ätze. Durch den Ätzprozess in dem Block 208 werden Gräben 602 in dem Substrat 102 ausgebildet. Die Gräben 602 können daraufhin mit einem dielektrischen Material gefüllt werden, um einen Isolator auszubilden, etwa ein STI-Element.
  • Mit Bezug auf den Block 201 gemäß 2 sowie auf 7 wird die erste Halbleitermaterialschicht 302 oxidiert. Insbesondere wird das erste Halbleitermaterial in einem Bodenabschnitt der ersten Halbleitermaterialschicht 302 oxidiert, wobei es in eine Halbleiteroxidschicht 118 verwandelt wird, die in 1 auch als vergrabene Isolatorschicht 118 bezeichnet wird. Bei der vorliegenden Ausführungsform wird der Bodenabschnitt der ersten Halbleitermaterialschicht 302, welcher von der Auskleidung 502 nicht bedeckt ist, während des Oxidationsprozesses vollständig oxidiert, während der obere Abschnitt der ersten Halbleitermaterialschicht 302 von der Auskleidung 502 vor der Oxidation geschützt ist. Der obere Abschnitt der ersten Halbleitermaterialschicht 302, welcher nicht oxidiert wird, bleibt als eine Halbleiterschicht zurück und entspricht der Halbleiterschicht 120 in 1. Der Oxidationsprozess in dem vorliegenden Schritt ist eine selektive Oxidation, die so abgestimmt ist, dass lediglich das erste Halbleitermaterial oxidiert wird, während das Halbleitermaterial des Substrates 102, welches sich in seiner Zusammensetzung von dem ersten Halbleitermaterial unterscheidet, während des Oxidationsprozesses selektiv nicht geätzt wird.
  • Bei der vorliegenden Ausführungsform ist das erste Halbleitermaterial der ersten Halbleitermaterialschicht 302 Silizium-Germanium, während das Halbleitermaterial des Substrates 102 sowie der zweiten Halbleitermaterialschicht 304 jeweils Silizium ist. Der Oxidationsprozess ist so abgestimmt, dass das Silizium-Germanium selektiv oxidiert wird. In einer Erweiterung dieser Ausführungsform wird ein Nassoxidationsprozess verwendet, weil dieser dazu neigt, das oxidierte Germanium innerhalb der ersten Halbleitermaterialschicht 302 selektiv zu oxidieren, ohne dass Silizium innerhalb des Substrates 102 und/oder der zweiten Halbleitermaterialschicht 304 zu oxidieren. Beispielsweise kann das Substrat 102 auf eine Temperatur zwischen ungefähr 400° Celsius und ungefähr 600° Celsius erhitzt und für ungefähr 30 Minuten bis 1 Stunde gehalten werden, während reines Wasser (Wasserdampf) dem Substrat 102 in einer Umgebung zugeleitet wird, welche bei einem Druck von 1 Atm gehalten wird. Die Oxidationstechnologie bildet eine vergrabene SiGe-Oxid-Isolatorschicht 118 aus, welche die Finnenstruktur 104 von dem Substrat 102 trennt.
  • Mit Bezug auf die 8 wird bei der vorliegenden Ausführungsform eine zweite Auskleidung 802 auf dem Substrat 102 ausgebildet. Die zweite Auskleidung 802 bedeckt die Seitenwände der Finnenstruktur 104 sowie die Seitenwände der Gräben 602 in dem Substrat 102. Die zweite Auskleidung 802 verkleidet die Gräben 602 vor der nachfolgenden Weiterverarbeitung. Die Auskleidung verringert kristalline Defekte an der Grenzfläche zwischen dem Substrat 102 und dem Füllmaterial. Die Auskleidung kann irgendein geeignetes Material umfassen, einschließlich eines Halbleiternitrits, eines Halbleiteroxids, eines thermischen Halbleiteroxids, eines Halbleiteroxinitrids, eines polymeren Dielektrikums und/oder eines anderen geeigneten Materials, und sie kann unter Verwendung irgendeines geeigneten Abscheidungsverfahrens ausgebildet werden, einschließlich thermischen Wachstums, ALD, CVD, HDP-CVD, PVD, und/oder eines anderen geeigneten Abscheidungsverfahrens. Bei manchen Ausführungsformen umfasst die Auskleidung eine konventionelle thermische Oxidauskleidung, welche mit Hilfe eines thermischen Oxidationsprozesses ausgebildet worden ist. Bei manchen beispielhaften Ausführungsformen umfasst die Auskleidung ein Halbleiternitrid, welches mit Hilfe von HDP-CVD ausgebildet worden ist.
  • Mit Bezug auf den Block 212 gemäß 2 und auf 9 werden Isolatorelemente 116 auf dem Substrat 102 ausgebildet. STI-Elemente oder andere Arten von Isolatorelementen können zwischen den erhabenen aktiven Bereichen der Finnenstruktur 104 ausgebildet werden, wie es in den Blöcken 212-214 gezeigt ist. Mit Bezug auf die 9 wird ein dielektrisches Material 902 innerhalb der Isolatorgräben 602 abgeschieden, um die Isolatorelemente 116 auszubilden. Geeignete Füllmaterialien 902 umfassen Halbleiteroxide, Halbleiternitride, Halbleiteroxinitride, FSG, dielektrische Materialien mit niedrigem k-Wert und/oder Kombinationen dieser. Bei verschiedenen beispielhaften Ausführungsformen wird das dielektrische Material 902 unter Verwendung eines HDP-CVD-Prozesses, eines CVD-Prozesses bei Niederdruck (SACVD), bei einem Prozess mit hohem Seitenverhältnis (HARP) und/oder mit Hilfe eines Spin-on-Prozesses abgeschieden. Bei einer solchen Ausführungsform wird ein CVD-Prozess verwendet, um ein fließfähiges dielektrisches Material abzuscheiden, welches sowohl ein dielektrisches Material 902 als auch ein Lösungsmittel in flüssiger oder in halbflüssiger Form aufweist. Ein Aufheizprozess wird dazu verwendet, um das Lösungsmittel auszutreiben, so dass das dielektrische Material 902 in seinem festen Zustand zurückbleibt.
  • Die Abscheidung des dielektrischen Materials 902 kann von einem chemisch-mechanischen Polier-/Planarisierungsprozess (CMP) gefolgt werden. Der CMP-Prozess kann die Hartmaskenschichten 306 als eine Polierstoppschicht verwenden, um das Polieren der Halbleiterschicht 304 zu verhindern. Bei der veranschaulichten Ausführungsform entfernt der CMP-Prozess die Hartmaskenschichten 306 vollständig, obwohl bei anderen Ausführungsformen ein gewisser Anteil der Hartmaskenschichten 306 nach dem CMP-Prozess zurückbleiben kann.
  • Mit Bezug auf den Block 214 gemäß 2 sowie auf 10 wird das dielektrische Material 902 ausgespart, um die Halbleiterschicht 304 freizulegen, wodurch erhabene aktive Bereiche oder Finnenstrukturen 104 ausgebildet werden. Die aktiven Finnenbereiche sind voneinander und von dem Substrat 102 über die vergrabene Isolatorschicht 118 und die STI-Elemente 116 elektrisch isoliert. Bei der veranschaulichten Ausführungsform wird das Füllmaterial 902 ausgespart, um die Halbleiterschicht 304 vollständig freizulegen. Die Halbleiterschicht 120 ist zumindest teilweise freigelegt, so dass der nachfolgende Oxidationsprozess dazu angewendet werden kann, um die Halbleiterschicht 120 innerhalb des Kanalbereiches 112 zu oxidieren. Bei dieser Ausführungsform wird das Füllmaterial 902 ausgespart, bis die obere Fläche des Füllmaterials 902 unterhalb der oberen Fläche der Halbleiterschicht 120 liegt, so dass die Halbleiterschicht 120 zumindest teilweise freigelegt ist. Irgendeine geeignete Ätztechnologie kann dazu verwendet werden, um das Füllmaterial 902 auszusparen, einschließlich Trockenätzen, Nassätzen, RIE, und/oder anderer Ätzverfahren, wobei bei einer beispielhaften Ausführungsform ein anisotropischer Trockenätzprozess verwendet wird, um das Füllmaterial 902 selektiv zu entfernen, ohne die Halbleiterschicht 304 zu ätzen.
  • Mit Bezug auf den Block 216 gemäß 25 sowie auf 11 wird eine Schutzstruktur, etwa ein Dummygate 1102, über dem Kanalbereich 112 ausgebildet. Das Ausbilden des Dummygate 1102 kann das Abscheiden einer Dummygate-Schicht umfassen, die Polysilizium enthält oder andere geeignete Materialien, sowie das Struktuieren der Schicht in einen Lithographieprozess. Eine Gate-Hartmaskenschicht 1204 kann auf der Dummygate-Schicht 1202 ausgebildet werden. Die Gate-Hartmaskenschicht 1202 kann irgendein geeignetes Material umfassen, beispielsweise ein Siliziumoxid, ein Siliziumnitrit, ein Siliziumcarbid, ein Siliziumoxinitrid, oder andere geeignete Materialien und/oder Kombinationen dieser. Die Ausbildung des Gatestapels 1102 umfasst die Abscheidung von Gate-Materialschichten sowie die Strukturierung der Gate-Materialschichten. Bei manchen Ausführungsformen umfasst der Strukturierungsprozess die Ausbildung einer strukturierten Fotolackschicht; das Ätzen der Hartmaskenschicht unter Verwendung der strukturierten Fotolackschicht als eine Ätzmaske; und das Ätzen der Gate-Materialschichten unter Verwendung der strukturierten Hartmaskenschicht als eine Ätzmaske.
  • Bei manchen Ausführungsformen werden Gate-Abstandshalter 1106 oder Seitenwandabstandshalter auf den Seitenwänden des Dummygate 1102 ausgebildet. Die Gate-Abstandshalter 1206 können dazu verwendet werden, die nachfolgend ausgebildeten Source/Drain-Elemente abzusetzen sowie für das Design und die Modifizierung des Source/Drain-(Verbindungs)-Profils. Die Gate-Abstandshalter 1206 können irgendein geeignetes dielektrisches Material umfassen, etwa ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiterkarbid, ein Halbleiteroxynitrid, andere geeignete Materialien und/oder Kombinationen dieser. Die Ausbildung der Gate-Abstandshalter umfasst das Abscheiden sowie anisotropisches Ätzen, etwa Trockenätzen.
  • Mit Bezug auf den Block 218 gemäß 2 sowie 11 wird eine Hartmaske 1108 über der Finnenstruktur 104 ausgebildet. Die Hartmaske 1108 kann als Führungselement verwendet werden, welches dafür verwendet wird, das epitaktische Wachstum der Source/Drain-Elemente in den nachfolgenden Arbeitsschritten auszurichten. Die Hartmaske 1108 bildet sich auf den Oberflächen der Finnenstruktur 104 aus, einschließlich der oberen Fläche und den Seitenwandoberflächen der Finnenstruktur 104. Die Hartmaske 1108 kann irgendein geeignetes dielektrisches Material umfassen, einschließlich Halbleiteroxiden, Halbleiternitriden, Halbleiteroxinitriden, Halbleiterkarbiden, Kombinationen dieser und/oder andere geeignete Materialien. Eine beispielhafte Hartmaske 1106 umfasst Siliziumnitrid. Bei verschiedenen Ausführungsformen wird die Hartmaskenschicht 1108 unter Verwendung eines oder mehrerer geeigneter Prozesse ausgebildet, einschließlich thermischen Wachstums, ALD, CVD, HDP-CVD, PVD und/oder anderen geeigneten Abscheidungsverfahren.
  • Mit Bezug auf den Block 220 gemäß 2 und auf die 12A und 12B wird die Hartmaske 1108 innerhalb der Source/Drain-Bereiche 110 geätzt. Die 12A ist eine schematische Ansicht und die 12B ist eine Schnittansicht des Werkstücks 100 entlang eines aktiven Finnenbereichs, wie es durch die Strichlinie 1202 veranschaulicht ist. Das Ätzen hinterlässt einen verbleibenden Anteil der Halbleiterschicht 302, welcher als eine Saatschicht für einen nachfolgenden epitaktischen Wachstumsprozess dient, wobei die verbleibenden Anteile der Halbleiterschicht 302 auch als Halbleiterschicht 120 in 1 bezeichnet sind. Bei verschiedenen Ausführungsformen weist die Halbleiterschicht 120, welche nach dem Ätzen zurückbleibt, eine Dicke zwischen ungefähr 3 nm und ungefähr 10 nm auf. Diese Technologie kann ebenso einen Anteil der Hartmaske 1108 zurücklassen, welche sich über die obere Fläche der Halbleiterschicht 120 hinaus erstreckt, um das epitaktische Wachstum der Source/Drain-Elemente auszurichten. Das Ätzen kann als ein einziger Ätzprozess oder als ein mehrschrittiger Ätzprozess unter Verwendung einer Vielfalt von Ätzmitteln und Technologien durchgeführt werden. Bei einer beispielhaften Ausführungsform wird eine anisotropische (gerichtete) Ätztechnologie verwendet, etwa ein anisotropischer Trockenätzprozess, welcher die horizontalen Oberflächen der Hartmasken 1108 ätzt. Bei einer anderen beispielhaften Ausführungsform umfasst das Ätzen mehrere Ätzschritte, die weiterhin einen anisotropischen Ätzprozess umfassen, um den oberen Anteil der Hartmaske 1108 auf der Halbleiterschicht 120 zu entfernen, sowie einen selektiven Ätzschritt (etwa ein Nassätzen), um die zweite Halbleiterschicht 304 selektiv zu entfernen. Die Halbleiterschicht 120 kann während des Ätzprozesses teilweise entfernt werden.
  • In 12B entspricht die Halbleiterschicht 304, die unterhalb des Gatestapels 1102 liegt, dem Kanalbereich 112. Bei manchen Ausführungsformen ist der Kanalbereich 112 undotiert, wie dies zuvor beschrieben worden ist. Demgemäß werden Kanaldefekte reduziert, die Ladungsträgermobilität erhöht und die Bauteilleistungsfähigkeit verbessert.
  • Mit Bezug auf den Block 222 gemäß 2 und auf die 13A und 13B werden erhabene Source/Drain(S/D)-Elemente 110 auf der Halbleiterschicht 120 ausgebildet. Das Dummygate 1102 und/oder Gate-Abstandshalter 1106 begrenzen die Source/Drain-Elemente 110 auf die Source/Drain-Bereiche 110 und die Hartmaske 1108 begrenzt die Source/Drain-Elemente in horizontaler Richtung innerhalb der Source/Drain-Bereiche 110. Bei vielen Ausführungsformen werden die Source/Drain-Elemente 110 mit Hilfe eines oder mit Hilfe mehrerer Epitaxieprozesse oder epitaktischer Prozesse (epi) ausgebildet, wobei Si-Elemente, Si-Ge-Elemente, SiC-Elemente und/oder andere geeignete Elemente in einem kristallinen Zustand auf der Finnenstruktur 104 aufgewachsen werden. Geeignete Epitaxieprozesse umfassen CVD-Abscheidetechnologien (zum Beispiel Dampfphasenepitaxie (VPE) und/oder CVD im Ultrahochvakuum (UHV-CVD), molekulare Strahlepitaxie und/oder andere geeignete Prozesse. Der Epitaxieprozess kann gasförmige und/oder flüssige Precursor verwenden, welche mit der Zusammensetzung der Finnenstruktur 104 wechselwirken.
  • Die Source/Drain-Elemente 110 können während des Epitaxieprozesses durch die Einleitung von Dotierungsspezies einschließlich p-Typ-Dotanden, wie Bohr oder BF2; n-Typ-Dotanten, wie Phosphor oder Arsen; oder anderen geeigneten Dotanden, einschließlich Kombinationen dieser in-situ dotiert werden. Falls die Source/Drain-Elemente 110 nicht in-situ dotiert werden, wird ein Implantationsprozess (das heißt ein Sperrschichtimplantationsprozess) durchgeführt, um die Source/Drain-Elemente 110 zu dotieren. Bei einer beispielhaften Ausführungsform umfassen die Source/Drain-Elemente 110 in einem NMOS SiCP oder SiP, während diejenigen in einem PMOS GeSnB (Zinn kann dazu verwendet werden, um die Gitterkonstante einzustellen) und/oder SiGeSnB umfassen. Ein oder mehrere Ausheizprozesse können durchgeführt werden, um die Source/Drain-Elemente 110 zu aktivieren. Geeignete Ausheizprozesse umfassen das Rapid Thermal Annealing (RTA) und/oder Laser-Ausheilprozesse.
  • Mit Bezug auf den Block 224 gemäß 2 und auf die 14A und 14B wird ein Zwischenniveaudielektrikum (inter-level dielectric - ILD) 1402 auf den Source/Drain-Elementen 110 in den Source/Drain-Bereichen 110 ausgebildet. Das ILD 1402 kann das Dummygate 1102 und/oder die Gate-Abstandshalter 1106 umgeben, wodurch diese Elemente entfernt werden können, und wobei ein Austauschgate 114 in dem sich ergebenden Freiraum ausgebildet wird. Demgemäß wird bei solchen Ausführungsformen das Dummygate 1102 bei der Abscheidung des ILD 1402 entfernt, wie es in 14A gezeigt ist. Das ILD 1402 kann ebenso ein Teil einer elektrischen Verbindungsstruktur sein, welche die Bauteile des Werkstücks elektrisch miteinander verbindet. Bei solchen Ausführungsformen dient das ILD 1402 als ein Nichtleiter, welcher die leitfähigen Spuren unterstützt und isoliert. Das ILD 1402 kann irgendein geeignetes dielektrisches Material umfassen, etwa ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxinitrid, ein Halbleitercarbid, andere geeignete Materialien und/oder Kombinationen dieser. Bei manchen Ausführungsformen umfasst die Ausbildung des ILD 1402 die Abscheidung sowie das CMP.
  • Mit Bezug auf den Block 226 gemäß 2 und auch die 14A und 14B wird der Dummygatestapel 1102 entfernt, was zu einem Gategraben 1404 führt. Bei manchen Ausführungsformen wird der Dummygatestapel durch einen Prozess entfernt, etwa durch einen Nassätzprozess, um den Dummygatestapel selektiv zu entfernen. Das Ätzen kann mehrere Ätzschritte umfassen, welche auf die jeweiligen Dummygateschichten abgestimmt sind.
  • Mit Bezug auf den Block 228 gemäß 2 und auf die 15A und 15B wird die Halbleiterschicht 120 innerhalb des Gategrabens 1404 oxidiert, wodurch die Finnenstruktur 104 vollständig von dem Substrat 102 isoliert wird. Bei der vorliegenden Ausführungsform wird nach der Entfernung des Dummygatestapels die Halbleiterschicht 120 innerhalb des Kanalbereichs 112 freigelegt, da die STI-Elemente 116 zuvor ausgespart worden sind, um die Halbleiterschicht 120 freizulegen.
  • Die Halbleiterschicht 120 innerhalb des Kanalbereichs 112 wird vollständig oxidiert und in einen Anteil der vergrabenen Isolatorschicht 118 verwandelt, so dass der aktive Finnenbereich von dem Substrat 102 elektrisch isoliert ist. Der Oxidationsprozess in dem vorliegenden Schritt ist eine selektive Oxidation, die so abgestimmt ist, dass lediglich das erste Halbleitermaterial oxidiert wird, während das Halbleitermaterial des Substrates 102, welches sich von dem ersten Halbleitermaterial in seiner Zusammensetzung unterscheidet, während des Oxidationsprozesses selektiv nicht oxidiert wird.
  • Daher bietet die ausgebildete verborgene Isolatorschicht 118 eine vollständige Isolation der Finnenstruktur 104 von dem Substrat 102, wodurch der Anti-Durchschlageffekt auf effektive Weise verringert (oder vollständig unterdrück), die Leckage verringert und die Bauteilleistungsfähigkeit verbessert wird. Irgendein geeigneter selektiver Oxidationsprozess kann dazu verwendet werden, um das freigelegte Halbleitermaterial der Halbleiterschicht 120 zu oxidieren. Bei der vorliegenden Ausführungsform ist das Halbleitermaterial der Halbleitermaterialschicht 120 Silizium-Germanium, während die Halbleitermaterialien des Substrates 102 und der zweiten Halbleitermaterialschicht 304 jeweils Silizium sind. Der Oxidationsprozess ist so abgestimmt, dass das Silizium-Germanium selektiv oxidiert wird. In Weiterentwicklung dieser Ausführungsform wird ein Nassoxidationsprozess verwendet, weil dieser dazu neigt, das Germanium innerhalb der Halbleiterschicht 120 zu oxidieren, ohne das Silizium innerhalb des Substrates 102 und/oder der zweiten Halbleitermaterialschicht 304 zu oxidieren. Beispielsweise kann das Substrat 102 auf eine Temperatur zwischen ungefähr 400° C und ungefähr 6oo°C erhitzt werden und auf dieser Temperatur gehalten werden, während für ungefähr 30 Minuten bis eine Stunde reines Wasser (Wasserdampf) dem Substrat 102 bei einem Umgebungsdruck, der bei ungefähr 1 ATM gehalten wird, zugeleitet wird. Die Oxidationstechnologie bildet eine vergrabene Isolatorschicht aus SiGe-Oxid 118, welche die Finnenstruktur 104 von dem Substrat 102 trennt.
  • Mit Bezug auf den Block 230 gemäß 2 und auf die 16A, 16B, 16C und 16D wird ein Gatestapel 114 auf dem Werkstück 100 ausgebildet. Die 16A ist eine schematische Ansicht, während die 16B, 16C und 16D Schnittansichten des Werkstücks 100 entlang der Strichlinie AA‘, BB‘ bzw. CC‘ sind. Der Gatestapel 114 wird auf dem Werkstück 100 so ausgebildet, dass er die Kanalbereiche 112 der Finnenstruktur 104 umgibt. Der Gatestapel 114 wird in dem Gategraben 1404 durch ein Verfahren ausgebildet, wie etwa ein solches, welches Abscheidung und CMP umfasst. Obwohl es verständlich ist, dass der Gatestapel 114 irgendeine geeignete Gatestruktur aufweisen kann, ist bei manchen Ausführungsformen der Gatestapel 114 ein Metallgate mit hohem k-Wert, welches eine dielektrische Gateschicht 602 sowie eine Gateelektrodenschicht 1604 umfasst, die jeweils eine Anzahl von Unterschichten aufweisen können. Bei einer solchen Ausführungsform umfasst die dielektrische Gateschicht 1602 eine Schnittstellenschicht, welche mit Hilfe eines geeigneten Verfahrens wie ALD, CVD, Ozonoxidation usw. abgeschieden wurde. Die Schnittstellenschicht kann Siliziumoxid, HfSiO, Siliziumnitrid, Siliziumoxynitrid und/oder andere geeignete Materialien umfassen. Bei manchen Ausführungsformen umfasst die dielektrische Gateschicht 1602 eine dielektrische Schicht mit hohem k-Wert, die auf der Schnittstellenschicht mit Hilfe einer geeigneten Technologie die ALD, CVD, metallorganischer CVD (MOCVD), PVD, thermischer Oxidation, Kombinationen dieser und/oder mit Hilfe anderer geeigneter Technologien abgeschieden worden ist. Die dielektrische Schicht mit hohem k-Wert kann ebenso LaO, AlO, ZrO, TiO, Ta2OS, Y2O5, Y2O5, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON) oder andere geeignete Materialien umfassen.
  • Die Gateelektrodenschicht 1604 wird daraufhin mit ALD, PVD, CVD oder anderen geeigneten Verfahren ausgebildet und sie kann eine einzige Schicht oder mehrere Schichten umfassen, etwa eine Metallschicht, eine Auskleidungsschicht, eine Benetzungsschicht und/oder eine Adhäsionsschicht. Die Gateelektrodenschicht 1604 kann Ti, Ag, Al, TiAIN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, oder irgendwelche anderen geeigneten Materialien umfassen. Bei manchen Ausführungsformen werden unterschiedliche Metallgatematerialien für nMOS und pMOS-Bauteile verwendet. Ein CMP Prozess kann durchgeführt werden, um eine im Wesentlichen planare obere Fläche des Gatestapels 114 zu erzeugen. Nachdem der Gatestapel 114 ausgebildet worden ist, kann das Werkstück 100 für die Weiterverarbeitung bereitgestellt werden, etwa für die Kontaktausbildung und für die weitere Erstellung der Verbindungsstruktur.
  • Der Kanalbereich 112 entspricht der zweiten Halbleiterschicht 304 und deren Dicke Tf repräsentiert die vertikale Finnendicke innerhalb des Kanalbereichs. Bei einem Beispiel beträgt die Finnendicke Tf zwischen ungefähr 10 nm und ungefähr 40 nm. Wie es in 16B veranschaulicht ist, weist die vergrabene Isolatorschicht 118 eine zusammenhängende Struktur auf, um den Kanalbereich 112 und die S/D-Elemente 110 von dem Substrat 102 zu trennen. Die vergrabene Isolatorschicht 118 weist innerhalb des Kanalbereichs 112 und der S/D-Bereiche unterschiedliche Dicken auf. Insbesondere weist die vergrabene Isolatorschicht 118 eine erste Dicke T1 innerhalb des Kanalbereichs 112 und eine zweite Dicke T2 innerhalb der S/D-Bereiche auf, wobei die erste Dicke T1 größer als die zweite Dicke T2 ist. Die erste Dicke T1 steht in Bezug zu der Dicke der ersten Halbleitermaterialschicht 302 und sie ist durch den entsprechenden Abscheideprozess bestimmt. Bei manchen Ausführungsformen ist die Differenz von erster und zweiter Dicke (T1-T2) größer als die Dicke der Halbleiterschicht 120 innerhalb des S/D-Bereiches. Bei manchen Beispielen beträgt die Dicke der Halbleiterschicht 120 innerhalb des S/D-Bereiches zwischen ungefähr 3 nm und ungefähr 15 nm. Bei manchen Beispielen, wie es etwa in 16C veranschaulicht ist, beträgt die Dicke der zweiten Auskleidung 802 zwischen ungefähr 20 Angström und ungefähr 60 Angström. Bei weiteren Beispielen kann die zweite Auskleidung 802 Siliziumnitrid, Siliziumoxynitrid, Aluminiumoxid oder eine Kombination dieser umfassen.
  • Die vorliegende Offenbarung liefert eine Technologie für die Ausbildung eines Finnen-Feldeffekttransistors (FinFET), der unter der vergrabenen Isolatorschicht liegt, um den Durchschlageffekt zu verringern. Die vergrabene Isolatorschicht wird mit Hilfe zwei selektiver Oxidationsprozesse ausgebildet und weist dementsprechend zwei unterschiedliche Dicken auf. Der Kanalbereich ist ein undotierter Kanalbereich mit reduzierten Defekten. Dementsprechend ist die Ladungsträgermobilität erhöht und die Bauteilleistungsfähigkeit verbessert. Bei manchen Ausführungsformen umfasst die vergrabene Isolatorschicht ein Silizium-Germanium-Oxid. Andere Alternativen oder Ausführungsformen können sich ergeben, ohne dass dadurch aus dem Umfang der vorliegenden Offenbarung herausgetreten wird. Die vergrabene Isolatorschicht isoliert den Kanalbereich und die Source/Drain-Elemente elektrisch von dem Substrat, wodurch die Leckage verringert und der Durchschlageffekt verringert (oder unterdrückt) wird.
  • Die vorliegende Offenbarung stellt somit eine Halbleiterstruktur bereit. Die Halbleiterstruktur umfasst eine Finnenstruktur, die auf einem Substrat ausgebildet ist; einen Gatestapel, der über der Finnenstruktur ausgebildet ist; Source/Drain-Bereiche über dem Substrat und die auf gegenüberliegenden Seiten des Gatestapels angeordnet sind; einen Kanalbereich, der in der Finnenstruktur festgelegt und unter dem Gatestapel liegt, wobei der Kanalbereich undotiert ist; und eine vergrabene Isolatorschicht, die in vertikaler Richtung zwischen dem Kanalbereich und dem Substrat angeordnet ist, wobei die vergrabene Isolatorschicht ein Verbindungshalbleiteroxid umfasst. Die vergrabene Isolatorschicht weist eine erste Dicke innerhalb des Kanalbereichs auf und erstreckt sich zu den Source/Drain-Bereichen mit einer zweiten Dicke, die geringer als die erste Dicke ist.
  • Eine Halbleiterstruktur umfasst eine Finnenstruktur, die auf einem Substrat ausgebildet ist; einen Gatestapel, der über der Finnenstruktur ausgebildet ist; Source/Drain-Bereiche über dem Substrat und die an gegenüberliegenden Seiten des Gatestapels angeordnet sind; ein Kanalbereich, der in der Finnenstruktur festgelegt ist und unter dem Gatestapel liegt; und eine vergrabene Isolatorschicht aus einem Verbindungshalbleiteroxid, die in vertikaler Richtung zwischen dem Kanalbereich und dem Substrat angeordnet ist und sich in Richtung der Source/Drain-Bereiche erstreckt, wobei die vergrabene Isolatorschicht ein erste Dicke innerhalb des Kanalbereichs und eine zweite Dicke innerhalb der Source/Drain-Bereiche aufweist, wobei die zweite Dicke geringer als die erste Dicke ist.
  • Die vorliegende Offenbarung stellt ein Verfahren für die Herstellung eines nicht-planaren Schaltkreisbauteils bereit. Das Verfahren umfasst das Bereitstellen eines Substrates, das eine erste Halbleiterschicht aus einem ersten Halbleitermaterial sowie eine zweite Halbleiterschicht aus einem zweiten Halbleitermaterial auf der ersten Halbleiterschicht aufweist, wobei das zweite Halbleitermaterial sich von dem ersten Halbleitermaterial in seiner Zusammensetzung unterscheidet; das Strukturieren der ersten und der zweiten Halbleiterschicht, um einen Finnenstruktur in der zweiten Halbleiterschicht auszubilden; das Durchführen eines ersten selektiven Oxidationsprozesses auf die erste Halbleiterschicht, so dass ein Bodenanteil der ersten Halbleiterschicht oxidiert wird; das Ausbilden eines Dummygate über einem Kanalbereich der Finnenstruktur; das Entfernen des Dummygate, wodurch ein Gategraben erzeugt wird; und das Durchführen eines zweiten selektiven Oxidationsprozesses auf die erste Halbleiterschicht, so dass ein oberer Anteil der ersten Halbleiterschicht innerhalb des Gategrabens oxidiert wird.

Claims (15)

  1. Halbleiterbauteil (100), das aufweist: eine Finnenstruktur (104), die auf einem Substrat (102) ausgebildet ist; einen Gatestapel (114), der über der Finnenstruktur (104) ausgebildet ist; Source/Drain-Bereiche (110) über dem Substrat (102) und auf gegenüberliegenden Seiten des Gatestapels (114) angeordnet; einen Kanalbereich (112), der in der Finnenstruktur (104) festgelegt ist und unter dem Gatestapel (114) liegt, wobei der Kanalbereich (112) undotiert ist; und eine vergrabene Isolatorschicht (118), die in vertikaler Richtung zwischen dem Kanalbereich (112) und dem Substrat (102) angeordnet ist, wobei die vergrabene Isolatorschicht (118) ein Verbindungshalbleiteroxid aufweist, und wobei die vergrabene Isolatorschicht (118) eine erste Dicke innerhalb des Kanalbereichs (112) aufweist und sich zu den Source/Drain-Bereichen (110) mit einer zweiten Dicke, die geringer als die erste Dicke ist, erstreckt.
  2. Halbleiterbauteil nach Anspruch 1, wobei die vergrabene Isolatorschicht (118) dazu konfiguriert ist, den Kanalbereich (112) von dem Substrat (102) vollständig elektrisch zu isolieren.
  3. Halbleiterbauteil nach einem der vorangegangenen Ansprüche, das weiterhin eine Halbleitermaterialschicht (120) aufweist, die auf der vergrabenen Isolatorschicht (118) innerhalb der Source/Drain-Bereiche (110) angeordnet ist.
  4. Halbleiterbauteil nach einem der vorangegangenen Ansprüche, wobei die vergrabene Isolatorschicht (118) ein Silizium-Germanium-Oxid aufweist.
  5. Halbleiterbauteil nach einem der vorangegangenen Ansprüche, wobei das Substrat (102) ein Siliziumsubstrat ist; die Halbleitermaterialschicht (120) Silizium-Germanium aufweist; und der Kanalbereich (112) Silizium aufweist.
  6. Halbleiterbauteil nach einem der vorangegangenen Ansprüche, wobei die Halbleitermaterialschicht (120) eine Dicke aufweist, die zwischen 3 nm und 15 nm liegt.
  7. Halbleiterbauteil nach einem der vorangegangenen Ansprüche, wobei eine Differenz zwischen der ersten und der zweiten Dicke größer als die Dicke der Halbleitermaterialschicht (120) ist.
  8. Halbleiterbauteil nach einem der vorangegangenen Ansprüche, wobei sich der Kanalbereich (112) in vertikaler Richtung von der verborgenen Isolatorschicht (118) zu dem Gatestapel (114) über eine Höhe erstreckt, die zwischen 10 nm und 40 nm liegt.
  9. Halbleiterbauteil nach einem der vorangegangenen Ansprüche, wobei der Gatestapel (114) eine dielektrische Materialschicht (1602) mit hohem k-Wert und eine Metallelektrode (1604) aufweist.
  10. Verfahren (200) für die Herstellung eines nicht-planaren Schaltkreisbauteils, wobei das Verfahren (200) aufweist: Bereitstellen (202) eines Substrates (102), welches eine erste Halbleiterschicht (302) aus einem ersten Halbleitermaterial und eine zweite Halbleiterschicht (304) aus einem zweiten Halbleitermaterial auf der ersten Halbleiterschicht (302) aufweist, wobei sich das zweite Halbleitermaterial von dem ersten Halbleitermaterial in seiner Zusammensetzung unterscheidet; Strukturieren der ersten und der zweiten Halbleiterschicht (302, 304), um eine Finnenstruktur in der zweiten Halbleiterschicht (304) auszubilden; Durchführen (210) eines ersten selektiven Oxidationsprozesses auf die erste Halbleiterschicht (302), so dass ein Bodenanteil der ersten Halbleiterschicht (302) oxidiert wird; Ausbilden (216) einer Dummygate (1102) über einem Kanalbereich (112) der Finnenstruktur; Entfernen (226) der Dummygate (1102), wodurch ein Gategraben (1404) erzeugt wird; und Durchführen (228) eines zweiten selektiven Oxidationsprozesses auf die erste Halbleiterschicht (302), so dass ein oberer Anteil der ersten Halbleiterschicht (302) innerhalb des Gategrabens (1404) oxidiert wird.
  11. Verfahren nach Anspruch 10, das weiterhin das Ausbilden (230) einer Gatestruktur in dem Gategraben (1404) aufweist.
  12. Verfahren nach Anspruch 10 oder 11, das weiterhin aufweist: Aussparen der Finnenstruktur in einem Source/Drain-Bereich (110) nach dem Ausbilden (216) der Dummygate (1102); und epitaktisches Aufwachsen (222) eines Source/Drain-Elementes in dem Source/Drain-Bereich (110) vor dem Entfernen der Dummygate (1102).
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das erste Halbleitermaterial Silizium-Germanium aufweist und das zweite Halbleitermaterial Silizium ist.
  14. Verfahren nach einem der Ansprüche 10 bis 13, das weiterhin das Ausbilden von Shallow-Trench-Isolation-Elementen (STI) auf dem Substrat (102) aufweist, wobei das Ausbilden der STI-Elemente aufweist: Füllen eines dielektrischen Materials in Lücken zwischen aktiven Finnenbereichen der Finnenstruktur; und Aussparen des dielektrischen Materials, so dass das erste Halbleitermaterial zumindest teilweise durch die STI-Elemente freigelegt ist.
  15. Verfahren nach einem der Ansprüche 10 bis 14, wobei sowohl der erste als auch der zweite selektive Oxidationsprozess darauf ausgelegt ist, das erste Halbleitermaterial ohne Oxidation des zweiten Halbleitermaterials selektiv zu oxidieren.
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