DE102019113425A1 - Finfet-aufbau und verfahren mit reduzierter finnenknickung - Google Patents

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Abstract

Die vorliegende Offenbarung stellt eine Ausführungsform eines Verfahrens zum Herstellen eines Halbleiteraufbaus bereit. Das Verfahren enthält ein Bilden einer Kompositspannungsschicht auf einem Halbleitersubstrat, wobei das Bilden der Kompositspannungsschicht Bilden einer ersten Spannungsschicht aus einem dielektrischen Material mit einer ersten Druckspannung und ein Bilden einer zweiten Spannungsschicht aus dem dielektrischen Material mit einer zweiten Druckspannung auf der ersten Spannungsschicht enthält, wobei die zweite Druckspannung größer als die erste Druckspannung ist; und ein Strukturieren des Halbleitersubstrats, um finnenaktive Bereiche zu bilden, unter Verwendung der Kompositspannungsschicht als einer Ätzmaske.

Description

  • QUERVERWEIS
  • Diese Anmeldung beansprucht den Vorteil der U.S. vorläufigen Anmeldung 62/698,357, betitelt „FINFET STRUCTURE AND METHOD WITH FIN BUCKLING IMPROVEMENT“, eingereicht am 16. Juli 2018, die hierin zum Zweck der Bezugnahme in ihrer Gesamtheit zitiert wird.
  • HINTERGRUND
  • Integrierte Schaltungen haben sich zu fortschrittlichen Technologien mit kleineren Merkmalgrößen entwickelt, wie 16 nm, 9 nm und 7 nm. In diesen fortschrittlichen Technologien schrumpfen die Bauelemente (wie Transistoren) und bringen deshalb unterschiedliche Probleme mit sich, wie Belange bezüglich Kontakt zu Gate-Überbrückung. Darüber hinaus werden oft dreidimensionale Transistoren mit finnenaktiven Bereichen zur verbesserten Bauelementarbeitsleistung gewünscht. Diese dreidimensionalen Feldeffekttransistoren (FETs), die auf finnenaktiven Bereichen gebildet sind, werden auch als FinFETs bezeichnet. Die FinFETs sind gewünscht, schmale Finnenbreite für kurze Kanalsteuerung zu haben, was zu einem höheren Aspektverhältnis der finnenaktiven Bereiche führt. Dementsprechend sind die finnenaktiven Bereiche mit geringerer mechanischer Stärke dünner, was Finnenknickungsprobleme während nachfolgenden Prozessen verursacht und die Bauelementarbeitsleistung herabsetzt. Deshalb gibt es einen Bedarf an einem Bauelementaufbau und einem Verfahren für Finnentransistoren, um diese Belange für verbesserte Schaltungsarbeitsleistung zu adressieren.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten durch die folgende ausführliche Beschreibung verstanden, wenn mit den begleitenden Figuren gelesen. Es wird betont, dass in Übereinstimmung mit der gängigen Praxis in der Industrie, unterschiedliche Elemente nicht im Maßstab gezeichnet werden. Tatsächlich können die Ausmaße der unterschiedlichen Elemente zur Klarheit der Besprechung beliebig erhöht oder verringert werden.
    • 1A ist eine perspektivische Ansicht eines Halbleiteraufbaus, der gemäß unterschiedlichen Ausführungsformen konstruiert ist.
    • 1B ist eine Schnittansicht des Halbleiteraufbaus von 1A, gemäß unterschiedlichen Ausführungsformen konstruiert.
    • 2 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen eines Halbleiteraufbaus, der gemäß unterschiedlichen Aspekten der vorliegenden Offenbarung in manchen Ausführungsformen konstruiert ist.
    • 3 ist eine perspektivische Ansicht eines Halbleiteraufbaus bei einer Fertigungsstufe, der gemäß manchen Ausführungsformen konstruiert ist.
    • 3A, 3B und 3C sind perspektivische Ansichten eines Halbleiteraufbaus bei einer Fertigungsstufe, der gemäß unterschiedlichen Ausführungsformen konstruiert ist.
    • 4 und 5 sind Schnittansichten des Halbleiteraufbaus bei unterschiedlichen Fertigungsstufen, der gemäß manchen Ausführungsformen konstruiert ist.
    • 6, 7 und 8 sind Schnittansichten des Halbleiteraufbaus bei unterschiedlichen Fertigungsstufen, der gemäß manchen Ausführungsformen konstruiert ist.
    • 9,10 und 11 sind perspektivische Ansichten des Halbleiteraufbaus bei unterschiedlichen Fertigungsstufen, der gemäß manchen Ausführungsformen konstruiert ist.
    • 12 und 13 sind Schnittansichten eines Gate-Stacks des Halbleiteraufbaus, der gemäß unterschiedlichen Ausführungsformen konstruiert ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Offenbarung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unterhalb beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich nur Beispiele und nicht als begrenzend angedacht. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und zweite Element in direktem Kontakt gebildet werden und kann auch Ausführungsformen enthalten, in denen zusätzliche Elemente zwischen den ersten und zweiten Elementen gebildet werden können, sodass das erste und zweite Element nicht in direktem Kontakt sein könnten.
  • Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den besprochenen unterschiedlichen Ausführungsformen und/oder Konfigurationen vor. Außerdem kann die Bildung eines Elements auf, verbunden mit und/oder gekoppelt mit einem andern Element in der folgenden vorliegenden Offenbarung Ausführungsformen enthalten, in denen die Elemente in direktem Kontakt gebildet werden und kann auch Ausführungsformen enthalten, in denen zusätzliche Elemente zwischen den Elementen liegend gebildet sein können, sodass die Elemente nicht in direktem Kontakt sein könnten. Zusätzlich werden räumlich relative Ausdrücke, zum Beispiel „unter“, „ober“, „horizontal“, „vertikal“, „oberhalb“, „über“, „unterhalb“, „darunter“, „hinauf“, „hinunter“, „oberstes“, „unterstes“ usw. wie auch Abwandlungen davon z.B. „horizontal“, „abwärts“, „aufwärts“ usw.) zur Erleichterung der vorliegenden Offenbarung von einer Merkmalbeziehung zu einem anderen Element verwendet. Diese räumlich relativen Ausdrücke sind angedacht, verschiedene Ausrichtungen des Bauelements abzudecken, das die Elemente enthält. Weiters, wenn eine Zahl oder eine Spanne an Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, ist der Ausdruck angedacht, sich an Zahlen zu richten, die innerhalb einer vernünftigen Spanne sind, die die beschriebene Zahl enthält, wie innerhalb +/- 10 % der beschriebenen Zahl oder anderen Werten, wie sie vom Fachkundigen verstanden werden. Zum Beispiel richtet sich der Ausdruck „etwa 5 nm“ an die Ausmaßspanne von 4,5 nm bis 5,5 nm.
  • Die vorliegende Offenbarung stellt einen Aufbau und ein Verfahren zu dessen Herstellung bereit, um das Finnenknickungsproblem zu adressieren. 1A ist eine perspektivische Ansicht eines Halbleiteraufbaus 100 und 1B ist eine Schnittansicht des Halbleiteraufbaus 100 entlang der strichlierten Linie AA', der in Übereinstimmung mit einigen Ausführungsformen konstruiert ist. Der Halbleiteraufbau 100 enthält ein Halbleitersubstrat 102 mit unterschiedlichen darauf gebildeten Feldeffekttransistoren (FETs). Insbesondere enthält der Halbleiteraufbau 100 einen ersten Bereich 102 mit darauf gebildeten p-Typ-FETs (PFETs) und einen zweiten Bereich 102B mit darauf gebildeten n-Typ-FETs (NFETs). 2 ist ein Ablaufdiagramm eines Verfahrens 200 zum Herstellen eines Halbleiteraufbaus, wie dem Halbleiteraufbau 100, in Übereinstimmung mit manchen Ausführungsformen. 3 bis 9 sind perspektivische oder Schnittansichten des Halbleiteraufbaus 100 bei unterschiedlichen Fertigungsstufen, in Übereinstimmung mit manchen Ausführungsformen. 10 und 11 sind Schnittansichten eines Gate-Stacks in dem Halbleiteraufbau 100, in Übereinstimmung mit unterschiedlichen Ausführungsformen. Der Halbleiteraufbau 100 und das Verfahren 200, das selbigen herstellt, werden unterhalb in Bezug auf 1 bis 11 gemeinsam beschrieben.
  • In Bezug auf 1A und 1B enthält der Halbleiteraufbau 100 ein Halbleitersubstrat 102 mit einem ersten Bereich 102A für PFETs und einen zweiten Bereich 102B für NFETs. Der Halbleiteraufbau 100 enthält unterschiedliche Isolationselemente 104, wie Grabenisolation (STI, Shallow Trench Isolation) Elemente. Der Halbleiteraufbau 100 enthält auch unterschiedliche finnenaktive Bereiche 106, die auf dem Halbleitersubstrat 102 gebildet sind. Die finnenaktiven Bereiche 106 werden oberhalb der Isolationselemente 104 extrudiert und sind durch die Isolationselemente 104 umgeben und voneinander isoliert. Unterschiedliche Finnenfeldeffekttransistoren werden auf den finnenaktiven Bereichen 106 gebildet. In den vorliegenden Ausführungsformen werden PFETs auf den finnenaktiven Bereichen 106 innerhalb des ersten Bereichs 102A angeordnet und NFETs werden auf den finnenaktiven Bereichen 106 innerhalb des zweiten Bereichs 102B angeordnet. In manchen Ausführungsformen wird eine Silizium-Germanium (SiGe) Schicht 107 auf dem Halbleitersubstrat 102 innerhalb des ersten Bereichs 102A epitaktisch gezüchtet, um die Trägermobilität und Bauelementgeschwindigkeit zu verbessern. Sources und Drains 108 werden auf den finnenaktiven Bereichen 106 gebildet und Gate-Stacks 110 werden auf den finnenaktiven Bereichen 106 gebildet und zwischen der entsprechenden Source und dem Drain 108 angeordnet. Jeder der Gate-Stacks 110 enthält eine dielektrische Gate-Schicht 119A und eine Gate-Elektrode 110B. Abstandhalter 112 können ferner an Seitenwänden der Gate-Elektrode 110B wie auch Seitenwänden der finnenaktiven Bereiche 106 gebildet werden. Ein Kanal 119 ist ein Abschnitt eines finnenaktiven Bereichs 106, der unter dem entsprechenden Gate- Stack 110 liegt. Die entsprechende Source und der Drain 108; der Gate-Stack 110; und der Kanal 119 sind mit einem Feldeffekttransistor gekoppelt. In dem vorliegenden Beispiel, das in 1A und 1B veranschaulicht ist, enthält der erste Bereich 102A zwei PFETs und der zweite Bereich 102B enthält zwei NFETs.
  • Der Halbleiteraufbau100 enthält ferner eine Zwischendielektrikum (ILD, Interlayer Dielectric)-Schicht 116, die auf den finnenaktiven Bereichen 106 angeordnet ist und die Gate-Stacks 110 umgibt. Die ILD-Schicht 116 in 1A ist in strichlierten Linien gezeichnet und als durchsichtig veranschaulicht, um bessere Sicht auf unterschiedliche Elemente zu haben, wie Gate-Stacks 110 und die finnenaktiven Bereiche 106. Da die finnenaktiven Bereiche 106 über den Isolationselementen 104 extrudiert sind, werden die Gate-Stacks 110 mit dem entsprechenden Kanal 119 effektiver durch Seitenwände und Deckfläche des finnenaktiven Bereichs 106 gekoppelt, wodurch die Bauelementleistung verbessert wird.
  • Insbesondere wie in 1B veranschaulicht, ist eine Kompositspannungsschicht auf der Deckfläche der finnenaktiven Bereiche 106 angeordnet und liegt unter den Gate-Stacks 110. Die Kompositspannungsschicht 114 ist eine dielektrische Materialschicht mit technisierter Spannung, um die Finnen ohne Knickung zu halten. Die Kompositspannungsschicht 114 kann für andere Zwecke fungieren, wie eine Hartmaskenschicht, die zum Strukturieren der finnenaktiven Bereiche 106 verwendet wird. Die Kompositspannungsschicht 114 ist dielektrisch und enthält Siliziumnitrid gemäß einer vorliegenden Ausführungsform. Die Kompositspannungsschicht 114 hat Abschnitte, die auf den Deckflächen der finnenaktiven Bereiche 106 nach unterschiedlichen Ätzprozessen, um die finnenaktiven Bereiche 106 zu bilden, verbleiben.
  • Der Halbleiteraufbau100 wird durch das Verfahren 200 unter Verwendung der Kompositspannungsschicht 114 gebildet, um die finnenaktiven Bereiche 106 zu verankern und Knickung zu verhindern. Der Halbleiteraufbau 100, vor allem die Kompositspannungsschicht 114, und das Verfahren 200 werden ferner unterhalb im Detail beschrieben. Durch Implementieren des Halbleiteraufbaus 100 und des Verfahrens 200, um selbigen herzustellen, wird das Finnenknickungsproblem beseitigt oder verringert. Darüber hinaus wird auch Leitungsendrauheit (LER, Line-End Roughness) verbessert und verringert, um kleiner als 2,5 mm zu sein.
  • In Bezug auf 3 fängt das Verfahren 200 bei Block 202 durch Bereitstellen eines Halbleitersubstrats 102 an. Das Halbleitersubstrat 102 enthält Silizium. In manch anderen Ausführungsformen enthält das Substrat 102 Germanium, Silizium-Germanium oder andere angemessene Halbleitermaterialien. Das Substrat 102 kann alternativ aus einem anderen geeigneten elementaren Halbleiter sein, wie Diamant oder Germanium; einem geeigneten Verbindungshalbleiter, wie Siliziumkarbid, Indiumarsenid oder Indiumphosphid; oder einem geeigneten Legierungshalbleiter, wie Silizium-Germanium-Karbid, Gallium-Arsen-Phosphid oder Gallium-Indium-Phosphid.
  • In der vorliegenden Ausführungsform enthält das Substrat 102 Silizium und eine Silizium-Germanium-Schicht 107 wird epitaktisch auf dem Substrat 102 innerhalb des ersten Bereichs 102A gezüchtet, um die Trägermobilität für PFETs zu verbessern. Die SiGe-Schicht 107 kann durch irgendeine geeignete Prozedur gebildet werden. Zum Beispiel kann eine Hartmaskenschicht abgeschieden und strukturiert werden, um den zweiten Bereich 102B zu bedecken und den ersten Bereich 102A freizulegen; ein Ätzprozess wird angewendet, um das Substrat 102 innerhalb des ersten Bereichs 102A unter Verwendung der strukturierten Hartmaske als eine Ätzmaske zu ätzen; eine selektive epitaktische Zucht wird angewendet, um die SiGe-Schicht 107 innerhalb des ersten Bereichs zu bilden; und ein chemisch-mechanischer Polier- (CMP, Chemical Mechanical Polishing) -prozess wird angewendet, um die Deckfläche zu ebnen.
  • Das Halbleitersubstrat 102 kann auch unterschiedliche dotierte Bereiche, wie n-Wells und p-Wells, enthalten. In manchen Ausführungsformen kann das Halbleitersubstrat 102 eine vergrabene dielektrische Materialschicht zur Isolation enthalten, die durch eine angemessene Technologie gebildet wird, wie eine Technologie, die als Trennung durch implantierten Sauerstoff (SIMOX, Separation by Implanted Oxygen) bezeichnet wird.
  • Noch in Bezug auf 3 schreitet das Verfahren 200 zu einem Betrieb 204 durch Bilden einer Kompositspannungsschicht 114 auf dem Halbleitersubstrat 102 in sowohl dem ersten Bereich 102A für PFETs als auch dem zweiten Bereich 102B für NFETs fort. Die Kompositspannungsschicht 114 enthält mehrere Filme mit technisierten Spannungen, um kombinierte physische Elemente bereitzustellen, um die Finnenknickung zu verringern und ferner als Hartmaske während des nachfolgenden Strukturierungsprozesses zu fungieren, um finnenaktive Bereiche 106 zu bilden.
  • In manchen Ausführungsformen wie in 3A veranschaulicht, enthält die Kompositspannungsschicht 114 (die Kompositspannungsschicht 114 in 3A wird auch als 114-1 bezeichnet) eine erste Spannungsschicht 114A und eine zweite Spannungsschicht 114B auf der ersten Spannungsschicht 114A. Beide Schichten sind dielektrische Materialschichten. Die erste Spannungsschicht 114A hat eine höhere Dichte (volumetrische Massedichte) und weniger Spannung relativ zur zweiten Spannungsschicht 114B. In der vorliegenden Ausführungsform haben beide Spannungsschichten Druckspannungen. Insbesondere hat die erste Spannungsschicht 114A eine erste Druckspannung und eine erste Dichte; und die zweite Spannungsschicht 114B hat eine zweite Druckspannung und eine zweite Dichte. Die erste Dichte ist größer als die zweite Dichte; und die erste Druckspannung ist geringer als die zweite Druckspannung. Darüber hinaus hat die erste Spannungsschicht 114A einen ersten Elastizitätsmodul und die zweite Spannungsschicht 114B hat einen zweiten Elastizitätsmodul, der geringer als der erste Elastizitätsmodul ist.
  • In der vorliegenden Ausführungsform ist die erste Spannungsschicht 114A eine Siliziumnitrid (SiN)-Schicht, die durch chemische Gasphasenabscheidung (CVD, Chemical Vapor Deposition) gebildet wird. Die entsprechende CVD-Abscheidungstemperatur reicht in manchen Beispielen von 500 °C bis 550 °C. Das Vorprodukt des CVD-Prozesses, um die erste Spannungsschicht 114A zu bilden, enthält Dichlorsilan (DCS oder SiH2Cl2), Ammoniak (NH3) und H2. Insbesondere wird das Wasserstoffgas H2 dem Vorprodukt hinzugefügt, um die Dichte der ersten Spannungsschicht 114A zu erhöhen. Die Druckspannung der ersten Spannungsschicht 114A reicht von 0,2 GPa bis 0,4 GPa; und der Elastizitätsmodul der ersten Spannungsschicht 114A reicht von 200 GPa bis 300 GPa entsprechend manchen Beispielen. Die erste Spannungsschicht 114A hat in manchen Beispielen eine Dicke, die von 10 nm bis 20 nm reicht.
  • Die zweite Spannungsschicht 114B ist über der ersten Spannungsschicht 114A in sowohl dem ersten Bereich 102A als auch dem zweiten Bereich 102B angeordnet. In der vorliegenden Ausführungsform ist die zweite Spannungsschicht 114B Siliziumnitrid (SiN), die auch durch CVD gebildet wird. Die entsprechende CVD-Abscheidungstemperatur reicht von 480 °C bis 520 °C. Das Vorprodukt des entsprechenden CVD-Prozesses, um die zweite Spannungsschicht 114B zu bilden, enthält DCS und NH3, aber ohne H2. Daher, wie oberhalb angemerkt, hat die zweite Spannungsschicht 114B eine Druckspannung, die größer als die der ersten Spannungsschicht 114A ist, und hat eine Dichte, die geringer als die der ersten Spannungsschicht 114A ist. Darüber hinaus hat die zweite Spannungsschicht 114B einen niedrigeren Elastizitätsmodul und eine größere Dicke relativ zu jener der ersten Spannungsschicht 114A. In manchen Beispielen hat die zweite Spannungsschicht 114B eine Druckspannung, die von 2,8 GPa bis 3,0 GPa reicht; und einen Elastizitätsmodul, der von 160 GPa bis 370 GPa reicht. In manchen Beispielen hat die zweite Spannungsschicht 114B eine Dicke, die von 15 nm bis 25 nm reicht.
  • In manchen anderen Ausführungsformen, wie in 3B veranschaulicht, enthält die Kompositspannungsschicht 114 (die Kompositspannungsschicht 114 in 3B wird auch als 114-2 bezeichnet) eine dritte Spannungsschicht 114C, die zwischen den ersten und zweiten Spannungsschichten eingefügt wird. In der vorliegenden Ausführungsform enthält die dritte Spannungsschicht 114C amorphes Silizium, das durch CVD gebildet wird. Jedoch wird die dritte Spannungsschicht 114C gebildet, eine Zugspannung zu haben, wie eine Zugspannung, die von -0,3 GPa bis -0,5 GPa reicht. Das Vorprodukt, um die dritte Spannungsschicht 114C zu bilden, enthält Si2H6 oder eine andere geeignete Chemikalie. Die entsprechende CVD-Abscheidungstemperatur ist geringer als die Abscheidungstemperaturen, um die ersten und zweiten Spannungsschichten 114A und 114B zu bilden. Im vorliegenden Beispiel reicht die entsprechende CVD-Abscheidungstemperatur, um die dritte Spannungsschicht 114C zu bilden, von 350 °C bis 400 °C. Die dritte Spannungsschicht 114C hat gemäß manchen Ausführungsformen einen Elastizitätsmodul, der von 150 GPa bis 170 GPa reicht. Die dritte Spannungsschicht 114C hat gemäß manchen Ausführungsformen eine Dicke, die von 5 nm bis 10 nm reicht. Diese Spannungsschichten, gemeinsam die Kompositspannungsschicht 114 (oder 114-2), werden mit jeweiligen Eigenschaften kombiniert, die gestaltet sind, das Knickungsproblem zu adressieren und auch als eine Festmaske zu fungieren, die verwendet wird, die finnenaktiven Bereiche 106 zu bilden.
  • In manchen anderen Ausführungsformen, wie in 3C veranschaulicht, enthält die Kompositspannungsschicht 114 (die Kompositspannungsschicht 114 in 3C wird auch als 114-3 bezeichnet) ferner eine vierte Spannungsschicht 114D, die zwischen der zweiten Spannungsschicht 114B und der dritten Spannungsschicht 114C eingefügt wird. Die vierte Spannungsschicht 114D hat eine von den anderen Spannungsschichten verschiedene Zusammensetzung. In der vorliegenden Ausführungsform enthält die vierte Spannungsschicht 114D Siliziumkarbonnitrid (SiCN). Die vierte Spannungsschicht 114D wird mit den anderen Spannungsschichten mit technisierten Spannungen kombiniert, sodass die Kompositspannungsschicht 114-3 die Spannung und mechanische Stärke hat, um das Knickungsproblem zu beseitigen oder zu minimieren, durch Abstimmen der Spannung und Dicke der vierten Spannungsschicht 114D. Die vierte Spannungsschicht 114D kann durch eine geeignete Abscheidungstechnik gebildet werden, wie CVD mit angemessenen Bedingungen. Zum Beispiel kann die Dicke der vierten Spannungsschicht 114D durch Abscheidungsdauer abgestimmt werden und die Spannung kann durch Abscheidungstemperatur und den Teildruck des Abscheidungsvorprodukts abgestimmt werden.
  • In Bezug auf 4, 5 und 6 schreitet das Verfahren 200 zu einem Betrieb 206 durch Bilden unterschiedlicher finnenaktiver Bereiche 106, gemeinsam ein Finnenaufbau, fort. Im Betrieb 206 werden das Halbleitersubstrat 102 (enthaltend die SiGe-Schicht 107) und die Kompositspannungsschicht 114 strukturiert, um finnenaktive Bereiche 106 und Gräben zwischen den angrenzenden finnenaktiven Bereichen 106 zu bilden.
  • Im vorliegenden Beispiel wird die Kompositspannungsschicht 114 durch Lithografiestrukturierung und Ätzen strukturiert. Eine Fotolack- (oder Lack-) -schicht 252, die verwendet wird, um den Finnenaufbau zu definieren, kann auf der Kompositspannungsschicht 114 gebildet werden, wie in 4 in einer perspektivischen Ansicht veranschaulicht. Eine Lackschicht 252 enthält ein lichtempfindliches Material, das die Schicht veranlasst, eine Eigenschaftsänderung zu erfahren, wenn sie Licht, wie ultraviolettem (UV) Licht, tiefem UV (DUV, Deep Ultraviolet) Licht oder extremem UV (EUV) Licht ausgesetzt wird. Diese Eigenschaftsänderung kann verwendet werden, freigelegte oder nichtfreigelegte Abschnitte der Lackschicht durch einen Entwicklungsprozess selektiv zu entfernen. Diese Prozedur, um eine strukturierte Lackschicht zu bilden, wird auch als lithografische Strukturierung oder Lithografieprozess bezeichnet. In einer Ausführungsform wird die Lackschicht strukturiert, um die Abschnitte des Fotolackmaterials, das durch den Lithografiestrukturierungsprozess über dem Halbleiteraufbau 100 abgeschieden wurde, zu belassen. Nach Strukturieren der Lackschicht wird ein Ätzprozess an dem Halbleiteraufbau 100 ausgeführt, um die Kompositspannungsschicht 114 zu öffnen, wodurch die Öffnungen von der Lackschicht 252 zur Kompositspannungsschicht 114, wie in 5 in einer perspektivischen Ansicht veranschaulicht, übertragen werden. Die verbleibende Lackschicht kann nach Strukturieren der Kompositspannungsschicht 114 durch Nassabtragen oder Plasmaveraschen entfernt werden. In manchen Beispielen enthält ein Lithografieprozess Rotationsbeschichten einer Lackschicht, weiches Brennen der Lackschicht, Maskenausrichtung, Belichten, Brennen nach Belichten, Entwickeln der Lackschicht, Spülen und Trocknen (z.B. hartes Brennen). Alternativ kann ein lithografischer Prozess implementiert, supplementiert oder durch andere Verfahren, wie maskenlose Fotolithografie, Elektronenstrahlschreiben und Ionenstrahlschreiben, ersetzt werden. Der Ätzprozess, um die Kompositspannungsschicht 114 zu strukturieren, kann Nassätzen, Trockenätzen oder eine Kombination davon enthalten. Der Ätzprozess kann mehrfache Ätzschritte enthalten. Zum Beispiel kann der amorphe Siliziumfilm in der Kompositspannungsschicht 114 durch eine KOH-Lösung geätzt werden und die Siliziumnitridfilme können durch eine Phosphorsäurelösung geätzt werden.
  • Deshalb wird ein anderer Ätzprozess auf dem Halbleitersubstrat 102, enthaltend die SiGe-Schicht 107, unter Verwendung der Kompositspannungsschicht 114 als eine Ätzmaske angewendet, wodurch Gräben 118 und die finnenaktiven Bereiche 106, wie in 6 in einer Schnittansicht veranschaulicht, gebildet werden. Die Ätzprozesse können irgendeine geeignete Ätztechnik enthalten, wie Trockenätzen, Nassätzen und/oder andere Ätzverfahren (z.B. reaktives Ionenätzen (RIE, Reactive Ion Etching)). In manchen Ausführungsformen enthält der Ätzprozess mehrerer Ätzschritte mit verschiedener Ätzchemikalie, die gestaltet ist, das Substrat zu ätzen, um die Gräben mit gewissem Grabenprofil für verbesserte Bauelementarbeitsleistung und Strukturdichte zu bilden. In manchen Ausführungsformen kann das Halbleitermaterial des Substrats durch einen Trockenätzprozess unter Verwendung eines fluorbasierten Ätzmittels geätzt werden. Insbesondere wird der Ätzprozess, der an dem Substrat angewendet wird, so gesteuert, dass das Substrat 102 teilweise geätzt wird. Dies kann durch Steuern von Ätzzeit oder durch Steuern anderer Ätzparameter erzielt werden. Nach den Ätzprozessen wird der Finnenaufbau 106 mit unterschiedlichen finnenaktiven Bereichen auf dem Substrat 102 gebildet und davon weg erweitert.
  • Während unterschiedlicher Ätzprozesse des Betriebs 206 und anderer nachfolgender Prozesse, wie Vertiefen der Grabenisolations- (STI) Elemente, erfahren die finnenaktiven Bereiche 106 unterschiedliche Spannungen und mechanische Kräfte, die die finnenaktiven Bereiche 106 aufgrund ihres Stands oberhalb des Halbleitersubstrats 102 und ihrer hohen Aspektverhältnisse verziehen können. Die Kompositspannungsschicht 114 wird mit gestapelten mehreren Spannungsfilmen und entsprechenden physischen Eigenschaften, wie Spannung, Elastizitätsmodul, Dichte, Zusammensetzung und Dichte gestaltet, um Finnenspannung und/oder prozessinduzierte Spannung zu kompensieren, die Finnenstärke zu verstärken und die Finnenknickung zu verringern/beseitigen.
  • In Bezug auf 7 in einer Schnittansicht schreitet das Verfahren 200 zu einem Betrieb 208 durch Bilden unterschiedlicher STI-Elemente 104 in den Gräben 118 fort. Im Betrieb 208 werden die STI-Elemente 104 durch Füllen der Gräben 118 mit einem oder mehreren dielektrischen Materialien gebildet. In der vorliegenden Ausführungsform, wie in 6 veranschaulicht, wird eine Belagsmaterialschicht 104A, wie Siliziumnitrid, durch CVD oder Atomlagenabscheidung (ALD, Atomic Layer Deposition) an Seitenwänden und Bodenflächen der Gräben 118 angeordnet, um Oxidation der finnenaktiven Bereich 106 zu verhindern. Danach wird ein oder mehr dielektrische Materialien in die Gräben 118 gefüllt, um STI-Elemente 104 zu bilden. Geeignete dielektrische Füllmaterialien enthalten Halbleiteroxide, Halbleiternitride, Halbleiteroxynitride, fluoriertes Quarzglas (FSG, Fluorinated Silica Glass), dielektrische Materialien mit niedriger Dielektrizitätszahl und/oder Kombinationen davon. In unterschiedlichen Ausführungsformen wird das dielektrische Material unter Verwendung eines Hochdichte-Plasma-CVD (HDP-CVD, High-Density Plasma CVD) Prozesses, eines subatmosphärischen CVD (SACVD, Sub-Atmospheric CVD) Prozesses, eines Hoch-Aspektverhältnis-Prozesses (HARP, High-Aspect Ratio Process), einer fließfähigen CVD (FCVD, Flowable CVD) und/oder eines Rotationsbeschichtungsprozesses abgeschieden.
  • Der Betrieb 208 kann ferner einen CMP-Prozess enthalten, um das überschüssige dielektrische Material zu entfernen und die Deckfläche des Halbleiteraufbaus 100 zu ebnen. Der CMP-Prozess kann die Kompositspannungsschicht 114 als eine Polierstoppschicht verwenden, um Polieren des Halbleitersubstrats 102, enthaltend die SiGe-Schicht 107, zu verhindern. Der Betrieb 208 kann ferner einen Ätzprozess enthalten, um die STI-Elemente 104 selektiv zu vertiefen, sodass die finnenaktiven Bereiche 106 oberhalb der Deckfläche der STI-Elemente 104 extrudiert werden, wie in 7 veranschaulicht. Während des entsprechenden CMP-Prozesses und Ätzprozesses werden die Abschnitte der Belagsmaterialschicht 104A oberhalb der vertieften STI-Elemente 104 auch entfernt.
  • Die Kompositspannungsschicht 114 fungiert als eine Hartmaske während des Betriebs 206 und eine Polierstoppschicht während des Betriebs 208, um die finnenaktiven Bereiche 106 und die STI-Elemente 104 zu bilden. Abschnitte der Kompositspannungsschicht 114 können während unterschiedlichen Ätz- und Polierprozessen verloren gehen und andere Abschnitte der Kompositspannungsschicht 114 bleiben an der Deckfläche der finnenaktiven Bereiche 106, wie in 7 veranschaulicht. In manchen Beispielen bleibt nur die erste Spannungsschicht 114A auf den Finnendeckflächen. In manchen Beispielen bleiben die erste Spannungsschicht 114A und die dritte Spannungsschicht 114C auf den Finnendeckflächen. In manchen weiteren Beispielen bleiben die ersten und dritten Spannungsschichten (114A und 114C) und mindestens ein Abschnitt der zweiten Spannungsschicht 114B auf den Finnendeckflächen. In manchen weiteren anderen Beispielen bleiben die erste, dritte und vierte Spannungsschicht (114A, 114C und 114D) und mindestens ein Abschnitt der zweiten Spannungsschicht 114B auf den Finnendeckflächen. In manchen Ausführungsformen hat die verbleibende Kompositspannungsschicht 114 eine runde Form, aufgrund des Ätzverlustes und den Ätzeigenschaften. Daher werden die verbleibenden Abschnitte der Kompositspannungsschicht 114 zwischen den Gate-Stacks 110 und den finnenaktiven Bereichen 106 eingefügt. Obwohl die zwischen der dielektrischen Gate-Schicht 110A und den finnenaktiven Bereichen 106 eingefügte Kompositspannungsschicht 114 eine Kopplung zwischen der Gate-Elektrode 110B und dem Kanal 119 ändern kann, ist ihr Einfluss aufgrund des hohen Aspektverhältnisses der finnenaktiven Bereiche 106 relativ klein. Jeder finnenaktive Bereich 106 hat eine Höhe „H“, gemessen von der Deckfläche der Isolationselemente 104, und eine Breite „W“. Das Verhältnis von H/W ist im Wesentlichen größer als 1 in fortgeschrittenen Technologieknoten. In manchen Beispielen reicht die Höhe H von 50 nm bis 55 nm, die Breite W reicht von 2 nm bis 5 nm und das Verhältnis H/W ist größer als 10. Die Gate-Kopplung an den Kanal 119 von beiden Seitenwänden des finnenaktiven Bereichs 106 ist proportional zu 2*H (z.B. 100 nm oder mehr in diesem Beispiel), während die Gate-Kopplung mit dem Kanal 119 von der Deckfläche des finnenaktiven Bereichs 106 proportional zu W ist (z.B. 5 nm oder weniger in diesem Beispiel), sodass der relative Einfluss von der Kompositspannungsschicht 114 an der Decke des finnenaktiven Bereichs 106 relativ klein ist. Für die erste Spannungsschicht 114A reicht ihre Dicke T in manchen Ausführungsformen von 10 nm bis 20 nm, wie vorher beschrieben. Die Breite W der ersten Spannungsschicht 114A reicht von 2 nm bis 5 nm. Darüber hinaus ist das Verhältnis T/W der ersten Spannungsschicht 114A größer als 2, reicht beispielsweise von 2 bis 10.
  • In Bezug auf 8 in einer Schnittansicht schreitet das Verfahren 200 zu einem Betrieb 210 durch Bilden unterschiedlicher Dummy-Gates 120 auf den finnenaktiven Bereichen 106 und den STI-Elementen 104 fort. In der vorliegenden Ausführungsform haben die Dummy-Gates 120 längliche Formen und sind in der Y-Richtung ausgerichtet, während die finnenaktiven Bereiche 106 in der X-Richtung ausgerichtet sind. Jedes der Dummy-Gates 120 kann über mehreren finnenaktiven Bereichen 106 angeordnet werden. Vor allem werden manche Dummy-Gates 120 oder Abschnitte davon auf den finnenaktiven Bereichen 106 gebildet und manche Dummy-Gates 120 oder Abschnitte davon werden auf dem STI-Element 104 gebildet. In manchen Ausführungsformen werden ein oder mehrere Dummy-Gates an Enden der finnenaktiven Bereiche 106 angeordnet, sodass dieses Gate teilweise auf dem finnenaktiven Bereich 106 landet und teilweise auf dem STI-Element 104 landet. Diese Kanten werden konfiguriert, einen Kanteneffekt zu verringern und Gesamtbauteilarbeitsleistung zu verbessern.
  • Die Dummy-Gates 120 können jeweils Polysilizium enthalten und können zusätzlich Siliziumoxid enthalten, das unter dem Polysilizium liegt. Die Bildung der Dummy-Gates 120 enthält Abscheiden der Gate-Materialien (enthaltend Polysilizium im vorliegenden Beispiel); und Strukturieren der Gate-Materialien durch ein lithografisches Strukturieren und Ätzen. Eine Gate-Hartmaske 122 kann auf den Gate-Materialien gebildet werden und wird während der Bildung der Dummy-Gates 120 als eine Ätzmaske verwendet. Die Gate-Hartmaske 122 kann irgendein geeignetes Material mit Ätzselektivität enthalten, wie Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, andere geeignete Materialien und/oder Kombinationen davon. In einer Ausführungsform enthält die Gate-Hartmaske 122 mehrere Filme, wie Siliziumoxid und Siliziumnitrid. In manchen Ausführungsformen enthält der Strukturierungsprozess zum Bilden der Dummy-Gates 120 Bilden einer strukturierten Lackschicht auf der Gate-Hartmaske 122 durch einen Lithografieprozess; Ätzen der Gate-Hartmaske 122 unter Verwendung der strukturierten Lackschicht als eine Ätzmaske; und Ätzen der Gate-Materialien, um die Dummy-Gates 120 unter Verwendung der strukturierten Gate-Hartmaske 122 als eine Ätzmaske zu bilden.
  • Ein oder mehr Gate-Seitenwandmerkmale (oder Abstandhalter) 112 werden an den Seitenwänden der Dummy-Gates 120 und auch den Seitenwänden der finnenaktiven Bereiche 106 gebildet. Die Abstandhalter 112 können verwendet werden, um die nachfolgend gebildeten Source/Drain-Merkmale zu versetzen und können verwendet werden, um das Source/Drain-Aufbauprofil zu beschränken oder zu modifizieren. Die Abstandhalter 112 können irgendein geeignetes dielektrisches Material enthalten, wie ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleitercarbid, ein Halbleiteroxynitrid, andere geeignete dielektrische Materialien und/oder Kombinationen davon. Die Abstandhalter 112 können mehrere Filme haben, wie zwei Filme (einen Siliziumoxidfilm und einen Siliziumnitridfilm) oder drei Filme (einen Siliziumoxidfilm; einen Siliziumnitridfilm; und einen Siliziumoxidfilm). Die Bildung der Abstandhalter 112 enthält Abscheiden und anisotropes Ätzen, wie Trockenätzen.
  • Dummy-Gates 120 sind in den finnenaktiven Bereichen 106 für unterschiedliche Feldeffekttransistoren konfiguriert, weshalb die entsprechenden FETs auch als FinFETs bezeichnet werden. In den vorliegenden Beispielen enthalten die Feldeffekttransistoren p-Typ-FETs innerhalb des ersten Bereichs 102A und n-Typ-FETs innerhalb des zweiten Bereichs 102B. In anderen Beispielen sind diese Feldeffekttransistoren konfiguriert, eine Logikschaltung, eine Speicherschaltung (wie eine oder mehrere statische Direktzugriffspeicher (SRAM, Static Random-Access Memory)-Zellen) oder andere geeignete Schaltung zu bilden.
  • In Bezug auf 9 in einer perspektivischen Ansicht schreitet das Verfahren 200 zu einem Betrieb 212 durch Bilden unterschiedlicher Sources und Drains 108 zu jeweiligen FinFETs fort. Die Sources und Drains 108 können sowohl lichtdotierte Drain (LDD, Light Doped Drain)-Merkmale als auch schwerdotierte Source und Drain (S/D) enthalten. Jeder Feldeffekttransistor enthält eine Source und ein Drain, die am jeweiligen finnenaktiven Bereich gebildet werden und zwischen welchen die Dummy-Gates 120 eingefügt sind. Ein Kanal 119 wird im finnenaktiven Bereich in einem Abschnitt gebildet, der unter dem Dummy-Gate liegt und sich zwischen der Source und dem Drain 108 aufspannt.
  • Die erhabenen Sources und Drains 108 können durch selektives epitaktisches Züchten für Belastungseffekt mit verbesserter Trägermobilität und Bauelementarbeitsleistung gebildet werden. Die Dummy-Gates 120 und die Abstandhalter 112 beschränken die Sources und Drains 108, selektiv innerhalb der Source/Drain-Bereiche mit passendem Profil gezüchtet zu werden. In manchen Ausführungsformen werden die Sources und Drains 108 durch einen oder mehrere epitaktische (epi) Prozesse gebildet, wodurch Si-Merkmale, SiGe-Merkmale, SiC-Merkmale und/oder andere geeignete Merkmale in einem kristallinen Zustand auf den finnenaktiven Bereichen 106 gezüchtet werden. Alternativ wird ein Ätzprozess angewendet, um die Source/Drain-Bereiche vor dem epitaktischen Züchten zu vertiefen. Geeignete epitaktische Prozesse enthalten CVD-Abscheidungstechniken (z.B. Dampfphasenepitaxie (VPE, Vapor-Phase Epitaxy) und/oder ultrahohe Vakuum-CVD (UHV-CVD, Ultra-High Vacuum CVD), Molekularstrahlepitaxie und/oder andere geeignete Prozesse. Der epitaktische Prozess kann gasförmige und/oder flüssige Vorprodukte verwenden, die mit der Zusammensetzung des Finnenaufbaus 106 interagieren. In manchen Ausführungsformen können angrenzende Sources/Drains gezüchtet werden, um zusammengeführt zu werden, um erhöhte Kontaktfläche bereitzustellen und den Kontaktwiderstand zu verringern. Dies kann durch Steuern des epitaktischen Züchtungsprozesses erzielt werden.
  • Die Sources und Drains 108 können während des epitaktischen Prozesses durch Einführen dotierter Spezies lokal dotiert werden, enthaltend: p-Typ-Dotierungsmittel, wie Bor oder BF2; n-Typ-Dotierungsmittel, wie Phosphor oder Arsen; und/oder andere geeignete Dotierungsmittel, enthaltend Kombinationen davon. Falls die Sources und Drains 108 nicht lokal dotiert werden, wird ein Implantationsprozess ausgeführt, um das entsprechende Dotierungsmittel in die Sources und Drains 108 einzuführen. In einer Ausführungsform enthalten die Sources und Drains 108 in einem nFET SiC oder Si dotiert mit Phosphor, während jene in einem pFET Ge oder SiGe dotiert mit Bor enthalten. In manchen anderen Ausführungsformen enthalten die erhabenen Sources und Drains 108 mehr als eine Halbleitermaterialschicht. Zum Beispiel wird eine Siliziumgermaniumschicht epitaktisch auf der Siliziumgermaniumschicht gezüchtet. Ein oder mehrere Glühprozesse können danach ausgeführt werden, um die Sources und Drains 108 zu aktivieren. Geeignete Glühprozesse enthalten rasches thermisches Glühen (RTA, Rapid Thermal Annealing), Laserglühprozesse, eine andere geeignete Glühtechnik oder eine Kombination davon.
  • Die Sources und Drains 108 werden an beiden Seiten der Dummy-Gates 120 angeordnet. Der Kanal 119 liegt unter dem entsprechenden Gate-Stack 120 und ist zwischen der entsprechenden Source und dem Drain 108 mit passenden Dotierungskonzentrationen und Dotierungsprofilen eingefügt. Zum Beispiel ist der Kanal 119 p-Typ-dotiert (oder n-Typ-dotiert), während die entsprechende Source und der Drain 108 n-Typ-dotiert (oder p-Typ-dotiert) sind. Der Kanal 119 wird durch einen oder mehrere Schritte gebildet, um geeignete Dotierungsmittel einzuführen, wie durch Ionenimplantation.
  • In Bezug auf 10 in einer perspektivischen Ansicht schreitet das Verfahren 200 zu einem Betrieb 214 fort, in dem eine ILD-Schicht 116 auf dem Halbleitersubstrat 102 gebildet ist, die Sources und Drains 108 abdeckend. Die ILD-Schicht 116 wird in 10 mit strichlierten Linien gezeichnet und als durchsichtig veranschaulicht, um bessere Sicht auf andere Elemente zu haben (wie die finnenaktiven Bereiche 106, die Dummy-Gates 120 und die Sources und Drains 108), die in der ILD-Schicht 116 eingebettet sind. Die ILD-Schicht 11 umgibt die Dummy-Gates 120, wodurch die Dummy-Gates 120 entfernt werden können und ein Ersatz-Gate in der resultierenden Vertiefung (auch als Gate-Graben bezeichnet) gebildet werden kann. Dementsprechend werden in solchen Ausführungsformen die Dummy-Gates 120 nach der Bildung der ILD-Schicht 116 entfernt. Die ILD-Schicht 116 ist auch ein Teil eines elektrischen Zwischenverbindungsaufbaus, der unterschiedliche Bauelemente des Halbleiteraufbaus 100 elektrisch zwischenverbindet. In solchen Ausführungsformen agiert die ILD-Schicht 116 als ein Isolator, der die leitfähigen Spuren unterstützt und isoliert. Die ILD-Schicht 116 kann irgendein geeignetes dielektrisches Material enthalten, wie ein Halbleiteroxid, ein Halbleiternitrid, ein Halbleiteroxynitrid, andere geeignete dielektrische Materialien oder Kombinationen davon. In manchen Ausführungsformen enthält die ILD-Schicht 116 ein Material mit niedriger Dielektrizitätszahl (mit einer Dielektrizitätskonstante kleiner als jener von Siliziumoxid). Die Bildung der ILD-Schicht 116 kann Abscheidung und CMP enthalten, um eine geebnete Deckfläche bereitzustellen. Die Hartmaske 122 kann durch den CMP-Prozess oder durch einen nachfolgenden Ätzprozess entfernt werden.
  • In Bezug auf 11 in einer perspektivischen Ansicht schreitet das Verfahren 200 zu einem Betrieb 216 für Gate-Ersatz fort. Die Dummy-Gates 120 werden entfernt und durch Gate-Stacks 110 mit Material mit hoher Dielektrizitätszahl und Metall ersetzt, deshalb auch als Metall-Gate-Stacks mit hoher Dielektrizitätszahl 110 bezeichnet. Der Gate-Ersatzprozess kann Ätzen, Abscheiden und Polieren enthalten. In der vorliegenden Ausführungsform werden die Dummy-Gates 120 selektiv durch Ätzen entfernt, was in Gate-Gräben resultiert. Dann werden die Gate-Materialien, wie dielektrisches Material mit hoher Dielektrizitätszahl und Metall, in den Gate-Gräben abgeschieden, um die Gate-Stacks mit hoher Dielektrizitätszahl 110 abzulagern. Ein CMP-Prozess wird ferner implementiert, um die überschüssigen Gate-Materialien zu polieren und vom Halbleiteraufbau 100 entfernen.
  • Die Gate-Stacks 110 werden in den Gate-Gräben durch eine passende Prozedur gebildet, wie einen Gate-Last-Prozess oder einen High-k-Last-Prozess. Obwohl verstanden wird, dass die Gate-Stacks 110 eine geeignete Gate-Struktur haben und durch irgendeine geeignete Prozedur gebildet werden können. Ein Gate-Stack 110 wird auf dem Halbleitersubstrat 102 gebildet, wobei er über dem Kanal 119 des finnenaktiven Bereichs 109 liegt. Die Gate-Stacks 110 enthalten eine dielektrische Gate-Schicht 110A und eine Gate-Elektrode 110B, die auf der dielektrischen Gate-Schicht 110A angeordnet ist. In der vorliegenden Ausführungsform enthält die dielektrische Gate-Schicht 110A ein dielektrisches Material mit hoher Dielektrizitätszahl und die Gate-Elektrode 110B enthält Metall oder Metalllegierung. In manchen Beispielen können die dielektrische Gate-Schicht 110A und die Gate-Elektrode 110B jeweils eine Zahl an Unterschichten enthalten. Das dielektrische Material mit hoher Dielektrizitätszahl kann Metalloxid, Metallnitrid, wie LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, Oxynitride (SiON), oder andere geeignete dielektrische Materialien enthalten. Die Gate-Elektrode kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Ru, Co oder irgendwelche geeigneten leitfähigen Materialien enthalten. In manchen Ausführungsformen werden verschiedene Metallmaterialien für nFET und pFET Bauelemente in jeweiligen Arbeitsfunktionen verwendet, um Bauelementarbeitsleistung zu verbessern.
  • Die dielektrische Gate-Schicht 110A kann ferner eine Grenzflächenschicht enthalten, die zwischen der dielektrischen Materialschicht mit hoher Dielektrizitätszahl und dem entsprechenden finnenaktiven Bereich 106 liegt. Die Grenzflächenschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid und/oder anderes geeignetes Material enthalten. Die Grenzflächenschicht wird durch ein geeignetes Verfahren abgeschieden, wie ALD, CVD, Ozonoxidation usw. Die dielektrische Schicht mit hoher Dielektrizitätszahl wird auf der Grenzflächenschicht (falls die Grenzflächenschicht vorliegt) durch eine geeignete Technik abgeschieden, wie ALD, CVD, metallorganische CVD (MOCVD, Metal-Organic CVD), PVD, Thermaloxidation, Kombinationen davon und/oder andere geeignete Techniken. In manchen Ausführungsformen wird die dielektrische Gate-Schicht 110A auf den finnenaktiven Bereichen 106 beim Betrieb 210 gebildet, der die Dummy-Gates 120 bildet. In diesem Fall wird die dielektrische Gate-Schicht 110A wie in 12 veranschaulicht geformt. In manchen anderen Ausführungsformen wird die dielektrische Gate-Schicht 110A im High-k-Last-Prozess gebildet, in dem die dielektrische Gate-Schicht 110A beim Betrieb 216 im Gate-Graben abgeschieden wird. In diesem Fall ist die dielektrische Gate-Schicht 110A wie in 13 veranschaulicht U-förmig.
  • Die Gate-Elektrode 110B kann mehrere leitfähige Materialien enthalten. In manchen Ausführungsformen enthält die Gate-Elektrode 110B eine Begrenzungsschicht 110B-1, eine Blockierungsschicht 110B-2, eine Arbeitsfunktionsmetallschicht 110B-3, eine andere Blockierungsschicht 110B-4 und eine Füllmetallschicht 110B-5. In Weiterführung der Ausführungsformen enthält die Kappenschicht 110B-1 Titannitrid, Tantalnitrid, oder anderes geeignetes Material, das durch eine geeignete Abscheidungstechnik gebildet wird, wie ALD. Die Blockierungsschicht 110B-2 enthält Titannitrid, Tantalnitrid oder anders geeignetes Material, das durch eine geeignete Abscheidungstechnik gebildet wird, wie ALD. In manchen Beispielen kann die Blockierungsschicht 110B-2 nicht vorliegen.
  • Die Arbeitsfunktionsmetallschicht 110B-3 enthält eine leitfähige Schicht aus Metall oder Metalllegierung mit geeigneter Arbeitsfunktion, sodass der entsprechende FET für seine Bauelementarbeitsleistung verbessert wird. Die Arbeitsfunktions- (WF, Work Function) Metallschicht 110B-3 ist in Zusammensetzung für einen pFET im ersten Bereich 102A und einen nFET im zweiten Bereich 102B verschieden, jeweils als ein p-Typ-WF-Metall und ein n-Typ-WF-Metall bezeichnet. Insbesondere ist ein n-Typ-WF-Metall ein Metall mit einer ersten Arbeitsfunktion, sodass die Schwellenspannung des zugehörigen nFET verringert wird. Das n-Typ-WF-Metall ist nahe der Siliziumleitungsbandenergie (Ec) oder niedrigen Arbeitsfunktion, was leichtere Elektronenflucht darstellt. Zum Beispiel hat das n-Typ-WF-Metall eine Arbeitsfunktion von etwa 4,2 eV oder weniger. Ein p-Typ-WF-Metall ist ein Metall mit einer zweiten Arbeitsfunktion, sodass die Schwellenspannung des zugehörigen pFET verringert wird. Das p-Typ-WF-Metall ist nahe der Siliziumvalenzbandenergie (Ev) oder höheren Arbeitsfunktion, die starke Elektronenbindungsenergie an die Nuklei darstellt. Zum Beispiel hat das p-Typ-Arbeitsfunktionsmetall eine WF von ungefähr 5,2 eV oder höher. In manchen Ausführungsformen enthält das n-Typ-WF-Metall Tantal (Ta). In anderen Ausführungsformen enthält das WF-Metall Titan-Aluminium (TiAl), Titan-Aluminiumnitrid (TiAlN) oder Kombinationen davon. In anderen Ausführungsformen enthält das n-Metall Ta, TiAl, TiAlN, Wolframnitrid (WN) oder Kombinationen davon. In manchen Ausführungsformen enthält das p-Typ-WF-Metall Titannitrid (TiN) oder Tantalnitrid (TaN). In anderen Ausführungsformen enthält das p-Metall TiN, TaN, Wolframnitrid (WN), Titan-Aluminium (TiAl) oder Kombinationen davon. Das Arbeitsfunktionsmetall wird durch eine geeignete Technik abgeschieden, wie PVD. Das n-Typ-WF-Metall oder das p-Typ-WF-Metall können unterschiedliche metallbasierte Filme als einen Stack für optimierte Bauelementarbeitsleistung und Verarbeitungskompatibilität enthalten.
  • Die Blockierungsschicht 110B-4 enthält Titannitrid, Tantalnitrid oder anderes geeignetes Material, das durch eine angemessene Abscheidungstechnik gebildet wird, wie ALD. In unterschiedlichen Ausführungsformen enthält die Füllmetallschicht 110B-5 Aluminium, Wolfram, Kupfer oder anderes geeignetes Metall. Die Füllmetallschicht 110B-5 wird durch eine geeignete Technik abgeschieden, wie PVD oder Plattierung.
  • Das Verfahren 200 kann andere Fertigungsprozesse 218 enthalten, die vor, während oder nach den oberhalb beschriebenen Betrieben implementiert werden. Zum Beispiel kann das Verfahren 200 einen Betrieb enthalten, um eine Schutzschicht auf der Oberseite der Gate-Stacks 110 zu bilden, um die Gate-Stacks 110 vor Verlust während nachfolgender Verarbeitung zu schützen. Die Schutzschicht kann ein geeignetes Material enthalten, das sich von dem dielektrischen Material von ILD-Schichten unterscheidet, um Ätzselektivität während des Ätzprozesses zu erzielen, um Kontaktöffnungen zu bilden. In manchen Ausführungsformen enthält die Schutzschicht Siliziumnitrid. In anderen Beispielen enthält das Verfahren 200 Bilden eines Zwischenverbindungsaufbaus auf dem Halbleitersubstrat 102, um unterschiedliche FETs und andere Bauelemente in einer Schaltung zu verbinden. Der Zwischenverbindungsaufbau enthält Kontakte, Durchkontaktierungen und Metallleitungen durch einen geeigneten Prozess. In der Kupferzwischenverbindung enthalten die leitfähigen Elemente Kupfer und können ferner eine Sperrschicht enthalten. Der Kupferzwischenverbindungsaufbau wird durch einen Damaszenerprozess gebildet. Ein Damaszenerprozess enthält Abscheiden einer ILD-Schicht; Strukturieren der ILD-Schicht, um Gräben zu bilden; Abscheiden unterschiedlicher Materialien (wie einer Sperrschicht und Kupfer); und Ausführen eines CMP-Prozesses. Ein Damaszenerprozess kann einen einzelnen Damaszenerprozess oder einen Doppeldamaszenerprozess enthalten. Die Abscheidung des Kupfers kann PVD enthalten, um eine Seed-Schicht zu bilden, und Plattieren, um Bulkkupfer auf der Kupfer-Seed-Schicht zu bilden. Andere Metalle, wie Ruthenium, Kobalt, Wolfram oder Aluminium, können verwendet werden, um den Zwischenverbindungsaufbau zu bilden. In manchen Ausführungsformen kann, vor Füllen von leitfähigem Material in Kontaktlöcher, Silizid auf den Sources und Drains 108 gebildet werden, um den Kontaktwiderstand weiter zu verringern. Das Silizid enthält Silizium und Metall, wie Titansilizid, Tantalsilizid, Nickelsilizid oder Kobaltsilizid. Das Silizid kann durch einen Prozess gebildet werden, der als selbstausgerichtetes Silizid (oder Salizid) bezeichnet wird. Der Prozess enthält Metallabscheidung, Glühen, um das Metall mit Silizium zur Reaktion zu bringen, und Ätzen, um nicht reagiertes Metall zu entfernen. In manchen andern Ausführungsformen kann ein anderes Metall, wie Ruthenium oder Kobalt, für Kontakte und/oder Durchkontaktierungen verwendet werden.
  • Die vorliegende Offenbarung stellt einen Halbleiteraufbau mit FinFETs und ein Verfahren das selbigen herstellt bereit, um Finnenknickungsproblem zu verringern. In diesem offenbarten Verfahren wird eine Kompositspannungsschicht auf dem Substrat zum Strukturieren von finnenaktiven Bereichen gebildet. Die Kompositspannungsschicht enthält mehrere dielektrische Filme mit technisierten Spannungen, um kombinierte physikalische Eigenschaften bereitzustellen, um die Finnenknickung zu verringern und ferner während des nachfolgenden Strukturierungsprozesses als Hartmaske zu fungieren, um finnenaktive Bereiche zu bilden. Die Kompositspannungsschicht enthält eine erste Spannungsschicht mit hoher Dichte und niedriger Spannung und eine zweite Spannungsschicht mit niedriger Dichte und hoher Spannung auf der ersten Spannungsschicht. Beide Schichten sind dielektrische Materialschichten mit Druckspannungen und enthalten Siliziumnitrid in der vorliegenden Ausführungsform. Darüber hinaus hat die erste Spannungsschicht einen ersten Elastizitätsmodul und die zweite Spannungsschicht hat einen zweiten Elastizitätsmodul, der niedriger als der erste Elastizitätsmodul ist. Die Kompositspannungsschicht kann eine dritte Spannungsschicht mit einer Zugspannung und zwischen den ersten und zweiten Spannungsschichten eingefügt enthalten. In manchen Ausführungsformen enthält die dritte Spannungsschicht amorphes Silizium. Durch Implementieren des offenbarten Aufbaus und des Verfahrens zum Herstellen desselben in unterschiedlichen Ausführungsformen können manche unterhalb beschriebenen Vorteile vorliegen. Jedoch wird verstanden, dass verschiedene hierin offenbarte Ausführungsformen verschiedene Vorteile bieten und dass kein bestimmter Vorteil in allen Ausführungsformen unbedingt vorausgesetzt wird. Als ein Beispiel wird das Finnenknickungsproblem beseitigt oder verringert. In einem anderen Beispiel wird LER verringert, um kleiner als 2,5 nm zu sein.
  • Daher stellt die vorliegende Offenbarung ein Verfahren zur Fertigung eines Halbleiteraufbaus in Übereinstimmung mit manchen Ausführungsformen bereit. Das Verfahren enthält Bilden einer Kompositspannungsschicht auf einem Halbleitersubstrat, wobei das Bilden der Kompositspannungsschicht Bilden einer ersten Spannungsschicht eines dielektrischen Materials mit einer ersten Druckspannung und Bilden einer zweiten Spannungsschicht des dielektrischen Materials mit einer zweiten Druckspannung auf der ersten Spannungsschicht enthält, wobei die zweite Druckspannung größer als die erste Druckspannung ist; und Strukturieren des Halbleitersubstrats, um finnenaktive Bereiche unter Verwendung der Kompositspannungsschicht als eine Ätzmaske zu bilden.
  • Die vorliegende Offenbarung stellt ein Verfahren zum Herstellen einer Halbleiterstruktur in Übereinstimmung mit manchen anderen Ausführungsformen bereit. Das Verfahren enthält Bilden einer ersten Spannungsschicht einer ersten Druckspannung auf einem Halbleitersubstrat; Bilden einer zweiten Spannungsschicht einer zweiten Druckspannung über der ersten Spannungsschicht; Bilden einer dritten Spannungsschicht einer Zugspannung zwischen den ersten und zweiten Spannungsschichten; und Strukturieren des Halbleitersubstrats, um finnenaktive Bereiche unter Verwendung der ersten, zweiten und dritten Spannungsschichten als eine Ätzmaske zu bilden.
  • Die vorliegende Offenbarung stellt ein Verfahren zum Herstellen eines Halbleiteraufbaus in Übereinstimmung mit manchen anderen Ausführungsformen bereit. Das Verfahren enthält Bilden einer ersten Spannungsschicht aus Siliziumnitrid mit einer ersten Spannung auf einem Halbleitersubstrat unter Verwendung eines ersten Vorprodukts, das H2 beinhaltet; Bilden einer zweiten Spannungsschicht von Siliziumnitrid mit einer zweiten Spannung auf der ersten Spannungsschicht unter Verwendung eines zweiten Vorprodukts, das frei von H2 ist, wobei die zweite Spannung eine größere Spannung als die erste Spannung ist; Strukturieren der ersten und zweiten Spannungsschichten, um eine strukturierte Hartmaske mit Öffnungen zu bilden; und Ätzen des Halbleitersubstrats durch die Öffnungen der strukturierten Hartmaske, um finnenaktive Bereiche zu bilden.
  • Die vorliegende Offenbarung stellt einen Halbleiteraufbau in Übereinstimmung mit manchen Ausführungsformen bereit. Der Halbleiteraufbau enthält einen finnenaktiven Bereich, der oberhalb eines Halbleitersubstrats extrudiert wird; einen Gate-Stack, der an einer Deckfläche und Seitenwänden des finnenaktiven Bereichs angeordnet wird, wobei der Gate-Stack eine dielektrische Gate-Schicht und eine Gate-Elektrode enthält; und eine Kompositspannungsschicht, die zwischen der Deckfläche des finnenaktiven Bereichs und der dielektrischen Gate-Schicht eingefügt ist, wobei die Kompositspannungsschicht Siliziumnitrid mit technisierter Spannung hat, um Finnenknickung zu vermeiden.
  • Das Vorangehende hat Merkmale einiger Ausführungsformen umrissen. Fachkundige sollten verstehen, dass sie die vorliegende Offenbarung bereits als eine Basis zum Gestalten oder Modifizieren anderer Prozesse und Strukturen zum Umsetzen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachkundige sollten auch realisieren, dass solche gleichwertigen Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie unterschiedliche Änderungen, Ersetzungen und Abänderungen hierin vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Bilden eines integrierten Schaltungsaufbaus, das Verfahren umfassend: Bilden einer Kompositspannungsschicht auf einem Halbleitersubstrat, wobei das Bilden der Kompositspannungsschicht ein Bilden einer ersten Spannungsschicht aus einem dielektrischen Material mit einer ersten Druckspannung und ein Bilden einer zweiten Spannungsschicht des dielektrischen Materials mit einer zweiten Druckspannung auf der ersten Spannungsschicht enthält, wobei die zweite Druckspannung größer als die erste Druckspannung ist; und Strukturieren des Halbleitersubstrats, um finnenaktive Bereiche unter Verwendung der Kompositspannungsschicht als eine Ätzmaske zu bilden.
  2. Verfahren nach Anspruch 1, wobei die erste Spannungsschicht eine erste Dichte hat; und die zweite Spannungsschicht eine zweite Dichte hat, die geringer als die erste Dichte ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die erste Spannungsschicht eine erste Druckspannung von weniger als 0,5 GPa hat; und die zweite Spannungsschicht die zweite Druckspannung, größer als 2,5 GPa, hat.
  4. Verfahren nach Anspruch 3, wobei die erste Druckspannung der ersten Spannungsschicht zwischen 0,2 GPa und 0,4 GPa beträgt; und die zweite Druckspannung der zweiten Spannungsschicht zwischen 2,8 GPa und 3,0 GPa beträgt.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei das Bilden der ersten Spannungsschicht ein Abscheiden einer ersten Siliziumnitridschicht durch chemische Dampfabscheidung (CVD, Chemical Vapor Deposition) unter Verwendung eines ersten Vorprodukts enthält, das Dichlorsilan (SiH2Cl2), NH3 und H2 enthält; und das Bilden der zweiten Spannungsschicht ein Abscheiden einer zweiten Siliziumnitridschicht durch CVD unter Verwendung eines zweiten Vorprodukts enthält, das Dichlorsilan und NH3 enthält, wobei das zweite Vorprodukt frei von H2 ist.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei die erste Spannungsschicht einen ersten Elastizitätsmodul hat; und die zweite Spannungsschicht einen zweiten Elastizitätsmodul hat, der niedriger als der erste Elastizitätsmodul ist.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei das Bilden der Kompositspannungsschicht ferner ein Bilden einer dritten Spannungsschicht enthält, die zwischen den ersten und zweiten Spannungsschichten angeordnet ist, wobei die dritte Spannungsschicht eine Zugspannung hat, während die erste und zweite Spannungsschicht Druckspannungen haben.
  8. Verfahren nach Anspruch 7, wobei das Bilden der dritten Schicht ein Bilden einer amorphen Siliziumschicht mit einer Zugspannung zwischen -0,3 GPa und -0,5 GPa umfasst.
  9. Verfahren nach Anspruch 8, wobei das Bilden der ersten Spannungsschicht ein Bilden der ersten Spannungsschicht durch CVD bei einer ersten Abscheidungstemperatur enthält; das Bilden der zweiten Spannungsschicht ein Bilden der zweiten Spannungsschicht durch CVD bei einer zweiten Abscheidungstemperatur enthält; und das Bilden der dritten Spannungsschicht ein Bilden der amorphen Siliziumschicht durch CVD unter Verwendung eines Vorprodukts mit Si2H6 bei einer dritten Abscheidungstemperatur, die niedriger als die erste und zweite Abscheidungstemperatur ist, enthält.
  10. Verfahren nach einem der vorangehenden Ansprüche, wobei das Strukturieren des Halbleitersubstrats, um die finnenaktiven Bereiche zu bilden, ferner enthält: Strukturieren der Kompositspannungsschicht; Ätzen des Halbleitersubstrats, um Gräben zu bilden, unter Verwendung der strukturierten Kompositspannungsschicht als einer Ätzmaske; Füllen der Gräben mit einem dielektrischen Material, um Isolationselemente zu bilden; und Vertiefen der Isolationselemente, sodass die finnenaktiven Bereiche oberhalb der vertieften Isolationselemente extrudiert werden.
  11. Verfahren nach Anspruch 10, ferner umfassend ein Bilden von Gate-Stacks auf den finnenaktiven Bereichen, wobei die Gate-Stacks ein dielektrisches Material mit hoher Dielektrizitätszahl und Metall enthalten.
  12. Verfahren zum Bilden eines integrierten Schaltungsaufbaus, das Verfahren umfassend: Bilden einer ersten Spannungsschicht mit einer ersten Druckspannung auf einem Halbleitersubstrat; Bilden einer zweiten Spannungsschicht mit einer zweiten Druckspannung über der ersten Spannungsschicht; Bilden einer dritten Spannungsschicht mit einer Zugspannung zwischen den ersten und zweiten Spannungsschichten; und Strukturieren des Halbleitersubstrats, um finnenaktive Bereiche zu bilden, unter Verwendung der ersten, zweiten und dritten Spannungsschichten als einer Ätzmaske.
  13. Verfahren nach Anspruch 12, wobei das Bilden der ersten Spannungsschicht mit der ersten Druckspannung ein Bilden der ersten Spannungsschicht aus Siliziumnitrid enthält; das Bilden der zweiten Spannungsschicht mit der zweiten Druckspannung ein Bilden der zweiten Spannungsschicht aus Siliziumnitrid enthält; und das Bilden der dritten Spannungsschicht mit der Zugspannung ein Bilden der dritten Spannungsschicht aus amorphem Silizium enthält.
  14. Verfahren nach Anspruch 13, wobei die zweite Druckspannung größer als die erste Druckspannung ist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei die erste Druckspannung der ersten Spannungsschicht geringer als 0,5 GPa ist; und die zweite Druckspannung der zweiten Spannungsschicht größer als 2,5 GPa ist.
  16. Verfahren nach einem der Ansprüche 12 bis 15, wobei die erste Spannungsschicht eine erste Dichte hat; und die zweite Spannungsschicht eine zweite Dichte hat, die geringer als die erste Dichte ist.
  17. Verfahren nach einem der Ansprüche 12 bis 16, wobei das Bilden der ersten Spannungsschicht ein Abscheiden einer ersten Siliziumnitridschicht durch chemische Dampfabscheidung (CVD) unter Verwendung eines ersten Vorprodukts enthält, das Dichlorsilan (CiH2Cl2), NH3 und H2 enthält; und das Bilden der zweiten Spannungsschicht ein Abscheiden einer zweiten Siliziumnitridschicht durch CVD unter Verwendung eines zweiten Vorprodukts enthält, das Dichlorsilan und NH3 enthält, wobei das zweite Vorprodukt frei von H2 ist.
  18. Verfahren nach einem der Ansprüche 12 bis 17, wobei die erste Spannungsschicht einen ersten Elastizitätsmodul hat; und die zweite Spannungsschicht einen zweiten Elastizitätsmodul hat, der geringer als der erste Elastizitätsmodul ist.
  19. Verfahren nach einem der Ansprüche 12 bis 18, wobei die erste Spannungsschicht eine erste Dicke hat; die zweite Spannungsschicht eine zweite Dicke hat; und die dritte Spannungsschicht eine dritte Dicke hat, wobei die dritte Dicke geringer als die erste Dicke ist und die erste Dicke geringer als die zweite Dicke ist.
  20. Halbleiteraufbau, umfassend: einen finnenaktiven Bereich, der oberhalb eines Halbleitersubstrats extrudiert ist; einen Gate-Stack, der an einer Deckfläche und Seitenwänden des finnenaktiven Bereichs angeordnet ist, wobei der Gate-Stack eine dielektrische Gate-Schicht und eine Gate-Elektrode enthält; und eine Kompositspannungsschicht, die zwischen der Deckfläche des finnenaktiven Bereichs und der dielektrischen Gate-Schicht eingefügt ist, wobei die Kompositspannungsschicht eine erste Siliziumnitridschicht und eine zweite Siliziumnitridschicht auf der ersten Siliziumnitridschicht enthält, wobei die erste Siliziumnitridschicht eine erste Druckspannung hat und die zweite Siliziumnitridschicht eine zweite Druckspannung hat, die größer als die erste Druckspannung ist.
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