KR102249703B1 - 핀 버클링이 감소된 FinFET 구조물 및 방법 - Google Patents

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Abstract

본 발명은 반도체 구조물을 제조하는 방법의 일 실시예를 제공한다. 본 방법은 반도체 기판 상에 복합 응력층을 형성하는 단계; 및 복합 응력층을 에칭 마스크로서 사용하여 핀 활성 영역들을 형성하기 위해 반도체 기판을 패터닝하는 단계를 포함하며, 복합 응력층을 형성하는 단계는 제 1 압축 응력을 갖는 유전체 물질의 제 1 응력층을 형성하는 단계와 제 1 압축 응력보다 큰 제 2 압축 응력을 갖는 제 2 응력층을 제 1 응력층 상에 형성하는 단계를 포함한다.

Description

핀 버클링이 감소된 FinFET 구조물 및 방법{FINFET STRUCTURE AND METHOD WITH REDUCED FIN BUCKLING}
교차 참조
본 발명은 2018년 7월 13일자로 출원된 미국 가출원 제62/698,357호의 "FINFET STRUCTURE AND METHOD WITH FIN BUCKLING IMPROVEMENT"을 우선권으로서 주장하며, 그 전체 내용이 참고로서 인용된다.
기술분야
본 발명은 직접 회로에 관한 것이고, 보다 구체적으로는 핀 버클링이 감소된 FinFET 구조물 및 방법에 관한 것이다.
집적 회로들은 16nm, 9nm 및 7nm와 같은 더 작은 피처 사이즈들을 갖는 첨단 기술들로 발전했다. 이들 첨단 기술들에서는, (트랜지스터와 같은) 디바이스들이 축소되므로, 콘택―게이트 브리징 문제와 같은 다양한 문제들이 발생된다. 또한, 향상된 디바이스 성능을 위해 핀 활성 영역들을 갖는 3차원 트랜지스터들이 종종 요구된다. 핀 활성 영역들 상에 형성된 이들 3차원 전계 효과 트랜지스터들(FET: Field Effect Transistor)은 FinFET이라고도 한다. FinFET들은 짧은 채널 제어를 위해 좁은 핀 폭을 갖는 것이 요구되며, 이는 핀 활성 영역들의 고 종횡비로 이어진다. 따라서, 핀 활성 영역들은 보다 적은 기계적 강도로 더 얇아지고, 이는 후속 공정 동안에 핀 버클링 문제를 유발하여 디바이스 성능을 저하시킨다. 따라서, 향상된 회로 성능을 위해 이들 문제들을 해결하기 위한 핀 트랜지스터에 있어서의 디바이스 구조물 및 방법이 필요하다.
본 발명의 형태들은 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 일정한 비율로 그려지지 않고 있음을 강조한다. 실제로 다양한 피처들의 크기는 설명의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1a는 다양한 실시예들에 따라 구성된 반도체 구조의 사시도이다.
도 1b는 다양한 실시예들에 따라 구성된 도 1a의 반도체 구조물의 단면도이다.
도 2는 일부 실시예들에서의 본 발명의 다양한 형태들에 따라 구성된 반도체 구조물을 제조하는 방법의 흐름도이다.
도 3은 일부 실시예들에 따라 구성된 제조 단계에서의 반도체 구조물의 사시도이다.
도 3a, 도 3b 및 도 3c는 다양한 실시예들에 따라 구성된 제조 단계에서의 반도체 구조물의 사시도이다.
도 4 및 도 5는 일부 실시예들에 따라 구성된 다양한 제조 단계들에서의 반도체 구조물의 단면도이다.
도 6, 도 7 및 도 8은 일부 실시예들에 따라 구성된 다양한 제조 단계들에서의 반도체 구조물의 단면도이다.
도 9, 도 10 및 도 11은 일부 실시예들에 따라 구성된 다양한 제조 단계들에서의 반도체 구조물의 사시도이다.
도 12 및 도 13은 다양한 실시예들에 따라 구성된 반도체 구조물의 게이트 스택의 단면도이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 발명을 간단히 하기 위해 구성 요소들 및 배열의 특정예들이 아래에 설명된다. 물론, 이들은 단지 예시이며 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에의 제 1 피처의 형성은 제 1 피처들 및 제 2 피처들이 직접 접촉으로 형성되는 실시예를 포함할 수 있으며, 제 1 및 제 2 피처들이 직접 접촉하지 않도록, 제 1 피처들과 제 2 피처들 사이에 추가의 피처들이 형성될 수 있는 실시예를 또한 포함할 수 있다.
또한, 본 발명은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이며, 논의된 다양한 실시예들 및/또는 구성들 간의 관계에 그 자체로는 영향을 주지 않는다. 또한, 이하의 본 발명의 다른 피처 위의, 다른 피처에 연결된, 및/또는 결합된 피처의 형성은 피처들이 직접 접촉으로 형성되는 실시예들을 포함할 수 있고, 피처들이 직접 접촉하지 않도록 추가 피처가 피처들 사이에 삽입되어 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, "하위", "상위", "수평", "수직", "위에", "위", "아래", "바로 아래", "업", "다운", "탑", "바텀" 등과, 그들의 파생어(예를 들어, "수평으로", "하방으로", "상방으로" 등과 같은 공간적으로 상대적인 용어들은 다른 피처에 대한 피처들의 관계를 용이하게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 피처들을 포함하는 디바이스의 상이한 배향들을 커버하고자 한다. 또한, 숫자 또는 숫자들의 범위가 "약", "근사" 등으로 기술될 때, 이 용어는 개시된 수를 포함하는 합당한 범위 내에 있는 수, 예를 들어, 기술된 수의 ±10 % 또는 당업자에 의해 이해되는 다른 값을 포함하도록 의도된다. 예를 들어, 용어 "약 5nm"는 4.5 nm 내지 5.5nm의 치수 범위를 포함한다.
본 발명은 핀 버클링 문제를 해결하기 위한 구조물 및 구조물의 제조 방법을 제공한다. 도 1a는 반도체 구조물(100)의 사시도이고, 도 1b는 일부 실시예들에 따라 구성된, 파선(AA')을 따라 절단된 반도체 구조물(100)의 단면도이다. 반도체 구조물(100)은 다양한 전계 효과 트랜지스터(FET)가 그 위에 형성된 반도체 기판(102)을 포함한다. 특히, 반도체 구조물(100)은 그 위에 p 형 FET(PFET)가 형성된 제 1 영역(102A)과, n 형 FET(NFET)가 형성된 제 2 영역(102B)을 포함한다. 도 2는 일부 실시예들에 따라 반도체 구조물(100)과 같은 반도체 구조물을 제조하는 방법(200)의 흐름도이다. 도 3 내지 도 9는 일부 실시예들에 따른 다양한 제조 단계에서의 반도체 구조물(100)의 투시도 또는 단면도들이다. 도 10 및 도 11은 다양한 실시예들에 따른 반도체 구조물(100)의 게이트 스택의 단면도이다. 반도체 구조물(100) 및 이를 제조하는 방법(200)은 도 1 내지 도 11을 참조하여 집합적으로 설명된다.
도 1a 및 도 1b를 참조하면, 반도체 구조물(100)은 PFET에 있어서의 제 1 영역(102A) 및 NFET에 있어서의 제 2 영역(102B)을 갖는 반도체 기판(102)을 포함한다. 반도체 구조물(100)은 얕은 트렌치 절연(STI) 피처들과 같은 다양한 절연 피처들(104)을 포함한다. 반도체 구조물(100)은 반도체 기판(102) 상에 형성된 다양한 핀 활성 영역들(106)을 또한 포함한다. 핀 활성 영역들(106)은 절연 피처들(104) 위에 돌출되고 절연 피처들(104)에 의해 서로 둘러싸여 절연된다. 다양한 핀 전계 효과 트랜지스터들이 핀 활성 영역들(106) 상에 형성된다. 본 실시예에서, PFET는 제 1 영역(102A) 내의 핀 활성 영역들(106) 상에 배치되고, NFET는 제 2 영역(102B) 내의 핀 활성 영역들(106) 상에 배치된다. 일부 실시예들에서, 실리콘 게르마늄(SiGe)층(107)은 캐리어 이동도 및 디바이스 속도를 향상시키기 위해 제 1 영역(102A) 내의 반도체 기판(102) 상에서 에피택셜 성장된다. 소스들 및 드레인들(108)은 핀 활성 영역들(106) 상에 형성되고, 게이트 스택들(110)은 핀 활성 영역들(106) 상에 형성되고, 대응하는 소스와 드레인(108) 사이에 배치된다. 게이트 스택들(110) 각각은 게이트 유전체층(110A) 및 게이트 전극(110B)을 포함한다. 게이트 전극(110B)의 측벽과 핀 활성 영역(106)의 측벽에도 스페이서(112)가 추가로 형성될 수 있다. 채널(119)은 대응하는 게이트 스택(110)의 기초가 되는 핀 활성 영역(106)의 일부이다. 대응하는 소스 및 드레인(108); 게이트 스택(110); 및 채널(119)은 전계 효과 트랜지스터에 결합된다. 도 1a 및 도 1b에 도시된 본 예에서, 제 1 영역(102A)은 2 개의 PFET를 포함하고, 제 2 영역(102B)은 2 개의 NFET를 포함한다.
반도체 구조물(100)은, 핀 활성 영역들(106) 상에 배치되고 게이트 스택들(110)을 둘러싸는 층간 유전체(ILD)층(116)을 더 포함한다. 도 1a의 ILD 층(116)은 파선으로 도시되어 있고, 게이트 스택들(110) 및 핀 활성 영역들(106)과 같은 다양한 피처들을 보다 잘 볼 수 있도록 투명하게 도시된다. 핀 활성 영역들(106)이 절연 피처들(104) 위에 돌출되기 때문에, 게이트 스택들(110)은 핀 활성 영역(106)의 측벽들 및 상부 표면을 통해 보다 효과적으로 대응하는 채널(119)에 결합되어, 디바이스 성능을 향상시킨다.
특히, 도 1b에 도시된 바와 같이, 복합 응력층(114)은 핀 활성 영역(106)의 최상부 표면 상에 그리고 게이트 스택들(110)을 아래에 두고 배치된다. 복합 응력층(114)은 버클링없이 핀을 유지하기 위해 공학적 응력을 갖는 유전체 물질층이다. 복합 응력층(114)은 핀 활성 영역들(106)을 패터닝하는데 사용되는 하드 마스크층과 같이 다른 목적을 위해 기능할 수 있다. 본 실시예에 따라 복합 응력층(114)은 유전체이고 실리콘 질화물을 포함한다. 복합 응력층(114)은 핀 활성 영역들(106)을 형성하기 위해 다양한 에칭 공정 후에 핀 활성 영역들(106)의 최상부 표면 상에 남아 있는 부분들을 갖는다.
반도체 구조물(100)은 핀 활성 영역(106)을 고정시키고 또한 버클링을 방지하기 위해 복합 응력층(114)을 사용하는 방법(200)에 의해 형성된다. 반도체 구조물(100), 특히 복합 응력층(114) 및 방법(200)은 이하에서 보다 상세히 설명된다. 반도체 구조물(100) 및 그 제조 방법(200)을 구현함으로써, 핀 버클링 문제가 제거되거나 감소된다. 또한, 라인 엔드 러프니스(LER: Line-End Roughness)도 개선되어 2.5nm 미만으로 감소된다.
도 3을 참조하면, 방법(200)은 단계(202)에서 반도체 기판(102)을 제공함으로써 개시한다. 반도체 기판(102)은 실리콘을 포함한다. 일부 다른 실시예들에서, 기판(102)은 게르마늄, 실리콘 게르마늄 또는 다른 적절한 반도체 물질들을 포함한다. 대안으로, 기판(102)은 다이아몬드 또는 게르마늄과 같은 다른 적절한 기본 반도체; 실리콘 탄화물, 인듐 비소화물 또는 인듐 인화물과 같은 적절한 화합물 반도체; 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 적절한 합금 반도체로 제조될 수 있다.
본 실시예에서, 기판(102)은 실리콘을 포함하고 실리콘 게르마늄층(107)은 PFET에 있어서의 캐리어 이동성을 향상시키기 위해 제 1 영역(102A) 내의 기판(102) 상에 에피택셜 성장된다. SiGe 층(107)은 임의의 적절한 절차에 의해 형성될 수 있다. 예를 들어, 제 2 영역(102B)을 덮고 제 1 영역(102A)을 노출시키도록 하드 마스크층이 성막되고 패터닝될 수 있고; 패터닝된 하드 마스크를 에칭 마스크로서 사용하여 제 1 영역(102A) 내의 기판(102)을 에칭하기 위해 에칭 공정이 적용되고; 제 1 영역 내에 SiGe 층(107)을 형성하기 위해 선택적 에피택셜 성장이 적용되고; 최상부 표면을 평탄화시키기 위해 화학적 기계적 폴리싱(CMP) 공정이 적용된다.
반도체 기판(102)은 n-웰들 및 p-웰들과 같은 다양한 도핑된 영역들을 또한 포함할 수 있다. 일부 실시예들에서, 반도체 기판(102)은 적절한 기술, 예를 들어, SIMOX(separation by implanted oxygen)라 불리는 기술에 의해 형성된, 절연을위한 매립된 유전체 물질층을 포함할 수 있다.
여전히 도 3을 참조하면, 방법(200)은 PFET에 있어서의 제 1 영역(102A)과 NFET에 있어서의 제 2 영역(102B) 모두에서 반도체 기판(102) 상에 복합 응력층(114)을 형성함으로써 단계(204)로 진행한다. 복합 응력층(114)은 핀 활성 영역(106)을 형성하기 위해 후속 패터닝 공정 동안 하드 마스크로서 기능하도록 또한 핀 버클링을 감소시키기 위해 조합된 물리적 특성들을 제공하도록 공학적 응력을 갖는 복수의 막들을 포함한다.
도 3a에 도시된 일부 실시예들에서, 복합 응력층(114)(도 3a의 복합 응력층(114A)은 114-1이라고도 함)은 제 1 응력층(114A) 및 제 1 응력층(114A) 상의 제 2 응력층을 포함한다. 2 개의 응력층 모두 유전체 물질층이다. 제 1 응력층(114A)은 제 2 응력층(114B)에 비해 높은 밀도(부피 질량 밀도) 및 적은 응력을 갖는다. 본 실시예에서, 2 개의 응력층은 압축 응력을 갖는다. 특히, 제 1 응력층(114A)은 제 1 압축 응력 및 제 1 밀도를 가지며; 제 2 응력층(114B)은 제 2 압축 응력 및 제 2 밀도를 갖는다. 제 1 밀도는 제 2 밀도보다 크며; 제 1 압축 응력은 제 2 압축 응력보다 작다. 또한, 제 1 응력층(114A)은 제 1 영률(Young's modulus)을 가지고, 제 2 응력층(114B)은 제 1 영률보다 작은 제 2 영률을 갖는다.
본 실시예에서, 제 1 응력층(114A)은 화학 기상 증착(CVD)에 의해 형성된 실리콘 질화물(SiN)층이다. 대응하는 CVD 성막 온도는 일부 예들에서 500 ℃ 내지 550 ℃ 범위이다. 제 1 응력층(114A)을 형성하기 위한 CVD 공정의 전구체는 디클로로실란(DCS 또는 SiH2Cl2), 암모니아(NH3) 및 H2를 포함한다. 특히, 제 1 응력층(114A)의 밀도를 증가시키기 위해 수소 가스(H2)가 전구체에 첨가된다. 제 1 응력층(114A)의 압축 응력은 0.2 GPa 내지 0.4 GPa 범위이고; 제 1 응력층(114A)의 영률은 몇몇 실시예에 따르면 200 GPa 내지 300 GPa 범위이다. 제 1 응력층(114A)은 몇몇 예들에서 10㎚ 내지 20㎚ 범위의 두께를 갖는다.
제 2 응력층(114B)은 제 1 영역(102A) 및 제 2 영역(102B) 모두에서 제 1 응력층(114A) 위에 성막된다. 본 실시예에서, 제 2 응력층(114B)은 또한 CVD에 의해 형성된 실리콘 질화물(SiN)이다. 대응하는 CVD 성막 온도는 480 ℃ 내지 520 ℃ 범위이다. 제 2 응력층(114B)을 형성하기 위한 대응하는 CVD 공정의 전구체는 DCS 및 NH3를 포함하지만 H2는 포함하지 않는다. 따라서, 상술한 바와 같이, 제 2 응력층(114B)은 제 1 응력층(114A)의 압축 응력보다 큰 압축 응력을 가지며 제 1 응력층(114A)의 밀도보다 작은 밀도를 갖는다. 또한, 제 2 응력층(114B)은 제 1 응력층(114A)에 비해 낮은 영률 및 큰 두께를 갖는다. 일부 예들에서, 제 2 응력층(114B)은 2.8 GPa 내지 3.0 GPa 범위의 압축 응력을 가지며; 영률 범위는 160 GPa 내지 270 GPa이다. 일부 예들에서, 제 2 응력층(114B)은 15 nm 내지 25 nm 범위의 두께를 갖는다.
도 3b에 도시된 일부 다른 실시예들에서, 복합 응력층(114)(도 3b의 복합 응력층(114)은 114-2이라고도 함)은 제 1 응력층과 제 2 응력층 사이에 삽입되는 제 3 응력층(114C)을 포함한다. 본 실시예에서, 제 3 응력층(114C)은 CVD에 의해 형성된 비정질 실리콘을 포함한다. 그러나, 제 3 응력층(114C)은 인장 응력, 예를 들어, -0.3 GPa 내지 -0.5 GPa 범위의 인장 응력을 갖도록 형성된다. 제 3 응력층(114C)을 형성하기 위한 전구체는 Si2H6 또는 다른 적절한 화학물을 포함한다. 대응하는 CVD 성막 온도는 제 1 및 제 2 응력층(114A 및 114B)을 형성하기 위해 성막 온도보다 낮다. 본 실시예에서, 제 3 응력층(114C)을 형성하기 위한 대응하는 CVD 성막 온도는 350 ℃ 내지 400 ℃ 범위이다. 제 3 응력층(114C)은 일부 예들에 따르면 150 GPa 내지 170 GPa 범위의 영률을 갖는다. 제 3 응력층(114C)은 일부 예들에 따르면 5㎚ 내지 10㎚ 범위의 두께를 갖는다. 이들 응력층들, 총칭해서 복합 응력층(114)(또는 114-2)은 버클링 문제를 해결하도록 설계된 각각의 특성들과 조합되며 또한 핀 활성 영역들(106)을 형성하는데 사용되는 하드 마스크로서도 기능한다.
도 3c에 도시된 일부 다른 실시예들에서, 복합 응력층(114)(도 3c의 복합 응력층(114)은 114-3이라고도 함)은 제 2 응력층(114B)과 제 3 응력층(114C) 사이에 삽입되는 제 4 응력층(114D)을 더 포함한다. 제 4 응력층(114D)은 다른 응력층과 상이한 조성을 갖는다. 본 실시예에서, 제 4 응력층(114D)은 실리콘 카본 질화물(SiCN)을 포함한다. 제 4 응력층(114D)의 응력 및 두께를 조정함으로써 복합 응력층(114-3)이 버클링 문제를 제거하거나 최소화하는 응력 및 기계적 강도를 갖도록 제 4 응력층(114D)은 공학적 응력을 갖는 다른 응력층과 결합될 수 있다. 제 4 응력층(114D)은 적절한 조건들로 CVD와 같은 적절한 성막 기술에 의해 형성될 수 있다. 예를 들어, 제 4 응력층(114D)의 두께는 성막 지속 시간에 의해 조정될 수 있고, 응력은 성막 전구체의 부분 압력 및 성막 온도에 의해 조정될 수 있다.
도 4, 도 5 및 도 6을 참조하면, 방법(200)은 다양한 핀 활성 영역들(106), 총칭해서 핀 구조물을 형성함으로써 단계(206)로 진행한다. 단계(206)에서, (SiGe 층(107)을 포함하는) 반도체 기판(102) 및 복합 응력층(114)은 인접한 핀 활성 영역들(106) 사이에 핀 활성 영역(106) 및 트렌치를 형성하도록 패터닝된다.
본 예에서, 복합 응력층(114)은 리소그래피 패터닝 및 에칭에 의해 패터닝된다. 도 4의 투시도에 도시된 바와 같이, 핀 구조물을 규정하는데 사용되는 포토레지스트(또는 레지스트)층(252)은 복합 응력층(114) 상에 형성될 수 있다. 레지스트층(252)은 자외선(UV) 광, 딥 UV(DUV) 광 또는 극자외선(EUV) 광과 같은 광에 노출될 때 층의 특성 변화를 일으키는 감광성 물질을 포함한다. 이 특성 변화는 현상 공정에 의해 레지스트층의 노광된 부분 또는 노광되지 않은 부분을 선택적으로 제거하는데 사용될 수 있다. 패터닝된 레지스트층을 형성하는 이 과정은 리소그래피 패터닝 또는 리소그래피 공정이라고도 한다. 일 실시예에서, 레지스트층은 리소그래피 패터닝 공정에 의해 반도체 구조물(100) 위에 배치된 포토 레지스트 물질의 부분을 남기도록 패터닝된다. 레지스트층을 패터닝한 후, 투시도로 도 5에 도시된 바와 같이, 복합 응력층(114)을 개구하기 위해 반도체 구조물(100)에 에칭 공정이 수행됨으로써, 개구부를 레지스트층(252)으로부터 복합 응력층(114)으로 전사한다. 남아 있는 레지스트층은 복합 응력층(114)을 패터닝한 후에 습식 스트립핑 또는 플라즈마 애싱에 의해 제거될 수 있다. 일부 예들에서, 리소그래피 공정은 레지스트층의 스핀 온 코팅, 레지스트층의 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트층의 현상, 린스 및 드라이(예를 들어, 하드 베이킹)를 포함한다. 대안으로, 리소그래피 공정은 마스크 없는 포토 리소그래피, 전자 빔 기입 및 이온 빔 기입과 같은 다른 방법들에 의해 구현, 보충 또는 대체될 수 있다. 복합 응력층(114)을 패터닝하기 위한 에칭 공정은 습식 에칭, 건식 에칭 또는 이들의 조합을 포함할 수 있다. 에칭 공정은 다수의 에칭 단계들을 포함할 수 있다. 예를 들어, 복합 응력층(114) 내의 비정질 실리콘막은 KOH 용액에 의해 에칭될 수 있고 실리콘 질화물막은 인산 용액에 의해 에칭될 수 있다.
이후에, 도 6의 단면도에 도시된 바와 같이, 에칭 마스크로서 복합 응력층(114)을 사용하여 SiGe 층(107)을 포함하는 반도체 기판(102)에 다른 에칭 공정이 적용됨으로써, 트렌치(118) 및 핀 활성 영역(106)을 형성한다. 에칭 공정들은 건식 에칭, 습식 에칭 및/또는 다른 에칭 방법들(예를 들어, 반응성 이온 에칭(RIE))과 같은 임의의 적절한 에칭 기술을 포함할 수 있다. 일부 실시예들에서, 에칭 공정들은 개선된 디바이스 성능 및 패턴 밀도를 위해 특정의 트렌치 프로파일을 갖는 트렌치를 형성하기 위해 기판을 에칭하도록 설계된, 상이한 에칭 화학물을 이용한 복수의 에칭 단계들을 포함한다. 일부 예들에서, 기판의 반도체 물질은 불소계 에칭제를 사용하는 건식 에칭 공정에 의해 에칭될 수 있다. 특히, 기판에 적용된 에칭 공정은 기판(102)이 부분적으로 에칭되도록 제어된다. 이는 에칭 시간을 제어하거나 다른 에칭 파라미터를 제어함으로써 달성될 수 있다. 에칭 공정들 후에, 다양한 핀 활성 영역들을 갖는 핀 구조물(106)이 기판(102) 상에 형성되고 기판(102)으로부터 연장된다.
얕은 트렌치 절연(STI) 피처들을 리세싱(recessing)하는 것과 같은 단계(206)의 다양한 에칭 공정들 및 다른 후속 공정들 동안에, 핀 활성 영역들(106)은 반도체 기판(102) 위의 스탠딩 및 고 종횡비로 인해 핀 활성 영역들(106)을 왜곡시킬 수 있는 다양한 응력 및 기계적 힘을 받는다. 핀 응력 및/또는 공정으로 인한 응력을 보상하고, 핀 강도를 보강하며, 핀 버클링을 감소/제거하기 위해, 응력, 영률, 밀도, 조성 및 두께와 같은 대응하는 물리적 특성 및 스택의 복수의 응력막을 갖는 복합 응력층(114)이 설계된다.
도 7의 단면도를 참조하면, 방법(200)은 트렌치(118) 내에 다양한 STI 피처들(104)을 형성함으로써 단계(208)로 진행한다. 단계(208)에서, STI 피처들(104)은 하나 이상의 유전체 물질로 트렌치(118)를 충진함으로써 형성된다. 본 실시예에서, 도 6에 도시된 바와 같이, 핀 활성 영역들(106)의 산화를 방지하기 위해 실리콘 질화물과 같은 라이닝(lining) 물질층(104A)이 CVD 또는 원자층 증착(ALD)에 의해 트렌치(118)의 측벽들 및 바닥면들에 성막된다. 이후에, STI 피처들(104)을 형성하기 위해 하나 이상의 유전체 물질이 트렌치(118)에 충진된다. 충진하는 적절한 유전체 물질은 반도체 산화물, 반도체 질화물, 반도체 산소 질화물, 플루오르화 실리카 유리(FSG), 로우 k 유전체 물질 및/또는 이들의 조합을 포함한다. 다양한 실시예들에서, 유전체 물질은 고밀도 플라즈마 CVD(HDP-CVD) 공정, 대기압 이하 CVD(SACVD) 공정, 고 종횡비 공정(HARP), 유동성 CVD(FCVD) 및/또는 스핀 온(spin-on) 공정을 이용하여 성막된다.
단계(208)는 과도한 유전체 물질을 제거하고 반도체 구조물(100)의 최상부 표면을 평탄화하는 CMP 공정을 더 포함할 수 있다. CMP 공정은 SiGe 층(107)을 포함하는 반도체 기판(102)의 폴리싱을 방지하기 위해 복합 응력층(114)을 폴리싱 정지층으로서 사용할 수 있다. 도 7에 도시된 바와 같이, 단계(208)는 핀 활성 영역들(106)이 STI 피처들(104)의 최상부 표면 위로 돌출되도록 STI 피처들(104)을 선택적으로 리세싱하는 에칭 공정을 더 포함할 수 있다. 대응하는 CMP 공정 및 에칭 공정 동안에, 리세싱된 STI 피처들(104) 위의 라이닝 물질층(104A)의 부분들이 또한 제거된다.
복합 응력층(114)은 핀 활성 영역(106) 및 STI 피처(104)를 형성하기 위해 단계(206) 동안에는 하드 마스크로서, 단계(208) 동안에는 폴리싱 정지층으로서 기능한다. 도 7에 도시된 바와 같이, 복합 응력층(114)의 부분들은 다양한 에칭 및 폴리싱 공정 동안에 손실될 수 있고, 복합 응력층(114)의 다른 부분들은 핀 활성 영역들(106)의 최상부 표면 상에 남는다. 일부 예들에서, 제 1 응력층(114A)만이 핀 최상부 표면 상에 남는다. 일부 예들에서, 제 1 응력층(114A) 및 제 3 응력층(114C)이 핀 최상부 표면에 남는다. 일부 예들에서, 제 1 및 제 3 응력층(114A 및 114C) 및 제 2 응력층(114B) 중 적어도 일부가 핀 최상부 표면에 남는다. 일부 다른 예들에서, 제 1, 제 3 및 제 4 응력층(114A, 114C 및 114D) 및 제 2 응력층(114B) 중 적어도 일부가 핀 최상부 표면에 남는다. 일부 실시예들에서, 나머지 복합 응력층(114)은 에칭 손실 및 에칭 특성들로 인해 둥근 형상을 갖는다. 따라서, 복합 응력층(114)의 나머지 부분들은 게이트 스택(110)과 핀 활성 영역(106) 사이에 개재된다. 게이트 유전체층(110A)과 핀 활성 영역들(106) 사이에 개재된 복합 응력층(114)이 게이트 전극(110B)과 채널(119) 사이의 결합을 변화시킬지라도, 그 영향은 핀 활성 영역(106)의 고 종횡비로 인해 상대적으로 작다. 각각의 핀 활성 영역(106)은 절연 피처들(104)의 최상부 표면으로부터 측정된 높이 "H" 및 폭 "W"를 갖는다. 첨단 기술 노드에서 H/W 비율은 1보다 상당히 크다. 일부 예들에서, 높이(H)는 50 nm 내지 55 nm 범위이고, 폭(W)은 2 nm 내지 5 nm 범위이며, 비율(H/W)은 10보다 크다. 핀 활성 영역(106)의 양 측벽으로부터 채널(119)에 커플링되는 게이트는 2*H(예를 들어, 본 예에서는 100nm 이상)에 비례하는 반면, 핀 활성 영역(106)의 최상부 표면으로부터 채널(119)에 커플링되는 게이트는 W(예를 들어, 본 예에서는 5nm 이하)에 비례하므로, 핀 활성 영역(106)의 최상부 상의 복합 응력층(114)으로부터의 상대적 충격은 상대적으로 작다. 제 1 응력층(114A)에 있어, 그 두께(T)는 상술한 바와 같이 일부 실시예들에서는 10㎚ 내지 20㎚ 범위이다. 제 1 응력층(114A)의 폭(W)은 2 nm 내지 5 nm 범위이다. 또한, 제 1 응력층(114A)의 비(T/W)는 2보다 크고, 예컨대 2 내지 10 범위이다.
도 8의 단면도를 참조하면, 방법(200)은 핀 활성 영역들(106) 및 STI 피처들(104) 상에 다양한 더미 게이트들(120)을 형성함으로써 단계(210)로 진행한다. 본 실시예에서, 더미 게이트들(120)은 연장된 형상을 가지며, 핀 활성 영역들(106)이 X 방향으로 배향되는 동안 Y 방향으로 배향된다. 더미 게이트들(120) 각각은 복수의 핀 활성 영역들(106) 위에 배치될 수 있다. 특히, 일부 더미 게이트들(120) 또는 그 부분들은 핀 활성 영역들(106) 상에 형성되고, 일부 더미 게이트들(120) 또는 그 부분들은 STI 피처(104) 상에 형성된다. 일부 실시예들에서, 하나 이상의 더미 게이트가 핀 활성 영역(106) 상에 부분적으로 랜딩되고 STI 피처(104) 상에 부분적으로 랜딩되도록, 하나 이상의 더미 게이트는 핀 활성 영역들(106)의 단부 상에 배치된다. 이들의 에지들은 에지 효과를 감소시키고 전반적인 디바이스 성능을 향상시키도록 구성된다.
더미 게이트들(120) 각각은 폴리 실리콘을 포함할 수 있고, 폴리 실리콘을 기초로 하는 실리콘 산화물을 더 포함할 수 있다. 더미 게이트들(120)의 형성은 게이트 물질들(본 예에서는 폴리 실리콘을 포함함)을 성막하는 단계; 리소그래피 패터닝 및 에칭에 의해 게이트 물질을 패터닝하는 단계를 포함한다. 게이트 하드 마스크(122)는 게이트 물질들 상에 형성될 수 있고 더미 게이트들(120)의 형성 동안 에칭 마스크로서 사용된다. 게이트 하드 마스크(122)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산소 질화물, 다른 적절한 물질들 및/또는 이들의 조합과 같이 에칭 선택도를 갖는 임의의 적절한 물질을 포함할 수 있다. 일 실시예에서, 게이트 하드 마스크(122)는 실리콘 산화물 및 실리콘 질화물과 같은 다중 막을 포함한다. 일부 실시예들에서, 더미 게이트들(120)을 형성하기 위한 패터닝 공정은 패터닝된 레지스트층을 리소그래피 공정에 의해 게이트 하드 마스크(122) 상에 형성하는 단계; 패터닝된 레지스트 층을 에칭 마스크로서 사용하여 게이트 하드 마스크(122)를 에칭하는 단계; 및 패터닝된 게이트 하드 마스크(122)를 에칭 마스크로서 사용하여 더미 게이트들(120)을 형성하기 위해 게이트 물질들을 에칭하는 단계를 포함한다.
하나 이상의 게이트 측벽 피처들(또는 스페이서)(112)는 더미 게이트들(120)의 측벽들 및 핀 활성 영역들(106)의 측벽들에도 형성된다. 스페이서들(112)은 후속하여 형성된 소스/드레인 피처들을 오프셋하는데 사용될 수 있고, 소스/드레인 구조물 프로파일을 제약하거나 수정하는데 사용될 수 있다. 스페이서들(112)은 반도체 산화물, 반도체 질화물, 반도체 탄화물, 반도체 산소 질화물, 다른 적절한 유전체 물질들 및/또는 이들의 조합과 같은 임의의 적절한 유전체 물질을 포함할 수 있다. 스페이서들(112)은 2 개의 막(실리콘 산화막 및 실리콘 질화막) 또는 3 개의 막(실리콘 산화막, 실리콘 질화막 및 실리콘 산화막)과 같은 다중 막을 가질 수 있다. 스페이서들(112)의 형성은 성막 및 건식 에칭과 같은 이방성 에칭을 포함한다.
더미 게이트들(120)은 다양한 전계 효과 트랜지스터들에 있어서의 핀 활성 영역들(106)에 구성되므로, 대응하는 FET들을 FinFET들이라고도 한다. 본 예들에서, 전계 효과 트랜지스터들은 제 1 영역(102A) 내의 p 형 FET 및 제 2 영역(102B) 내의 n 형 FET를 포함한다. 다른 예들에서, 이들 전계 효과 트랜지스터들은 논리 회로, 메모리 회로(하나 이상의 정적 랜덤 액세스 메모리(SRAM) 셀과 같은) 또는 다른 적절한 회로를 형성하도록 구성된다.
도 9의 사시도를 참조하면, 방법(200)은 다양한 소스들 및 드레인들(108)을 각각의 FinFET에 형성함으로써 단계(212)로 진행한다. 소스들 및 드레인들(108)은 광 도핑된 드레인(LDD: Light Doped Drain) 피처 및 고농도로 도핑된 소스 및 드레인(S/D) 피처 모두를 포함할 수 있다. 각각의 전계 효과 트랜지스터는, 각각의 핀 활성 영역 상에 형성되고 더미 게이트(120)에 의해 개재된 소스 및 드레인을 포함한다. 채널(119)은, 더미 게이트를 기초로 하고 소스와 드레인(108) 사이에 걸쳐지는 부분에서 핀 활성 영역에 형성된다.
상승된 소스들 및 드레인들(108)은 향상된 캐리어 이동도 및 디바이스 성능을 갖는 변형 효과(strain effect)를 위한 선택적 에피택셜 성장에 의해 형성될 수 있다. 소스들 및 드레인들(108)은 더미 게이트들(120) 및 스페이서들(112)에 의해 강제적으로 적절한 프로파일을 갖는 소스 및 드레인 영역들 내에 선택적으로 성장된다. 일부 실시예들에서, 소스들 및 드레인들(108)이 하나 이상의 에피택셜(epi) 공정에 의해 형성됨으로써, Si 피처들, SiGe 피처들, SiC 피처들 및/또는 다른 적절한 피처들이 핀 활성 영역(106) 상에 결정체 상태로 성장된다. 대안으로, 에피택셜 성장 전에 소스/드레인 영역을 리세싱하기 위해 에칭 공정이 적용된다. 적절한 에피택셜 공정들은 CVD 성막 기술들(예를 들어, 기상 에피택시(VPE) 및/또는 초고도 진공 CVD(UHV-CVD)), 분자 빔 에피택시 및/또는 다른 적절한 공정을 포함한다. 에피택셜 공정은 핀 구조물(106)의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 일부 실시예들에서, 접촉 면적을 증가시키고 접촉 저항을 감소시키기 위해 인접한 소스/드레인들이 성장되어 병합될 수 있다. 이것은 에피택셜 성장 공정을 제어함으로써 달성될 수 있다.
소스들 및 드레인들(108)은 붕소 또는 BF2와 같은 p 형 도펀트; 인 또는 비소와 같은 n 형 도펀트; 및/또는 이들의 조합을 포함하는 다른 적절한 도펀트들을 포함하는 도핑 종들을 도입함으로써 에피택셜 공정 동안에 원 위치 도핑될 수 있다. 소스들 및 드레인들(108)이 원 위치 도핑되지 않으면, 대응하는 도펀트를 소스들 및 드레인들(108)에 인입하기 위해 주입 공정이 수행된다. 일 실시예에서, nFET 내의 소스들 및 드레인들(108)은 인으로 도핑된 SiC 또는 Si를 포함하고, pFET 내의 소스들 및 드레인들(108)은 붕소로 도핑된 Ge 또는 SiGe를 포함한다. 일부 다른 실시예들에서, 상승된 소스들 및 드레인들(108)은 하나 초과의 반도체 물질층을 포함한다. 예를 들어, 실리콘 게르마늄 층은 소스/드레인 영역 내의 기판 상에 에피택셜 성장되고, 실리콘 층은 실리콘 게르마늄 층 상에 에피택셜 성장된다. 그 후 소스들 및 드레인들(108)을 활성화하기 위해 하나 이상의 어닐링 공정들이 수행될 수 있다. 적절한 어닐링 공정들은 급속 열 어닐링(RTA: Rapid Thermal Annealing), 레이저 어닐링 공정들, 다른 적절한 어닐링 기술 또는 이들의 조합을 포함한다.
소스들 및 드레인들(108)은 더미 게이트(120)의 양 측면 상에 배치된다. 채널(119)은 대응하는 게이트 스택(120)을 기초로 하고, 적절한 도핑 농도 및 도핑 프로파일을 갖고 대응하는 소스 및 드레인(108) 사이에 삽입된다. 예를 들어, 채널(119)은 p 형 도핑(또는 n 형 도핑)되고, 대응하는 소스 및 드레인(108)은 n 형 도핑(또는 p 형 도핑)된다. 채널(119)은 이온 주입과 같이 적절한 도펀트를 도입하기 위한 하나 이상의 단계를 통해 형성된다.
도 10의 사시도를 참조하면, 방법(200)은 소스 및 드레인(108)을 덮는 ILD 층(116)이 반도체 기판(102) 상에 형성되는 단계(214)로 진행한다. ILD 층(116)은도 10에서 파선으로 도시되고, ILD 층에 내장된 다른 피처들(핀 활성 영역들(106), 더미 게이트들(120) 및 소스들 및 드레인들(108))을 보다 잘 볼 수 있도록 투명하게 도시되어 있다. 더미 게이트들(120)이 제거되게 하고 대체 게이트가 결과물인 공동(게이트 트렌치라고도 함)에 형성되게 하는 ILD 층(116)은 더미 게이트들(120)을 둘러싼다. 따라서, 이러한 실시예들에서, 더미 게이트들(120)은 ILD 층(116)의 형성 후에 제거된다. ILD 층(116)은 또한 반도체 구조물(100)의 다양한 디바이스들을 전기적으로 상호 연결시키는 전기적 상호 연결 구조물의 일부이다. 이러한 실시예들에서, ILD 층(116)은 전도성 트레이스를 지지하고 절연시키는 절연체로서 작용한다. ILD 층(116)은 반도체 산화물, 반도체 질화물, 반도체 산소 질화물, 다른 적절한 유전체 물질, 또는 이들의 조합과 같은 임의의 적절한 유전체 물질을 포함할 수 있다. 일부 실시예들에서, ILD 층(116)은 (유전체 상수가 실리콘 산화물의 유전체 상수보다 작은) 저 유전체 물질을 포함한다. ILD 층(116)의 형성은 평탄화된 최상부 표면을 제공하기 위해 성막 및 CMP를 포함할 수 있다. 하드 마스크(122)는 CMP 공정 또는 후속 에칭 공정에 의해 제거될 수 있다.
도 11의 사시도를 참조하면, 방법(200)은 게이트 대체를 위한 단계(216)로 진행한다. 더미 게이트들(120)은 하이 k 금속 게이트 스택들(110)으로도 불리는, 하이 k 유전체 물질 및 금속을 갖는 게이트 스택들(110)에 의해 제거되고 대체된다. 게이트 대체 공정은 에칭, 성막 및 폴리싱을 포함할 수 있다. 본 실시예에서, 더미 게이트들(120)은 에칭에 의해 선택적으로 제거되고, 그 결과 게이트 트렌치들로 된다. 그 다음에, 하이 k 금속 게이트 스택들(110)을 형성하기 위해 하이 k 유전체 물질 및 금속과 같은 게이트 물질이 게이트 트렌치에 성막된다. 반도체 구조물(100)로부터 과잉 게이트 물질을 폴리싱하고 제거하기 위해 CMP 공정이 추가로 실행된다.
게이트 스택들(110)은 게이트 최종 공정 또는 하이 k 최종 공정과 같은 적절한 절차에 의해 게이트 트렌치 내에 형성된다. 게이트 스택들(110)은 임의의 적절한 게이트 구조물을 가질 수 있고 임의의 적절한 절차에 의해 형성될 수 있음을 알 수 있다. 게이트 스택(110)은 핀 활성 영역(106)의 채널(119)을 덮는 반도체 기판(102) 상에 형성된다. 게이트 스택들(110)은 게이트 유전체층(110A) 및 게이트 유전체층(110A) 상에 배치된 게이트 전극(110B)을 포함한다. 본 실시예에서, 게이트 유전체층(110A)은 하이 k 유전체 물질을 포함하고, 게이트 전극(110B)은 금속 또는 금속 합금을 포함한다. 일부 예들에서, 게이트 유전체층(110A) 및 게이트 전극(110B) 각각은 복수의 서브 층을 포함할 수 있다. 하이 k 유전체 물질은 금속 산화물, 금속 질화물, 예컨대 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산소 질화물(SiON), 또는 다른 적절한 유전체 물질을 포함할 수 있다. 게이트 전극은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Ru, Co 또는 임의의 적절한 도전성 물질들을 포함할 수 있다. 일부 실시예들에서, 상이한 금속 물질들이 디바이스 성능을 향상시키기 위해 각각의 일 함수들을 갖는 nFET 및 pFET 디바이스에 사용된다.
게이트 유전체층(110A)은 하이 k 유전체 물질층과 그 대응하는 핀 활성 영역(106) 사이에 개재된 계면층을 더 포함할 수 있다. 계면층은 실리콘 산화물, 실리콘 질화물, 실리콘 산소 질화물 및/또는 다른 적절한 물질을 포함할 수 있다. 계면층은 ALD, CVD, 오존 산화 등과 같은 적절한 방법으로 성막된다. 하이 k 유전체층은 ALD, CVD, 금속-유기 CVD(MOCVD), PVD, 열 산화, 이들의 조합과 적절한 기술 및/또는 다른 적절한 기술들에 의해 계면층(계면층이 존재하는 경우) 상에 성막된다. 일부 실시예들에서, 게이트 유전체층(110A)은 더미 게이트들(120)을 형성하는 단계(210)에서 핀 활성 영역들(106) 상에 형성된다. 이 경우에, 게이트 유전체층(110A)은 도 12에 도시된 바와 같이 형성된다. 일부 다른 실시예들에서, 게이트 유전체층(110A)은 게이트 유전체층(110A)이 단계(216)에서 게이트 트렌치에 성막되는 하이 k 최종 공정에서 형성된다. 이 경우에, 게이트 유전체층(110A)은 도 13에 도시된 바와 같이 U 자형이다.
게이트 전극(110B)은 복수의 도전성 물질을 포함할 수 있다. 게이트 전극(110B)은 캡핑층(110B-1), 차단층(110B-2), 일 함수 금속층(110B-3), 다른 차단층(110B-4) 및 충진 금속층(110B-5)을 포함한다. 실시예들을 촉진하기 위해, ALD와 같은 적절한 성막 기술에 의해 형성된 캡핑층(110B-1)은 티타늄 질화물, 탄탈륨 질화물 또는 다른 적절한 물질을 포함한다. ALD와 같은 적절한 성막 기술에 의해 형성된 차단층(110B-2)은 티타늄 질화물, 탄탈륨 질화물 또는 다른 적절한 물질을 포함한다. 일부 예들에서, 차단층(110B-2)은 존재하지 않을 수 있다.
대응하는 FET가 자신의 디바이스 성능을 향상시키도록, 일 함수 금속층(110B-3)은 적절한 일 함수를 갖는 금속 또는 금속 합금의 도전층을 포함한다. 일 함수(WF) 금속층(110B-3)은 각각 p 형 WF 금속 및 n 형 WF 금속으로 지칭되는 제 1 영역(102A) 내의 pFET 및 제 2 영역(102B) 내의 nFET에 대해 조성이 상이하다. 특히, n 형 WF 금속은 관련된 nFET의 임계 전압이 감소되도록 제 1 일 함수를 갖는 금속이다. 보다 쉽게 전자를 방출하는 n 형 WF 금속은 실리콘 전도대 에너지(Ec) 또는 낮은 일 함수에 가깝다. 예를 들어, n 형 WF 금속은 약 4.2eV 이하의 일 함수를 갖는다. p 형 WF 금속은 관련된 pFET의 임계 전압이 감소되도록 제 2 일 함수를 갖는 금속이다. 강한 전자 결합 에너지를 핵에 제공하는 p 형 WF 금속은 실리콘 원자가 밴드 에너지(Ev) 또는 높은 일 함수에 가깝다. 예를 들어, p 형 일 함수 금속은 약 5.2eV 이상의 WF를 갖는다. 일부 실시예들에서, n 형 WF 금속은 탄탈(Ta)을 포함한다. 다른 실시예들에서, n 형 WF 금속은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN) 또는 이들의 조합을 포함한다. 다른 실시예들에서, n 형 WF 금속은 Ta, TiAl, TiAlN, 텅스텐 질화물(WN) 또는 이들의 조합을 포함한다. 일부 실시예들에서, p 형 WF 금속은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN)을 포함한다. 다른 실시예들에서, p 형 WF 금속은 TiN, TaN, 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl) 또는 이들의 조합을 포함한다. 일 함수 금속은 PVD와 같은 적절한 기술에 의해 성막된다. n 형 WF 금속 또는 p 형 WF 금속은 최적화된 디바이스 성능 및 프로세싱 호환성을 위해 다양한 금속 기반 막들을 스택으로서 포함할 수 있다.
ALD와 같은 적절한 성막 기술에 의해 형성된 차단층(110B-4)은 티타늄 질화물, 탄탈륨 질화물 또는 다른 적절한 물질을 포함한다. 다양한 실시예들에서, 충진 금속층(110B-5)은 알루미늄, 텅스텐, 구리 또는 다른 적절한 금속을 포함한다. 충전 금속층(110B-5)은 PVD 또는 도금과 같은 적절한 기술에 의해 성막된다.
방법(200)은 상술한 단계 전, 도중 또는 후에 실행되는 다른 제조 공정(218)을 포함할 수 있다. 예를 들어, 방법(200)은 후속 공정 동안 게이트 스택(110)을 손실로부터 보호하기 위해 게이트 스택(110)의 최상부에 보호층을 형성하는 단계를 포함할 수 있다. 보호층은 콘택 개구들을 형성하도록 에칭 공정 동안 에칭 선택도를 달성하기 위해 ILD 층의 유전체 물질과는 다른 적절한 물질을 포함할 수 있다. 일부 실시예들에서, 보호층은 실리콘 질화물을 포함한다. 다른 예들에서, 방법(200)은 다양한 FET 및 다른 디바이스를 회로에 연결하기 위해 반도체 기판(102) 상에 상호 연결 구조물을 형성하는 단계를 포함한다. 상호 연결 구조물은 적절한 공정을 통해 콘택, 비아 및 금속선들을 포함한다. 구리 상호 연결에서, 도전성 피처들은 구리를 포함하고 또한 장벽층을 포함할 수 있다. 구리 상호 연결 구조물은 다마신 공정에 의해 형성된다. 다마신 공정은 ILD 층을 성막하는 단계; 트렌치를 형성하기 위해 ILD 층을 패터닝하는 단계; (장벽층 및 구리와 같은) 다양한 물질들을 성막하는 단계; 및 CMP 공정을 수행하는 단계를 포함한다. 다마신 공정은 단일 다마신 공정 또는 이중 다마신 공정일 수 있다. 구리의 성막은 시드층을 형성하기위한 PVD 및 구리 시드층 상에 벌크 구리를 형성하기 위한 도금을 포함할 수 있다. 루테늄, 코발트, 텅스텐 또는 알루미늄과 같은 다른 금속들이 상호 연결 구조물을 형성하는데 사용될 수 있다. 일부 실시예들에서, 콘택트 홀에 도전성 물질을 충진하기 전에, 콘택트 저항을 더 감소시키기 위해 소스들 및 드레인들(108) 상에 실리사이드가 형성될 수 있다. 실리사이드는 실리콘 및 금속, 예컨대 티타늄 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 또는 코발트 실리사이드를 포함한다. 실리사이드는 자기 정렬 실리사이드(또는 살리사이드)로 지칭되는 공정에 의해 형성될 수 있다. 본 공정은 금속 침착, 금속과 실리콘을 반응시키는 어닐링, 및 반응하지 않은 금속을 제거하는 에칭을 포함한다. 일부 다른 실시예들에서, 루테늄 또는 코발트와 같은 일부 다른 금속들이 콘택트 및/또는 비아에 사용될 수 있다.
본 발명은 핀 버클링 문제를 감소시키는 FinFET을 갖는 반도체 구조물 및 그 제조 방법을 제공한다. 개시된 방법에서, 복합 응력층은 핀 활성 영역을 패터닝하기 위해 기판 상에 형성된다. 복합 응력층은 핀 버클링을 감소시키고 추가로 핀 활성 영역을 형성하는 후속 패터닝 공정 동안 하드 마스크로서 기능하기 위해, 결합된 물리적 특성들을 제공하도록 공학적 응력을 갖는 복수의 유전체막을 포함한다. 복합 응력층은 고밀도 및 저응력을 갖는 제 1 응력층 및 제 1 응력층 상에 저밀도 및 고응력을 갖는 제 2 응력층을 포함한다. 2 개 층 모두 압축 응력을 갖는 유전체 물질층이고 본 실시예에서는 실리콘 질화물을 포함한다. 또한, 제 1 응력층은 제 1 영률을 가지고, 제 2 응력층은 제 1 영률보다 작은 제 2 영률을 갖는다. 복합 응력층은, 제 1 응력층과 제 2 응력층 사이에 삽입되고 인장 응력을 갖는 제 3 응력층을 포함할 수 있다. 일부 실시예들에서, 제 3 응력층은 비정질 실리콘을 포함한다. 개시된 구조물 및 그 구조물의 제조 방법을 다양한 실시예에서 구현함으로써, 이하에서 설명되는 장점 중 일부가 나타날 수 있다. 그러나, 본 명세서에 개시된 상이한 실시예들은 상이한 이점을 제공하며 모든 실시예에서 반드시 특별한 이점이 요구되지 않는다는 것이 이해된다. 하나의 예로서, 핀 버클링 문제는 제거되거나 감소된다. 다른 예에서, LER은 2.5 nm 미만으로 감소된다.
따라서, 본 발명은 일부 실시예들에 따른 반도체 구조물을 제조하는 방법을 제공한다. 본 방법은 반도체 기판 상에 복합 응력층을 형성하는 단계; 및 복합 응력층을 에칭 마스크로서 사용하여 핀 활성 영역을 형성하기 위해 반도체 기판을 패터닝하는 단계를 포함하며, 복합 응력층을 형성하는 단계는 제 1 압축 응력을 갖는 유전체 물질의 제 1 응력층을 형성하는 단계와 제 1 압축 응력보다 큰 제 2 압축 응력을 갖는 제 2 응력층을 제 1 응력층 상에 형성하는 단계를 포함한다.
본 발명은 일부 다른 실시예들에 따라 반도체 구조물을 제조하는 방법을 제공한다. 본 방법은 반도체 기판 상에 제 1 압축 응력의 제 1 응력층을 형성하는 단계; 제 1 응력층 상에 제 2 압축 응력의 제 2 응력층을 형성하는 단계; 제 1 및 제 2 응력층들 사이에 인장 응력의 제 3 응력층을 형성하는 단계; 및 제 1, 제 2 및 제 3 응력층을 에칭 마스크로서 사용하여 핀 활성 영역을 형성하기 위해 반도체 기판을 패터닝하는 단계를 포함한다.
본 발명은 일부 다른 실시예들에 따라 반도체 구조물을 제조하는 방법을 제공한다. 본 방법은 H2를 함유하는 제 1 전구체를 사용하여 반도체 기판 상에 제 1 응력을 갖는 실리콘 질화물의 제 1 응력층을 형성하는 단계; H2가 없는 제 2 전구체를 사용하여 제 1 응력층 상에 제 1 응력보다 큰 제 2 응력을 갖는 실리콘 질화물의 제 2 응력층을 형성하는 단계; 패터닝된 하드 마스크를 형성하기 위해 제 1 및 제 2 응력층을 패터닝하는 단계; 및 핀 활성 영역을 형성하기 위해 그 패터닝된 하드 마스크의 개구부를 통해 반도체 기판을 에칭하는 단계를 포함한다.
본 발명은 일부 실시예들에 따른 반도체 구조물을 제공한다. 반도체 구조물은 반도체 기판 위에 돌출된 핀 활성 영역; 핀 활성 영역의 최상부 표면 및 측벽들 상에 배치되며, 게이트 유전체층 및 게이트 전극을 포함하는 게이트 스택; 및 핀 활성 영역의 최상부 표면과 게이트 유전체층 사이에 개재되고, 핀 버클링을 방지하기 위해 공학적 응력을 갖는 실리콘 질화물을 갖는 복합 응력층을 포함한다.
상술한 내용은 일부 실시예들의 특징을 개략 설명하였다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하기 위한 다른 공정들 및 구조물을 설계 또는 변경하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 이러한 동등한 구조물이 본 발명의 사상 및 범위를 벗어나지 않는다는 것과, 본 발명의 사상 및 범위를 벗어나지 않고 본 발명에서 다양한 변경, 대체 및 변경을 가할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 회로 구조물을 형성하는 방법에 있어서,
반도체 기판 상에 복합 응력층을 형성하는 단계로서, 제 1 압축 응력을 갖는 유전체 물질의 제 1 응력층을 형성하는 단계와, 상기 제 1 압축 응력보다 큰 제 2 압축 응력을 갖는 상기 유전체 물질의 제 2 응력층을 상기 제 1 응력층 상에 형성하는 단계를 포함하는, 상기 복합 응력층을 형성하는 단계; 및
상기 복합 응력층을 에칭 마스크로서 사용하여 핀 활성 영역들을 형성하기 위해 상기 반도체 기판을 패터닝하는 단계
를 포함하는, 집적 회로 구조물을 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제 1 응력층은 제 1 밀도를 가지며;
상기 제 2 응력층은 상기 제 1 밀도보다 작은 제 2 밀도를 가지는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 3. 실시예 1에 있어서,
상기 제 1 응력층은 0.5 GPa 보다 작은 상기 제 1 압축 응력을 가지며;
상기 제 2 응력층은 2.5 GPa 보다 큰 상기 제 2 압축 응력을 가지는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 4. 실시예 3에 있어서,
상기 제 1 응력층의 상기 제 1 압축 응력은 0.2 GPa 내지 0.4 GPa 범위이고;
상기 제 2 응력층의 상기 제 2 압축 응력은 2.8 GPa 내지 3.0 GPa 범위인 것인, 집적 회로 구조물을 형성하는 방법.
실시예 5. 실시예 4에 있어서,
상기 제 1 응력층을 형성하는 단계는, 디클로로실란(SiH2Cl2), NH3 및 H2를 포함하는 제 1 전구체를 사용하여 화학 기상 증착(CVD: chemical vapor deposition)에 의해 제 1 실리콘 질화물층을 성막하는 단계를 포함하고;
상기 제 2 응력층을 형성하는 단계는, 디클로로실란 및 NH3를 포함하고 H2를 포함하지 않는 제 2 전구체를 사용하여 CVD에 의해 제 2 실리콘 질화물층을 성막하는 단계를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 6. 실시예 1에 있어서,
상기 제 1 응력층은 제 1 영률(Young's module)을 가지며;
상기 제 2 응력층은 상기 제 1 영률보다 작은 제 2 영률을 가지는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 7. 실시예 1에 있어서,
상기 복합 응력층을 형성하는 단계는 상기 제 1 응력층과 상기 제 2 응력층 사이에 배치된 제 3 응력층을 형성하는 단계를 더 포함하고, 상기 제 3 응력층은 인장 응력을 가지며, 상기 제 1 응력층과 상기 제 2 응력층은 압축 응력을 가지는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 8. 실시예 7에 있어서,
상기 제 3 응력층을 형성하는 단계는 -0.3 GPa 내지 -0.5 GPa 범위의 인장 응력을 갖는 비정질 실리콘층을 형성하는 단계를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 9. 실시예 8에 있어서,
상기 제 1 응력층을 형성하는 단계는 제 1 성막 온도로 CVD에 의해 상기 제 1 응력층을 형성하는 단계를 포함하고;
상기 제 2 응력층을 형성하는 단계는 제 2 성막 온도로 CVD에 의해 상기 제 2 응력층을 형성하는 단계를 포함하고;
상기 제 3 응력층을 형성하는 단계는 상기 제 1 및 제 2 성막 온도보다 낮은 제 3 성막 온도로 Si2H6를 갖는 전구체를 사용하여 CVD에 의해 상기 비정질 실리콘층을 형성하는 단계를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 10. 실시예 1에 있어서,
상기 핀 활성 영역들을 형성하기 위해 상기 반도체 기판을 패터닝하는 단계는:
상기 복합 응력층을 패터닝하는 단계;
상기 패터닝된 복합 응력층을 에칭 마스크로서 사용하여 트렌치들을 형성하기 위해 상기 반도체 기판을 에칭하는 단계;
절연 피처들을 형성하기 위해 유전체 물질로 상기 트렌치들을 충진하는 단계; 및
리세싱된 절연 피처 위에 상기 핀 활성 영역들이 돌출되도록 상기 절연 피처들을 리세싱하는 단계를 더 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 11. 실시예 10에 있어서,
하이 k 유전체 물질 및 금속을 포함하는 게이트 스택들을 상기 핀 활성 영역들 상에 형성하는 단계
를 더 포함하는, 집적 회로 구조물을 형성하는 방법.
실시예 12. 집적 회로 구조물을 형성하는 방법에 있어서,
반도체 기판 상에 제 1 압축 응력의 제 1 응력층을 형성하는 단계;
상기 제 1 응력층 위에 제 2 압축 응력의 제 2 응력층을 형성하는 단계;
상기 제 1 응력층과 상기 제 2 응력층 사이에 인장 응력의 제 3 응력층을 형성하는 단계; 및
상기 제 1, 제 2 및 제 3 응력층들을 에칭 마스크로서 사용하여 핀 활성 영역들을 형성하기 위해 상기 반도체 기판을 패터닝하는 단계
를 포함하는, 집적 회로 구조물을 형성하는 방법.
실시예 13. 실시예 12에 있어서,
상기 제 1 압축 응력의 상기 제 1 응력층을 형성하는 단계는 실리콘 질화물의 상기 제 1 응력층을 형성하는 단계를 포함하고;
상기 제 2 압축 응력의 상기 제 2 응력층을 형성하는 단계는 상기 실리콘 질화물의 상기 제 2 응력층을 형성하는 단계를 포함하고;
상기 인장 응력의 제 3 응력층을 형성하는 단계는 비정질 실리콘의 상기 제 3 응력층을 형성하는 단계를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 14. 실시예 13에 있어서,
상기 제 2 압축 응력은 상기 제 1 압축 응력보다 큰 것인, 집적 회로 구조물을 형성하는 방법.
실시예 15. 실시예 14에 있어서,
상기 제 1 응력층의 상기 제 1 압축 응력은 0.5 GPa 보다 작고;
상기 제 2 응력층의 상기 제 2 압축 응력은 2.5 GPa 보다 큰 것인, 집적 회로 구조물을 형성하는 방법.
실시예 16. 실시예 12에 있어서,
상기 제 1 응력층은 제 1 밀도를 가지며;
상기 제 2 응력층은 상기 제 1 밀도보다 작은 제 2 밀도를 가지는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 제 1 응력층을 형성하는 단계는, 디클로로실란(SiH2Cl2), NH3 및 H2를 포함하는 제 1 전구체를 사용하여 화학 기상 증착(CVD: chemical vapor deposition)에 의해 제 1 실리콘 질화물층을 성막하는 단계를 포함하고;
상기 제 2 응력층을 형성하는 단계는, 디클로로실란 및 NH3를 포함하고 H2를 포함하지 않는 제 2 전구체를 사용하여 CVD에 의해 제 2 실리콘 질화물층을 성막하는 단계를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 18. 실시예 12에 있어서,
상기 제 1 응력층은 제 1 영률을 가지며;
상기 제 2 응력층은 상기 제 1 영률보다 작은 제 2 영률을 가지는 것인, 집적 회로 구조물을 형성하는 방법.
실시예 19. 실시예 12에 있어서,
상기 제 1 응력층은 제 1 두께를 가지며;
상기 제 2 응력층은 제 2 두께를 가지며;
상기 제 3 응력층은 제 3 두께를 가지며, 상기 제 3 두께는 상기 제 1 두께보다 작고 상기 제 1 두께는 상기 제 2 두께보다 작은 것인, 집적 회로 구조물을 형성하는 방법.
실시예 20. 반도체 구조물에 있어서,
반도체 기판 위에 돌출되는 핀 활성 영역;
상기 핀 활성 영역의 최상부 표면 및 측벽들 상에 배치되며, 게이트 유전체층 및 게이트 전극을 포함하는 게이트 스택; 및
상기 핀 활성 영역의 최상부 표면과 상기 게이트 유전체층 사이에 개재된 복합 응력층으로서, 제 1 실리콘 질화물층 및 상기 제 1 실리콘 질화물층 상의 제 2 실리콘 질화물층을 포함하는 - 상기 제 1 실리콘 질화물층은 제 1 압축 응력을 가지며, 상기 제 2 실리콘 질화물층은 상기 제 1 압축 응력보다 큰 제 2 압축 응력을 가짐 - , 상기 복합 응력층
을 포함하는, 반도체 구조물.

Claims (10)

  1. 집적 회로 구조물을 형성하는 방법에 있어서,
    반도체 기판 상에 복합 응력층을 형성하는 단계로서, 제 1 압축 응력을 갖는 유전체 물질의 제 1 응력층을 형성하는 단계와, 상기 제 1 압축 응력보다 큰 제 2 압축 응력을 갖는 상기 유전체 물질의 제 2 응력층을 상기 제 1 응력층 상에 형성하는 단계를 포함하는, 상기 복합 응력층을 형성하는 단계; 및
    상기 복합 응력층을 에칭 마스크로서 사용하여 핀 활성 영역들을 형성하기 위해 상기 반도체 기판을 패터닝하는 단계
    를 포함하고,
    상기 제 1 응력층은 제 1 밀도를 가지며, 상기 제 2 응력층은 상기 제 1 밀도보다 작은 제 2 밀도를 가지는, 집적 회로 구조물을 형성하는 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 응력층은 0.5 GPa 보다 작은 상기 제 1 압축 응력을 가지며;
    상기 제 2 응력층은 2.5 GPa 보다 큰 상기 제 2 압축 응력을 가지는 것인, 집적 회로 구조물을 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1 응력층의 상기 제 1 압축 응력은 0.2 GPa 내지 0.4 GPa 범위이고;
    상기 제 2 응력층의 상기 제 2 압축 응력은 2.8 GPa 내지 3.0 GPa 범위인 것인, 집적 회로 구조물을 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 제 1 응력층을 형성하는 단계는, 디클로로실란(SiH2Cl2), NH3 및 H2를 포함하는 제 1 전구체를 사용하여 화학 기상 증착(CVD: chemical vapor deposition)에 의해 제 1 실리콘 질화물층을 성막하는 단계를 포함하고;
    상기 제 2 응력층을 형성하는 단계는, 디클로로실란 및 NH3를 포함하고 H2를 포함하지 않는 제 2 전구체를 사용하여 CVD에 의해 제 2 실리콘 질화물층을 성막하는 단계를 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 응력층은 제 1 영률(Young's module)을 가지며;
    상기 제 2 응력층은 상기 제 1 영률보다 작은 제 2 영률을 가지는 것인, 집적 회로 구조물을 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 복합 응력층을 형성하는 단계는 상기 제 1 응력층과 상기 제 2 응력층 사이에 배치된 제 3 응력층을 형성하는 단계를 더 포함하고, 상기 제 3 응력층은 인장 응력을 가지며, 상기 제 1 응력층과 상기 제 2 응력층은 압축 응력을 가지는 것인, 집적 회로 구조물을 형성하는 방법.
  8. 제 1 항에 있어서,
    상기 핀 활성 영역들을 형성하기 위해 상기 반도체 기판을 패터닝하는 단계는:
    상기 복합 응력층을 패터닝하는 단계;
    상기 패터닝된 복합 응력층을 에칭 마스크로서 사용하여 트렌치들을 형성하기 위해 상기 반도체 기판을 에칭하는 단계;
    절연 피처들을 형성하기 위해 유전체 물질로 상기 트렌치들을 충진하는 단계; 및
    리세싱된 절연 피처 위에 상기 핀 활성 영역들이 돌출되도록 상기 절연 피처들을 리세싱하는 단계를 더 포함하는 것인, 집적 회로 구조물을 형성하는 방법.
  9. 집적 회로 구조물을 형성하는 방법에 있어서,
    반도체 기판 상에 제 1 압축 응력의 제 1 응력층을 형성하는 단계;
    상기 제 1 응력층 위에 제 2 압축 응력의 제 2 응력층을 형성하는 단계;
    상기 제 1 응력층과 상기 제 2 응력층 사이에 인장 응력의 제 3 응력층을 형성하는 단계; 및
    상기 제 1, 제 2 및 제 3 응력층들을 에칭 마스크로서 사용하여 핀 활성 영역들을 형성하기 위해 상기 반도체 기판을 패터닝하는 단계
    를 포함하고,
    상기 제 1 응력층은 제 1 밀도를 가지며, 상기 제 2 응력층은 상기 제 1 밀도보다 작은 제 2 밀도를 가지는, 집적 회로 구조물을 형성하는 방법.
  10. 반도체 구조물에 있어서,
    반도체 기판 위에 돌출되는 핀 활성 영역;
    상기 핀 활성 영역의 최상부 표면 및 측벽들 상에 배치되며, 게이트 유전체층 및 게이트 전극을 포함하는 게이트 스택; 및
    상기 핀 활성 영역의 최상부 표면과 상기 게이트 유전체층 사이에 개재된 복합 응력층으로서, 제 1 실리콘 질화물층 및 상기 제 1 실리콘 질화물층 상의 제 2 실리콘 질화물층을 포함하는 - 상기 제 1 실리콘 질화물층은 제 1 압축 응력을 가지며, 상기 제 2 실리콘 질화물층은 상기 제 1 압축 응력보다 큰 제 2 압축 응력을 가짐 - , 상기 복합 응력층
    을 포함하고,
    상기 제 1 실리콘 질화물층은 제 1 밀도를 가지며, 상기 제 2 실리콘 질화물층은 상기 제 1 밀도보다 작은 제 2 밀도를 가지는, 반도체 구조물.
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