CN113658951A - 半导体装置和其制造方法 - Google Patents

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张荣宏
张罗衡
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江国诚
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Abstract

一种半导体装置和其制造方法，半导体装置包括具有第一浓度的掺杂剂的磊晶特征、接触磊晶特征的源极/漏极特征、接触磊晶特征和源极/漏极特征的半导体通道、接触磊晶特征和源极/漏极特征的内部间隔物，以及接触内部间隔物和部分磊晶特征的栅极结构。源极/漏极特征包括第二浓度的掺杂剂，且第二浓度高于第一浓度。

Description

半导体装置和其制造方法
技术领域
本公开是关于半导体装置和其制造方法。
背景技术
由于各种电子装置的集成密度不断提高，半导体工业经历了连续的快速增长。在很大程度上，集成密度的提高来自最小特征尺寸的不断减小，从而允许更多元件并入给定晶片区中。随着最小特征尺寸减小，磊晶源极/漏极特征可能在置换栅极制程期间遭受损坏。因此，需要解决上述问题。
发明内容
根据本公开的实施例，提供一种半导体装置，包括具有第一浓度的掺杂剂的第一磊晶特征、与第一磊晶特征接触且包括第二浓度的掺杂剂的第一源极/漏极特征、接触第一源极/漏极特征及第一磊晶特征的半导体通道、接触第一源极/漏极特征及第一磊晶特征的内部间隔物，及栅极结构，其中第二浓度高于第一浓度，其中栅极结构接触内部间隔物及第一磊晶特征的一部分。
根据本公开的实施例，提供一种半导体装置，包括从基板延伸的半导体鳍片、设置于半导体鳍片上方的一或多个半导体通道、形成于半导体鳍片上方并围绕一或多个半导体通道中每一者的栅极介电层、第一源极/漏极特征、第二源极/漏极特征、形成于栅极介电层与第一源极/漏极特征之间的第一内部间隔物、形成于栅极介电层与第二源极/漏极特征之间的第二内部间隔物、第一磊晶特征以及第二磊晶特征，其中第一源极/漏极特征及第二源极/漏极特征连接至一或多个半导体通道的每一者的相对端上，其中第一内部间隔物及第二内部间隔物倚靠栅极介电层形成，其中第一磊晶特征及第二磊晶特征接触半导体鳍片的相对端上，第一磊晶特征接触第一源极/漏极特征及第一内部间隔物，以及第二磊晶特征接触第二源极/漏极特征及第二内部间隔物。
根据本公开的实施例，提供一种制造半导体装置的方法，包括形成半导体鳍片、在半导体鳍片的侧面上形成包覆层、在半导体鳍片上方形成牺牲栅极结构、蚀刻半导体鳍片以在牺牲栅极结构的相对侧上形成两个源极/漏极凹槽、在牺牲栅极结构下方的半导体鳍片的暴露表面上方形成内部间隔物、在源极/漏极凹槽中的每一者中形成磊晶特征，以及在对应源极/漏极凹槽中的磊晶特征上形成源极/漏极特征，其中磊晶特征的上表面接触源极/漏极凹槽中对应的内部间隔物。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。
图1为根据本公开的实施例的制造半导体装置的方法的流程图；
图2至图11、图12A至图12F并至图13A至图13F、图14A至图14E并至图24A至图24E、图25A至图25F，以及图26A至图26E并至图28A至图28E示意性地绘示根据本公开的实施例的制造半导体装置的不同阶段。
【符号说明】
10:基板
11:P型阱
11u,12u:上表面
12:N型阱
13:第一半导体层
14:第三半导体层
15:第二半导体层
16:第四半导体层
19,20:半导体鳍片
19a,20a:主动部分
19w,20w:阱部分
22:衬垫层
24:硬遮罩
26:隔离层
28:半导体衬垫
30:包覆层
30b:晶面区
30c:空腔
30f:倾斜侧壁
30r:剩余部分
30t:倾斜侧壁
32:介电衬垫层
34:介电填充层
36:混合鳍片
38:高介电常数介电特征
40:牺牲栅极介电层
42:牺牲栅极电极层
44:衬垫层
46:遮罩层
48:牺牲栅极结构
50:侧壁间隔物
52,52':牺牲衬垫
54,54':光阻层
56n,56p:源极/漏极凹槽
58c,58'c:间隔物空腔
58n,58p:内部间隔物
60,64:磊晶特征
60u,64u:上表面
62,66:磊晶源极/漏极特征
68:接触蚀刻停止层
70:层间介电层
72:覆盖层
73:栅极空腔
74n,74p:栅极介电层
76:栅极电极层
78:自对准接触层
80:硬遮罩层
82:栅极触点
84:源极/漏极触点
100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128,130,132,134,136,138,140,142,144,146,148,150:步骤
A-A,B-B,C-C,D-D,E-E:线
T1,T2,T3:厚度
T4:长度
W1,W2:宽度
x,y,z:轴
α:角度
具体实施方式
为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件、配置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文可以使用空间相对术语，诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。
上述广泛地概述了本公开中描述的实施例的一些态样。尽管本文在纳米片通道场效应晶体管(field effect transistor，FET)的上下文中描述一些实施例，但是本公开的一些态样的实施可用于其他制程及/或其他装置中，诸如平面FET、鳍片场效应晶体管、横向全环绕栅极(Horizontal Gate All Around，HGAA)FET、垂直全环绕栅极(Vertical GateAll Around，VGAA)FET以及其他适当装置。熟悉本领域者将容易理解其他修改可落在本公开的范畴内。另外，尽管方法实施例可能以特定顺序描述，但各种其他方法实施例可使用任何逻辑顺序执行并且可包括比所述更少或更多的步骤。在本公开中，源极/漏极指的是源极及/或漏极。源极及漏极可互换使用。
在形成GAA晶体管(诸如纳米片FET)期间，在半导体鳍片的两侧上形成包覆层(半导体材料的薄层，如SiGe)做为制程的部分。包覆层占据源极/漏极特征的一部分、内部间隔物的一部分及置换栅极结构的一部分所需的间隙，且最终将移除包覆层。通常，源极/漏极特征形成于凹槽容积中，此凹槽容积通过蚀刻半导体鳍片及包覆层而形成，且凹槽容积超出包覆层的深度。因此，源极/漏极特征延伸超出在去除包覆层之后的间隙中形成的内部间隔物。在一些示例中，由于局部区域的厚度减小，导致内部间隔物的区域厚度减小，因此不能均匀地去除包覆层区域。在一些示例中，具有减小厚度区域的内部间隔物可能在置换栅极制程期间不覆盖源极/漏极特征，导致源极/漏极特征的损坏。在其他示例中，具有减小厚度的内部间隔物区域亦可在平台(mesa)装置中包括漏电流。根据本公开的实施例，在形成源极/漏极特征之前，形成未掺杂或低掺杂磊晶层。未掺杂或低掺杂磊晶层保护源极/漏极特征在置换栅极制程期间不受损坏，并且亦防止平台装置中的漏电流。
图1为根据本公开的实施例的制造半导体基板的方法100的流程图。图2至图11、图12A至图12E并至图28A至图28E示意性地绘示根据方法100的制造半导体装置的不同阶段。可以在方法100的步骤/制程之前、期间及之后提供附加的步骤，并且可以替换或除去所描述的一些步骤以用于此方法的额外实施例。步骤/制程的顺序可互换。
方法100开始于步骤102，其中在基板10上方形成多个半导体鳍片19和半导体鳍片20，如图2及图3绘示，图2及图3为步骤102期间基板10的示意透视图。
在图2中，提供基板10以在其上形成半导体装置。基板10包括单一晶体半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。基板10可根据电路设计包括不同掺杂组态。例如，在不同装置类型(诸如N型场效应晶体管(n-type field effect transistors，NFET)及P型场效应晶体管(p-type field effecttransistors，PFET)设计的区域中，不同掺杂轮廓(例如，N型阱、P型阱)可形成于基板10中。在一些实施例中，基板10可为绝缘体上硅(silicon-on-insulator，SOI)基板，其包括用于增强的绝缘体结构(未绘示)。
在图2绘示的实施例中，基板10包括P型掺杂区或P型阱11及N型掺杂区或N型阱12。一或多个N型装置(诸如nFET)将形成于P型阱11上方及/或P型阱11内。一或多个P型装置(诸如pFET)将形成于N型阱12上方及/或N型阱12内。图2绘示彼此相邻形成的N型阱12及P型阱11，但这并不具有限制性。在其他实施例中，P型阱11及N型阱12可由一或多个绝缘体(例如，浅沟槽绝缘物(shallow trench insulation，STI))分隔开。图2中的P型阱11及N型阱12是使用双管(dual-tub)制程形成，其中P型阱11及N型阱12两者形成于基板10中。其他制程(如N型基板中的P型阱制程或P型基板中的N型阱制程)亦为可能的制程且包括在本公开中。亦即，P型阱11及N型阱12中的一者处于掺杂的局部区域中，而另一者处于掺杂的基板中。亦可能的是，P型阱11及N型阱12两者为本征(intrinsic)或本征掺杂，例如非刻意掺杂。
P型阱11包括一或多种P型掺杂剂，诸如硼(B)。在一些实施例中，P型阱11具有范围为约1E18原子/cm3至约6E18原子/cm3的掺杂剂浓度。N型阱12包括一或多种N型掺杂剂，诸如磷(P)、砷(As)等。在一些实施例中，N型阱12具有范围为约1E18原子/cm3至约6E18原子/cm3的掺杂剂浓度。
半导体堆叠17形成于P型阱11上方。半导体堆叠17包括由不同材料组成的交替半导体层，以促进在多栅极N型装置(诸如纳米片通道nFET)中形成纳米片通道。在一些实施例中，半导体堆叠17包括由第二半导体层15穿插的第一半导体层13。第一半导体层13及第二半导体层15具有不同组成。在一些实施例中，第一半导体层13及第二半导体层15两者提供不同氧化速率及/或不同蚀刻选择性。在后续制造阶段中，第二半导体层15的部分在多栅极装置中形成纳米片通道。做为示例，如图2绘示地交替布置三个第一半导体层13及三个第二半导体层15。根据待形成的半导体装置中期望数目的通道，在半导体堆叠17中可包括更多或更少第一半导体层13及第二半导体层15。在一些实施例中，第一半导体层13及第二半导体层15的数目在1与10之间。
在一些实施例中，第一半导体层13可包括硅锗(SiGe)。第一半导体层13可为包括Ge的莫耳比率超过25％的SiGe层。例如，第一半导体层13可为SiGe层，其包括Ge的莫耳比率范围在25％与50％之间。
第二半导体层15可包括硅(Si)。在一些实施例中，第二半导体层15可包括N型掺杂剂，诸如磷(P)、砷(As)等。在一些实施例中，第二半导体层15具有范围为约5E16原子/cm3至约5E17原子/cm3的掺杂剂浓度。在其他实施例中，第二半导体层15为未掺杂或实质上无掺杂剂(亦即，具有范围为约0原子/cm3至约1E17原子/cm3的外来掺杂剂浓度)的硅层。
半导体堆叠18形成于N型阱12上方。半导体堆叠18包括由不同材料组成的交替半导体层，以促进在多栅极P型装置(诸如纳米片通道pFET)中形成纳米片通道。在一些实施例中，半导体堆叠18包括由第四半导体层16穿插的第三半导体层14。第三半导体层14及第四半导体层16具有不同组成。在一些实施例中，第三半导体层14及第四半导体层16两者提供不同氧化速率及/或不同蚀刻选择性。在后续制造阶段中，第四半导体层16的部分在多栅极装置中形成纳米片通道。做为示例，如图2绘示地交替布置三个第三半导体层14及三个第四半导体层16。根据待形成的半导体装置中期望数目的通道，在半导体堆叠18中可包括更多或更少第三半导体层14及第四半导体层16。在一些实施例中，第三半导体层14及第四半导体层16的数目在1与10之间。
在一些实施例中，第三半导体层14可包括硅锗(SiGe)。第三半导体层14可为包括Ge的莫耳比率超过25％的SiGe层。例如，第三半导体层14可为SiGe层，其包括Ge的莫耳比率范围在25％与50％之间。在一些实施例中，第三半导体层14及第一半导体层13具有实质上相同的组成。
第四半导体层16可包括硅、Ge、化合物半导体(诸如SiC、GeAs、GaP、InP、InAs及/或InSb)、合金半导体(诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或上述的组合。在一些实施例中，第四半导体层16可为Ge层。第四半导体层16可包括P型掺杂剂、硼等。在一些实施例中，第四半导体层16具有范围为约5E16原子/cm3至约5E17原子/cm3的掺杂剂浓度。
第一半导体层13、第二半导体层15、第三半导体层14、第四半导体层16可通过分子束磊晶(molecular beam epitaxy，MBE)制程、金属有机化学气相沉积(metalorganicchemical vapor deposition，MOCVD)制程及/或其他适当磊晶生长制程而形成。
在一些实施例中，每个第二半导体层15、第四半导体层16的厚度范围为约5nm与约30nm之间。在其他的实施例中，每个第二半导体层15、第四半导体层16的厚度范围为约10nm与约20nm之间。在一些实施例中，每个第二半导体层15、第四半导体层16的厚度范围为约6nm与约12nm之间。在一些实施例中，半导体堆叠17中的第二半导体层15及半导体堆叠18中的第四半导体层16的厚度为均匀的。
可最终去除第一半导体层13、第三半导体层14，并用以定义后续形成的多栅极装置的相邻通道区域之间的垂直距离。在一些实施例中，第一半导体层13、第三半导体层14的厚度等于或大于第二半导体层15、第四半导体层16的厚度。在一些实施例中，每个第一半导体层13、第三半导体层14的厚度范围为约5nm与约50nm之间。在其他的实施例中，每个第一半导体层13、第三半导体层14的厚度范围为约10nm与约30nm之间。
半导体堆叠17、半导体堆叠18可个别形成。例如，半导体堆叠17首先形成于整个基板上方，亦即N型阱12及P型阱11上方，接着凹槽形成于N型阱12上方的区域的半导体堆叠17中以暴露N型阱12，以及半导体堆叠18随后形成于N型阱12上方的凹槽中，而半导体堆叠17由遮罩层覆盖。
在图3中，分别由半导体堆叠17、半导体堆叠18及下方的一部分P型阱11、N型阱12形成半导体鳍片19、半导体鳍片20。可通过图案化形成于半导体堆叠17、半导体堆叠18上的衬垫层22及硬遮罩24，以及一或多个蚀刻制程而形成半导体鳍片19、半导体鳍片20。每个半导体鳍片19、半导体鳍片20具有由第一半导体层13及第二半导体层15、第三半导体层14及第四半导体层16形成的主动部分19a、主动部分20a，及分别形成于P型阱11及N型阱12中的阱部分19w、阱部分20w。在图3中，沿X方向形成半导体鳍片19、半导体鳍片20。半导体鳍片19、半导体鳍片20沿Y方向的宽度W1的范围在约3nm与约44nm之间。在一些实施例中，半导体鳍片19、半导体鳍片20沿Y方向的宽度W1的范围在约20nm与约30nm之间。
在步骤104中，隔离层26形成于半导体鳍片19与半导体鳍片20之间的沟槽中，如图4绘示。隔离层26形成于基板10上方以覆盖半导体鳍片19、半导体鳍片20的阱部分19w、阱部分20w的至少一部分。隔离层26可通过高密度电浆化学气相沉积(high density plasmachemical vapor deposition，HDP-CVD)、可流动CVD(flowable CVD，FCVD)或其他适当沉积制程而形成。在一些实施例中，隔离层26可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低介电常数介电质、上述的组合。在一些实施例中，通过适当沉积制程形成隔离层26以覆盖半导体鳍片19、半导体鳍片20，填充半导体鳍片19与半导体鳍片20之间的沟槽，及随后使用适当各向异性蚀刻制程蚀刻凹槽以暴露半导体鳍片19、半导体鳍片20的主动部分19a、主动部分20a。在一些实施例中，蚀刻隔离层26以暴露半导体鳍片19、半导体鳍片20中的阱部分19w、阱部分20w的一部分。
在步骤106中，在凹陷蚀刻隔离层26以暴露半导体鳍片19、半导体鳍片20的主动部分19a、主动部分20a之后，半导体衬垫28形成于半导体鳍片19、半导体鳍片20的暴露侧壁上，如图4绘示。半导体衬垫28可首先共形地形成于基板10上的暴露表面上方。半导体衬垫28可通过共形制程(诸如原子层沉积(atomic layer deposition，ALD)制程)而形成。可执行各向异性蚀刻制程以从水平表面去除半导体衬垫28。在一些实施例中，半导体衬垫28包括硅。
在步骤108中，通过磊晶制程从半导体衬垫28形成包覆层30，如图5绘示。在一些实施例中，包覆层30包括半导体材料，例如SiGe。在一些实施例中，包覆层30可具有类似于第一半导体层13及第三半导体层14的组成的组成，因此可从第二半导体层15及第四半导体层16选择性地去除。在替代实施例中，可省略半导体衬垫28且从第一半导体层13、第三半导体层14、第二半导体层15及第四半导体层16的暴露表面磊晶生长包覆层30。
在一些实施例中，半导体鳍片19、半导体鳍片20的主动部分19a、主动部分20a的侧壁上的包覆层30用作半导体鳍片19、半导体鳍片20的侧壁上的牺牲栅极电极层。选择形成于半导体鳍片19、半导体鳍片20的侧壁上的包覆层30的厚度T1，以定义适用于待形成的多通道FinFET装置(诸如纳米片FinFET装置)中围绕通道的栅极堆叠的间隙。在一些实施例中，厚度T1的范围可在约0.5nm与约10nm之间。若包覆层30的厚度T1小于0.5nm，则后续去除包覆层30所产生之间隙可能过小而不能形成栅极电极层。另一方面，若包覆层30的厚度大于10nm，则增高制造成本而无显著优势。
在一些实施例中，半导体鳍片19、半导体鳍片20与每个侧壁上的包覆层30的组合宽度W2的范围在约4nm与约44nm之间。根据待形成的装置中的源极/漏极区的期望宽度选择宽度W2。
如图5绘示，包覆层30具有靠近半导体鳍片19、半导体鳍片20的阱部分19w、阱部分20w的倾斜侧壁30f。亦可在包覆层30之上端形成倾斜侧壁30t。倾斜侧壁30f相对于Z-X平面具有角度α。倾斜侧壁30f为磊晶生长半导体材料的自然晶面(crystalline facet)的结果。根据包覆层30的组成，角度α的范围可在5度与89度之间。在一些实施例中，角度α的范围可在45度与65度之间。由于倾斜侧壁30f的存在，包覆层30的厚度T1沿Z方向靠近半导体鳍片19、半导体鳍片20的阱部分19w、阱部分20w逐渐减小。在去除包覆层30以在后续阶段形成内部间隔物期间，逐渐减小的厚度T1可影响蚀刻速率，产生具有靠近阱部分19w、阱部分20w的减小厚度的内部间隔物。
在步骤110中，在形成包覆层30之后，在相邻半导体鳍片19和半导体鳍片20之间的沟槽中形成混合鳍片36，如图6绘示。混合鳍片36(亦称为虚设鳍片或介电鳍片)包括高介电常数介电材料层、低介电常数介电材料层，或包括高介电常数上部及低介电常数下部的双层介电材料。在一些实施例中，混合鳍片36包括高介电常数金属氧化物(诸如HfO2、ZrO2、HfAlOx、HfSiOx、Al2O3等)、低介电常数材料(诸如SiONC、SiCN、SiOC)或其他介电材料。在图6的示例中，混合鳍片36为包括介电衬垫层32及介电填充层34的双层结构。在一些实施例中，介电衬垫层32可包括低介电常数材料(诸如SiONC、SiCN、SiOC)或其他介电材料，其在置换栅极制程期间提供蚀刻阻力。介电填充层34可为低介电常数介电材料，诸如氧化硅。在形成介电填充层34之后，执行平坦化制程以暴露硬遮罩24。
在步骤112中，凹陷蚀刻混合鳍片36，如图7绘示。凹陷可通过任何适当制程而执行，诸如干式蚀刻、湿式蚀刻或上述的组合。蚀刻制程可为不会去除包覆层30的半导体材料的选择性蚀刻制程。凹陷制程可经控制，使得介电衬垫层32及介电填充层34处于与最顶部第二半导体层15及第四半导体层16的顶表面实质上相同的位面上。凹陷蚀刻使凹槽形成于混合鳍片36上。
在步骤114中，高介电常数介电特征38形成于混合鳍片36上方的凹槽中，如图8至图9所绘示。在一些实施例中，通过毯覆式沉积及随后的平坦化制程而形成高介电常数介电特征38。高介电常数介电特征38可包括介电常数值大于7的材料，诸如HfO2、ZrO2、HfAlOx、HfSiOx或Al2O3。任何适当沉积制程(诸如CVD、PECVD、FCVD或ALD制程)可用于沉积高介电常数介电材料。在一些实施例中，可执行平坦化以去除包覆层30的倾斜侧壁30t，使得高介电常数介电特征38具有实质上垂直的侧壁。在形成高介电常数介电特征38之后，可凹陷包覆层30，使包覆层30与混合鳍片36齐平。随后去除衬垫层22及硬遮罩24，从而暴露最顶部第二半导体层15及第四半导体层16。高介电常数介电特征38在半导体鳍片19、半导体鳍片20及混合鳍片36上方突出，并可用以分隔形成于半导体鳍片19、半导体鳍片20上方的栅极结构。
在步骤116中，形成牺牲栅极结构48，如图10绘示。牺牲栅极结构48形成于半导体鳍片19、半导体鳍片20及混合鳍片36上方。牺牲栅极结构48形成于半导体鳍片19、半导体鳍片20的(将为通道区的)部分上方。牺牲栅极结构48可包括牺牲栅极介电层40、牺牲栅极电极层42、衬垫层44及遮罩层46。
牺牲栅极介电层40可共形地形成于半导体鳍片19、半导体鳍片20、高介电常数介电特征38上方。在一些实施例中，牺牲栅极介电层40可通过CVD制程、次常压CVD(sub-atmospheric CVD，SACVD)制程、FCVD制程、ALD制程、PVD制程或其他适当制程而沉积。牺牲栅极介电层40可包括一或多种介电材料，诸如SiO2、SiN、高介电常数介电材料及/或其他适当介电材料。在一些实施例中，牺牲栅极介电层40包括与高介电常数介电特征38的材料不同的材料。
牺牲栅极电极层42可毯覆式沉积在牺牲栅极介电层40上方。牺牲栅极电极层42包括硅，诸如多晶硅或非晶硅。牺牲栅极电极层42的厚度范围在约70nm与约200nm之间。在一些实施例中，对牺牲栅极电极层42执行平坦化步骤。牺牲栅极电极层42可使用CVD(包括LPCVD及PECVD)、PVD、ALD或其他适当制程而沉积。
随后，衬垫层44及遮罩层46形成于牺牲栅极电极层42上方。衬垫层44可包括氮化硅。遮罩层46可包括氧化硅。接下来，对遮罩层46、衬垫层44、牺牲栅极电极层42及牺牲栅极介电层40执行图案化步骤，以形成牺牲栅极结构48。
在步骤118中，侧壁间隔物50形成于每个牺牲栅极结构48的侧壁上，如图11绘示。在形成牺牲栅极结构48之后，通过毯覆式沉积绝缘材料及随后的各向异性蚀刻以从水平表面去除绝缘材料，而形成侧壁间隔物50。侧壁间隔物50的厚度范围可在约4nm与约7nm之间。在一些实施例中，侧壁间隔物50的绝缘材料为氮化硅基材料，诸如SiN、SiON、SiOCN或SiCN及其组合。
图11的线A-A、B-B、C-C、D-D及E-E表示下述图12A至图12E并至图28A至图28E中不同视图的截线。具体而言，图12A至图28A为沿图11中线A-A截取的示意剖视图，图12B至图28B为沿图11中线B-B截取的示意剖视图，图12C至图28C为沿图11中线C-C截取的示意剖视图，图12D至图28D为沿图11中线D-D截取的示意剖视图，及图12E至图28E为沿图11中线E-E截取的示意剖视图。
在步骤120中，源极/漏极凹槽56p形成于N型阱12上方，在N型阱12上将形成P型装置，如第12A至图12F绘示。形成及图案化牺牲衬垫52及光阻层54以暴露N型阱12上方用于制程的区域。牺牲衬垫52可为用于保护不经制程的区域的介电层。在一些实施例中，牺牲衬垫52包括氮化硅。蚀刻牺牲栅极结构48的相对侧上的半导体鳍片20及半导体鳍片20上的包覆层30，从而在牺牲栅极结构48的任一侧上的相邻混合鳍片36之间形成源极/漏极凹槽56p，如图12A及图12C绘示。使用蚀刻步骤，在牺牲栅极结构48的两侧上向下蚀刻半导体鳍片20中的包覆层30、第三半导体层14及第四半导体层16。在一些实施例中，适当干式蚀刻及/或湿式蚀刻可用于一起或个别去除第三半导体层14、第四半导体层16及N型阱12。
在一些实施例中，半导体鳍片20的主动部分20a中的所有层及半导体鳍片20的阱部分20w的部分经去除以形成源极/漏极凹槽56p。部分地蚀刻半导体鳍片20的阱部分20w，使得源极/漏极凹槽56p延伸进隔离层26中，如图12C绘示。两个源极/漏极凹槽56p形成于半导体鳍片20的剩余阱部分20w及主动部分20a的相对端上。源极/漏极特征将形成于源极/漏极凹槽56p中，在半导体鳍片20的剩余阱部分20w及主动部分20a中形成具有半导体材料的P型装置做为通道区。
图12F为形成源极/漏极凹槽56p之后半导体鳍片20及包覆层30的部分透视图。源极/漏极凹槽56p延伸超出包覆层30。倾斜侧壁30f界定在包覆层30的下端处具有逐渐减小厚度的晶面区30b。
在步骤122中，蚀刻第三半导体层14及包覆层30的暴露端，以形成内部间隔物的间隔物空腔58c，如图13A至图13F绘示。在形成间隔物空腔58c之前，可去除光阻层54，从而暴露图案化的牺牲衬垫52，以保护P型阱11上方的区域。
首先沿X方向水平地蚀刻暴露于源极/漏极凹槽56p的第三半导体层14及包覆层30，以形成空腔。在一些实施例中，通过使用湿式蚀刻剂，诸如但不限于氢氧化铵(NH4OH)、氢氧化四甲铵(tetramethylammonium hydroxide，TMAH)、乙二胺邻苯二酚(ethylenediamine pyrocatechol，EDP)或氢氧化钾(KOH)溶液，可选择性地蚀刻第三半导体层14。在一些实施例中，第三半导体层14及包覆层30沿X方向的蚀刻厚度T2在约2nm与约10nm之间的范围中。
图13F为形成间隔物空腔58c之后半导体鳍片20及包覆层30的部分透视图。如图13F绘示，包覆层30的晶面区30b的厚度沿Z方向逐渐减小。由于逐渐减小的厚度，包覆层30在晶面区30b中的暴露亦会逐渐减少，导致沿Z方向逐渐减小的蚀刻速率。包覆层30在晶面区30b处的蚀刻厚度从厚度T2逐渐减小至0。包覆层30的剩余部分30r保留在晶面区30b附近，如图13E绘示。
在步骤124中，内部间隔物58p形成于间隔物空腔58c中，如图14A至图14E绘示。在通过蚀刻第三半导体层14及包覆层30而形成间隔物空腔58c之后，通过共形沉积并随后部分地去除绝缘层而在间隔物空腔58c中形成内部间隔物58p。
绝缘层可通过ALD或任何其他适当的方法形成。后续蚀刻制程去除除了空腔内部外的绝缘层的大部分，产生内部间隔物58p。在一些实施例中，第四半导体层16可从内部间隔物58p延伸。在一些实施例中，内部间隔物58p可包括氮化硅(SiN)及氧化硅(SiO2)、SiONC中的一者或上述的组合。
内部间隔物58p具有沿X方向的厚度T3。在一些实施例中，内部间隔物58p的厚度T3范围为约4nm至约7nm。若内部间隔物58p的厚度T3比4nm薄，则内部间隔物58p不够厚而无法将源极/漏极特征与待形成于内部间隔物58p的任一侧上的栅极结构分隔开。若内部间隔物58p的厚度T3大于7nm，则内部间隔物58p将占据太多通道长度，而不提供额外优势。在一些实施例中，第四半导体层16可从内部间隔物58p延伸长度T4，如图14A绘示。在一些实施例中，长度T4的范围可在约0nm与约3nm之间。
如图13F绘示，间隔物空腔58c在晶面区30b处的深度沿Z方向从厚度T2逐渐减小至0。因此，靠近晶面区30b的形成于间隔物空腔58c中的内部间隔物58p的厚度亦从厚度T3逐渐减小至0(如在图25F中绘示)。
在步骤126中，磊晶特征60形成于源极/漏极凹槽56p中，如图15A至图15E绘示。在一些实施例中，通过从半导体鳍片20的暴露阱部分20w磊晶生长，而形成磊晶特征60。磊晶特征60以自下而上方式填充源极/漏极凹槽56p。磊晶特征60的上表面60u到达并接触内部间隔物58p。在一些实施例中，磊晶特征60的上表面60u处于与N型阱12的上表面12u实质上相同的位面。
可通过CVD磊晶、分子束磊晶或任何适当沉积技术而形成磊晶特征60。磊晶特征60可由具有不同于包覆层30及第三半导体层14的氧化速率及/或蚀刻速率的半导体材料形成，以允许在置换制程期间选择性地去除包覆层30及第三半导体层14。在一些实施例中，磊晶特征60包括未掺杂或低掺杂磊晶硅。在其他实施例中，磊晶特征60为未掺杂或实质上无掺杂的硅层。例如，磊晶特征60为未掺杂或实质上无掺杂硅层，其具有范围在约0原子/cm3至约1E17原子/cm3的本征掺杂剂浓度。
在一些实施例中，磊晶特征60为具有P型掺杂剂的低掺杂磊晶硅，其中P型掺杂剂的掺杂剂浓度低于对应的磊晶源极/漏极特征的掺杂剂浓度。例如，磊晶特征60中的P型掺杂剂的掺杂剂浓度范围为0至约5E17原子/cm3。大于5E17原子/cm3的掺杂剂浓度可诱发平台装置中的漏电流。
在步骤128中，P型装置的磊晶源极/漏极特征62形成于源极/漏极凹槽56p中，如图16A至图16E绘示。磊晶源极/漏极特征62从磊晶特征60的上表面60u形成于磊晶特征60上方及源极/漏极凹槽56p内。磊晶特征60的上表面60u成为磊晶源极/漏极特征62与磊晶特征60之间的界面。上表面60u处于到达内部间隔物58p的位面。上表面60u延伸横跨磊晶源极/漏极特征62并与内部间隔物58p相交。因此，磊晶特征60确保磊晶源极/漏极特征62的下端具有内部间隔物58p的保护。磊晶源极/漏极特征62通过使用CVD、ALD或分子束磊晶的磊晶生长而形成。磊晶源极/漏极特征62可包括P型装置(诸如pFET)的Si、SiGe、Ge的一或多层。磊晶源极/漏极特征62亦包括P型掺杂剂，诸如硼(B)。在一些实施例中，磊晶源极/漏极特征62可具有范围在约5E18原子/cm3与约1E20原子/cm3之间的掺杂剂浓度。在形成P型磊晶源极/漏极特征62之后，去除牺牲衬垫52以用于N型装置处理，如图17A至图17E绘示。
在步骤130中，源极/漏极凹槽56n形成于P型阱11上方，在P型阱11上将形成N型装置，如第18A至第18E图绘示。形成及图案化牺牲衬垫52'及光阻层54'以暴露P型阱11上方用于制程的区域。牺牲衬垫52'可为用于保护不经制程的区域的介电层。在一些实施例中，牺牲衬垫52'包括氮化硅。蚀刻牺牲栅极结构48的相对侧上的半导体鳍片19及半导体鳍片19上的包覆层30，从而在牺牲栅极结构48的任一侧上的相邻混合鳍片36之间形成源极/漏极凹槽56n，如图18B及图18C绘示。使用蚀刻步骤，在牺牲栅极结构48的两侧上向下蚀刻半导体鳍片19中的包覆层30、第一半导体层13及第二半导体层15。在一些实施例中，适当干式蚀刻及/或湿式蚀刻可用于一起或个别去除第一半导体层13、第二半导体层15及P型阱11。
在一些实施例中，半导体鳍片19的主动部分19a中的所有层及半导体鳍片19的阱部分19w的部分经去除以形成源极/漏极凹槽56n。部分地蚀刻半导体鳍片19的阱部分19w，使得源极/漏极凹槽56n延伸进隔离层26中，如图18C绘示。源极/漏极凹槽56n延伸超出包覆层30。
在步骤132中，蚀刻第一半导体层13及包覆层30的暴露端，以形成内部间隔物的间隔物空腔58'c，如图19A至图19E绘示。在形成间隔物空腔58'c之前，可去除光阻层54'，从而暴露图案化的牺牲衬垫52'，以保护N型阱12上方的区域。
首先沿X方向水平蚀刻暴露于源极/漏极凹槽56n的第一半导体层13及包覆层30，以形成空腔。在一些实施例中，通过使用湿式蚀刻剂，诸如但不限于氢氧化铵(NH4OH)、氢氧化四甲铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液，可选择性地蚀刻第一半导体层13。在一些实施例中，间隔物空腔58'c的尺寸类似于P型装置的间隔物空腔58c的尺寸。第一半导体层13及包覆层30沿X方向的蚀刻范围为约2nm与约10nm之间。包覆层30在晶面区30b处的蚀刻厚度逐渐减小。
在步骤134中，内部间隔物58n形成于间隔物空腔58'c中，如图20A至图20E绘示。在通过蚀刻第一半导体层13及包覆层30而形成间隔物空腔58'c之后，通过共形沉积并随后部分地去除绝缘层而在间隔物空腔58'c中形成内部间隔物58n。
绝缘层可通过ALD或任何其他适当的方法形成。后续蚀刻制程去除除了空腔内部外的绝缘层的大部分，产生内部间隔物58n。在一些实施例中，第二半导体层15可从内部间隔物58n延伸。在一些实施例中，内部间隔物58n可包括氮化硅(SiN)及氧化硅(SiO2)、SiONC中的一者或上述的组合。
内部间隔物58n的尺寸类似于P型装置的内部间隔物58p的尺寸。在一些实施例中，内部间隔物58n的厚度范围为约4nm至约7nm。在一些实施例中，第二半导体层15可从内部间隔物58n延伸的范围为0nm与约3nm之间。靠近晶面区30b的形成于间隔物空腔58'c中的内部间隔物58n的厚度亦逐渐减小至0，类似于图25F中绘示的内部间隔物58p。
在步骤136中，磊晶特征64形成于源极/漏极凹槽56n中，如图21A至图21E绘示。在一些实施例中，通过从半导体鳍片19的暴露阱部分19w磊晶生长，而形成磊晶特征64。磊晶特征64以自下而上方式填充源极/漏极凹槽56n。磊晶特征64的上表面64u到达并接触内部间隔物58n。在一些实施例中，磊晶特征64的上表面64u处于与P型阱11的上表面11u实质上相同的位面。
磊晶特征64可通过CVD磊晶、分子束磊晶或任何适当沉积技术而形成。磊晶特征64可由具有不同于包覆层30及第一半导体层13的氧化速率及/或蚀刻速率的半导体材料形成，以允许在置换制程期间选择性地去除包覆层30及第一半导体层13。在一些实施例中，磊晶特征64包括未掺杂或低掺杂磊晶硅。在其他实施例中，磊晶特征64为未掺杂或实质上无掺杂的硅层。在一些实施例中，磊晶特征64为具有N型掺杂剂的低掺杂磊晶硅，其中N型掺杂剂的掺杂剂浓度范围为0至约5E17原子/cm3。大于5E17原子/cm3的掺杂剂浓度可诱发平台装置中的漏电流。
在步骤138中，N型装置的磊晶源极/漏极特征66形成于源极/漏极凹槽56n中，如图21A至图21E绘示。磊晶源极/漏极特征66形成于源极/漏极凹槽56n内的磊晶特征64上方。磊晶源极/漏极特征66通过使用CVD、ALD或分子束磊晶的磊晶生长方法而形成。磊晶源极/漏极特征66可包括N型装置(诸如nFET)的Si、SiP、SiC及SiCP的一或多层。磊晶源极/漏极特征66亦包括N型掺杂剂，诸如磷(P)、砷(As)等。在一些实施例中，磊晶源极/漏极特征66可具有范围在约5E18原子/cm3与约1E20原子/cm3之间的掺杂剂浓度。
在形成N型磊晶源极/漏极特征66之后，去除牺牲衬垫52'以用于置换栅极制程，如图22A至图22E绘示。
在步骤140中，接触蚀刻停止层(contact etch stop layer，CESL)68及层间介电(interlayer dielectric，ILD)层70形成于暴露表面上方，如图23A至图23E绘示。接触蚀刻停止层68形成于磊晶源极/漏极特征62、磊晶源极/漏极特征66、侧壁间隔物50及高介电常数介电特征38上。在一些实施例中，接触蚀刻停止层68的厚度范围可在约4nm与约7nm之间。接触蚀刻停止层68可包括Si3N4、SiON、SiCN或任何其他适当材料，并且可通过CVD、PVD或ALD而形成。
层间介电层70形成于接触蚀刻停止层68上方。层间介电层70的材料包括包含Si、O、C及/或H的化合物，诸如氧化硅、SiCOH及SiOC。诸如聚合物的有机材料可用于层间介电层70。层间介电层70在去除牺牲栅极结构48期间保护磊晶源极/漏极特征62、磊晶源极/漏极特征66。
在步骤142中，执行诸如CMP的平坦化步骤，以暴露牺牲栅极电极层42，用于后续去除牺牲栅极结构48，如图24A至图24E绘示。平坦化制程去除层间介电层70及接触蚀刻停止层68、遮罩层46及衬垫层44的部分，以暴露牺牲栅极电极层42。在一些实施例中，凹陷层间介电层70至低于牺牲栅极电极层42的顶部的位面，并且形成覆盖层72于凹陷的层间介电层70上。覆盖层72可为含氮层，诸如SiCN层。覆盖层72用于在置换栅极制程期间保护层间介电层70。
在步骤144中，去除牺牲栅极介电层40及牺牲栅极电极层42，如图25A至图25F绘示。可使用电浆干式蚀刻及/或湿式蚀刻去除牺牲栅极电极层42。当牺牲栅极电极层42为多晶硅时，诸如氢氧化四甲铵(TMAH)溶液的湿式蚀刻剂可用于选择性去除牺牲栅极电极层42，而不去除覆盖层72及接触蚀刻停止层68的介电材料。
在去除牺牲栅极电极层42之后，暴露牺牲栅极介电层40。可执行蚀刻制程以选择性去除牺牲栅极介电层40以暴露高介电常数介电特征38、包括内部间隔物58p和内部间隔物58n下的剩余部分30r的包覆层30，及第二半导体层15及第四半导体层16的顶层。
适当蚀刻制程随后经执行以选择性去除包覆层30。可使用电浆干式蚀刻及/或湿式蚀刻去除包覆层30。在一些实施例中，使用具有包括碳氟化合物的蚀刻剂的各向同性电浆蚀刻。在其他实施例中，适当湿式蚀刻可用于去除包覆层30。
在去除包覆层30之后，暴露并随后去除第一半导体层13及第三半导体层14，产生具有第二半导体层15及第四半导体层16的纳米片的栅极空腔73。栅极空腔73包括由内部间隔物58n、内部间隔物58p下方的包覆层30的剩余部分30r腾空的空腔30c。置换栅极结构将形成于栅极空腔73中。在一些实施例中，在用于去除包覆层30的相同蚀刻制程期间，可去除第一半导体层13及第三半导体层14。在其他的实施例中，使用湿式蚀刻剂(诸如但不限于氢氧化铵(NH4OH)、氢氧化四甲铵(TMAH)、乙二胺邻苯二酚(EDP)或氢氧化钾(KOH)溶液)可选择性地去除第一半导体层13及第三半导体层14。
在用于去除包覆层30、第一半导体层13及第三半导体层14的蚀刻制程期间，磊晶特征60及磊晶特征64设置在栅极空腔73中的磊晶源极/漏极特征62、磊晶源极/漏极特征66与蚀刻剂之间，从而在蚀刻制程期间防止损坏磊晶源极/漏极特征62、磊晶源极/漏极特征66。
图25F为去除包覆层30及第三半导体层14之后的半导体鳍片20的部分透视图。如图25F绘示，内部间隔物58p靠近半导体鳍片20的阱部分20w具有减小的厚度。在没有内部间隔物58p的阻障的情况下，磊晶特征60的一部分穿过空腔30c暴露于栅极空腔73。源极/漏极特征(诸如磊晶源极/漏极特征62、磊晶源极/漏极特征66)可由对去除包覆层30、第一半导体层13及第三半导体层14的蚀刻剂敏感的材料组成，并且当源极/漏极特征代替磊晶特征60形成时可经损坏。
因为相对于包覆层30、第一半导体层13及第三半导体层14的材料，磊晶特征60由具有蚀刻选择性的材料形成，所以磊晶特征60在去除制程期间保持完好。因此，磊晶特征60、磊晶特征64在蚀刻制程期间提供对磊晶源极/漏极特征62、磊晶源极/漏极特征66的保护。
在步骤146中，栅极介电层74n、栅极介电层74p及栅极电极层76形成于栅极空腔73中，如图26A至图26E中绘示。栅极介电层74n、栅极介电层74p及栅极电极层76可称为置换栅极结构。
栅极介电层74n、栅极介电层74p形成于栅极空腔73中的暴露表面上。栅极介电层74n、栅极介电层74p可具有不同组成及尺寸。在一些实施例中，栅极介电层74n及栅极介电层74p包括不同材料，并使用图案化遮罩层及不同沉积方法单独地形成。
因为内部间隔物58n、内部间隔物58p靠近阱部分20w、阱部分19w的厚度减小亦可能导致磊晶特征64、磊晶特征60暴露于栅极空腔73，所以栅极介电层74n、栅极介电层74p亦可形成于暴露于栅极空腔73的磊晶特征64、磊晶特征60的部分上。
栅极介电层74p形成于第四半导体层16的每个纳米片的暴露表面、内部间隔物58p的暴露表面、侧壁间隔物50的暴露表面及磊晶源极/漏极特征62的暴露表面上。栅极介电层74p可包括一或多层介电材料，诸如氧化硅、氮化硅或高介电常数介电材料、其他适合介电材料及/或上述的组合。高介电常数介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合高介电常数介电材料及/或上述的组合。
栅极介电层74n形成于第二半导体层15的每个纳米片的暴露表面、内部间隔物58n的暴露表面、侧壁间隔物50的暴露表面及磊晶特征64的暴露表面上。栅极介电层74n可包括一或多层介电材料，诸如氧化硅、氮化硅或高介电常数介电材料、其他适合介电材料及/或上述的组合。高介电常数介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适合高介电常数介电材料及/或上述的组合。
栅极介电层74n、栅极介电层74p可通过CVD、ALD或任何适当方法而形成。在一个实施例中，使用诸如ALD的高共形沉积制程形成栅极介电层74n、74p，以确保围绕每个第二半导体层15、第四半导体层16形成具有均等厚度的栅极介电层74n、栅极介电层74p。在一个实施例中，栅极介电层74n、栅极介电层74p的厚度范围为约1nm至约6nm。
在一些实施例中，界面层(未绘示)分别形成于第二半导体层15、第四半导体层16与栅极介电层74n、栅极介电层74p之间。栅极电极层76形成于栅极介电层74n、栅极介电层74p上以填充栅极空腔73。栅极电极层76包括一或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适合材料及/或上述的组合。在一些实施例中，栅极电极层76通过CVD、ALD、电镀或其他适当方法来形成。在形成栅极电极层76之后，执行诸如CMP制程的平坦化制程，以去除栅极电极材料的过度沉积，并暴露层间介电层70的顶表面。
如上述，栅极介电层74p、栅极介电层74n可与磊晶特征60、磊晶特征64接触，因为内部间隔物58p、内部间隔物58n靠近半导体鳍片19、半导体鳍片20的阱部分19w、阱部分20w的厚度减小。阱部分19w和阱部分20w、与阱部分19w和阱部分20w接触的磊晶源极/漏极特征62和磊晶源极/漏极特征66、与阱部分19w和阱部分20w接触的栅极介电层74p、74n，以及栅极电极层76形成晶体管，通常称为平台装置。在根据本公开的平台装置中，磊晶特征60、磊晶特征64设置于磊晶源极/漏极特征62、磊晶源极/漏极特征66及与阱部分19w、阱部分20w接触的栅极介电层74p、栅极介电层74n之间，从而防止磊晶源极/漏极特征62、磊晶源极/漏极特征66与栅极介电层74p、栅极介电层74n之间的直接接触，从而防止平台装置的漏电流。
在步骤148中，自对准接触层78及硬遮罩层80形成于栅极电极层76上方，如图27A至图27E绘示。在步骤146中的CMP制程之后，凹陷栅极电极层76。在一些实施例中，将栅极电极层76凹陷至高介电常数介电特征38的顶表面下方的位面，如图27D绘示。高介电常数介电特征38将栅极电极层76区分成连接至不同晶体管的区段。栅极电极层76可使用任何适当制程而凹陷，诸如干式蚀刻、湿式蚀刻或上述的组合。在一些实施例中，凹陷制程可为选择性干式蚀刻制程，实质上不会影响覆盖层72、侧壁间隔物50及栅极介电层74n、栅极介电层74p。
在凹陷栅极电极层76之后，自对准接触层78形成于栅极介电层74n、栅极介电层74p及在侧壁间隔物50之间的栅极电极层76的上方。自对准接触层78可通过毯覆式沉积制程而形成，之后通过CMP制程形成至侧壁间隔物50的位面，以去除侧壁间隔物50上方的多余材料，接着选择性地凹陷以在侧壁间隔物50之间及自对准接触层78之上形成沟槽。自对准接触层78可为相对于侧壁间隔物50具有蚀刻选择性的介电材料。在一些实施例中，自对准接触层78包括氮化硅。自对准接触层78可用于定义自对准接触区，并因此称为自对准接触(self-aligned contact，SAC)结构或SAC层。
硬遮罩层80随后形成于自对准接触层78上方。硬遮罩层80包括介电材料，诸如Si、SiO、SiN、AlO或上述的组合。硬遮罩层80可包括不同于侧壁间隔物50、接触蚀刻停止层68、层间介电层70及/或覆盖层72的材料，以在稍后执行的蚀刻制程期间实现蚀刻选择性。如图27A及图27B绘示，自对准接触层78与栅极电极层76、栅极介电层74n、栅极介电层74p及硬遮罩层80接触，并处于侧壁间隔物50之间。
在步骤150中，形成栅极触点82及源极/漏极触点84，如图28A至图28E绘示。在形成硬遮罩层80之后，执行平坦化制程以研磨硬遮罩层80，直到暴露侧壁间隔物50、接触蚀刻停止层68及层间介电层70为止。可通过任何适当制程在硬遮罩层80及自对准接触层78中形成接触孔。随后，导电材料层填充接触孔以形成栅极触点82。类似地，可穿过层间介电层70及接触蚀刻停止层68而形成接触孔，并随后由导电材料填充以形成源极/漏极触点84。适当微影及蚀刻技术用于形成穿过不同层的接触孔。
在形成接触孔之后，硅化物层86选择性地形成于由接触孔暴露的磊晶源极/漏极特征62、磊晶源极/漏极特征66的顶表面上方。硅化物层86将磊晶源极/漏极特征62、磊晶源极/漏极特征66电性耦接至随后形成的互连结构。硅化物层86的形成可通过沉积金属源层以覆盖包括磊晶源极/漏极特征62的暴露表面的暴露表面，及执行快速热退火制程。在一些实施例中，金属源层包括选自W、Co、Ni、Ti、Mo及Ta的金属层，或选自氮化钨、氮化钴、氮化镍、氮化钛、氮化钼及氮化钽的金属氮化物层。在形成金属源层之后，执行快速热退火制程，例如在约700℃与约900℃之间的温度下的快速退火。在快速退火制程期间，金属源层在磊晶源极/漏极特征62、磊晶源极/漏极特征66上方的部分与磊晶源极/漏极特征62、磊晶源极/漏极特征66中的硅反应，以形成硅化物层86。随后去除金属源层的未反应部分。在一些实施例中，硅化物层86包括WSi、CoSi、NiSi、TiSi、MoSi及TaSi的一或多者。在一些实施例中，硅化物层86的厚度范围在约3nm与约10nm之间。
在形成硅化物层86之后，沉积导电材料以填充接触孔及形成栅极触点82及源极/漏极触点84。在一些实施例中，栅极触点82的导电材料层可通过CVD、PVD、电镀、ALD或其他适当技术而形成。在一些实施例中，栅极触点82及源极/漏极触点84的导电材料包括TiN、TaN、Ta、Ti、Hf、Zr、Ni、W、Co、Cu、Ag、Al、Zn、Ca、Au、Mg、Mo、Cr等。随后，执行CMP制程以去除导电材料层在硬遮罩层80的顶表面上的一部分。
本文描述的各种实施例或示例相较于现有技术提供多个优势。根据本公开的实施例，在形成源极/漏极特征之前，形成未掺杂或低掺杂磊晶层。未掺杂或低掺杂磊晶层保护源极/漏极特征在置换栅极制程期间不受损坏，并且亦防止平台装置中的漏电流。
应当理解，并非所有优点必须在本文中论述，所有实施例或示例不需要特定的优点，并且其他实施例或示例可以提供不同的优点。
本公开的一些实施例提供一种半导体装置。半导体装置包括具有第一浓度的掺杂剂的第一磊晶特征、与第一磊晶特征接触的第一源极/漏极特征，其中第一源极/漏极特征包括第二浓度的掺杂剂，且第二浓度高于第一浓度。半导体装置包括接触第一源极/漏极特征及第一磊晶特征的半导体通道、接触第一源极/漏极特征及第一磊晶特征的内部间隔物，及栅极结构，其中栅极结构接触内部间隔物及第一磊晶特征的一部分。
在一些实施例中，第一磊晶特征包括磊晶形成的硅层。在一些实施例中，第一磊晶特征为未掺杂磊晶硅层，以及第一浓度为掺杂剂的本征浓度。在一些实施例中，掺杂剂为P型掺杂剂及N型掺杂剂中的一者。在一些实施例中，半导体装置进一步包括第二磊晶特征以及接触第二磊晶特征的第二源极/漏极特征，其中第一磊晶特征及第二磊晶特征位于半导体通道的相对端上，第二源极/漏极特征包括第二浓度的掺杂剂。在一些实施例中，半导体装置进一步包括接触第一源极/漏极特征的一或多个纳米片通道，且栅极结构及内部间隔物围绕一或多个纳米片通道形成。
本公开的一些实施例提供一种半导体装置。半导体装置包括从基板延伸的半导体鳍片、设置于半导体鳍片上方的一或多个半导体通道、形成于半导体鳍片上方并围绕一或多个半导体通道中每一者的栅极介电层、第一源极/漏极特征、第二源极/漏极特征，其中第一源极/漏极特征及第二源极/漏极特征连接至一或多个半导体通道的每一者的相对端上。半导体装置包括形成于栅极介电层与第一源极/漏极特征之间的第一内部间隔物、形成于栅极介电层与第二源极/漏极特征之间的第二内部间隔物，其中第一内部间隔物及第二内部间隔物倚靠栅极介电层形成。半导体装置包括第一磊晶特征及第二磊晶特征，其中第一磊晶特征及第二磊晶特征接触半导体鳍片的相对端上，第一磊晶特征接触第一源极/漏极特征及第一内部间隔物，以及第二磊晶特征接触第二源极/漏极特征及第二内部间隔物。
在一些实施例中，第一磊晶特征包括磊晶形成的硅层。在一些实施例中，磊晶形成的硅层为未掺杂层。在一些实施例中，磊晶形成的硅层包括第一浓度的第一掺杂剂。在一些实施例中，第一源极/漏极特征包括第二浓度的第二掺杂剂，第一掺杂剂及第二掺杂剂是相同类型，及第二浓度高于第一浓度。在一些实施例中，第一磊晶特征与第一源极/漏极特征之间的界面延伸横跨源极/漏极特征并与第一内部间隔物相交。在一些实施例中，第一磊晶特征接触邻近半导体鳍片的栅极介电层。在一些实施例中，一或多个半导体通道延伸超出第一内部间隔物以接触第一源极/漏极特征。
本公开的一些实施例提供一种制造半导体装置的方法。方法包括形成半导体鳍片、在半导体鳍片的侧面上形成包覆层、在半导体鳍片上方形成牺牲栅极结构、蚀刻半导体鳍片以在牺牲栅极结构的相对侧上形成两个源极/漏极凹槽、在牺牲栅极结构下方的半导体鳍片的暴露表面上方形成内部间隔物、在源极/漏极凹槽中的每一者中形成磊晶特征，及在对应源极/漏极凹槽中的磊晶特征上形成源极/漏极特征，其中磊晶特征的上表面接触对应源极/漏极凹槽中的内部间隔物。
在一些实施例中，形成磊晶特征包括以自下而上方式磊晶形成硅层。在一些实施例中，形成磊晶特征包括利用第一浓度的掺杂剂掺杂硅层。在一些实施例中，形成源极/漏极特征包括利用第二浓度的掺杂剂掺杂源极/漏极特征，以及第二浓度高于第一浓度。在一些实施例中，方法进一步包括蚀刻包覆层的在牺牲栅极结构下方的一部分，以形成内部间隔物的间隔物空腔，以及形成内部间隔物于间隔物空腔中。在一些实施例中，方法进一步包括去除牺牲栅极结构下方的包覆层，以形成栅极空腔，以及在暴露于栅极空腔的表面上形成栅极介电层。
前面概述一些实施例的特征，使得本领域技术人员可更好地理解本公开的观点。本领域技术人员应该理解，他们可以容易地使用本公开做为设计或修改其他制程和结构的基础，以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，可以进行各种改变、替换和变更。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一第一磊晶特征，其中该第一磊晶特征包括一第一浓度的一掺杂剂；
一第一源极/漏极特征，接触该第一磊晶特征，其中该第一源极/漏极特征包括一第二浓度的该掺杂剂，以及该第二浓度高于该第一浓度；
一半导体通道，接触该第一源极/漏极特征及该第一磊晶特征；
一内部间隔物，接触该第一源极/漏极特征及该第一磊晶特征；以及
一栅极结构，其中该栅极结构接触该内部间隔物及该第一磊晶特征的一部分。
2.根据权利要求1所述的半导体装置，其特征在于，进一步包括：
一第二磊晶特征，其中该第一磊晶特征及该第二磊晶特征位于该半导体通道的相对端上；以及
一第二源极/漏极特征，接触该第二磊晶特征，其中该第二源极/漏极特征包括该第二浓度的该掺杂剂。
3.一种半导体装置，其特征在于，包括：
一半导体鳍片，从一基板延伸；
一或多个半导体通道，设置在该半导体鳍片上方；
一栅极介电层，形成在该半导体鳍片上方并围绕该一或多个半导体通道中的每一者；
一第一源极/漏极特征；
一第二源极/漏极特征，其中该第一源极/漏极特征及第二源极/漏极特征连接至该一或多个半导体通道中每一者的相对端上；
一第一内部间隔物，形成在该栅极介电层与该第一源极/漏极特征之间；
一第二内部间隔物，形成在该栅极介电层与该第二源极/漏极特征之间，其中该第一内部间隔物及该第二内部间隔物倚靠该栅极介电层形成；
一第一磊晶特征；以及
一第二磊晶特征，其中该第一磊晶特征及该第二磊晶特征接触半导体鳍片的相对端上，该第一磊晶特征接触该第一源极/漏极特征及该第一内部间隔物，及该第二磊晶特征接触该第二源极/漏极特征及该第二内部间隔物。
4.根据权利要求3所述的半导体装置，其特征在于，该第一磊晶特征包括一磊晶形成的硅层。
5.根据权利要求4所述的半导体装置，其特征在于，该磊晶形成的硅层包括一第一浓度的一第一掺杂剂。
6.根据权利要求5所述的半导体装置，其特征在于，该第一源极/漏极特征包括一第二浓度的一第二掺杂剂，该第一掺杂剂及该第二掺杂剂是相同类型，及该第二浓度高于该第一浓度。
7.根据权利要求3所述的半导体装置，其特征在于，该第一磊晶特征与该第一源极/漏极特征之间的一界面延伸横跨该源极/漏极特征并与该第一内部间隔物相交。
8.根据权利要求3所述的半导体装置，其特征在于，该一或多个半导体通道延伸超出该第一内部间隔物以接触该第一源极/漏极特征。
9.一种制造半导体装置的方法，其特征在于，包括：
形成一半导体鳍片；
在该半导体鳍片的侧面上形成一包覆层；
在该半导体鳍片上方形成一牺牲栅极结构；
蚀刻该半导体鳍片以在该牺牲栅极结构的相对侧上形成多个源极/漏极凹槽；
在该牺牲栅极结构下方的该半导体鳍片的暴露表面上方形成一内部间隔物；
在所述多个源极/漏极凹槽的每一者中形成一磊晶特征，其中该磊晶特征的一上表面接触所述多个源极/漏极凹槽中对应一者的该内部间隔物；以及
在所述多个源极/漏极凹槽中对应一者的该磊晶特征上形成一源极/漏极特征。
10.根据权利要求9所述的方法，其特征在于，进一步包括蚀刻该包覆层的在该牺牲栅极结构下方的一部分，以形成该内部间隔物的一间隔物空腔，以及形成该内部间隔物于该间隔物空腔中。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763542B1 (ko) * 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
WO2013095377A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Self-aligned contact metallization for reduced contact resistance
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9224866B2 (en) * 2013-08-27 2015-12-29 Globalfoundries Inc. Suspended body field effect transistor
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US20150372143A1 (en) * 2014-06-20 2015-12-24 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9911849B2 (en) * 2015-12-03 2018-03-06 International Business Machines Corporation Transistor and method of forming same
KR102482877B1 (ko) * 2016-02-01 2022-12-29 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
KR102575366B1 (ko) * 2016-11-09 2023-09-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10008583B1 (en) * 2017-05-08 2018-06-26 Samsung Electronics Co., Ltd. Gate-all-around nanosheet field-effect transistors and methods of manufacturing the same
WO2019005059A1 (en) * 2017-06-29 2019-01-03 Intel Corporation CONTROL OF LEAKAGE LEAKS IN SEMICONDUCTOR DEVICES
US10121870B1 (en) * 2017-08-31 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with strain-relaxed buffer
US10256301B1 (en) * 2018-01-17 2019-04-09 International Business Machines Corporation Nanosheet isolated source/drain epitaxy by surface treatment and incubation delay
US11152461B2 (en) * 2018-05-18 2021-10-19 Intel Corporation Semiconductor layer between source/drain regions and gate spacers
US11588052B2 (en) * 2018-08-06 2023-02-21 Intel Corporation Sub-Fin isolation schemes for gate-all-around transistor devices
US11450739B2 (en) * 2018-09-14 2022-09-20 Intel Corporation Germanium-rich nanowire transistor with relaxed buffer layer
US10923598B2 (en) * 2018-11-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and methods of forming the same
KR102673872B1 (ko) * 2019-03-20 2024-06-10 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10998234B2 (en) * 2019-05-14 2021-05-04 International Business Machines Corporation Nanosheet bottom isolation and source or drain epitaxial growth
KR20200136133A (ko) * 2019-05-27 2020-12-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20200136230A (ko) * 2019-05-27 2020-12-07 삼성전자주식회사 집적회로 장치 및 그 제조 방법
KR20200142158A (ko) * 2019-06-11 2020-12-22 삼성전자주식회사 반도체 장치
KR20200143988A (ko) * 2019-06-17 2020-12-28 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US11121037B2 (en) * 2019-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11756997B2 (en) * 2019-10-31 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same
US11715777B2 (en) * 2020-05-29 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

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