KR102482877B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 기판 상에서 제1 방향으로 게이트 구조물 공간의 폭을 한정하면서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 한 쌍의 폭 설정 패턴과, 게이트 구조물 공간 내에서 제2 방향을 따라 연장되는 게이트 전극층과, 게이트 구조물 공간 내에서 기판과 게이트 전극과의 사이에 개재된 게이트 절연막과, 한 쌍의 폭 설정 패턴 위에서 게이트 전극층의 양 측벽을 덮는 절연 스페이서를 포함하고, 한 쌍의 폭 설정 패턴은 상기 절연 스페이서의 탄소 함량비보다 더 큰 탄소 함량비를 가진다.

Description

집적회로 소자 및 그 제조 방법{Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다. 특히, 트랜지스터의 사이즈가 축소됨에 따라 감소된 게이트 길이로 원하는 퍼포먼스를 유지하고 누설 전류 발생을 억제하기 위하여는 게이트 길이를 일정하게 유지하는 것이 중요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 미세화된 트랜지스터에서 게이트 전극층의 연장 방향을 따라 일정한 게이트 길이를 가짐으로써 트랜지스터의 퍼포먼스를 향상시킬 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 다운-스케일링에 따라 미세화된 트랜지스터에서 트랜지스터의 퍼포먼스를 향상시키기 위하여 게이트 전극층의 연장 방향을 따라 일정한 게이트 길이를 가지도록 형성할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 제1 방향으로 게이트 구조물 공간의 폭을 한정하면서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 한 쌍의 폭 설정 패턴과, 상기 게이트 구조물 공간 내에서 상기 제2 방향을 따라 연장되는 게이트 전극층과, 상기 게이트 구조물 공간 내에서 상기 기판과 상기 게이트 전극과의 사이에 개재된 게이트 절연막과, 상기 한 쌍의 폭 설정 패턴 위에서 상기 게이트 전극층의 양 측벽을 덮는 절연 스페이서를 포함하고, 상기 한 쌍의 폭 설정 패턴은 상기 절연 스페이서의 탄소 함량비보다 더 큰 탄소 함량비를 가진다.
상기 게이트 전극층은 상기 제1 방향을 따라 상기 제1 폭보다 작은 게이트 길이를 가질 수 있다.
상기 게이트 절연막은 상기 한 쌍의 폭 설정 패턴에 접할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 절연 스페이서는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막을 포함하고, 상기 한 쌍의 폭 설정 패턴은 상기 제1 탄소 함유 절연막으로부터 이격되어 있고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유막을 포함할 수 있다.
상기 절연 스페이서는 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막을 포함하고, 상기 한 쌍의 폭 설정 패턴은 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 한 쌍의 폭 설정 패턴 중 적어도 하나는 상기 절연 스페이서의 저면에 대면하는 수평 연장부를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 한 쌍의 폭 설정 패턴 중 적어도 하나는 상기 절연 스페이서의 저면에 대면하는 수평 연장부와, 상기 게이트 전극층의 측벽에 대면하는 수직 연장부를 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 절연 스페이서는 상기 한 쌍의 폭 설정 패턴 위에서 상기 게이트 전극층의 측벽에 대면하는 탄소 함유 절연막과, 상기 한 쌍의 폭 설정 패턴 위에서 상기 탄소 함유 절연막과 상기 한 쌍의 폭 설정 패턴과의 사이에 개재된 실리콘 질화막을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 절연 스페이서는 상기 한 쌍의 폭 설정 패턴 위에서 상기 게이트 전극층의 측벽에 대면하는 탄소 함유 절연막과, 상기 기판과 상기 한 쌍의 폭 설정 패턴과의 사이에 개재된 실리콘 질화막을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 한 쌍의 폭 설정 패턴은 10 ∼ 25 원자%의 범위 내에서 선택되는 탄소 함량을 가지고, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 절연 스페이서는 제1 산소 함량비를 가지는 제1 탄소 함유 절연막을 포함할 수 있다. 그리고, 상기 한 쌍의 폭 설정 패턴은 상기 제1 산소 함량비보다 더 작은 제2 산소 함량비를 가지는 제2 탄소 함유 절연막으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에 돌출되고 제1 방향으로 연장되는 핀형 활성 영역과, 상기 핀형 활성 영역의 하부 측벽을 덮는 소자분리막과, 상기 핀형 활성 영역 및 상기 소자분리막 위에서 상기 제1 방향으로 게이트 구조물 공간의 폭을 한정하면서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 한 쌍의 폭 설정 패턴과, 상기 핀형 활성 영역의 상면 및 양 측벽을 덮고 상기 게이트 구조물 공간 내에서 상기 제2 방향을 따라 연장되는 게이트 전극층과, 상기 게이트 구조물 공간 내에서 상기 핀형 활성 영역과 상기 게이트 전극층과의 사이에 개재된 게이트 절연막과, 상기 한 쌍의 폭 설정 패턴 위에서 상기 게이트 전극층의 양 측벽을 덮는 절연 스페이서를 포함하고, 상기 한 쌍의 폭 설정 패턴은 상기 절연 스페이서의 탄소 함량비보다 더 큰 탄소 함량비를 가진다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 절연 스페이서는 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막을 포함하고, 상기 한 쌍의 폭 설정 패턴은 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 한 쌍의 폭 설정 패턴 중 적어도 하나는 상기 제1 방향으로 연장되는 수평 연장부를 포함하고, 상기 절연 스페이서는 상기 수평 연장부를 사이에 두고 상기 핀형 활성 영역과 이격되어 있을 수 있다. 일부 실시예들에서, 상기 수평 연장부는 상기 핀형 활성 영역에 접할 수 있다. 다른 일부 실시예들에서, 상기 수평 연장부는 상기 핀형 활성 영역으로부터 이격될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 한 쌍의 폭 설정 패턴 중 적어도 하나는 상기 제1 방향으로 연장되는 수평 연장부와, 상기 게이트 전극층의 측벽에 대면하는 수직 연장부를 포함하고, 상기 게이트 절연막은 상기 수직 연장부에 접할 수 있다. 일부 실시예들에서, 상기 한 쌍의 폭 설정 패턴은 상기 핀형 활성 영역에 접할 수 있다. 다른 일부 실시예들에서, 상기 한 쌍의 폭 설정 패턴은 상기 핀형 활성 영역으로부터 이격될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 절연 스페이서는 상기 한 쌍의 폭 설정 패턴을 사이에 두고 상기 핀형 활성 영역으로부터 이격되어 있고, 상기 절연 스페이서는 상기 한 쌍의 폭 설정 패턴 위에서 상기 게이트 전극층의 측벽에 대면하는 실리콘 질화막과, 상기 한 쌍의 폭 설정 패턴 위에서 상기 실리콘 질화막을 덮는 탄소 함유 절연막을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 절연 스페이서는 상기 한 쌍의 폭 설정 패턴을 사이에 두고 상기 핀형 활성 영역으로부터 이격되어 있는 탄소 함유 절연막과, 상기 핀형 활성 영역과 상기 한 쌍의 폭 설정 패턴과의 사이에 개재된 실리콘 질화막을 포함하고, 상기 탄소 함유 절연막과 상기 실리콘 질화막은 상기 한 쌍의 폭 설정 패턴을 사이에 두고 서로 이격될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판으로부터 돌출되고 제1 레벨의 상면을 가지는 핀형 활성 영역과, 상기 핀형 활성 영역의 상면으로부터 이격된 제2 레벨에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 채널 영역을 가지는 나노시트와, 상기 핀형 활성 영역 위에서 게이트 구조물 공간의 폭을 한정하면서 상기 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 한 쌍의 폭 설정 패턴과, 상기 게이트 구조물 공간 내에서 상기 핀형 활성 영역에 교차하는 방향으로 연장되고 상기 나노시트의 적어도 일부를 포위하는 게이트와, 상기 게이트 구조물 공간 내에서 상기 나노시트와 상기 게이트와의 사이에 개재되고 상기 한 쌍의 폭 설정 패턴과 접해 있는 게이트 절연막과, 상기 핀형 활성 영역 상에 형성되고 상기 나노시트의 일단에 연결된 소스/드레인 영역과, 상기 한 쌍의 폭 설정 패턴 위에서 상기 게이트의 측벽을 덮는 절연 스페이서와, 상기 핀형 활성 영역의 상면과 상기 나노시트와의 사이의 공간에서 상기 게이트와 상기 소스/드레인 영역과의 사이에 개재되는 제2 절연 스페이서를 포함하고, 상기 한 쌍의 폭 설정 패턴은 상기 절연 스페이서의 탄소 함량비보다 더 큰 탄소 함량비를 가진다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 절연 스페이서는 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막을 포함하고, 상기 한 쌍의 폭 설정 패턴은 10 ∼ 25 원자%의 범위 내에서 선택되고, 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막을 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 한 쌍의 폭 설정 패턴은 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제2 절연 스페이서는 상기 핀형 활성 영역과 상기 나노시트와의 사이에서 상기 게이트 절연막에 접하는 내측 폭 설정 패턴과, 상기 내측 폭 설정 패턴을 사이에 두고 상기 게이트 절연막으로부터 이격된 내측 절연 패턴을 포함하고, 상기 내측 폭 설정 패턴은 상기 절연 스페이서의 탄소 함량비보다 더 큰 탄소 함량비를 가질 수 있다. 일부 실시예들에서, 상기 제2 절연 스페이서의 내측 폭 설정 패턴과 상기 한 쌍의 폭 설정 패턴은 각각 10 ∼ 25 원자%의 범위 내에서 선택되는 탄소 함량비를 가지고, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에서 제1 방향으로 게이트 구조물 공간의 폭을 한정하면서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 한 쌍의 폭 설정 패턴을 형성한다. 상기 한 쌍의 폭 설정 패턴 위에 절연 스페이서를 형성한다. 상기 게이트 구조물 공간 내에서 상기 제2 방향을 따라 연장되고 상기 절연 스페이서에 대면하는 측벽을 가지는 게이트 전극층과, 상기 게이트 구조물 공간 내에서 상기 기판과 상기 게이트 전극층과의 사이에 개재된 게이트 절연막을 포함하는 게이트 구조물을 형성한다. 상기 한 쌍의 폭 설정 패턴은 상기 절연 스페이서의 탄소 함량비보다 더 큰 탄소 함량비를 가지도록 형성된다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 절연 스페이서를 형성하는 단계는 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막을 형성하는 단계를 포함할 수 있다. 그리고, 상기 한 쌍의 폭 설정 패턴을 형성하는 단계는 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막을 형성하는 단계를 포함할 수 있다.
상기 한 쌍의 폭 설정 패턴을 형성하는 단계는 실리콘 원자 및 탄소 원자를 모두 포함하는 화합물로 이루어지는 전구체를 사용하여 실리콘 및 탄소를 함유하는 막을 형성하는 단계를 포함할 수 있다. 상기 절연 스페이서를 형성하는 단계는 제1 온도 하에서 제1 탄소 함량비를 가지는 제1 탄소 함유막을 형성하는 단계를 포함하고, 상기 한 쌍의 폭 설정 패턴을 형성하는 단계는 상기 제1 온도보다 낮은 제2 온도 하에서 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 게이트 구조물 공간의 폭을 한정하는 폭 설정 패턴을 포함한다. 상기 폭 설정 패턴은 게이트 전극층을 포함하는 게이트 구조물이 형성되는 공간의 폭을 일정하게 유지하도록 하는 역할을 할 수 있다. 따라서, 상기 게이트 전극층의 게이트 길이가 일정하게 유지됨으로써 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 1b는 도 1a에 예시한 집적회로 소자의 예시적인 구성을 도시한 사시도이고, 도 1c는 도 1b의 C - C' 선 단면도이고, 도 1d는 도 1b의 D - D' 선 단면도이다.
도 2a 내지 도 2l은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 7a 내지 도 7e는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 10c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 10a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 평면 레이아웃 다이어그램이고, 도 10b는 도 10a의 X - X' 선 단면도이고, 도 10c는 도 10a의 Y - Y' 선 단면도이다.
도 11은 도 10a 내지 도 10c에 예시한 집적회로 소자 중 폭 설정 패턴이 포함된 일부 영역을 확대하여 도시한 단면도이다.
도 12는 도 10a 내지 도 10c에 예시한 집적회로 소자 중 제2 절연 스페이서가 포함된 일부 영역을 확대하여 도시한 단면도이다.
도 13a 내지 도 13j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다. 본 명세서에서, "실리콘 산화막"이라 함은 다른 정의가 없는 한 SiO2 막을 의미할 수 있다. 본 명세서에서, "실리콘 질화막"이라 함은 다른 정의가 없는 한 Si3N4 막을 의미할 수 있다. 본 명세서에서, "폭"이라 함은 다른 정의가 없는 한 핀형 활성 영역(FA)의 길이 방향 (X 방향)을 따르는 크기를 의미할 수 있다. 본 명세서에서 "나노시트(nanosheet)"라 함은 약 1 ∼ 100 nm의 두께를 가지는 2 차원 구조체를 의미할 수 있다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 1b는 도 1a에 예시한 집적회로 소자의 예시적인 구성을 도시한 사시도로서, FinFET 구조를 가지는 트랜지스터를 포함하는 집적회로 소자(100)의 요부(essential parts) 사시도이고, 도 1c는 도 1b의 C - C' 선 단면도이고, 도 1d는 도 1b의 D - D' 선 단면도이다.
도 1a 내지 도 1d를 참조하면, 집적회로 소자(100)는 기판(110) 상에 돌출된 핀형 활성 영역(FA)을 포함한다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1 - zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(110) 상에 NMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 핀형 활성 영역(FA)은 기판(110)에 형성된 트렌치(T)에 의해 한정될 수 있다. 상기 핀형 활성 영역(FA)은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출되고, 기판(110) 상에서 일 방향 (도 1a 및 도 1b에서 X 방향)을 따라 연장될 수 있다. 상기 기판(110) 상에는 상기 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(112)이 형성되어 있다. 상기 핀형 활성 영역(FA)은 소자분리막(112) 위로 핀 형상으로 돌출되어 있다.
상기 핀형 활성 영역(FA)은 상부에 채널 영역(CH)을 포함한다. 상기 핀형 활성 영역(FA)의 하부 측벽은 소자분리막(112)으로 덮여 있다.
일부 실시예들에서, 상기 핀형 활성 영역(FA)의 채널 영역(CH)은 단일 물질로 이루어질 수 있다. 예를 들면, 상기 핀형 활성 영역(FA)은 상기 채널 영역(CH)을 포함한 모든 영역이 Si으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 핀형 활성 영역(FA) 중 일부는 Ge로 이루어지고, 상기 핀형 활성 영역(FA) 중 다른 일부는 Si로 이루어질 수 있다.
상기 핀형 활성 영역(FA)의 채널 영역(CH)은 인터페이스막(interfacial layer)(122)으로 덮여 있다. 상기 인터페이스막(122) 위에는 핀형 활성 영역(FA)의 양 측벽 및 상면을 덮는 게이트 절연막(124) 및 게이트 전극층(170)이 상기 핀형 활성 영역(FA)의 연장 방향에 교차하는 방향 (Y 방향)으로 연장되어 있다.
상기 핀형 활성 영역(FA)과 상기 게이트 전극층(170)이 교차하는 부분에서 트랜지스터(TR)가 형성될 수 있다. 상기 트랜지스터(TR)는 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다. 상기 MOS 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구성할 수 있다.
일부 실시예들에서, 상기 소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 등과 같은 실리콘 함유 절연막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 소자분리막(112)은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 소자분리막(112)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 소자분리막(112)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
일부 실시예들에서, 상기 인터페이스막(122)은 핀형 활성 영역(FA)의 표면을 산화시켜 얻어질 수 있다. 상기 인터페이스막(122)은 핀형 활성 영역(FA)에 접할 수 있다. 상기 인터페이스막(122)은 핀형 활성 영역(FA)과 게이트 절연막(124)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다.
일부 실시예들에서, 상기 인터페이스막(122)은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, Ga 산화막, Ge 산화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 인터페이스막(122)은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막(122)은 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 인터페이스막(122)은 생략될 수 있다.
상기 게이트 절연막(124)은 인터페이스막(122) 및 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(124)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 게이트 절연막(124)은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 게이트 절연막(124)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 게이트 절연막(124)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 게이트 절연막(124)은 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 전극층(170)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 전극층(170)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 상기 게이트 전극층(170)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
상기 핀형 활성 영역(FA) 상에 차례로 형성된 인터페이스막(122), 게이트 절연막(124), 및 게이트 전극층(170)은 게이트 구조물(GS)을 구성한다.
상기 핀형 활성 영역(FA) 위에는 상기 게이트 전극층(170)의 양 측벽을 덮는 절연 스페이서(140)가 형성되어 있다.
일부 실시예들에서, 상기 절연 스페이서(140)는 게이트 전극층(170) 측으로부터 상기 게이트 전극층(170)과 멀어지는 방향으로 차례로 적층된 제1 절연 스페이서(142) 및 제2 절연 스페이서(144)를 포함한다.
상기 게이트 전극층(170)의 양 측벽과 절연 스페이서(140)와의 사이에는 한 쌍의 폭 설정 패턴(130)이 형성되어 있다. 상기 절연 스페이서(140)는 상기 한 쌍의 폭 설정 패턴(130) 위에서 상기 게이트 전극층(170)의 양 측벽을 덮도록 형성될 수 있다.
도 1에 예시한 집적회로 소자(100)에서, 한 쌍의 폭 설정 패턴(130)은 인터페이스막(122), 게이트 절연막(124), 및 게이트 전극층(170)을 포함하는 게이트 구조물(GS)이 형성되는 공간의 폭(W1), 특히 핀형 활성 영역(FA)의 연장 방향 (X 방향)에서 상기 게이트 구조물(GS)이 형성되는 공간의 폭(W1)을 일정하게 유지하도록 하는 역할을 할 수 있다. 상기 게이트 전극층(170)은 핀형 활성 영역(FA)의 연장 방향 (X 방향)을 따라 상기 게이트 구조물 공간의 폭(W1)보다 작은 게이트 길이(Lg1)를 가질 수 있다. 상기 한 쌍의 폭 설정 패턴(130) 사이에서 게이트 구조물(GS)이 형성되는 공간의 폭(W1)이 일정하게 유지됨에 따라, 상기 게이트 전극층(170)의 게이트 길이(Lg1)가 일정하게 유지될 수 있다.
일부 실시예들에서, 절연 스페이서(140) 중 제1 절연 스페이서(142)는 실리콘 질화막으로 이루어질 수 있다. 상기 제2 절연 스페이서(144)는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 절연 스페이서(144)를 구성하는 제1 탄소 함유 절연막은 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 상기 SiCN은 실리콘(Si), 탄소(C), 및 질소(N)을 함유하는 물질을 의미한다. 상기 SiOCN은 실리콘(Si), 산소(O), 탄소(C), 및 질소(N)을 함유하는 물질을 의미한다.
상기 한 쌍의 폭 설정 패턴(130)은 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막으로 이루어질 수 있다. 일부 실시예들에서, 절연 스페이서(140) 중 제2 절연 스페이서(144)를 구성하는 제1 탄소 함유 절연막은 약 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지고, 상기 한 쌍의 폭 설정 패턴(130)을 구성하는 제2 탄소 함유 절연막은 약 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가질 수 있다. 일부 실시예들에서, 상기 한 쌍의 폭 설정 패턴(130)은 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 상기 제2 절연 스페이서(144)를 구성하는 제1 탄소 함유 절연막은 약 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지는 SiOCN 막으로 이루어지고, 상기 한 쌍의 폭 설정 패턴(130)을 구성하는 제2 탄소 함유 절연막은 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 SiOCN 막 또는 SiCN 막으로 이루어질 수 있다.
일부 실시예들에서, 상기 제2 절연 스페이서(144)를 구성하는 제1 탄소 함유 절연막은 약 25 ∼ 50 원자%의 범위 내에서 선택되는 제1 산소 함량비를 가지는 SiOCN 막으로 이루어지고, 상기 한 쌍의 폭 설정 패턴(130)을 구성하는 제2 탄소 함유 절연막은 상기 제1 산소 함량비보다 더 작은 제2 산소 함량비를 가지는 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트 구조물(GS)에서, 인터페이스막(122) 및 게이트 절연막(124)은 상기 한 쌍의 폭 설정 패턴(130)에 직접 접하도록 형성될 수 있다.
상기 한 쌍의 폭 설정 패턴(130)은 상기 절연 스페이서(140)의 저면에 대면하는 수평 연장부(130H)와, 상기 게이트 전극층(170)의 측벽에 대면하는 수직 연장부(130V)를 포함할 수 있다. 상기 수평 연장부(130H)는 핀형 활성 영역(FA)의 연장 방향 (X 방향)을 따라 연장될 수 있다. 상기 절연 스페이서(140)는 상기 수평 연장부(130H)를 사이에 두고 핀형 활성 영역(FA)과 이격될 수 있다. 상기 수평 연장부(130H)는 상기 핀형 활성 영역(FA)에 접해 있을 수 있다.
상기 핀형 활성 영역(FA) 중 상기 게이트 전극층(170)의 양 측에는 한 쌍의 소스/드레인 영역(150)이 형성될 수 있다. 상기 한 쌍의 소스/드레인 영역(150)은 상기 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 상기 소스/드레인 영역(150)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 에피택셜 성장된 복수의 SiGe 층을 포함하는 임베디드 SiGe 구조 등으로 이루어질 수 있다.
상기 게이트 전극층(170)의 양 측에서 상기 절연 스페이서(140) 및 소스/드레인 영역(150)을 덮는 게이트간 절연막(160)이 형성될 수 있다. 상기 게이트간 절연막(160)은 게이트 전극층(170)의 주변에서 소스/드레인 영역(150)을 덮도록 형성될 수 있다. 상기 게이트간 절연막(160)은 실리콘 산화막으로 이루어질 수 있다.
도 2a 내지 도 2l은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 2a 내지 도 2l을 참조하여, 도 1a 내지 도 1d에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 2a 내지 도 2l에는 각각 도 1b의 C - C' 선 단면에 대응하는 구성과, 도 1b의 D - D' 선 단면에 대응하는 구성이 공정 순서에 따라 예시되어 있다. 도 2a 내지 도 2l에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 2a를 참조하면, 기판(110) 상에 복수의 패드산화막 패턴(12) 및 복수의 마스크 패턴(14)을 형성한다.
상기 복수의 패드산화막 패턴(12) 및 복수의 마스크 패턴(14)은 기판(110) 상에서 일 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다.
일부 실시예들에서, 상기 복수의 패드산화막 패턴(12)은 상기 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 상기 복수의 마스크 패턴(14)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 2b를 참조하면, 복수의 마스크 패턴(14)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 기판(110)에 복수의 트렌치(T)를 형성한다. 상기 복수의 트렌치(T)가 형성됨에 따라, 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (X 방향)으로 연장되는 예비 핀형 활성 영역(PA)이 얻어질 수 있다.
도 2c를 참조하면, 예비 핀형 활성 영역(PA)의 주위에서 복수의 트렌치(T)를 채우는 예비 소자분리막(112P)을 형성한다.
상기 예비 소자분리막(112P)을 형성하기 위하여, 복수의 트렌치(T)의 내부를 채우도록 절연물, 예를 들면 산화물을 퇴적한 후, 퇴적된 절연물을 어닐링(annealing)할 수 있다.
상기 예비 소자분리막(112P)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 예비 소자분리막(112P)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다.
상기 예비 소자분리막(112P) 형성을 위한 어닐링 공정은 퍼니스(furnace) 또는 RTP (rapid thermal processing) 챔버를 이용하여 수행될 수 있다. 예를 들면, 상기 어닐링은 RTP 챔버를 이용하여 약 700 ∼ 1100 ℃의 온도하에서 수 초 내지 수 분 동안 수행될 수 있다.
도 2d를 참조하면, 예비 핀형 활성 영역(PA)을 덮는 복수의 마스크 패턴(14) 및 복수의 패드산화막 패턴(12)(도 2c 참조)을 제거하고, 예비 소자분리막(112P)을 상부로부터 일부 제거하기 위한 리세스(recess) 공정을 수행한다.
그 결과, 높이가 낮아진 소자분리막(112)이 얻어지고, 예비 핀형 활성 영역(PA)으로부터 핀형 활성 영역(FA)이 얻어질 수 있다.
상기 복수의 마스크 패턴(14)이 실리콘 질화막으로 이루어진 경우, 상기 복수의 마스크 패턴(14)을 제거하기 위하여, 에천트, 예를 들면 H3PO4를 사용하는 습식 식각 공정을 수행할 수 있다. 상기 복수의 패드산화막 패턴(12)을 제거하기 위하여, 예를 들면 DHF (diluted HF)를 사용하는 습식 식각 공정을 수행할 수 있다.
상기 예비 소자분리막(112P)에 대하여 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다. 일부 실시예들에서, 상기 예비 소자분리막(112P)의 리세스 공정을 위하여, 에천트로서 NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide) 등을 이용하는 습식 식각 공정, 또는 ICP (inductively coupled plasma), TCP (transformer coupled plasma), ECR (electron cyclotron resonance), RIE (reactive ion etch) 등과 같은 건식 식각 공정을 이용할 수 있다. 건식 식각을 이용하여 상기 예비 소자분리막(112P)의 리세스 공정을 수행하는 경우, CF4 등과 같은 불소 함유 가스, Cl2와 같은 염소 함유 가스, HBr 등을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 리세스 공정을 수행하는 동안 노출되는 예비 핀형 활성 영역(PA) (도 2 c 참조) 각각의 상부가 플라즈마 등의 식각 분위기 및/또는 후속의 세정 분위기에 노출될 수 있다. 그 결과, 식각, 산화 및/또는 세정에 노출되는 예비 핀형 활성 영역(PA)의 상부에서는 이들의 외측 표면으로부터 일부가 소모되어, 도 2d에 예시한 바와 같이 상부의 폭이 감소된 핀형 활성 영역(FA)이 얻어질 수 있다.
일부 실시예들에서, 소자분리막(112) 위로 노출된 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 2e를 참조하면, 기판(110) 상의 핀형 활성 영역(FA) 및 소자분리막(112) 위에 더미 게이트 절연막(D120) 및 더미 게이트 전극층(D170)을 형성한다.
일부 실시예들에서, 상기 더미 게이트 절연막(D120) 및 더미 게이트 전극층(D170)을 형성하기 위하여 기판(110) 상에 더미 게이트 절연막(D120) 및 예비 더미 게이트 전극층을 형성하고, 상기 예비 더미 게이트 전극층 위에 마스크 패턴(22)을 형성한 후 상기 마스크 패턴(22)을 식각 마스크로 이용하여 상기 예비 더미 게이트 전극층을 식각하는 공정을 수행할 수 있다.
핀형 활성 영역(FA) 상에 차례로 형성된 더미 게이트 절연막(D120), 더미 게이트 전극층(D170), 및 마스크 패턴(22)은 더미 구조물(DS)을 구성한다.
일부 실시예들에서, 상기 더미 게이트 절연막(D120)은 실리콘 산화막으로 이루어지고, 더미 게이트 전극층(D170)은 폴리실리콘으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 더미 게이트 절연막(D120)은 열산화 공정에 의해 형성될 수 있다. 이 경우, 도 2e에 예시한 바와 같이, 상기 더미 게이트 절연막(D120)은 핀형 활성 영역(FA)의 표면 위에만 형성될 수 있다. 다른 일부 실시예들에서, 상기 더미 게이트 절연막(D120)은 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다. 이 경우, 상기 더미 게이트 절연막(D120)은, 도 2e에 예시된 바와 달리, 핀형 활성 영역(FA)의 표면 뿐 만 아니라 소자분리막(112)의 상면을 덮도록 연장될 수 있다.
상기 더미 게이트 전극층(D170)은 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다.
도 2f를 참조하면, 기판(110) 상의 전면에 더미 게이트 절연막(D120) 및 더미 게이트 전극층(D170)의 양 측벽을 덮는 폭 설정막(130A) 및 스페이서용 절연막(140A)을 차례로 형성한다. 상기 스페이서용 절연막(140A)은 상기 폭 설정막(130A) 상에 차례로 형성되는 스페이서용 제1 절연막(142A) 및 스페이서용 제2 절연막(144A)을 포함할 수 있다. 일부 실시예들에서, 상기 스페이서용 제1 절연막(142A)은 실리콘 질화막으로 이루어지고, 상기 스페이서용 제2 절연막(144A)은 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
상기 폭 설정막(130A)은 SiCN, SiOCN, 또는 이들의 조합으로 이루어질 수 있다. 단, 상기 폭 설정막(130A)은 상기 스페이서용 절연막(140A)을 구성하는 스페이서용 제2 절연막(144A)에서의 탄소 함량비보다 더 큰 탄소 함량비를 가지는 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 폭 설정막(130A)을 형성하기 위하여, ALD 또는 CVD 공정을 이용할 수 있다. 예를 들면, SiCN, SiOCN, 또는 이들의 조합으로 이루어지는 폭 설정막(130A)을 형성하기 위하여 PEALD (plasma enhanced ALD) 공정을 이용할 수 있다. 상기 폭 설정막(130A) 형성을 위한 증착 공정은 비교적 저온인 약 600 ℃ 이하의 온도에서 수행될 수 있다. 상기 폭 설정막(130A)의 형성을 위한 증착 공정은 사용되는 탄소 전구체의 종류에 따라 더욱 낮은 온도인 500 ℃ 이하의 온도에서 수행될 수도 있다. 예를 들면, 상기 폭 설정막(130A) 형성을 위한 증착 공정은 약 400 ∼ 450 ℃의 온도 하에서 수행될 수 있다.
상기 폭 설정막(130A)의 형성을 위한 ALD 공정시 탄소 전구체로서, C1 ∼ C10의 알칸(alkane), C2 ∼ C10의 알켄(alkene), C1 ∼ C15의 알킬아민, C4 ∼ C15의 함질소(nitrogen-containing) 헤테로고리 화합물, C1 ∼ C20의 알킬실란, C1 ∼ C20의 알콕시실란, 및 C1 ∼ C20의 알킬실록산 중에서 선택되는 적어도 하나의 탄소 전구체를 사용할 수 있다.
C1 ∼ C10의 알칸은 메탄, 에탄, 프로판, 부탄, 펜탄, 헥산, 헵탄, 옥탄, 노난, 데칸, 또는 이들의 혼합물일 수 있다.
C2 ∼ C10의 알켄은 에틸렌, 프로필렌, 부텐, 펜텐, 헥센, 헵텐, 옥텐, 노넨, 데켄, 또는 이들의 혼합물일 수 있다.
C1 ∼ C15의 알킬아민은, 모노메틸아민, 디메틸아민, 트리메틸아민, 모노에틸아민, 디에틸아민, 트리에틸아민, 모노프로필아민, 디프로필아민, 트리프로필아민, 모노부틸아민, 디부틸아민, 트리부틸아민, 모노펜틸아민, 디펜틸아민, 트리펜틸아민, 모노헥실아민, 디헥실아민, 모노헵틸아민, 디헵틸아민, 모노옥틸아민, 모노노닐아민, 모노데실아민, 모노운데실아민, 모노도데실아민, 모노트리데실아민, 모노테트라데실아민, 모노펜타데실아민, 디메틸(에틸)아민, 디메틸(프로필)아민, 디메틸(부틸)아민, 디메틸(펜틸)아민, 디메틸(헥실)아민, 디메틸(헵틸)아민, 디메틸(옥틸)아민, 디메틸(노닐)아민, 디메틸(데실)아민, 디메틸(운데실)아민, 디메틸(도데실)아민, 디메틸(트리데실)아민, 디에틸(메틸)아민, 디에틸(프로필)아민, 디에틸(부틸)아민, 디에틸(펜틸)아민, 디에틸(헥실)아민, 디에틸(헵틸)아민, 디에틸(옥틸)아민, 디에틸(노닐)아민, 디에틸(데실)아민, 디에틸(운데실)아민, 디프로필(메틸)아민, 디프로필(에틸)아민, 디프로필(부틸)아민, 디프로필(펜틸)아민, 디프로필(헥실)아민, 디프로필(헵틸)아민, 디프로필(옥틸)아민, 디프로필(노닐)아민, 디부틸(메틸)아민, 디부틸(에틸)아민, 디부틸(프로필)아민, 디부틸(펜틸)아민, 디부틸(헥실)아민, 디부틸(헵틸)아민, 디펜틸(메틸)아민, 디펜틸(에틸)아민, 디펜틸(프로필)아민, 디펜틸(부틸)아민, 디헥실(메틸)아민, 디헥실(에틸)아민, 디헥실(프로필)아민, 디헵틸(메틸)아민, 디메틸(부테닐)아민, 디메틸(펜테닐)아민, 디메틸(헥세닐)아민, 디메틸(헵테닐)아민, 디메틸(옥테닐)아민, 디메틸(시클로펜틸)아민, 디메틸(시클로헥실)아민, 디메틸(시클로헵틸)아민, 비스(메틸 시클로펜틸)아민, (디메틸 시클로펜틸)아민, 비스(디메틸 시클로펜틸)아민, (에틸 시클로펜틸)아민, 비스(에틸시클로펜틸)아민, (메틸에틸 시클로펜틸)아민, 비스(메틸에틸 시클로펜틸)아민, N-메틸 에틸렌디아민, N-에틸 에틸렌디아민, N-프로필 에틸렌디아민 , N-부틸 에틸렌디아민, N-펜틸 에틸렌디아민 , N-헥실 에틸렌디아민 , N-헵틸에틸렌디아민 , N-옥틸 에틸렌디아민 , N-노닐 에틸렌디아민 , N-데실l 에틸렌디아민 , N-운데실 에틸렌디아민 , N-dodecyl 에틸렌디아민 등을 포함할 수 있다.
C1 ∼ C20의 알킬실란은 메틸실란 (methylsilane), 테트라메틸실란 (tetramethylsilane, TMS), 테트라에틸실란 (tetraethylsilane, TES), 테트라프로필실란 (tetrapropylsilane), 테트라부틸실란 (tetrabutylsilane), 디메틸실란 (dimethylsilane, DMS), 디에틸실란 (diethylsilane, DES), 디메틸디플루오로실란 (dimethyldifluorosilane, DMDFS), 디메틸디클로로실란 (dimethyldichlorosilane, DMDCS), 디에틸디클로로실란 (diethyldichlorosilane, DEDCS), 헥사메틸디실란 (hexamethyldisilane), 도데카메틸시클로헥사실란 (dodecamethylcyclohexasilane), 디메틸디페닐실란 (dimethyldiphenylsilane), 디에틸디페닐실란 (diethyldiphenylsilane), 메틸트리클로로실란 (methyltrichlorosilane), 메틸트리페닐실란 (methyltriphenylsilane), 디메틸디에틸실란 (dimethyldiethylsilane) 등을 포함할 수 있다.
C1 ∼ C20의 알콕시실란은 트리메톡시실란 (trimethoxysilane), 디메톡시실란 (dimethoxysilane), 메톡시실란 (methoxysilane), 메틸디메톡시실란 (methyldimethoxysilane), 디에톡시메틸실란 (diethoxymethylsilane), 디메틸에톡시실란 (dimethylethoxysilane), 디메틸아미노메톡시실란 (dimethylaminomethoxysilane), 디메틸메톡시실란 (dimethylmethoxysilane), 메틸트리메톡시실란 (methyltrimethoxysilane), 디메틸디메톡시실란 (dimethyldimethoxysilane), 페닐트리메톡시실란 (phenyltrimethoxysilane), 디페닐디메톡시실란 (diphenyldimethoxysilane), 디페닐디에톡시실란 (diphenyldiethoxysilane), 트리페닐메톡시실란 (triphenylmethoxysilane), 트리페닐에톡시실란 (triphenylethoxysilane) 등을 포함할 수 있다.
C1 ∼ C20의 알킬실록산은 헥사메틸시클로트리실록산 (hexamethylcyclotrisiloxane), 테트라메틸시클로테트라실록산 (tetramethylcyclotetrasiloxane), 테트라에틸시클로테트라실록산 (tetraethylcyclotetrasiloxane), 옥타메틸시클로테트라실록산 (octamethylcyclotetrasiloxane), 헥사메틸디실록산 (hexamethyldisiloxane) 등을 포함할 수 있다.
상기 실리콘 전구체는, 예를 들면, 실란 (SiH4), 디실란 (Si2H6), 모노클로로실란 (SiClH3), 디클로로실란 (SiCl2H2), 트리클로로실란 (SiCl3H), 헥사클로로디실란 (Si2Cl6), 디에틸실란 (Et2SiH2), TEOS (Si(OCH2CH3)4), 또는 알킬 아미노실란계 화합물로 이루어질 수 있다.
상기 폭 설정막(130A)의 형성을 위한 ALD 공정시 산소 반응물을 사용할 수 있다. 상기 산소 반응물은 O3, H2O, O2, NO2, NO, N2O, H2O, 알콜(alcohol), 금속 알콕사이드(alkoxide), 플라즈마 O2, 리모트 플라즈마 O2, 플라즈마 N2O, 플라즈마 H2O, 또는 이들의 조합으로 이루어질 수 있다.
상기 폭 설정막(130A)의 형성을 위한 ALD 공정시 질소 반응물을 사용할 수 있다. 상기 질소 반응물은 N2, NH3, 히드라진(N2H4), 플라스마 N2, 리모트 플라즈마 N2, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 폭 설정막(130A)이 SiCN 또는 SiOCN으로 이루어지는 경우, 상기 폭 설정막(130A)의 형성을 위한 ALD 공정시, 실리콘 전구체 및 탄소 전구체를 별도의 전구체로서 사용하지 않고, 실리콘 원자 및 탄소 원자를 모두 포함하는 화합물로 이루어지는 전구체를 사용할 수 있다.
상기 스페이서용 절연막(140A)을 형성하기 위하여 ALD 또는 CVD 공정을 이용할 수 있다. 특히, SiCN, SiOCN, 또는 이들의 조합으로 이루어지는 스페이서용 제2 절연막(144A)을 형성하기 위하여 PEALD 공정을 이용할 수 있다. 상기 스페이서용 제2 절연막(144A) 형성을 위한 증착 공정은 상기 폭 설정막(130A)의 형성 공정에 대하여 설명한 바와 대체로 유사한 공정을 이용하여 수행될 수 있다. 단, 상기 스페이서용 제2 절연막(144A)은 상기 폭 설정막(130A)보다 작은 탄소 함량비를 가지도록 형성될 수 있다.
일부 실시예들에서, 상기 스페이서용 절연막(140A)을 구성하는 스페이서용 제2 절연막(144A)이 SiCN 또는 SiOCN으로 이루어지는 경우, 상기 스페이서용 절연막(140A)을 형성하기 위하여 ALD 공정시, 실리콘 전구체 및 탄소 전구체로서 서로 다른 별도의 전구체를 사용할 수 있다. 이 경우, 상기 실리콘 전구체 및 탄소 전구체로서 사용 가능한 각각의 예시적인 물질들은 상술한 바와 같다.
상기 스페이서용 절연막(140A)을 구성하는 스페이서용 제2 절연막(144A)의 형성을 위한 ALD 공정은 비교적 저온인 약 600 ℃ 이하의 온도, 예를 들면 약 450 ℃ 이하의 저온에서 수행될 수 있다. 일부 실시예들에서, 상기 폭 설정막(130A)의 형성 온도는 상기 스페이서용 제2 절연막(144A)의 형성 온도보다 더 낮을 수 있다. 상기 폭 설정막(130A)의 형성을 위한 ALD 공정은 약 450 ℃ 이하의 저온에서 수행되고, 상기 스페이서용 제2 절연막(144A)의 형성을 위한 ALD 공정은 약 600 ℃ 이하의 온도에서 수행될 수 있다. 예를 들면, 상기 폭 설정막(130A)은 약 400 ∼ 450 ℃의 공정 온도 하에서 형성되고, 상기 스페이서용 제2 절연막(144A)은 약 600 ∼ 650 ℃의 공정 온도 하에서 형성될 수 있다.
도 2g를 참조하면, 폭 설정막(130A) 및 스페이서용 절연막(140A)을 에치백(etchback)하여, 더미 구조체(DS)의 양 측벽에 폭 설정 패턴(130) 및 절연 스페이서(140)를 형성한다.
상기 폭 설정 패턴(130)은 상기 절연 스페이서(140)의 저면에 대면하는 수평 연장부(130H)와, 상기 더미 구조체(DS)의 측벽을 덮는 수직 연장부(130V)를 가지도록 형성될 수 있다.
도 2h를 참조하면, 더미 구조체(DS)의 양 측에서 핀형 활성 영역(FA)의 일부를 제거하여 리세스 공간(RC)을 형성한 후, 상기 리세스 공간(RC)을 채우는 한 쌍의 소스/드레인 영역(150)을 형성한다.
일부 실시예들에서, 상기 리세스 공간(RC)을 형성하기 위한 식각 공정은 절연 스페이서(140)를 형성하기 위한 스페이서용 절연막(140A)의 에치백 공정과 인-시튜(in-situ)로 수행될 수 있다.
상기 한 쌍의 소스/드레인 영역(150)을 형성하기 위한 예시적인 공정에서, 상기 리세스 공간(RC)에서 노출되는 핀형 활성 영역(FA)의 표면을 시드(seed)로 사용하는 선택적 에피택셜 성장 (selective epitaxial growth: SEG) 공정을 수행할 수 있다. 이에 따라, 상기 한 쌍의 소스/드레인 영역(150)은 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 예를 들면, 소스/드레인 영역(150)은 에피택셜 성장된 복수의 SiGe 층을 포함하는 임베디드 SiGe 구조, 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
일부 실시예들에서, 상기 소스/드레인 영역(150)을 형성하기 위하여, 디클로로실란 (SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 사용하여 SEG 공정을 수행하여 단결정 실리콘-게르마늄(SiGe) 층을 형성할 수 있다. 이때, P 형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, 소스/드레인 영역(150)의 적어도 일부에 P 형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성될 수 있다.
상기 소스/드레인 영역(150)은 리세스 공간(RC)을 채우도록 형성될 수 있으며, 상기 소스/드레인 영역(150)의 일부가 절연 스페이서(140)의 일부와 접촉할 수 있다.
도 2i를 참조하면, 더미 구조체(DS) (도 2h 참조)의 양측에서 소스/드레인 영역(150) 및 절연 스페이서(140)를 덮는 게이트간 절연막(160)을 형성한 후, 더미 게이트 전극층(D170)의 상면이 노출될 때까지 상기 게이트간 절연막(160)이 형성된 결과물을 CMP 공정 또는 에치백 공정을 통해 평탄화한다.
상기 게이트간 절연막(160)이 형성된 결과물을 평탄화하는 동안 더미 구조체(DS)의 마스크 패턴(22), 절연 스페이서(140)의 상측 일부, 및 폭 설정 패턴(130)의 상측 일부가 제거될 수 있다.
도 2j를 참조하면, 더미 게이트 전극층(D170) 및 그 하부의 더미 게이트 절연막(D120)을 제거하여 게이트 구조물 공간(SP1)을 마련한다.
한 쌍의 폭 설정 패턴(130)에 의해 핀형 활성 영역(FA)의 연장 방향 (X 방향)에서 상기 게이트 구조물 공간(SP1)의 폭(W1)이 한정될 수 있다. 상기 게이트 구조물 공간(SP1)을 통해 핀형 활성 영역(FA)의 상면이 노출될 수 있다.
도 2i의 결과물로부터 상기 더미 게이트 전극층(D170) 및 그 하부의 더미 게이트 절연막(D120)을 제거하기 위하여 습식 식각 공정을 수행할 수 있다. 상기 습식 식각을 수행하기 위하여 예를 들면, HNO3 (nitric acid), DHF (diluted fluoric acid), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide), 또는 이들의 조합으로 이루어지는 식각액을 사용할 수 있으나, 상기 예시한 식각액에 한정되는 것은 아니다.
상기 더미 게이트 전극층(D170) 및 더미 게이트 절연막(D120)을 제거하기 위하여 습식 식각 공정을 수행하는 동안, 상기 더미 게이트 전극층(D170) 및 더미 게이트 절연막(D120)이 식각액에 의해 제거됨에 따라 게이트 구조물 공간(SP1)의 폭(W1)을 한정하는 한 쌍의 폭 설정 패턴(130)이 상기 식각액에 노출될 수 있다. 상기 한 쌍의 폭 설정 패턴(130)은 비교적 높은 탄소 함량비를 가지는 물질로 이루어지므로, 상기 식각액에 대한 내성이 우수하다. 따라서, 상기 한 쌍의 폭 설정 패턴(130)이 상기 식각액에 노출되어도 식각액에 의하여 실질적으로 소모되지 않고 그대로 남아 있도록 할 수 있다. 따라서, 상기 게이트 구조물 공간(SP1)의 폭(W1)을 일정하게 유지할 수 있다.
도 2k를 참조하면, 게이트 구조물 공간(SP1)(도 2j 참조)을 통해 노출되는 핀형 활성 영역(FA)의 표면에 인터페이스막(122) 및 게이트 절연막(124)을 형성하고, 상기 게이트 절연막(124) 위에서 상기 게이트 구조물 공간(SP1)을 채우는 예비 게이트 전극층(P170)을 형성한다.
상기 인터페이스막(122)은 예를 들면, 약 5 ~ 20 Å의 두께를 가지도록 형성될 수 있다. 상기 인터페이스막(122)은 열산화, ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
상기 게이트 절연막(124)은 상기 게이트 구조물 공간(SP1) 내에서 한 쌍의 폭 설정막(130A) 및 인터페이스막(122)을 컨포멀하게 덮도록 형성될 수 있다. 상기 게이트 절연막(124)은 약 10 내지 25의 유전 상수를 가지는 물질로 이루어질 수 있다. 상기 게이트 절연막(124)은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 게이트 절연막(124)은 약 10 ∼ 40 Å의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 예비 게이트 전극층(P170)을 형성하기 위하여, ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정을 이용할 수 있다.
도 2l을 참조하면, 게이트간 절연막(160)이 노출될 때까지, 예비 게이트 전극층(P170)의 일부, 게이트 절연막(124)의 일부, 및 한 쌍의 폭 설정 패턴(130)의 일부를 제거하기 위한 평탄화 공정을 수행하여, 게이트 구조물 공간(SP1) 내에 게이트 전극층(170)을 형성한다.
도 2a 내지 도 2l을 참조하여 예시적으로 설명한 집적회로 소자(100)의 제조 방법에 따르면, 게이트 전극층(170)이 형성되는 게이트 구조물 공간(SP1)의 폭(W1)이 한 쌍의 폭 설정 패턴(130)에 의해 일정하게 유지되어, 상기 게이트 전극층(170)의 게이트 길이(Lg1)를 일정하게 유지할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 3에는 1b의 C - C' 선 단면에 대응하는 부분의 단면 구성을 예시하였다. 도 3에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 집적회로 소자(200)는 도 1a 내지 도 1d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 핀형 활성 영역(FA) 위에서 게이트 전극층(170)의 양 측벽 위에 한 쌍의 폭 설정 패턴(130)이 형성되어 있고, 상기 한 쌍의 폭 설정 패턴(130) 위에는 단일층으로 이루어지는 절연 스페이서(240)가 형성되어 있다.
상기 절연 스페이서(240)는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 절연 스페이서(240)를 구성하는 제1 탄소 함유 절연막은 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 상기 절연 스페이서(240)를 구성하는 제1 탄소 함유 절연막은 한 쌍의 폭 설정 패턴(130)을 구성하는 제2 탄소 함유 절연막보다 더 작은 탄소 함량비를 가질 수 있다. 상기 절연 스페이서(240)는 도 1a 내지 도 1d를 참조하여 절연 스페이서(140)의 제2 절연 스페이서(144)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
도 3에 예시한 바와 같이 단일층으로 이루어지는 절연 스페이서(240)를 구비한 집적회로 소자(200)를 형성하기 위하여, 도 2a 내지 도 2l을 참조하여 설명한 집적회로 소자의 제조 공정들과 유사한 공정들을 수행할 수 있다. 단, 도 2f를 참조하여 설명한 스페이서용 제1 절연막(142A) 및 스페이서용 제2 절연막(144A)을 포함하는 스페이서용 절연막(140A) 대신, 단일층으로 이루지는 절연 스페이서(240)를 형성하기 위한 예비 스페이서 막을 형성할 수 있다. 그 후, 도 2g를 참조하여 설명한 바와 유사한 방법으로 상기 예비 스페이서 막을 에치백하여 상기 절연 스페이서(240)를 형성할 수 있다. 그 후, 도 2h 내지 도 2l을 참조하여 설명한 공정들을 수행하여 도 3에 예시한 집적회로 소자(200)를 제조할 수 있다.
도 3에 예시한 집적회로 소자(200)에서, 한 쌍의 폭 설정 패턴(130)은 인터페이스막(122), 게이트 절연막(124), 및 게이트 전극층(170)을 포함하는 게이트 구조물(GS)이 형성되는 공간의 폭(W1), 특히 핀형 활성 영역(FA)의 연장 방향 (X 방향)에서 상기 게이트 구조물(GS)이 형성되는 공간의 폭(W1)을 일정하게 유지하도록 하는 역할을 할 수 있다. 상기 게이트 전극층(170)은 핀형 활성 영역(FA)의 연장 방향 (X 방향)을 따라 상기 게이트 구조물 공간의 폭(W1)보다 작은 게이트 길이(Lg1)를 가질 수 있다. 상기 한 쌍의 폭 설정 패턴(130) 사이에서 게이트 구조물(GS)이 형성되는 공간의 폭(W1)이 일정하게 유지됨에 따라, 상기 게이트 전극층(170)의 게이트 길이(Lg1)가 일정하게 유지될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 4에는 1b의 C - C' 선 단면에 대응하는 부분의 단면 구성을 예시하였다. 도 4에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 집적회로 소자(300)는 도 1a 내지 도 1d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 핀형 활성 영역(FA) 위에는 게이트 전극층(170)의 양측에서 절연 스페이서(140)와 상기 핀형 활성 영역(FA)과의 사이에 개재되는 한 쌍의 폭 설정 패턴(330)을 포함한다.
상기 한 쌍의 폭 설정 패턴(330)은 절연 스페이서(140)의 저면에서 수평 방향으로 연장되는 부분 만으로 이루어지며, 게이트 전극층(170)의 양 측벽에 대면하는 부분을 포함하지 않을 수 있다.
상기 한 쌍의 폭 설정 패턴(330)의 구성 물질에 대한 상세한 사항은 도 1a 내지 도 1d를 참조하여 한 쌍의 폭 설정 패턴(130)에 대하여 설명한 바와 같다.
도 4에 예시한 집적회로 소자(300)에서, 한 쌍의 폭 설정 패턴(330)은 인터페이스막(122), 게이트 절연막(124), 및 게이트 전극층(170)을 포함하는 게이트 구조물(GS)이 형성되는 공간의 폭(W3)을 일정하게 유지하도록 하는 역할을 할 수 있다. 상기 게이트 전극층(170)은 핀형 활성 영역(FA)의 연장 방향 (X 방향)을 따라 상기 게이트 구조물 공간의 폭(W3)보다 작은 게이트 길이(Lg3)를 가질 수 있다. 상기 한 쌍의 폭 설정 패턴(330) 사이에서 게이트 구조물(GS)이 형성되는 공간의 폭(W3)이 일정하게 유지됨에 따라, 상기 게이트 전극층(170)의 게이트 길이(Lg3)가 일정하게 유지될 수 있다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 및 도 5b를 참조하여, 도 4에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다. 도 5a 및 도 5b에는 각각 도 1b의 C - C' 선 단면에 대응하는 구성이 공정 순서에 따라 예시되어 있다. 도 5a 및 도 5b에 있어서, 도 1a 내지 도 2l에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 도 2a 내지 도 2j를 참조하여 설명한 바와 같은 방법에 따라 더미 게이트 전극층(D170) 및 그 하부의 더미 게이트 절연막(D120)(도 2i 참조)을 제거하여 게이트 구조물 공간(SP1)(도 2j 참조)을 마련한 후, 제1 절연 스페이서(442) 중 게이트 구조물 공간(SP1)을 통해 노출되는 부분을 제거하여 상기 게이트 구조물 공간(SP1)의 내부 측벽에서 폭 설정 패턴(130)(도 2i 참조)이 노출되도록 한다.
그 후, 게이트 구조물 공간(SP1)을 통해 노출되는 한 쌍의 폭 설정 패턴(130) 중 절연 스페이서(140)의 측벽을 덮는 수직 연장부(130V)를 제거하여, 확장된 게이트 구조물 공간(SP3)을 형성할 수 있다. 상기 확장된 게이트 구조물 공간(SP3)을 통해 상기 절연 스페이서(140)의 제1 절연 스페이서(142)가 노출되고, 도 2j에 예시한 한 쌍의 폭 설정 패턴(130) 중 절연 스페이서(140)의 저면과 핀형 활성 영역(FA)의 상면과의 사이에 수평 연장부(130H)만 남게 되어, 도 4에 예시한 한 쌍의 폭 설정 패턴(330)이 얻어질 수 있다.
도 5b를 참조하면, 도 2k를 참조하여 설명한 바와 유사한 방법으로 확장된 게이트 구조물 공간(SP3)(도 5a 참조)을 통해 노출되는 핀형 활성 영역(FA)의 표면에 인터페이스막(122) 및 게이트 절연막(124)을 형성하고, 상기 게이트 절연막(124) 위에서 상기 확장된 게이트 구조물 공간(SP3)을 채우는 예비 게이트 전극층(P170)을 형성할 수 있다. 그 후, 도 2l을 참조하여 설명한 공정을 수행하여, 도 4에 예시한 집적회로 소자(300)를 제조할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 6에는 1b의 C - C' 선 단면에 대응하는 부분의 단면 구성을 예시하였다. 도 6에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 집적회로 소자(400)는 도 1a 내지 도 1d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 상기 절연 스페이서(440)는 핀형 활성 영역(FA)과 한 쌍의 폭 설정 패턴(430)과의 사이에 개재된 제1 절연 스페이서(442)와, 상기 한 쌍의 폭 설정 패턴(430) 위에서 상기 게이트 전극층(470)의 측벽에 대면하는 제2 절연 스페이서(444)를 포함할 수 있다. 상기 제1 절연 스페이서(442)와 제2 절연 스페이서(444)는 상기 한 쌍의 폭 설정 패턴(430)을 사이에 두고 서로 이격되어 있다. 상기 한 쌍의 폭 설정 패턴(430)은 제1 절연 스페이서(442)을 사이에 두고 핀형 활성 영역(FA)으로부터 이격되어 있다.
일부 실시예들에서, 상기 제1 절연 스페이서(442)는 실리콘 질화막으로 이루어질 수 있다. 상기 제2 절연 스페이서(444)는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막으로 이루어질 수 있다. 상기 한 쌍의 폭 설정 패턴(430)은 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막으로 이루어질 수 있다. 상기 제2 절연 스페이서(444) 및 한 쌍의 폭 설정 패턴(430)에 대한 보다 상세한 구성은 도 1a 내지 도 1d를 참조하여 상기 제2 절연 스페이서(144) 및 한 쌍의 폭 설정 패턴(130)에 대하여 설명한 바와 대체로 동일하다.
상기 게이트 전극층(470)은 도 1a 내지 도 1d를 참조하여 게이트 전극층(170)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 상기 게이트 전극층(470)의 게이트 길이(Lg4)는 도 1a 내지 도 1d에 예시한 게이트 전극층(170)의 게이트 길이(Lg1)보다 더 클 수 있다.
도 6에 예시한 집적회로 소자(400)에서, 한 쌍의 폭 설정 패턴(430)은 인터페이스막(122), 게이트 절연막(124), 및 게이트 전극층(470)을 포함하는 게이트 구조물(GS4)이 형성되는 공간의 폭(W4)을 일정하게 유지하도록 하는 역할을 할 수 있다. 상기 게이트 전극층(470)은 핀형 활성 영역(FA)의 연장 방향 (X 방향)을 따라 상기 게이트 구조물 공간의 폭(W4)보다 작은 게이트 길이(Lg4)를 가질 수 있다. 상기 한 쌍의 폭 설정 패턴(430) 사이에서 게이트 구조물(GS4)이 형성되는 공간의 폭(W4)이 일정하게 유지됨에 따라, 상기 게이트 전극층(170)의 게이트 길이(Lg4)가 일정하게 유지될 수 있다.
도 7a 내지 도 7e는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7e를 참조하여, 도 6에 예시한 집적회로 소자(400)의 예시적인 제조 방법을 설명한다. 도 7a 내지 도 7e에는 각각 도 1b의 C - C' 선 단면에 대응하는 구성이 공정 순서에 따라 예시되어 있다. 도 7a 내지 도 7e에 있어서, 도 1a 내지 도 2l에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 7a를 참조하면, 도 2a 내지 도 2f를 참조하여 설명한 바와 같은 방법에 따라 기판(110) 상의 핀형 활성 영역(FA) 및 소자분리막(112) 위에 더미 게이트 절연막(D120) 및 더미 게이트 전극층(D170)을 형성한 후, 상기 더미 게이트 절연막(D120) 및 더미 게이트 전극층(D170)의 양 측벽을 차례로 덮는 스페이서용 제1 절연막(442A), 폭 설정막(430A), 및 스페이서용 제2 절연막(444A)을 형성한다.
상기 스페이서용 제1 절연막(442A), 폭 설정막(430A), 및 스페이서용 제2 절연막(444A)에 대한 상세한 구성은 도 2f를 참조하여 스페이서용 제1 절연막(142A), 폭 설정막(130A), 및 스페이서용 제2 절연막(144A)에 대하여 설명한 바와 대체로 동일하다.
도 7b를 참조하면, 도 2g를 참조하여 설명한 바와 유사한 방법으로 스페이서용 제1 절연막(442A), 폭 설정막(430A), 및 스페이서용 제2 절연막(444A)을 에치백하여, 더미 구조체(DS)의 양 측벽에 폭 설정 패턴(430)과 상기 폭 설정 패턴(430)을 사이에 두고 서로 이격된 제1 절연 스페이서(442) 및 제2 절연 스페이서(444)를 포함하는 절연 스페이서(440)를 형성한다.
도 7c를 참조하면, 도 2h를 참조하여 설명한 바와 유사한 방법으로, 더미 구조체(DS) (도 7b 참조)의 양 측에서 핀형 활성 영역(FA)의 일부를 제거하여 리세스 공간(RC)을 형성한 후, 상기 리세스 공간(RC)을 채우는 한 쌍의 소스/드레인 영역(150)을 형성한다.
그 후, 도 2i를 참조하여 설명한 바와 유사한 방법으로 더미 구조체(DS) (도 7b 참조)의 양측에서 소스/드레인 영역(150) 및 절연 스페이서(440)를 덮는 게이트간 절연막(160)을 형성한 후, 더미 게이트 전극층(D170)의 상면이 노출될 때까지 상기 게이트간 절연막(160)이 형성된 결과물을 CMP 공정 또는 에치백 공정을 통해 평탄화한다.
도 7d를 참조하면, 도 2j를 참조하여 설명한 바와 유사한 방법으로 더미 게이트 전극층(D170) 및 그 하부의 더미 게이트 절연막(D120)을 제거하여 게이트 구조물 공간(SP4)을 마련한다. 이 때, 상기 더미 게이트 전극층(D170) 및 더미 게이트 절연막(D120)을 제거한 후, 제1 절연 스페이서(442) 중 게이트 구조물 공간(SP4)을 통해 노출되는 부분을 제거하여 상기 게이트 구조물 공간(SP4)의 내부 측벽에서 폭 설정 패턴(430)이 노출되도록 한다.
그 결과, 한 쌍의 폭 설정 패턴(430)에 의해 핀형 활성 영역(FA)의 연장 방향 (X 방향)에서 상기 게이트 구조물 공간(SP4)의 폭(W4)이 한정될 수 있다. 상기 게이트 구조물 공간(SP4)을 통해 핀형 활성 영역(FA)의 상면이 노출될 수 있다.
상기 더미 게이트 전극층(D170), 더미 게이트 절연막(D120), 및 제1 절연 스페이서(442) 중 게이트 구조물 공간(SP4)을 통해 노출되는 부분을 제거하기 위하여 습식 식각 공정을 수행하는 동안, 게이트 구조물 공간(SP4)의 폭(W4)을 한정하는 한 쌍의 폭 설정 패턴(430)이 상기 식각액에 노출될 수 있다. 상기 한 쌍의 폭 설정 패턴(430)은 도 1a 내지 도 1d를 참조하여 설명한 한 쌍의 폭 설정 패턴(130)에 대하여 설명한 바와 같은 구성을 가질 수 있다. 이와 같이, 상기 한 쌍의 폭 설정 패턴(430)은 비교적 높은 탄소 함량비를 가지는 물질로 이루어지므로, 상기 한 쌍의 폭 설정 패턴(430)은 식각액에 대하여 우수한 내성을 가질 수 있다. 따라서, 상기 한 쌍의 폭 설정 패턴(430)이 상기 식각액에 노출되어도 식각액에 의하여 실질적으로 소모되지 않고 그대로 남아 있도록 할 수 있다. 따라서, 상기 게이트 구조물 공간(SP4)의 폭(W4)을 일정하게 유지할 수 있다.
도 7e를 참조하면, 도 2k를 참조하여 설명한 바와 유사한 방법으로, 게이트 구조물 공간(SP4)(도 7d 참조)을 통해 노출되는 핀형 활성 영역(FA)의 표면에 인터페이스막(122) 및 게이트 절연막(124)을 형성하고, 상기 게이트 절연막(124) 위에서 상기 게이트 구조물 공간(SP1)을 채우는 예비 게이트 전극층(P170)을 형성한다.
그 후, 도 2l을 참조하여 설명한 공정을 수행하여 도 6에 예시한 집적회로 소자(600)를 제조할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 8에는 1b의 C - C' 선 단면에 대응하는 부분의 단면 구성을 예시하였다. 도 8에 있어서, 도 1a 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 집적회로 소자(500)는 도 6에 예시한 집적회로 소자(400)와 대체로 동일한 구성을 가진다. 단, 핀형 활성 영역(FA) 위에는 게이트 전극층(570)의 양측에서 절연 스페이서(540)를 구성하는 제1 절연 스페이서(542)와 제2 절연 스페이서(544)와의 사이에 개재되는 한 쌍의 폭 설정 패턴(530)을 포함한다.
상기 절연 스페이서(540)를 구성하는 제1 절연 스페이서(542) 및 제2 절연 스페이서(544)에 대한 보다 상세한 구성은 도 6에 예시한 절연 스페이서(440)를 구성하는 제1 절연 스페이서(442) 및 제2 절연 스페이서(444)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
상기 한 쌍의 폭 설정 패턴(530)은 제1 절연 스페이서(542)와 제2 절연 스페이서(544)와의 사이에서 수평 방향으로 연장되는 부분 만으로 이루어지며, 게이트 전극층(570)의 양 측벽에 대면하는 부분을 포함하지 않을 수 있다.
상기 한 쌍의 폭 설정 패턴(530)의 구성 물질에 대한 상세한 사항은 도 1a 내지 도 1d를 참조하여 한 쌍의 폭 설정 패턴(130)에 대하여 설명한 바와 같다.
도 6에 예시한 집적회로 소자(400)에서, 한 쌍의 폭 설정 패턴(430)은 인터페이스막(122), 게이트 절연막(124), 및 게이트 전극층(570)을 포함하는 게이트 구조물(GS5)이 형성되는 공간의 폭(W5)을 일정하게 유지하도록 하는 역할을 할 수 있다. 상기 게이트 전극층(570)은 핀형 활성 영역(FA)의 연장 방향 (X 방향)을 따라 상기 게이트 구조물 공간의 폭(W5)보다 작은 게이트 길이(Lg5)를 가질 수 있다. 상기 한 쌍의 폭 설정 패턴(530) 사이에서 게이트 구조물(GS5)이 형성되는 공간의 폭(W5)이 일정하게 유지됨에 따라, 상기 게이트 전극층(170)의 게이트 길이(Lg5)가 일정하게 유지될 수 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 및 도 9b를 참조하여, 도 8에 예시한 집적회로 소자(500)의 예시적인 제조 방법을 설명한다. 도 9a 및 도 9b에는 각각 도 1b의 C - C' 선 단면에 대응하는 구성이 공정 순서에 따라 예시되어 있다. 도 9a 및 도 9b에 있어서, 도 1a 내지 도 8에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 9a를 참조하면, 도 7a 내지 도 7d를 참조하여 설명한 바와 유사한 방법에 따라 더미 게이트 전극층(D170) 및 그 하부의 더미 게이트 절연막(D120)(도 7c 참조)을 제거하여 게이트 구조물 공간(SP4)(도 7d 참조)을 마련한 후, 제1 절연 스페이서(442) 중 게이트 구조물 공간(SP4)을 통해 노출되는 부분을 제거하여 상기 게이트 구조물 공간(SP4)의 내부 측벽에서 폭 설정 패턴(430)(도 7d 참조)이 노출되도록 한다.
그 후, 게이트 구조물 공간(SP4)을 통해 노출되는 한 쌍의 폭 설정 패턴(430) 중 절연 스페이서(440)의 측벽을 덮으면서 수직 방향 (Z 방향)으로 연장되는 부분을 제거하여 수평 방향으로 연장되는 폭 설정 패턴(530)이 남도록 할 수 있다. 이 때, 상기 한 쌍의 폭 설정 패턴(430) 중 수직 방향으로 연장되는 부분이 제거되는 동안 게이트 구조물 공간(SP4)(도 7d 참조)에서 노출되었던 제1 절연 스페이서(442)(도 7d 참조)도 일부 제거되어 도 9a에 예시한 바와 같이 감소된 폭을 가지는 제1 절연 스페이서(542)로 남게 될 수 있다. 상기 제1 절연 스페이서(542)는 상기 폭 설정 패턴(40) 위에 있던 제2 절연 스페이서(444) 중 폭 설정 패턴(530) 위에 남게 되는 부분인 제2 절연 스페이서(544)와 함께 절연 스페이서(540)를 구성한다. 상기 절연 스페이서(540) 및 폭 설정 패턴(530)은 확장된 게이트 구조물 공간(SP5)의 폭(W5)을 한정한다.
도 9b를 참조하면, 도 2k를 참조하여 설명한 바와 유사한 방법으로 게이트 구조물 공간(SP5)(도 9a 참조)을 통해 노출되는 핀형 활성 영역(FA)의 표면에 인터페이스막(122) 및 게이트 절연막(124)을 형성하고, 상기 게이트 절연막(124) 위에서 상기 게이트 구조물 공간(SP5)을 채우는 예비 게이트 전극층(P170)을 형성할 수 있다. 그 후, 도 2l을 참조하여 설명한 공정을 수행하여 도 8에 예시한 집적회로 소자(500)를 제조할 수 있다.
도 10a 내지 도 10c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 10a는 집적회로 소자(600)의 평면 레이아웃 다이어그램이고, 도 10b는 도 10a의 X - X' 선 단면도이고, 도 10c는 도 10a의 Y - Y' 선 단면도이다.
도 10a 내지 도 10c를 참조하면, 집적회로 소자(600)는 기판(602)으로부터 돌출되고 제1 방향 (X 방향)으로 연장되는 복수의 핀형 활성 영역(FA)과, 상기 복수의 핀형 활성 영역(FA)의 상면(604)으로부터 이격된 위치에서 상기 복수의 핀형 활성 영역(FA)의 상면(604)과 대면하는 복수의 나노시트 적층 구조(NSS)를 포함한다.
상기 기판(602)에는 상기 복수의 핀형 활성 영역(FA)을 한정하는 제1 트렌치(T1)와, 소자 영역(DR)을 한정하는 제2 트렌치(T2)가 형성될 수 있다. 상기 제2 트렌치(T2)는 상기 제1 트렌치(T1)보다 더 깊게 형성될 수 있다.
상기 복수의 핀형 활성 영역(FA)의 하부 측벽은 각각 상기 제1 트렌치(T1)를 채우는 STI (shallow trench isolation) 막(614)으로 덮일 수 있다. 상기 STI 막(614)은 상기 제1 트렌치(T1)의 내벽을 컨포멀하게 덮는 절연 라이너(614A)와, 상기 절연 라이너(614A) 위에서 상기 제1 트렌치(T1)를 채우는 갭필 절연막(614B)을 포함할 수 있다. 상기 제2 트렌치(T2)는 소자분리막(616)으로 채워질 수 있다. 상기 복수의 핀형 활성 영역(FA)의 상면(604)의 레벨, 상기 STI 막(614)의 상면의 레벨, 및 상기 소자분리막(616)의 상면의 레벨은 서로 동일하거나 유사할 수 있다.
상기 복수의 핀형 활성 영역(FA) 상에는 복수의 게이트(650)가 상기 제1 방향에 교차하는 제2 방향 (Y 방향)으로 연장되어 있다. 상기 복수의 핀형 활성 영역(FA)은 제1 레벨(LV1)의 상면(604)을 가진다.
상기 복수의 나노시트 적층 구조(NSS)는 복수의 핀형 활성 영역(FA)의 상면(604)으로부터 이격되어 있다. 상기 복수의 나노시트 적층 구조(NSS)는 기판(602)으로부터 제1 레벨(LV1)보다 먼 제2 레벨(LV2) 상에서 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다. 본 예에서는 1 개의 핀형 활성 영역(FA) 위에 복수의 나노시트 적층 구조(NSS) 및 복수의 게이트(650)가 형성되고, 상기 1 개의 핀형 활성 영역(FA) 위에서 상기 복수의 나노시트 적층 구조(NSS)가 상기 핀형 활성 영역(FA)의 연장 방향 (X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 본 발명의 기술적 사상은 예시된 바에 한정되지 않는다. 상기 1 개의 핀형 활성 영역(FA) 위에 배치되는 나노시트 적층 구조(NSS)의 수는 특별히 제한되는 것은 아니다. 예를 들면, 1 개의 핀형 활성 영역(FA) 위에 1 개의 나노시트 적층 구조(NSS)가 형성될 수도 있다.
상기 나노시트 적층 구조(NSS)를 구성하는 복수의 나노시트(N1, N2, N3)는 복수의 핀형 활성 영역(FA)의 상면(604) 위에 하나씩 차례로 적층되어 있다. 본 예에서, 하나의 나노시트 적층 구조(NSS)가 3 개의 나노시트(N1, N2, N3)를 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 복수의 나노시트(N1, N2, N3)는 각각 1 개의 나노시트를 포함할 수도 있고, 필요에 따라 다양하게 선택되는 복수의 나노시트를 포함할 수도 있다. 상기 복수의 나노시트(N1, N2, N3)는 각각 채널 영역을 가질 수 있다.
상기 복수의 게이트(650)는 나노시트 적층 구조(NSS)를 덮으면서 복수의 나노시트(N1, N2, N3)의 적어도 일부를 포위하도록 형성될 수 있다. 상기 복수의 게이트(650)는 각각 상기 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(650M)과, 상기 메인 게이트 부분(650M)에 연결되고 핀형 활성 영역(FA)과 나노시트((N1, N2, N3)와의 사이의 공간에 형성되는 복수의 서브 게이트 부분(650S)을 포함할 수 있다. 상기 복수의 서브 게이트 부분(650S) 각각의 두께는 상기 메인 게이트 부분(650M)의 두께보다 더 작을 수 있다. 여기서, 복수의 서브 게이트 부분(650S)의 두께 및 메인 게이트 부분(650M)의 두께는 각각 도 10a 내지 도 10c에서 Z 방향을 따르는 크기를 의미한다.
상기 나노시트 적층 구조(NSS)와 상기 게이트(650)와의 사이에는 게이트 절연막(645)이 형성되어 있다.
상기 복수의 나노시트(N1, N2, N3)는 상기 핀형 활성 영역(FA)과 상기 게이트(650)와의 사이의 공간 중 상기 게이트(650)로 덮이는 오버랩 영역(OR)에 형성된다. X-Y 평면에서, 상기 복수의 나노시트(N1, N2, N3)를 포함하는 나노시트 적층 구조(NSS)는 상기 오버랩 영역(OR)의 평면적보다 더 큰 평면적을 가질 수 있다. 도 10a에는 나노시트 적층 구조(NSS)의 평면 형상이 대략 사각형 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 나노시트 적층 구조(NSS)는 핀형 활성 영역(FA)의 평면 형상 및 게이트(650)의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다.
상기 기판(602)에 대한 보다 상세한 구성은 도 1a 내지 도 1d를 참조하여 기판(110)에 대하여 설명한 바와 대체로 유사하다.
일부 실시예들에서, 상기 복수의 나노시트(N1, N2, N3)는 단일 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 나노시트(N1, N2, N3)는 기판(602)의 구성 물질과 동일한 물질로 이루어질 수 있다.
상기 제1 트렌치(T1)의 내벽을 덮는 절연 라이너(614A)는 산화막, SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연 라이너(614A)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일부 실시예들에서, 상기 갭필 절연막(614B)은 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 갭필 절연막(614B)은 증착 공정 또는 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 갭필 절연막(614B)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 갭필 절연막(614B)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 제2 트렌치(T2)를 채우는 소자분리막(616)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 소자분리막(616) 및 상기 갭필 절연막(614B)은 동일한 물질로 이루어질 수 있다.
상기 게이트 절연막(645)은 인터페이스막(interfacial layer)과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스막은 핀형 활성 영역(FA)의 상면과 복수의 나노시트((N1, N2, N3)의 표면에서 고유전막과의 사이의 계면 결함을 치유하는 역할을 할 수 있다. 일부 실시예들에서, 상기 인터페이스막에 대한 보다 상세한 구성은 도 1a 내지 도 1d를 참조하여 인터페이스막(122)에 대하여 설명한 바와 대체로 유사하다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막으로서 채용 가능한 물질의 예시는 도 1a 내지 도 1d를 참조하여 게이트 절연막(124)에 대하여 설명한 바를 참조한다.
상기 게이트(650)의 구성 물질에 대한 상세한 사항은 도 1a 내지 도 1d를 참조하여 게이트 전극층(170)에 대하여 설명한 바와 대체로 동일하다.
상기 핀형 활성 영역(FA) 위에는 복수의 소스/드레인 영역(662)이 형성되어 있다. 상기 복수의 소스/드레인 영역(662)은 각각 이웃하는 복수의 나노시트((N1, N2, N3)의 일단에 연결되어 있다.
상기 복수의 소스/드레인 영역(662)은 복수의 나노시트(N1, N2, N3)로부터 에피택셜 성장된 반도체층(662A)을 포함할 수 있다. 상기 소스/드레인 영역(662)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 에피택셜 성장된 복수의 SiGe 층을 포함하는 임베디드 SiGe 구조 등으로 이루어질 수 있다. 상기 복수의 소스/드레인 영역(662)은 상기 반도체층(662A) 위에 형성된 금속 실리사이드막(662B)을 더 포함할 수 있다. 일부 실시예들에서, 상기 금속 실리사이드막(662B)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 금속 실리사이드막(662B)은 생략 가능하다.
상기 복수의 나노시트 적층 구조(NSS) 위에는 게이트(650)의 측벽을 차례로 덮는 폭 설정 패턴(634), 제1 절연 스페이서(636), 및 보호막(638)이 형성되어 있다.
도 11은 도 10a 내지 도 10c에 예시한 집적회로 소자(600) 중 폭 설정 패턴(634)이 포함된 일부 영역을 확대하여 도시한 단면도이다.
도 10a 내지 도 10c와 도 11을 함께 참조하면, 폭 설정 패턴(634)은 게이트 절연막(645) 및 게이트(650)를 포함하는 게이트 구조물이 형성되는 공간의 폭(W6)을 일정하게 유지하도록 하는 역할을 할 수 있다. 상기 게이트(650)는 핀형 활성 영역(FA)의 연장 방향 (X 방향)을 따라 상기 게이트 구조물이 형성되는 공간의 폭(W6)보다 작은 게이트 길이를 가질 수 있다. 상기 게이트(650)의 양 측벽을 덮는 한 쌍의 폭 설정 패턴(634) 사이에서 게이트 구조물이 형성되는 공간의 폭(W6)이 일정하게 유지됨에 따라, 상기 게이트(650)의 게이트 길이가 일정하게 유지될 수 있다.
상기 제1 절연 스페이서(636)는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 절연 스페이서(636)를 구성하는 제1 탄소 함유 절연막은 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 절연 스페이서(636)의 구성 물질에 대한 보다 상세한 사항은 도 1a 내지 도 1d를 참조하여 제2 절연 스페이서(144)에 대하여 설명한 바와 같다.
상기 폭 설정 패턴(634)은 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 절연 스페이서(636)를 구성하는 제1 탄소 함유 절연막은 약 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지고, 상기 폭 설정 패턴(634)을 구성하는 제2 탄소 함유 절연막은 약 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가질 수 있다. 일부 실시예들에서, 상기 폭 설정 패턴(634)은 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 상기 제1 절연 스페이서(636)를 구성하는 제1 탄소 함유 절연막은 약 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지는 SiOCN 막으로 이루어지고, 상기 폭 설정 패턴(634)을 구성하는 제2 탄소 함유 절연막은 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 SiOCN 막 또는 SiCN 막으로 이루어질 수 있다. 상기 폭 설정 패턴(634)에 대한 보다 상세한 구성은 도 1a 내지 도 1d를 참조하여 폭 설정 패턴(130)에 대하여 설명한 바와 같다.
상기 보호막(638)은 복수의 소스/드레인 영역(662)을 덮도록 연장될 수 있다. 상기 보호막(638)은 실리콘 질화막으로 이루어질 수 있다.
상기 폭 설정 패턴(634), 제1 절연 스페이서(636), 및 보호막(638)은 게이트(650) 중 메인 게이트 부분(650M)의 측벽을 덮을 수 있다.
상기 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에는 소스/드레인 영역(662)에 접하는 제2 절연 스페이서(640)가 형성되어 있다.
상기 제2 절연 스페이서(640)는 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(650S)과 소스/드레인 영역(662)과의 사이에 개재될 수 있다. 상기 제2 절연 스페이서(640)는 복수의 서브 게이트 부분(650S) 중 적어도 일부의 측벽을 덮을 수 있다. 도 10b에 예시한 집적회로 소자(600)는 3 개의 서브 게이트 부분(650S) 중 핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(650S)을 제외한 나머지 2 개의 서브 게이트 부분(650S)의 양 측벽이 제2 절연 스페이서(640)로 덮여 있는 구성이 예시되어 있다. 도 10b에 예시한 바와 같이, 상기 3 개의 서브 게이트 부분(650S) 중 핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(650S)의 양 측벽은 핀형 활성 영역(FA)의 상면(604)을 덮는 버퍼 반도체층(606)으로 덮일 수 있다.
상기 버퍼 반도체층(606)은 상기 핀형 활성 영역(FA) 및 복수의 나노시트(N1, N2, N3)를 구성하는 물질과 다른 물질로 이루어질 수 있다. 예를 들면, 상기 핀형 활성 영역(FA)은 Si로 이루어지고, 상기 버퍼 반도체층(606)은 Ge로 이루어질 수 있다.
도 12는 도 10a 내지 도 10c에 예시한 집적회로 소자(600) 중 제2 절연 스페이서(640)가 포함된 일부 영역을 확대하여 도시한 단면도이다.
도 10a 내지 도 10c와 도 12를 함께 참조하면, 제2 절연 스페이서(640)는 내측 폭 설정 패턴(640A) 및 내측 절연 패턴(640B)이 차례로 적층된 다중층 구조를 가질 수 있다.
상기 내측 폭 설정 패턴(640A)은 도 1a 내지 도 1d를 참조하여 폭 설정 패턴(130)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
상기 내측 절연 패턴(640B)은 에어 스페이스, SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 및 SiO2 중에서 선택되는 적어도 하나를 포함할 수 있다.
다시 도 10a 내지 도 10c를 참조하면, 상기 복수의 소스/드레인 영역(662) 위에는 게이트간 절연막(672) 및 층간절연막(674)이 차례로 형성되어 있다. 상기 게이트간 절연막(672) 및 층간절연막(674)은 각각 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 복수의 소스/드레인 영역(662)에는 각각 콘택 플러그(690)가 연결될 수 있다. 상기 콘택 플러그(690)는 층간절연막(674), 게이트간 절연막(672), 및 보호막(638)을 관통하여 상기 소스/드레인 영역(662)에 연결될 수 있다. 상기 금속 실리사이드막(662B)은 반도체층(662A)과 콘택 플러그(690)와의 사이에 개재될 수 있다. 상기 콘택 플러그(690)는 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 콘택 플러그(690)는 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시된 물질들에 한정되는 것은 아니다.
도 10a 내지 도 10c, 도 11, 및 도 12를 참조하여 설명한 집적회로 소자(600)는 핀형 활성 영역(FA) 위에 형성된 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 소스/드레인 영역(662)에 접하는 복수의 제2 절연 스페이서(640)를 포함한다. 상기 복수의 제2 절연 스페이서(640)가 각각 내측 폭 설정 패턴(640A)을 포함하므로, 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에 형성되는 서브 게이트 부분(650S)의 X 방향을 따르는 길이를 일정하게 제어할 수 있다.
도 13a 내지 도 13j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13j를 참조하여, 도 10a 내지 도 10c에 예시한 집적회로 소자(600)를 제조하기 위한 예시적인 방법을 설명한다. 도 13a 내지 도 13j는 각각 도 10a의 X - X' 선 단면에 대응하는 부분의 단면도들이다. 도 13a 내지 도 13j에 있어서, 도 10a 내지 도 12에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13a를 참조하면, 기판(602) 상에 복수의 희생 반도체층(606S)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한다.
상기 복수의 희생 반도체층(606S) 및 복수의 나노시트 반도체층(NS)은 서로 다른 반도체 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 희생 반도체층(606S)은 SiGe로 이루어지고, 상기 복수의 나노시트 반도체층(NS)은 Si로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 복수의 희생 반도체층(606S) 중 기판(602)에 가장 가까운 희생 반도체층(606S)의 두께는 다른 나머지 희생 반도체층(606S)의 두께보다 더 클 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 상기 복수의 희생 반도체층(606S)은 모두 동일한 두께로 형성될 수도 있다.
그 후, 복수의 희생 반도체층(606S) 및 복수의 나노시트 반도체층(NS)의 적층 구조와, 기판(602)의 일부를 식각하여 복수의 제1 트렌치(T1)를 형성하고 상기 복수의 제1 트렌치(T1)에 의해 정의되는 복수의 핀형 활성 영역(FA)을 형성한다. 상기 복수의 핀형 활성 영역(FA)이 형성된 후, 상기 복수의 핀형 활성 영역(FA) 위에 복수의 희생 반도체층(606S) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남게 된다.
상기 복수의 제1 트렌치(T1) 내에 절연 라이너(614A) 및 갭필 절연막(614B)을 포함하는 STI 막(614)을 형성한 후, 복수의 핀형 활성 영역(FA) 및 STI 막(614)이 형성된 결과물로부터 일부 구조물들을 식각하여 도 10a 및 도 10c에 예시한 바와 같이 소자 영역(DR)을 한정하는 제2 트렌치(T2)를 형성하고, 상기 제2 트렌치(T2) 내에 소자분리막(616)을 형성한다.
상기 복수의 핀형 활성 영역(FA) 위에서 상기 복수의 핀형 활성 영역(FA)과 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)을 형성한다. 상기 더미 게이트 구조체(DGS)는 산화막(D652), 더미 게이트층(D654), 및 캡핑층(D656)이 차례로 적층된 구조를 가질 수 있다. 상기 더미 게이트 구조체(DGS)는 도 10a에 예시한 게이트(650)의 평면 형상에 대응하는 평면 형상을 가지도록 형성될 수 있다. 일부 실시예들에서, 상기 더미 게이트층(D654)은 폴리실리콘으로 이루어지고, 상기 캡핑층(D656)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 더미 게이트 구조체(DGS)의 노출 표면과, 상기 복수의 희생 반도체층(606S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 노출 표면과, STI 막(614) 및 소자분리막(616) 각각의 상면을 덮는 폭 설정막(634A)을 형성한다.
상기 폭 설정막(634A)은 도 2f를 참조하여 폭 설정막(130A)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
도 13b를 참조하면, 폭 설정막(634A) 위에서 더미 게이트 구조체(DGS)의 양 측벽을 덮는 제1 절연 스페이서(636)를 형성하고, 상기 제1 절연 스페이서(636)의 형성과 동시에 폭 설정막(634A)을 패터닝하여 복수의 폭 설정 패턴(634)을 형성한다. 그 후, 상기 더미 게이트 구조체(DGS), 폭 설정 패턴(634), 및 제1 절연 스페이서(636)를 식각 마스크로 이용하여 복수의 희생 반도체층(606S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 일부를 식각에 의해 제거하여, 복수의 나노시트 반도체층(NS)으로부터 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 적층 구조(NSS)를 형성한다.
상기 제1 절연 스페이서(636)를 형성하는 공정에서, 상기 폭 설정막(634A)이 형성된 도 13a의 결과물 상에 도 10a 내지 도 10c를 참조하여 상술한 제1 탄소 함유 절연막과 동일한 물질로 이루어지는 스페이서층을 형성한 후, 상기 스페이서층 및 폭 설정막(634A)을 에치백하여 상기 폭 설정 패턴(634) 및 제1 절연 스페이서(636)가 남도록 할 수 있다.
상기 복수의 희생 반도체층(606S) 및 복수의 나노시트 반도체층(NS)의 적층 구조를 식각하는 데 있어서, 복수의 희생 반도체층(606S) 중 최하부에 있는 희생 반도체층(606S)이 노출되는 시점을 식각 종료점으로 하여 식각 공정을 수행할 수 있다. 이에 따라, 상기 복수의 나노시트 적층 구조(NSS)가 형성된 후, 상기 복수의 나노시트 적층 구조(NSS) 각각의 사이에는 핀형 활성 영역(FA)을 덮는 희생 반도체층(606S)이 노출될 수 있다. 상기 복수의 나노시트 적층 구조(NSS)가 형성된 후, 핀형 활성 영역(FA)과 복수의 나노시트 적층 구조(NSS)와의 사이, 그리고 복수의 나노시트(N1, N2, N3) 각각의 사이에는 희생 반도체층(606S)이 남아 있다.
도 13c를 참조하면, 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조(NSS) 각각의 양 측에서 노출되는 복수의 희생 반도체층(606S)을 일부 제거하여, 상기 복수의 나노시트(N1, N2, N3) 각각의 사이에 리세스 영역(606R)을 형성한다.
상기 리세스 영역(606R)이 형성되는 동안, 상기 복수의 나노시트 적층 구조(NSS) 각각의 사이에서 핀형 활성 영역(FA)을 덮는 최하부의 희생 반도체층(606S)의 노출된 부분도 그 상면으로부터 일부 제거될 수 있다.
일부 실시예들에서, 상기 리세스 영역(606R)을 형성하기 위한 등방성 식각 공정은 복수의 희생 반도체층(606S)과 복수의 나노시트(N1, N2, N3)와의 사이의 식각 선택비 차이를 이용한 습식 식각 공정을 이용하여 수행될 수 있다.
도 13d를 참조하면, 상기 복수의 나노시트(N1, N2, N3) 각각의 사이에 형성된 리세스 영역(606R)(도 13c 참조)을 채우는 절연 구조물(640L)을 형성한다. 상기 절연 구조물(640L)은 상기 리세스 영역(606R) 내에 차례로 적층된 폭 설정막(640AL) 및 내측 절연막(640BL)을 포함할 수 있다.
상기 폭 설정막(640AL)은 도 13a를 참조하여 도 2f를 참조하여 폭 설정막(130A)에 대하여 설명한 바와 동일한 구성을 가질 수 있다.
상기 내측 절연막(640BL)은 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, 및 SiO2 중에서 선택되는 적어도 하나를 포함할 수 있다.
도 13e를 참조하면, 절연 구조물(640L)(도 13d 참조) 중 리세스 영역(606R)(도 13c 참조)의 외부에 있는 부분을 제거하여, 상기 리세스 영역(606R)을 채우는 제2 절연 스페이서(640)만 남도록 한다. 상기 제2 절연 스페이서(640)는 내측 폭 설정 패턴(640A) 및 내측 절연 패턴(640B)이 차례로 적층된 다중층 구조를 가지도록 형성될 수 있다.
일부 실시예들에서, 상기 내측 절연 패턴(640B)은 후속 공정에서 제거되어 에어 스페이스로 치환될 수 있다.
도 13d에 예시한 절연 구조물(640L) 중 리세스 영역(606R)(도 13c 참조)의 외부에 있는 부분을 제거하고 난 후, 나노와이어(N1, N2, N3)의 양 측벽과, 복수의 제2 절연 스페이서(640)와, 복수의 희생 반도체층(606S) 중 최하부에 있는 희생 반도체층(606S)이 노출될 수 있다.
도 13f를 참조하면, 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽과, 복수의 희생 반도체층(606S) 중 최하부에 있는 희생 반도체층(606S)의 노출 표면을 세정하여 상기 노출된 표면들로부터 자연 산화막을 제거한 후, 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽으로부터 반도체 물질을 에피택셜 성장시켜 소스/드레인 영역(662) (도 10b 참조) 형성을 위한 반도체층(662A)을 형성한다.
도 13g를 참조하면, 반도체층(662A)이 형성된 결과물을 덮는 보호막(638)을 형성하고, 상기 보호막(638) 위에 게이트간 절연막(672)을 형성한 후, 상기 게이트간 절연막(672)을 평탄화하여 캡핑층(D656)(도 13f 참조)의 상면을 노출시키고, 상기 캡핑층(D656)과 그 주위에 있는 폭 설정 패턴(634), 제1 절연 스페이서(636), 및 보호막(638)을 에치백하고, 상기 게이트간 절연막(672)을 그 상부로부터 일부 두께만큼 연마하여, 상기 게이트간 절연막(672)의 상면이 상기 더미 게이트층(D654)의 상면과 대략 동일한 레벨에 위치하도록 한다.
도 13h를 참조하면, 게이트간 절연막(672)을 통해 노출되는 더미 게이트층(D654) 및 그 하부의 산화막(D652)을 제거하여 게이트 구조물 공간(SP6)을 형성한다. 상기 게이트 구조물 공간(SP6)을 통해 폭 설정 패턴(634) 및 나노시트(N3)가 노출될 수 있다.
상기 더미 게이트층(D654) 및 그 하부의 산화막(D652)을 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 상기 습식 식각 공정을 수행하는 동안, 게이트 구조물 공간(SP6)의 폭(W6)을 한정하는 한 쌍의 폭 설정 패턴(634)이 식각액에 노출될 수 있다. 상기 한 쌍의 폭 설정 패턴(634)은 비교적 높은 탄소 함량비를 가지는 물질로 이루어지므로, 상기 식각액에 대한 내성이 우수하다. 따라서, 상기 한 쌍의 폭 설정 패턴(634)이 식각액에 노출되어도 식각액에 의하여 실질적으로 소모되지 않고 그대로 남아 있도록 할 수 있다. 따라서, 상기 게이트 구조물 공간(SP6)의 폭(W6)을 일정하게 유지할 수 있다.
도 13i를 참조하면, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(606S) 중 일부를 게이트 구조물 공간(SP6)을 통해 제거하여, 상기 게이트 구조물 공간(SP6)을 통해 복수의 나노시트(N1, N2, N3) 및 핀형 활성 영역(FA)의 상면(604)을 일부 노출시킨다.
상기 복수의 희생 반도체층(606S) 중 최하부에 있는 희생 반도체층(606S)은 완전히 제거되지 않고, 제2 절연 스페이서(640)의 하부에서 핀형 활성 영역(FA) 위에 상기 희생 반도체층(606S)의 일부가 남아 있을 수 있다. 상기 희생 반도체층(606S) 중 핀형 활성 영역(FA) 위에 남아 있는 부분은 버퍼 반도체층(606)을 구성할 수 있다.
복수의 희생 반도체층(606S) 중 일부를 게이트 구조물 공간(SP6)을 통해 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 상기 습식 식각 공정을 수행하는 동안, 제2 절연 스페이서(640)를 구성하는 내측 폭 설정 패턴(640A)(도 13e 참조)이 식각액에 노출될 수 있다. 상기 내측 폭 설정 패턴(640A)은 비교적 높은 탄소 함량비를 가지는 물질로 이루어지므로, 상기 식각액에 대한 내성이 우수하다. 따라서, 상기 내측 폭 설정 패턴(640A)이 식각액에 노출되어도 식각액에 의하여 실질적으로 소모되지 않고 그대로 남아 있도록 할 수 있다. 따라서, 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에 형성되는 서브 게이트 부분(650S)의 X 방향을 따르는 길이를 일정하게 제어할 수 있다.
도 13j를 참조하면, 복수의 나노시트(N1, N2, N3) 및 핀형 활성 영역(FA)의 노출 표면으로부터 자연 산화막을 제거한 후, 게이트 구조물 공간(SP6)(도 13i 참조)에서 노출되는 표면들 위에 게이트 절연막(645)을 형성하고, 상기 게이트 절연막(645) 위에서 게이트 구조물 공간(SP6)을 채우면서 게이트간 절연막(672)을 덮는 게이트(650)를 형성한다.
상기 게이트(650)는 복수의 나노시트(N1, N2, N3)를 포함하는 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(650M)과, 상기 메인 게이트 부분(650M)에 연결되고 복수의 나노시트((N1, N2, N3) 각각의 사이의 공간에 형성되는 복수의 서브 게이트 부분(650S)을 포함할 수 있다.
그 후, 도 10b에 예시된 바와 같이, 게이트(650) 및 게이트간 절연막(672)을 덮는 층간절연막(674)을 형성한 후, 상기 층간절연막(674) 및 게이트간 절연막(672)을 일부 식각하여 복수의 반도체층(662A)을 노출시키는 복수의 콘택홀을 형성한다. 그 후, 복수의 콘택홀을 통해 노출되는 복수의 반도체층(662A)의 상면에 금속 실리사이드막(662B)을 형성하고, 상기 금속 실리사이드막(662B)을 통해 반도체층(662A)에 각각 연결되는 복수의 콘택 플러그(690)를 형성하여, 도 10a 내지 도 10c에 예시한 집적회로 소자(600)를 형성한다.
도 13a 내지 도 13j를 참조하여 설명한 집적회로 소자의 제조 방법에 따르면, 메인 게이트 부분(650M)의 양 측벽에는 폭 설정 패턴(634)을 형성하고, 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 제2 절연 스페이서(640)의 일부를 구성하는 내측 폭 설정 패턴(640A)을 형성함으로써, 게이트 절연막(645) 및 게이트(650)를 포함하는 게이트 구조물이 형성되는 공간의 폭(W6)을 일정하게 제어할 수 있다. 그 결과, 메인 게이트 부분(650M)과, 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에 형성되는 서브 게이트 부분(650S) 각각의 X 방향을 따르는 길이를 일정하게 제어할 수 있다.
도 10a 내지 도 13j를 참조하여 설명한 집적회로 소자(600) 및 그 제조 방법에서는 메인 게이트 부분(650M)의 양 측벽에 형성되는 폭 설정 패턴(634)과, 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에 형성되는 내측 폭 설정 패턴(640A)을 모두 포함하는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상의 범위 내에서, 상기 폭 설정 패턴(634) 및 상기 내측 폭 설정 패턴(640A) 중 어느 하나는 생략 가능하다.
이상, 도 1a 내지 도 13j를 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들(100, 200, 300, 400, 500, 600) 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 상기한 바와 같은 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예들에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1a 내지 도 13j를 참조하여 설명한 집적회로 소자(100, 200, 300, 400, 500, 600) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 112: 소자분리막, 122: 인터페이스막, 124: 게이트 절연막, 130: 폭 설정 패턴, 130H: 수평 연장부, 130V: 수직 연장부, 140: 절연 스페이서, 142: 제1 절연 스페이서, 144: 제2 절연 스페이서, 150: 소스/드레인 영역, 160: 게이트간 절연막, 170: 게이트 전극층.

Claims (20)

  1. 기판 상에서 제1 방향으로 게이트 구조물 공간의 폭을 한정하면서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 한 쌍의 폭 설정 패턴과,
    상기 게이트 구조물 공간 내에서 상기 제2 방향을 따라 연장되는 게이트 전극층과,
    상기 게이트 구조물 공간 내에서 상기 기판과 상기 게이트 전극과의 사이에 개재된 게이트 절연막과,
    상기 한 쌍의 폭 설정 패턴 위에서 상기 게이트 전극층의 양 측벽을 덮는 절연 스페이서를 포함하고,
    상기 한 쌍의 폭 설정 패턴은 상기 절연 스페이서의 탄소 함량비보다 더 큰 탄소 함량비를 가지고,
    상기 절연 스페이서는 제1 산소 함량비를 가지는 제1 탄소 함유 절연막을 포함하고,
    상기 한 쌍의 폭 설정 패턴은 상기 제1 산소 함량비보다 더 작은 제2 산소 함량비를 가지는 제2 탄소 함유 절연막으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 게이트 전극층은 상기 제1 방향을 따라 상기 게이트 구조물 공간의 폭보다 작은 게이트 길이를 가지는 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 게이트 절연막은 상기 한 쌍의 폭 설정 패턴에 접해 있는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 절연 스페이서는 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막을 포함하고,
    상기 한 쌍의 폭 설정 패턴은 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막을 포함하는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 한 쌍의 폭 설정 패턴 중 적어도 하나는 상기 절연 스페이서의 저면에 대면하는 수평 연장부를 포함하는 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 한 쌍의 폭 설정 패턴 중 적어도 하나는
    상기 절연 스페이서의 저면에 대면하는 수평 연장부와,
    상기 게이트 전극층의 측벽에 대면하는 수직 연장부를 가지는 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 절연 스페이서는
    상기 한 쌍의 폭 설정 패턴 위에서 상기 게이트 전극층의 측벽에 대면하는 탄소 함유 절연막과,
    상기 한 쌍의 폭 설정 패턴 위에서 상기 탄소 함유 절연막과 상기 한 쌍의 폭 설정 패턴과의 사이에 개재된 실리콘 질화막을 포함하는 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 절연 스페이서는 상기 기판과 상기 한 쌍의 폭 설정 패턴과의 사이에 개재된 실리콘 질화막을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 한 쌍의 폭 설정 패턴은 10 ∼ 25 원자%의 범위 내에서 선택되는 탄소 함량을 가지고, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  10. 기판 상에 돌출되고 제1 방향으로 연장되는 핀형 활성 영역과,
    상기 핀형 활성 영역의 하부 측벽을 덮는 소자분리막과,
    상기 핀형 활성 영역 및 상기 소자분리막 위에서 상기 제1 방향으로 게이트 구조물 공간의 폭을 한정하면서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 한 쌍의 폭 설정 패턴과,
    상기 핀형 활성 영역의 상면 및 양 측벽을 덮고 상기 게이트 구조물 공간 내에서 상기 제2 방향을 따라 연장되는 게이트 전극층과,
    상기 게이트 구조물 공간 내에서 상기 핀형 활성 영역과 상기 게이트 전극층과의 사이에 개재된 게이트 절연막과,
    상기 한 쌍의 폭 설정 패턴 위에서 상기 게이트 전극층의 양 측벽을 덮는 절연 스페이서를 포함하고,
    상기 한 쌍의 폭 설정 패턴은 상기 절연 스페이서의 탄소 함량비보다 더 큰 탄소 함량비를 가지고,
    상기 절연 스페이서는 제1 산소 함량비를 가지는 제1 탄소 함유 절연막을 포함하고,
    상기 한 쌍의 폭 설정 패턴은 상기 제1 산소 함량비보다 더 작은 제2 산소 함량비를 가지는 제2 탄소 함유 절연막으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 절연 스페이서는 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막을 포함하고,
    상기 한 쌍의 폭 설정 패턴은 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막을 포함하는 것을 특징으로 하는 집적회로 소자.
  12. 제10항에 있어서,
    상기 한 쌍의 폭 설정 패턴 중 적어도 하나는 상기 제1 방향으로 연장되는 수평 연장부를 포함하고,
    상기 절연 스페이서는 상기 수평 연장부를 사이에 두고 상기 핀형 활성 영역과 이격되어 있는 것을 특징으로 하는 집적회로 소자.
  13. 제10항에 있어서,
    상기 한 쌍의 폭 설정 패턴 중 적어도 하나는 상기 제1 방향으로 연장되는 수평 연장부와, 상기 게이트 전극층의 측벽에 대면하는 수직 연장부를 포함하고,
    상기 게이트 절연막은 상기 수직 연장부에 접해 있는 것을 특징으로 하는 집적회로 소자.
  14. 기판으로부터 돌출되고 제1 레벨의 상면을 가지는 핀형 활성 영역과,
    상기 핀형 활성 영역의 상면으로부터 이격된 제2 레벨에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 채널 영역을 가지는 나노시트와,
    상기 핀형 활성 영역 위에서 게이트 구조물 공간의 폭을 한정하면서 상기 핀형 활성 영역의 연장 방향에 교차하는 방향으로 연장되는 한 쌍의 폭 설정 패턴과,
    상기 게이트 구조물 공간 내에서 상기 핀형 활성 영역에 교차하는 방향으로 연장되고 상기 나노시트의 적어도 일부를 포위하는 게이트와,
    상기 게이트 구조물 공간 내에서 상기 나노시트와 상기 게이트와의 사이에 개재되고 상기 한 쌍의 폭 설정 패턴과 접해 있는 게이트 절연막과,
    상기 핀형 활성 영역 상에 형성되고 상기 나노시트의 일단에 연결된 소스/드레인 영역과,
    상기 한 쌍의 폭 설정 패턴 위에서 상기 게이트의 측벽을 덮는 절연 스페이서와,
    상기 핀형 활성 영역의 상면과 상기 나노시트와의 사이의 공간에서 상기 게이트와 상기 소스/드레인 영역과의 사이에 개재되는 제2 절연 스페이서를 포함하고,
    상기 한 쌍의 폭 설정 패턴은 상기 절연 스페이서의 탄소 함량비보다 더 큰 탄소 함량비를 가지는 것을 특징으로 하는 집적회로 소자.
  15. 제14항에 있어서,
    상기 절연 스페이서는 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막을 포함하고,
    상기 한 쌍의 폭 설정 패턴은 10 ∼ 25 원자%의 범위 내에서 선택되고, 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막을 포함하는 것을 특징으로 하는 집적회로 소자.
  16. 제14항에 있어서,
    상기 한 쌍의 폭 설정 패턴은 SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  17. 제14항에 있어서,
    상기 제2 절연 스페이서는 상기 핀형 활성 영역과 상기 나노시트와의 사이에서 상기 게이트 절연막에 접하는 내측 폭 설정 패턴과, 상기 내측 폭 설정 패턴을 사이에 두고 상기 게이트 절연막으로부터 이격된 내측 절연 패턴을 포함하고,
    상기 내측 폭 설정 패턴은 상기 절연 스페이서의 탄소 함량비보다 더 큰 탄소 함량비를 가지는 것을 특징으로 하는 집적회로 소자.
  18. 기판 상에서 제1 방향으로 게이트 구조물 공간의 폭을 한정하면서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 한 쌍의 폭 설정 패턴을 형성하는 단계와,
    상기 한 쌍의 폭 설정 패턴 위에 절연 스페이서를 형성하는 단계와,
    상기 게이트 구조물 공간 내에서 상기 제2 방향을 따라 연장되고 상기 절연 스페이서에 대면하는 측벽을 가지는 게이트 전극층과, 상기 게이트 구조물 공간 내에서 상기 기판과 상기 게이트 전극층과의 사이에 개재된 게이트 절연막을 포함하는 게이트 구조물을 형성하는 단계를 포함하고,
    상기 절연 스페이서는 제1 산소 함량비를 가지는 제1 탄소 함유 절연막을 포함하도록 형성되고,
    상기 한 쌍의 폭 설정 패턴은 상기 절연 스페이서의 탄소 함량비보다 더 큰 탄소 함량비를 가지고, 상기 제1 산소 함량비보다 더 작은 제2 산소 함량비를 가지도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 절연 스페이서를 형성하는 단계는 5 ∼ 15 원자%의 범위 내에서 선택되는 제1 탄소 함량비를 가지는 제1 탄소 함유 절연막을 형성하는 단계를 포함하고,
    상기 한 쌍의 폭 설정 패턴을 형성하는 단계는 10 ∼ 25 원자%의 범위 내에서 선택되고 상기 제1 탄소 함량비보다 더 큰 제2 탄소 함량비를 가지는 제2 탄소 함유 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 한 쌍의 폭 설정 패턴을 형성하는 단계는 실리콘 원자 및 탄소 원자를 모두 포함하는 화합물로 이루어지는 전구체를 사용하여 실리콘 및 탄소를 함유하는 막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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