KR102472136B1 - 집적회로 소자 - Google Patents

집적회로 소자 Download PDF

Info

Publication number
KR102472136B1
KR102472136B1 KR1020180028730A KR20180028730A KR102472136B1 KR 102472136 B1 KR102472136 B1 KR 102472136B1 KR 1020180028730 A KR1020180028730 A KR 1020180028730A KR 20180028730 A KR20180028730 A KR 20180028730A KR 102472136 B1 KR102472136 B1 KR 102472136B1
Authority
KR
South Korea
Prior art keywords
pair
insulating pattern
insulating
isolation
layer
Prior art date
Application number
KR1020180028730A
Other languages
English (en)
Other versions
KR20190107456A (ko
Inventor
박재현
박성일
이윤일
이형석
박은실
오중건
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180028730A priority Critical patent/KR102472136B1/ko
Priority to US16/033,488 priority patent/US11211450B2/en
Priority to CN201811058096.1A priority patent/CN110265394B/zh
Publication of KR20190107456A publication Critical patent/KR20190107456A/ko
Priority to US17/528,251 priority patent/US20220077285A1/en
Application granted granted Critical
Publication of KR102472136B1 publication Critical patent/KR102472136B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

집적회로 소자는 기판 상에서 제1 방향으로 연장되는 한 쌍의 핀형 활성 영역과, 상기 한 쌍의 핀형 활성 영역 사이에서 상기 제1 방향으로 연장되는 분리 절연 패턴과, 상기 분리 절연 패턴을 사이에 두고 서로 이격된 한 쌍의 게이트 구조와, 상기 한 쌍의 핀형 활성 영역 상에 하나씩 형성된 한 쌍의 소스/드레인 영역과, 상기 한 쌍의 소스/드레인 영역의 상면들을 덮는 절연막을 포함하고, 상기 분리 절연 패턴은 상기 한 쌍의 게이트 구조에 대면하는 양 측벽을 가지는 제1 부분과, 상기 절연막에 대면하는 양 측벽을 가지는 제2 부분을 포함하고, 상기 제1 부분의 최저면과 상기 제2 부분의 최저면은 서로 다른 수직 레벨에 위치한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 핀형 활성 영역을 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달에 따라 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 고도로 된 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성도 요구되기 때문에 비교적 작은 면적 내에서 배선들 및 콘택들이 차지하는 면적을 줄이면서 배선들 및 콘택들간의 절연 거리를 안정적으로 확보할 수 있는 구조를 가지는 집적회로 소자 및 그 구현 방법에 대한 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 동일 레벨상에 형성되는 배선들 및 콘택 영역들의 밀도가 증가하는 경우에도 최소한의 면적 내에서 인접한 도전 영역들 간의 절연 거리를 안정적으로 확보할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 제1 방향으로 연장되는 한 쌍의 핀형 활성 영역과, 상기 한 쌍의 핀형 활성 영역 사이에서 상기 제1 방향으로 연장되는 분리 절연 패턴과, 상기 분리 절연 패턴을 사이에 두고 서로 이격되어 있고 상기 제1 방향과 교차하는 제2 방향을 따라 일직선상에서 연장되는 한 쌍의 게이트 구조와, 상기 한 쌍의 핀형 활성 영역 상에 하나씩 형성된 한 쌍의 소스/드레인 영역과, 상기 한 쌍의 소스/드레인 영역의 상면들을 덮는 절연막을 포함한다. 상기 분리 절연 패턴은 상기 한 쌍의 게이트 구조에 대면하는 양 측벽을 가지는 제1 부분과, 상기 절연막에 대면하는 양 측벽을 가지는 제2 부분을 포함하고, 상기 제1 부분의 최저면과 상기 제2 부분의 최저면은 서로 다른 수직 레벨에 위치한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 방향으로 연장되는 한 쌍의 핀형 활성 영역과, 상기 한 쌍의 핀형 활성 영역 사이에서 상기 제1 방향으로 연장되는 분리 절연 패턴과, 상기 분리 절연 패턴을 사이에 두고 서로 이격되어 있고 상기 제1 방향과 교차하는 제2 방향을 따라 일직선상에서 연장되는 한 쌍의 제1 게이트 구조와, 상기 분리 절연 패턴을 사이에 두고 서로 이격되어 있고, 한 쌍의 제1 게이트 구조와 평행하게 일직선상에서 연장되는 한 쌍의 제2 게이트 구조와, 상기 한 쌍의 제1 게이트 구조와 상기 한 쌍의 제2 게이트 구조와의 사이에서 상기 한 쌍의 핀형 활성 영역 상에 하나씩 형성된 한 쌍의 소스/드레인 영역과, 상기 한 쌍의 제1 게이트 구조와 상기 한 쌍의 제2 게이트 구조와의 사이에서 상기 한 쌍의 소스/드레인 영역을 덮는 절연막을 포함한다. 상기 분리 절연 패턴의 최저면의 수직 레벨은 상기 제1 방향을 따라 가변적이다.
본 발명의 기술적 사상에 의한 집적회로 소자는 위치에 따라 서로 다른 수직 레벨을 가지는 분리 절연 패턴을 포함한다. 따라서, 다운-스케일링에 따라 축소된 면적의 로직 셀 내에서 동일 레벨상에 형성되는 배선들 및 콘택 영역들의 밀도가 증가하는 경우에도 상기 분리 절연 패턴과 도전 영역들과의 사이에 이격 거리를 확보할 수 있으며, 상기 분리 절연 패턴으로 인해 도전 영역들에 구조적으로 악영향이 미치는 것을 방지할 수 있다. 따라서, 최소한의 면적 내에서 인접한 도전 영역들 간의 절연 거리를 안정적으로 확보함으로써 신뢰성이 향상된 구조를 가지는 집적회로 소자를 제공할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 "AX"로 표시한 점선 영역의 일부 구성들을 확대하여 도시한 평면도이고, 도 2b는 도 1의 X1 - X1' 선 단면도이고, 도 2c는 도 1의 X2 - X2' 선 단면도이고, 도 2d는 도 1의 Y1 - Y1' 선 단면도이고, 도 2e는 도 1의 Y2 - Y2' 선 단면도이다.
도 3a, 도 3b, 및 도 3c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 4a, 도 4b, 및 도 4c 내지 도 16a, 도 16b, 및 도 16c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17a, 도 17b, 및 도 17c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 18a, 도 18b, 및 도 18c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 19는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 20a, 도 20b, 및 도 20c와 도 21a, 도 21b, 및 도 21c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 22는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 23a, 도 23b, 및 도 23c는 도 22에 예시한 집적회로 소자의 주요 구성들을 도시한 단면도들이다.
도 24a, 도 24b, 및 도 24c 내지 도 26a, 도 26b, 및 도 26c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 27은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 28a, 도 28b, 및 도 28c는 도 27에 예시한 집적회로 소자의 주요 구성들을 도시한 단면도들이다.
도 29a, 도 29b, 및 도 29c 내지 도 31a, 도 31b, 및 도 31c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 32는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 33a, 도 33b, 및 도 33c는 도 32에 예시한 집적회로 소자의 주요 구성들을 도시한 단면도들이다.
도 34a, 도 34b, 및 도 34c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 35a, 도 35b, 및 도 35c 내지 도 37a, 도 37b, 및 도 37c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 38은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 39a, 도 39b, 및 도 39c는 도 38에 예시한 집적회로 소자의 주요 구성들을 도시한 단면도들이다.
도 40a, 도 40b, 및 도 40c 내지 도 42a, 도 42b, 및 도 42c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 43a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 43b는 도 43a의 X2 - X2' 선 단면도이다.
도 44a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 44b는 도 44a의 X2 - X2' 선 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1과 도 2a 내지 도 2e는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1은 집적회로 소자(100)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 2a는 도 1의 "AX"로 표시한 점선 영역의 일부 구성들을 확대하여 도시한 평면도이다. 도 2b는 도 1의 X1 - X1' 선 단면도이다. 도 2c는 도 1의 X2 - X2' 선 단면도이다. 도 2d는 도 1의 Y1 - Y1' 선 단면도이다. 도 2e는 도 1의 Y2 - Y2' 선 단면도이다. 집적회로 소자(100)는 FinFET(fin field effect transistor) 소자를 포함하는 논리 셀을 구성할 수 있다.
도 1과 도 2a 내지 도 2e를 참조하면, 집적회로 소자(100)는 기판(110) 상의 셀 바운더리(BN)에 의해 한정되는 영역에 형성된 로직 셀(LC)을 포함한다.
기판(110)은 수직 레벨(LV1)에서 수평 방향 (X-Y 평면 방향)으로 연장되는 주면(110M)을 가질 수 있다. 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
로직 셀(LC)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함한다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에는 각각 기판(110)으로부터 돌출된 복수의 핀형(fin-type) 활성 영역(FA)이 형성되어 있다. 제1 소자 영역(RX1)과 제2 소자 영역(RX2)과의 사이에서 기판(110)에 딥 트렌치(DT)가 형성될 수 있으며, 딥 트렌치(DT) 상에 소자간 분리 영역(DTA)이 형성될 수 있다.
복수의 핀형 활성 영역(FA)은 상호 평행하게 로직 셀(LC)의 폭 방향 (X 방향)을 따라 연장될 수 있다. 도 2d에 예시된 바와 같이, 복수의 핀형 활성 영역(FA) 각각의 사이의 영역과 소자간 분리 영역(DTA)에서 기판(110) 상에 소자분리막(112)이 형성될 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112) 위로 핀(fin) 형상으로 돌출될 수 있다.
기판(110)상에는 복수의 게이트 구조(GS)가 복수의 핀형 활성 영역(FA)과 교차하는 방향인 로직 셀(LC)의 높이 방향 (Y 방향)으로 연장될 수 있다. 복수의 게이트 구조(GS)는 각각 게이트 절연막(132) 및 게이트 라인(GL)의 적층 구조로 이루어질 수 있다. 게이트 절연막(132)은 게이트 라인(GL)의 저면 및 양 측벽을 덮을 수 있다.
복수의 게이트 구조(GS)는 복수의 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면을 덮으면서 연장될 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 게이트 구조(GS)를 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다.
셀 바운더리(BN) 중 로직 셀(LC)의 높이 방향 (Y 방향)을 따라 연장되는 부분에 복수의 더미 게이트 구조(DGS)가 연장될 수 있다. 복수의 더미 게이트 구조(DGS)는 게이트 구조(GS)와 유사하게 게이트 절연막(132) 및 게이트 라인(GL)의 적층 구조로 이루어질 수 있다. 게이트 구조(GS) 및 더미 게이트 구조(DGS)는 서로 동일한 재료로 구성될 수 있다. 단, 더미 게이트 구조(DGS)는 집적회로 소자(100)의 동작중에는 전기적 플로팅(floating) 상태를 유지할 수 있다. 일부 실시예들에서, 더미 게이트 구조(DGS)는 생략 가능하다.
복수의 게이트 구조(GS) 및 복수의 더미 게이트 구조(DGS)는 각각 로직 셀(LC)의 폭 방향 (X 방향)에서 동일한 폭을 가지고, 폭 방향 (X 방향)을 따라 일정한 피치로 배열될 수 있다.
복수의 게이트 절연막(132)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 핀형 활성 영역(FA)과 게이트 절연막(132)과의 사이에 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(GL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(GL)은 각각 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 복수의 게이트 라인(GL)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 게이트 구조(GS) 및 복수의 더미 게이트 구조(DGS) 각각의 상면은 게이트 절연 캡핑층(140)으로 덮일 수 있다. 복수의 게이트 절연 캡핑층(140)은 실리콘 질화막으로 이루어질 수 있다.
복수의 게이트 구조(GS) 및 복수의 더미 게이트 구조(DGS) 각각의 양 측벽을 덮도록 복수의 절연 스페이서(120)가 로직 셀(LC)의 높이 방향 (Y 방향)을 따라 라인 형상으로 연장될 수 있다. 복수의 절연 스페이서(120)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 핀형 활성 영역(FA)에서 게이트 구조(GS)의 양 측에는 리세스(recess)(R1)가 형성될 수 있으며, 하나의 핀형 활성 영역(FA)에 복수의 리세스(R1)가 형성될 수 있다. 복수의 리세스(R1)는 복수의 소스/드레인 영역(124)으로 채워질 수 있다. 일부 실시예들에서, 복수의 소스/드레인 영역(124)은 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 다른 일부 실시예들에서, 복수의 소스/드레인 영역(124)은 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다. 도 2e에는 소스/드레인 영역(124)이 특정한 단면 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 첨부 도면에 예시한 바에 한정되지 않는다. 예를 들면, 복수의 소스/드레인 영역(124)은 각각 사각형, 오각형, 육각형 등과 같은 다각형, 원형, 또는 타원형 등 다양한 단면 형상을 가질 수 있다.
복수의 소스/드레인 영역(124)은 절연 라이너(126)로 덮일 수 있다. 절연 라이너(126)는 소자분리막(112), 복수의 절연 스페이서(120), 및 복수의 소스/드레인 영역(124)을 컨포멀하게 덮을 수 있다. 절연 라이너(126)는 실리콘 질화막으로 이루어질 수 있다.
소스/드레인 영역(124)과 게이트 구조(GS)는 이들 사이에 개재된 절연 스페이서(120)에 의해 상호 절연될 수 있다. 소스/드레인 영역(124)은 리세스(R1)의 내벽을 이루는 핀형 활성 영역(FA)의 표면으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 일부 실시예들에서, 소스/드레인 영역(124)은 핀형 활성 영역(FA)의 상면(FT)의 수직 레벨(LV3)과 대략 동일한 수직 레벨의 상면을 가질 수 있으나, 이에 한정되는 것은 아니다. 본 명세서에서 사용되는 용어 "수직 레벨"은 기판(110)의 주면(110M)에 대하여 연직 방향, 즉 ±Z 방향을 따르는 길이를 의미한다.
복수의 게이트 구조(GS) 각각의 사이, 및 게이트 구조(GS)와 더미 게이트 구조(DGS)와의 사이에는 게이트간 절연막(128)이 개재될 수 있다. 복수의 소스/드레인 영역(124)은 게이트간 절연막(128)으로 덮일 수 있다. 복수의 소스/드레인 영역(124)과 게이트간 절연막(128)과의 사이에는 절연 라이너(126)가 개재될 수 있다. 게이트간 절연막(128)은 실리콘 산화막으로 이루어질 수 있다.
기판(110) 상에는 절연 박막(150)이 기판(110)의 주면(110M)과 평행하게 연장될 있다. 절연 박막(150)은 복수의 게이트 구조(GS), 복수의 더미 게이트 구조(DGS), 복수의 게이트 절연 캡핑층(140), 복수의 절연 스페이서(120), 및 게이트간 절연막(128)을 덮을 수 있다. 절연 박막(150)은 실리콘 산화막, 실리콘 질화막, 폴리실리콘막, 또는 이들의 조합으로 이루어질 수 있다. 절연 박막(150) 위에는 층간절연막(170)이 형성될 수 있다. 층간절연막(170)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
로직 셀(LC)의 제1 소자 영역(RX1)과 제2 소자 영역(RX2) 사이에서 소자간 분리 영역(DTA) 위에는 분리 절연 패턴(160)이 형성될 수 있다. 본 예에서, 집적회로 소자(100)는 1 개의 분리 절연 패턴(160)을 포함하는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 로직 셀(LC) 내에 복수의 분리 절연 패턴(160)이 형성될 수도 있다. 또한, 도 1 및 도 2a에서, 집적회로 소자(100)의 분리 절연 패턴(160)이 로직 셀(LC)의 폭 방향 (X 방향)을 따라 2 개의 게이트 구조(GS)를 가로질러 연장되는 형상을 가지는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 분리 절연 패턴(160)은 로직 셀(LC) 내에서 폭 방향 (X 방향)을 따라 1 개의 게이트 구조(GS)만 가로질러 연장되도록 형성될 수도 있다.
복수의 게이트 구조(GS)는 분리 절연 패턴(160)을 사이에 두고 로직 셀(LC)의 높이 방향 (Y 방향)으로 서로 이격되고 Y 방향을 따라 일직선상에서 연장되는 한 쌍의 게이트 구조(GS)를 포함할 수 있다. 예를 들면, 상기 한 쌍의 게이트 구조(GS)는 분리 절연 패턴(160)을 사이에 두고 서로 이격되어 있고 Y 방향을 따라 일직선상에서 연장되는 제1 게이트 구조(GS11) 및 제2 게이트 구조(GS12)를 포함할 수 있다. 또한, 상기 한 쌍의 게이트 구조(GS)는 분리 절연 패턴(160)을 사이에 두고 서로 이격되어 있고 Y 방향을 따라 일직선상에서 연장되는 제1 게이트 구조(GS21) 및 제2 게이트 구조(GS22)를 포함할 수 있다.
분리 절연 패턴(160)의 측벽들 중 Y 방향에서 서로 반대측을 향하는 양 측벽은 제1 게이트 구조(GS11, GS21), 제2 게이트 구조(GS12, GS22), 및 게이트간 절연막(128)에 대면하고, 제1 게이트 구조(GS11, GS21), 제2 게이트 구조(GS12, GS22), 및 게이트간 절연막(128)에 접할 수 있다. 분리 절연 패턴(160)의 측벽들 중 Y 방향에서 서로 반대측을 향하는 양 측벽은 제1 게이트 구조(GS11) 및 제2 게이트 구조(GS12)에 접하는 제1 측벽부(S1)와, 게이트간 절연막(128)에 접하는 제2 측벽부(S2)를 포함할 수 있다.
분리 절연 패턴(160)은 일직선상에서 연장되는 한 쌍의 게이트 구조(GS), 예를 들면 제1 게이트 구조(GS11) 및 제2 게이트 구조(GS12)에 대면하는 양 측벽을 가지는 제1 부분(P1)(도 2d 참조)과, 게이트간 절연막(128)에 대면하는 양 측벽을 가지는 제2 부분(P2)(도 2e 참조)을 포함할 수 있다.
분리 절연 패턴(160)에서, 제1 부분(P1)의 최저면의 수직 레벨(LVQ)과 제2 부분(P2)의 최저면의 수직 레벨(LVR)은 서로 다를 수 있다. 이에 따라, 분리 절연 패턴(160)의 최저면의 수직 레벨은 로직 셀(LC)의 폭 방향 (X 방향)을 따라 가변적일 수 있다. 예를 들면, 도 2c 내지 도 2e에 예시한 바와 같이 제1 부분(P1)의 최저면의 수직 레벨(LVQ)이 제2 부분(P2)의 최저면의 수직 레벨(LVR)보다 더 낮을 수 있으며, 따라서 제1 부분(P1)의 최저면이 제2 부분(P2)의 최저면보다 기판(110)에 더 가까울 수 있다.
분리 절연 패턴(160)은 기판(110)을 향해 돌출된 복수의 돌출부(160P)를 포함할 수 있다. 복수의 돌출부(160P)는 로직 셀(LC)의 폭 방향 (X 방향)을 따라 일렬로 배치될 수 있다. 복수의 돌출부(160P)는 분리 절연 패턴(160)의 제1 부분(P1)에 포함될 수 있다. 이에 따라, 분리 절연 패턴(160)의 제1 부분(P1)은 제2 부분(P2)보다 수직 방향 두께 (Z 방향 길이)가 더 클 수 있다.
복수의 돌출부(160P) 각각의 저면은 제1 부분(P1)의 최저면이 될 수 있다. 복수의 돌출부(160P) 각각의 최저면의 수직 레벨(LVQ)은 소자분리막(112)의 상면의 수직 레벨(LV2)보다 더 낮을 수 있다. 즉, 분리 절연 패턴(160)의 제1 부분(P1)의 최저면의 수직 레벨(LVQ)은 소자분리막(112)의 상면의 수직 레벨(LV2)보다 더 낮을 수 있다. 소자분리막(112)은 분리 절연 패턴(160)에 형성된 복수의 돌출부(160P)를 포위하는 복수의 분리 리세스(112R)를 가질 수 있다.
도 2c 및 도 2d에는 복수의 돌출부(160P) 각각의 저면이 평탄한 표면을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 돌출부(160P) 각각의 저면은 원형의 일부 또는 타원형의 일부를 구성하는 곡면(curved surface)으로 이루어지거나, 또는 기판(110)을 향해 뾰족하게 돌출되는 포인트를 가지는 비평탄면(non-planar surface)으로 이루어질 수도 있다.
분리 절연 패턴(160)의 제1 부분(P1)의 최저면의 수직 레벨(LVQ)은 기판(110)의 주면(110M)의 수직 레벨(LV1)보다 더 높고, 핀형 활성 영역(FA)의 상면(FT)의 수직 레벨(LV3)보다 더 낮고, 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 낮을 수 있다.
분리 절연 패턴(160)의 제2 부분(P2)의 최저면의 수직 레벨(LVR)은 소자분리막(112)의 상면의 수직 레벨(LV2)보다 더 높고, 핀형 활성 영역(FA)의 상면(FT)의 수직 레벨(LV3)보다 더 높고, 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 높을 수 있다. 일부 실시예들에서, 분리 절연 패턴(160)의 제2 부분(P2)의 최저면의 수직 레벨(LVR)은 게이트 구조(GS)의 최상면의 수직 레벨(LV4)과 실질적으로 같거나 더 높을 수 있으나, 이에 한정되는 것은 아니다.
분리 절연 패턴(160)은 제1 부분(P1) 및 제2 부분(P2)에서 각각 평탄한 상면을 가질 수 있다. 분리 절연 패턴(160)의 상부는 절연 박막(150)을 관통할 수 있다. 분리 절연 패턴(160)에서, 제1 부분(P1)의 최상면과 제2 부분(P2)의 최상면은 실질적으로 동일 평면 상에서 연장될 수 있다. 분리 절연 패턴(160)의 제1 부분(P1) 및 제2 부분(P2) 각각의 최상면의 수직 레벨은 절연 박막(150)의 최상면의 수직 레벨(LV5)과 실질적으로 동일할 수 있다.
로직 셀(LC)의 높이 방향 (Y 방향)에서, 분리 절연 패턴(160)의 제1 부분(P1)의 최대 폭(MW11)과 제2 부분(P2)의 최대 폭(MW12)은 실질적으로 동일할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제1 부분(P1) 및 제2 부분(P2)의 폭에 대한 다양한 변형이 가능하다. 예를 들면, 로직 셀(LC)의 높이 방향 (Y 방향)에서, 분리 절연 패턴(160)의 제2 부분(P2)의 적어도 일부의 폭은 제1 부분(P1)의 폭보다 더 작을 수 있다.
일부 실시예들에서, 분리 절연 패턴(160)은 단일 절연막, 또는 복수의 절연막의 조합으로 이루어지는 복합 절연막으로 이루어질 수 있다. 다른 일부 실시예들에서, 분리 절연 패턴(160)은 에어갭(air gap)을 포함할 수 있다. 분리 절연 패턴(160)을 구성하는 절연막은 실리콘 산화막, 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 1을 참조하면, 로직 셀(LC)에서, 접지선(VSS)은 제1 소자 영역(RX1)에 있는 소스/드레인 영역(124)에 연결되는 콘택 플러그(도시 생략)를 통해 제1 소자 영역(RX1)에 있는 핀형 활성 영역(FA)에 연결될 수 있다. 전원선(VDD)은 제2 소자 영역(RX2)에 있는 소스/드레인 영역(124)에 연결되는 콘택 플러그(도시 생략)를 통해 제2 소자 영역(RX2)에 있는 핀형 활성 영역(FA)에 연결될 수 있다. 접지선(VSS) 및 전원선(VDD)은 각각 도전성 배리어막과 배선용 도전층으로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 Co, Cu, W, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
도 1과 도 2a 내지 도 2e에 예시한 집적회로 소자(100)에 의하면, 기판(110) 상의 위치에 따라 서로 다른 수직 레벨을 가지는 분리 절연 패턴(160)을 포함한다. 따라서, 다운-스케일링에 따라 축소된 면적의 로직 셀(LC) 내에서 동일 레벨상에 형성되는 배선들 및 콘택 영역들의 밀도가 증가하는 경우에도 분리 절연 패턴(160)과 도전 영역들, 예를 들면 복수의 소스/드레인 영역(124)과의 사이에 이격 거리를 확보할 수 있으며, 분리 절연 패턴(160)으로 인해 소스/드레인 영역(124)과 같은 도전 영역들에 구조적으로 악영향이 미치는 것을 방지할 수 있다.
도 3a, 도 3b, 및 도 3c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들로서, 도 3a는 도 1의 X2 - X2' 선 단면에 대응하는 부분의 단면도이고, 도 3b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 단면도이고, 도 3c는 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 단면도이다. 도 3a, 도 3b, 및 도 3c에 있어서, 도 1과 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a, 도 3b, 및 도 3c를 참조하면, 집적회로 소자(100A)는 도 1과 도 2a 내지 도 2e에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100A)에서, 분리 절연 패턴(162)은 서로 다른 물질로 이루어지는 하측 절연 패턴(162A)과 상측 절연 패턴(162B)을 포함하는 다중층으로 이루어진다. 하측 절연 패턴(162A)의 두께는 위치에 따라 가변적일 수 있다. 예를 들면, 하측 절연 패턴(162A) 중 상측 절연 패턴(162B)의 저면을 덮는 부분의 두께는 상측 절연 패턴(162B)의 측벽을 덮는 부분의 두께보다 더 클 수 있다.
일부 실시예들에서, 하측 절연 패턴(162A)은 게이트간 절연막(128)의 구성 물질과 실질적으로 동일한 물질로 이루어지고, 상측 절연 패턴(162B)은 게이트간 절연막(128)의 구성 물질과 다른 물질로 이루어질 수 있다. 예를 들면, 게이트간 절연막(128) 및 하측 절연 패턴(162A)은 실리콘 산화막으로 이루어지고, 상측 절연 패턴(162B)은 실리콘 질화막으로 이루어질 수 있다. 복수의 소스/드레인 영역(124)은 하측 절연 패턴(162A)을 사이에 두고 상측 절연 패턴(162B)과 이격될 수 있다. 이 경우, 복수의 소스/드레인 영역(124)과 상측 절연 패턴(162B)과의 사이에서 실리콘 산화막으로 이루어지는 비교적 긴 이격 거리를 확보할 수 있으며, 후속 공정에서 상측 절연 패턴(162B)에 인접한 위치에 복수의 소스/드레인 영역(124)에 연결되는 콘택 플러그를 형성할 때 유리한 공정 마진을 제공할 수 있다.
분리 절연 패턴(162)은 복수의 돌출부(162P)를 포함할 수 있다. 분리 절연 패턴(162)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2e를 참조하여 분리 절연 패턴(160)에 대하여 설명한 바와 대체로 동일하다.
도 4a, 도 4b, 및 도 4c 내지 도 16a, 도 16b, 및 도 16c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a, 도 5a, ..., 및 도 11a에는 각각 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 4b, 도 5b, ..., 및 도 11b와, 도 12a, 도 13a, ..., 및 도 16a에는 각각 도 1의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 12b, 도 13b, ..., 및 도 16b에는 각각 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 4c, 도 5c, ..., 및 도 16c에는 각각 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 4a 내지 도 16c를 참조하여 도 1과 도 2a 내지 도 2e에 예시한 집적회로 소자(100)의 제조 방법에 대하여 설명한다. 도 4a 내지 도 16c에 있어서, 도 1과 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 4a, 도 4b, 및 4c를 참조하면, 기판(110)의 일부 영역을 식각하여 기판(110)의 주면(110M)으로부터 상측 방향 (Z 방향)으로 돌출되고 일 방향 (X 방향)으로 연장되는 복수의 핀형 활성 영역(FA)을 형성하고, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 정의하는 딥 트렌치(DT)를 형성하고, 핀형 활성 영역(FA)의 하부 양 측벽을 덮으면서 딥 트렌치(DT)를 채우는 소자분리막(112)을 형성할 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112)의 상면 위로 돌출될 수 있다.
도 5a, 도 5b, 및 5c를 참조하면, 복수의 핀형 활성 영역(FA) 위에서 복수의 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다. 복수의 더미 게이트 구조체(DGS)는 각각 핀형 활성 영역(FA) 위에 순차적으로 적층된 더미 게이트 절연막(D12), 더미 게이트 라인(D14), 및 더미 게이트 절연 캡핑층(D16)을 포함할 수 있다. 더미 게이트 절연막(D12)은 실리콘 산화물을 포함할 수 있다. 더미 게이트 라인(D14)은 폴리실리콘을 포함할 수 있다. 더미 게이트 절연 캡핑층(D16)은 실리콘 질화물을 포함할 수 있다.
더미 게이트 구조체(DGS)의 양 측벽에 절연 스페이서(120)를 형성할 수 있다. 절연 스페이서(120)를 형성하기 위하여, ALD (atomic layer deposition) 또는 CVD (chemical vapor deposition) 공정을 이용할 수 있다.
더미 게이트 구조체(DGS)의 양 측에서 핀형 활성 영역(FA)을 일부 식각하여 복수의 리세스(R1)를 형성하고, 복수의 리세스(R1)로부터 에피택셜 성장 공정에 의해 반도체층들을 형성하여 복수의 소스/드레인 영역(124)을 형성할 수 있다.
복수의 소스/드레인 영역(124), 복수의 더미 게이트 구조체(DGS) 및 절연 스페이서(120)를 컨포멀하게 덮는 절연 라이너(126)를 형성한 후, 절연 라이너(126) 위에 게이트간 절연막(128)을 형성할 수 있다. 게이트간 절연막(128)을 형성하기 위하여, 절연 라이너(126) 위에서 복수의 더미 게이트 구조체(DGS) 및 복수의 소스/드레인 영역(124)을 포함하는 구조물을 충분한 두께로 덮는 절연막을 형성한 후, 더미 게이트 절연 캡핑층(D16)의 상면이 노출되도록 상기 절연막을 평탄화할 수 있다.
도 6a, 도 6b, 및 도 6c를 참조하면, 도 5a, 도 5b, 및 5c의 결과물로부터 복수의 더미 게이트 구조체(DGS)를 제거하여 복수의 게이트 구조 공간(GA)을 마련한다. 복수의 게이트 구조 공간(GA)을 통해 절연 스페이서(120), 핀형 활성 영역(FA), 및 소자분리막(112)이 노출될 수 있다.
도 7a, 도 7b, 및 도 7c를 참조하면, 복수의 게이트 구조 공간(GA)(도 6a, 도 6b, 및 도 6c 참조) 내에 게이트 절연막(132) 및 게이트 도전층(134)을 형성한다. 게이트 절연막(132)을 형성하기 전에, 복수의 게이트 구조 공간(GA)을 통해 노출되는 핀형 활성 영역(FA)의 표면에 인터페이스막(도시 생략)을 더 형성할 수 있다. 상기 인터페이스막은 복수의 게이트 구조 공간(GA)에서 노출되는 핀형 활성 영역(FA)의 일부를 산화시켜 얻어질 수 있다.
게이트 절연막(132) 및 게이트 도전층(134)은 게이트 구조 공간(GA)의 내부를 채우면서 게이트간 절연막(128)의 상면을 덮도록 형성될 수 있다. 게이트 절연막(132) 및 게이트 도전층(134)은 각각 ALD, CVD, PVD (physical vapor deposition), MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
도 8a, 도 8b, 및 8c를 참조하면, 게이트간 절연막(128)의 상면이 노출되도록 게이트 절연막(132) 및 게이트 도전층(134)(도 7a, 도 7b, 및 도 7c 참조)의 불필요한 부분들을 제거한다.
도 9a, 도 9b, 및 도 9c를 참조하면, 도 8a, 도 8b, 및 8c의 결과물에서 게이트 절연막(132) 및 게이트 도전층(134)을 각각 이들의 상부로부터 일부 제거하여, 복수의 캡핑 공간(CS)을 마련한다. 게이트 도전층(134) 중 게이트 구조 공간(GA)(도 6a, 도 6b, 및 도 6c 참조) 내에 남은 부분은 게이트 라인(GL)을 구성할 수 있다.
도 10a, 도 10b, 및 도 10c를 참조하면, 도 9a, 도 9b, 및 도 9c의 결과물에서 복수의 캡핑 공간(CS)을 채우는 복수의 게이트 절연 캡핑층(140)을 형성한다.
게이트 절연 캡핑층(140)을 형성하기 위하여 기판(110) 상에 복수의 캡핑 공간(CS)을 채우기에 충분한 두께의 캡핑 절연막을 형성한 후, 게이트간 절연막(128)의 상면이 노출되도록 상기 캡핑 절연막의 불필요한 부분들을 제거할 수 있다. 게이트 절연 캡핑층(140)은 실리콘 질화막으로 이루어질 수 있다.
도 11a, 도 11b, 및 도 11c를 참조하면, 도 10a, 도 10b, 및 도 10c의 결과물 상에 절연 박막(150)을 형성한다. 일부 실시예들에서, 절연 박막(150)은 복수의 게이트 절연 캡핑층(140)의 구성 물질과는 다른 물질로 이루어질 수 있다. 예를 들면, 복수의 게이트 절연 캡핑층(140)이 실리콘 질화막으로 이루어진 경우, 절연 박막(150)은 실리콘 산화막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 절연 박막(150)은 실리콘 산화막, 실리콘 질화막, 폴리실리콘막, 또는 이들의 조합으로 이루어질 수 있다.
도 12a, 도 12b, 및 도 12c를 참조하면, 절연 박막(150) 위에 마스크 패턴(M1)을 형성한다.
마스크 패턴(M1)은 절연 박막(150)을 노출시키는 개구(OP1)를 가질 수 있다. 개구(OP1)의 평면 형상은 도 1에 예시한 분리 절연 패턴(160)의 평면 형상에 대응할 수 있다. 마스크 패턴(M1)은 복수의 하드마스크층이 적층된 다중층 구조를 가질 수 있다. 일부 실시예들에서, 마스크 패턴(M1)은 실리콘 질화막, 실리콘 산화막, 폴리실리콘막, 탄소 함유막, 또는 이들의 조합으로 이루어질 수 있다. 상기 탄소 함유막은 SOH(spin-on hardmask) 재료를 포함할 수 있다. 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다.
일부 실시예들에서, 마스크 패턴(M1)은 제1 마스크 패턴(M11) 및 제2 마스크 패턴(M12)의 적층 구조를 가질 수 있다. 예를 들면, 제1 마스크 패턴(M11)은 실리콘 질화막으로 이루어지고, 제2 마스크 패턴(M12)은 실리콘 산화막으로 이루어질 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 마스크 패턴(M1)을 식각 마스크로 이용하여 개구(OP1)를 통해 노출되는 절연 박막(150)을 식각하고, 이어서 절연 박막(150)의 식각 후 노출되는 게이트 절연 캡핑층(140)을 식각하여 개구(OP1)를 통해 게이트 구조(GS)를 노출시킨다.
게이트 절연 캡핑층(140)이 실리콘 질화막으로 이루어지고 게이트간 절연막(128)이 실리콘 산화막으로 이루어지는 경우, 실리콘 질화막 및 실리콘 산화막의 식각 선택비를 이용하여 실리콘 질화막을 선택적으로 식각함으로써, 개구(OP1)를 통해 게이트 절연 캡핑층(140)을 식각하는 동안 게이트간 절연막(128)의 소모량을 최소화할 수 있다. 이 때, 게이트 절연 캡핑층(140)의 제거와 동시에 절연 스페이서(120) 중 게이트 절연 캡핑층(140)의 양 측벽을 덮고 있던 부분들도 함께 제거될 수 있으며, 개구(OP1)를 통해 게이트 절연 캡핑층(140)과 함께 노출되는 게이트간 절연막(128)의 일부가 소모될 수 있다. 또한, 과도 식각에 의해 게이트 구조(GS)도 상부로부터 일부 소모될 수 있다. 게이트 절연 캡핑층(140)을 선택적으로 식각하기 위하여, 실리콘 산화막으로 이루어지는 제2 마스크 패턴(M12)을 식각 마스크로 이용할 수 있다.
도 14a, 도 14b, 및 도 14c를 참조하면, 도 13a, 도 13b, 및 도 13c의 결과물에서 제1 마스크 패턴(M11)을 식각 마스크로 이용하여 개구(OP1)를 통해 노출되는 게이트 구조(GS)를 식각하여 제거한다. 이 때, 게이트 구조(GS)의 주변에 있던 절연 스페이서(120) 및 절연 라이너(126)도 게이트 구조(GS)의 식각 분위기에 의해 일부 소모되어 이들의 높이가 낮아질 수 있다. 게이트 구조(GS)를 식각하는 데 있어서 과도 식각에 의해 소자분리막(112)의 일부도 함께 식각하여 소자분리막(112)에 복수의 분리 리세스(112R)를 형성할 수 있다.
게이트 구조(GS)를 식각하는 데 있어서, 게이트 라인(GL)을 구성하는 금속막 및/또는 금속 함유막과, 게이트간 절연막(128)을 구성하는 실리콘 산화막의 식각 선택비를 이용할 수 있다. 예를 들면, BCl3 함유 식각 가스를 이용하고 상기 BCl3 함유 식각 가스 내의 BCl3 함량을 제어하여, 실리콘 산화막의 식각은 억제하면서 금속막 및/또는 금속 함유막의 식각 속도는 상대적으로 크게 되도록 할 수 있다. BCl3 함유 식각 가스는 BCl3, 또는 BCl3 및 SiCl4의 조합을 포함할 수 있다. 개구(OP1)를 통해 노출되는 게이트 라인(GL)이 식각에 의해 제거되는 동안 비교적 얇은 두께를 가지는 게이트 절연막(132)도 함께 제거될 수 있으며, 그 결과 개구(OP1)를 통해 소자분리막(112)이 노출될 수 있다. 게이트 구조(GS)를 식각하기 위한 BCl3 함유 식각 가스 분위기에서 게이트간 절연막(128)의 식각 속도는 상대적으로 작을 수 있다. 따라서, 게이트간 절연막(128)의 식각 깊이(D1)는 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 높은 수직 레벨에 위치될 수 있다.
게이트 구조(GS)를 식각한 후, 기판(110) 상에 복수의 분리 리세스(112R)를 포함하는 분리 공간(SE1)이 남을 수 있다. 또한, 게이트 구조(GS)를 식각하는 동안 제1 마스크 패턴(M11)을 덮고 있던 제2 마스크 패턴(M12)이 소모되어 제거되고 제1 마스크 패턴(M11)도 일부 소모되어 그 두께가 작아질 수 있다.
도 15a, 도 15b, 및 도 15c를 참조하면, 도 14a, 도 14b, 및 도 14c의 결과물에서 분리 공간(SE1)을 채우면서 제1 마스크 패턴(M11)을 덮는 분리 절연막(160L)을 형성한다. 일부 실시예들에서, 분리 절연막(160L)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 분리 절연막(160L)은 복수의 돌출부(160P)를 포함할 수 있다.
도 16a, 도 16b, 및 도 16c를 참조하면, 분리 절연막(160L)(도 15a, 도 15b, 및 도 15c 참조)을 평탄화하고 제1 마스크 패턴(M11)을 제거하여 절연 박막(150)의 상면을 노출시키고, 평탄화된 상면을 가지는 분리 절연 패턴(160)을 형성한다.
그 후, 절연 박막(150) 및 분리 절연 패턴(160)을 덮는 층간절연막(170)을 형성하여 도 1과 도 2a 내지 도 2e에 예시한 집적회로 소자(100)를 형성할 수 있다.
도 3a, 도 3b, 및 도 3c에 예시한 집적회로 소자(100A)를 제조하기 위하여 도 4a 내지 도 16c를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 15a 내지 도 16c를 참조하여 설명한 공정들에서 분리 절연 패턴(160)을 형성하는 대신, 서로 다른 물질로 이루어지는 하측 절연 패턴(162A) 및 상측 절연 패턴(162B)을 포함하는 분리 절연 패턴(162)을 형성할 수 있다.
도 4a 내지 도 16c를 참조하여 설명한 집적회로 소자(100, 100A)의 제조 방법에 의하면, 분리 절연 패턴(160, 162)을 형성하기 위한 분리 공간(SE1)을 형성하기 위하여 게이트 라인(GL)을 식각하는 동안, 게이트 구조(GS)와 함께 노출되는 게이트간 절연막(128)의 식각은 억제하면서 게이트 라인(GL)을 비교적 큰 식각 속도로 식각함으로써, 게이트간 절연막(128)의 식각 깊이(D1)가 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 높아지도록 할 수 있다. 이와 같이 함으로써, 게이트 라인(GL)을 식각하는 동안 복수의 소스/드레인 영역(124)이 게이트 라인(GL)의 식각 분위기에 의해 손상 받는 것을 방지할 수 있다. 따라서, 다운-스케일링에 따라 축소된 면적의 로직 셀(LC) 내에서 동일 레벨상에 형성되는 배선들 및 콘택 영역들의 밀도가 증가하는 경우에도 최소한의 면적 내에서 인접한 도전 영역들 간에 충분한 절연 거리를 단순하고 용이한 방법으로 확보할 수 있다.
도 17a, 도 17b, 및 도 17c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들로서, 도 17a는 도 1의 X2 - X2' 선 단면에 대응하는 부분의 단면도이고, 도 17b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 단면도이고, 도 17c는 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 단면도이다. 도 17a 내지 도 17c에 있어서, 도 1과 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 17a, 도 17b, 및 도 17c를 참조하면, 집적회로 소자(200)는 도 1과 도 2a 내지 도 2e에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(200)는 분리 절연 패턴(260)을 포함한다. 분리 절연 패턴(260)은 일직선상에서 연장되는 한 쌍의 게이트 구조(GS)에 대면하는 양 측벽을 가지는 제1 부분(P21)과, 게이트간 절연막(128)에 대면하는 양 측벽을 가지는 제2 부분(P22)을 포함할 수 있다.
분리 절연 패턴(260)은 기판(110)을 향해 돌출된 복수의 돌출부(260P)를 포함할 수 있다. 복수의 돌출부(260P)는 로직 셀(LC)의 폭 방향 (X 방향)을 따라 일렬로 배치될 수 있다. 복수의 돌출부(260P)는 분리 절연 패턴(260)의 제1 부분(P21)에 포함될 수 있다. 복수의 돌출부(260P) 각각의 저면은 제1 부분(P21)의 최저면이 될 수 있다. 복수의 돌출부(260P) 각각의 저면의 수직 레벨은 소자분리막(112)의 상면의 수직 레벨(LV2)보다 더 낮을 수 있다. 소자분리막(112)은 분리 절연 패턴(260)에 형성된 복수의 돌출부(260P)를 포위하는 복수의 분리 리세스(112R)를 가질 수 있다.
분리 절연 패턴(260)의 제2 부분(P22)의 최저면의 수직 레벨(LVS)은 소자분리막(112)의 상면의 수직 레벨(LV2)보다 더 높고, 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 낮을 수 있다.
분리 절연 패턴(260)의 제2 부분(P22)은 복수의 소스/드레인 영역(124) 중 이웃하는 2 개의 소스/드레인 영역(124) 사이의 공간에 위치되는 익스텐션부(260E)를 포함할 수 있다.
로직 셀(LC)의 높이 방향 (Y 방향)에서, 분리 절연 패턴(260)의 제1 부분(P21)의 최대 폭(MW21)과 제2 부분(P22)의 최대 폭(MW22)은 실질적으로 동일할 수 있다. 익스텐션부(260E)는 제2 부분(P22)의 최대 폭(MW22)보다 더 작은 폭(MW23)을 가질 수 있다. 이에 따라, Y 방향에서 분리 절연 패턴(260)의 제2 부분(P22)의 폭은 수직 방향(Z 방향)을 따라 가변적일 수 있다.
분리 절연 패턴(260)의 제2 부분(P22)은 소스/드레인 영역(124)을 덮는 절연 라이너(126)에 접하는 부분을 포함할 수 있다. 분리 절연 패턴(260)의 제2 부분(P22) 중 절연 라이너(126)에 접하는 측벽은 절연 라이너(126)의 형상에 대응하는 형상으로 절곡된 형상을 가질 수 있다.
분리 절연 패턴(260)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2e를 참조하여 분리 절연 패턴(160)에 대하여 설명한 바와 대체로 동일하다.
도 18a, 도 18b, 및 도 18c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들로서, 도 18a는 도 1의 X2 - X2' 선 단면에 대응하는 부분의 단면도이고, 도 18b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 단면도이고, 도 18c는 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 단면도이다. 도 18a, 도 18b, 및 도 18c에 있어서, 도 1 내지 도 17c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18a, 도 18b, 및 도 18c를 참조하면, 집적회로 소자(200A)는 도 17a 내지 도 17c에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(200A)에서, 분리 절연 패턴(262)은 서로 다른 물질로 이루어지는 하측 절연 패턴(262A)과 상측 절연 패턴(262B)을 포함하는 다중층으로 이루어진다. 하측 절연 패턴(262A)과 상측 절연 패턴(262B)에 대한 보다 상세한 구성은 도 3a 내지 도 3c를 참조하여 하측 절연 패턴(162A) 및 상측 절연 패턴(162B)에 대하여 설명한 바와 대체로 동일하다.
도 19는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도로서, 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 단면도이다. 도 19에 있어서, 도 1 내지 도 17c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 19를 참조하면, 집적회로 소자(200B)는 분리 절연 패턴(264)을 포함한다. 로직 셀(LC)의 높이 방향 (Y 방향)에서, 분리 절연 패턴(264)은 분리 절연 패턴(264)을 사이에 두고 서로 이웃하는 2 개의 소스/드레인 영역(124) 중 어느 하나의 소스/드레인 영역(124)에 더 가까이 배치되어 있다.
분리 절연 패턴(264)은 게이트간 절연막(128)에 접하는 양 측벽을 가지는 제2 부분(P2B)을 포함할 수 있다. 제2 부분(P2B)의 일부는 분리 절연 패턴(264)을 사이에 두고 서로 이웃하는 2 개의 소스/드레인 영역(124) 중 분리 절연 패턴(264)에 더 가까운 소스/드레인 영역(124)의 측벽 및 상면을 덮을 수 있다. 제2 부분(P2B)은 상기 제2 부분(P2B)에 가장 가까운 소스/드레인 영역(124) 위에서 절연 라이너(126)에 접할 수 있다.
도 20a, 도 20b, 및 도 20c와 도 21a, 도 21b, 및 도 21c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 20a 및 도 21a에는 각각 도 1의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 20b 및 도 21b에는 각각 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 20c 및 도 21c에는 각각 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 20a 내지 도 21c를 참조하여 도 17a, 도 17b, 및 도 17c에 예시한 집적회로 소자(200)의 제조 방법에 대하여 설명한다. 도 20a 내지 도 21c에 있어서, 도 1 내지 도 17c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 20a, 도 20b, 및 도 20c를 참조하면, 도 4a 내지 도 13c를 참조하여 설명한 바와 같은 공정들을 수행하여 게이트 절연 캡핑층(140)을 식각하여 개구(OP1)를 통해 게이트 구조(GS)를 노출시킨다. 그 후, 도 14a, 도 14b, 및 도 14c를 참조하여 설명한 바와 유사한 방법으로, 개구(OP1)를 통해 노출되는 게이트 구조(GS)를 식각하여 제거한다. 이 때, 소자분리막(112)에 복수의 분리 리세스(112R)가 형성될 수 있다.
단, 본 예에서 게이트 구조(GS)를 식각하는 데 있어서, 게이트 구조(GS)와 게이트간 절연막(128)의 식각 선택비를 이용하여 게이트간 절연막(128)에 비해 게이트 구조(GS)를 비교적 높은 식각 속도로 식각하되, 실리콘 질화막으로 이루어지는 절연 라이너(126)의 식각이 억제되는 조건 하에서 게이트 구조(GS)를 식각할 수 있다. 예를 들면, 도 14a, 도 14b, 및 도 14c를 참조하여 상술한 BCl3 함유 식각 가스 중 BCl3의 함량을 제어하여 실리콘 질화막의 식각이 억제되는 조건하에서 금속막 및/또는 금속 함유막과 실리콘 산화막을 식각하되, 실리콘 산화막의 식각 속도는 금속막 및/또는 금속 함유막의 식각 속도보다 더 작고, 실리콘 질화막의 식각 속도는 실리콘 산화막의 식각 속도보다 더 작게 제어할 수 있다.
그 결과, 개구(OP1)를 통해 노출되는 게이트 구조(GS)가 식각에 의해 제거되어 소자분리막(112)이 노출되고 소자분리막(112)에 복수의 분리 리세스(112R)가 형성되는 동안 게이트간 절연막(128)도 비교적 낮은 식각 속도로 식각될 수 있으며, 게이트간 절연막(128)의 식각 결과로서 복수의 소스/드레인 영역(124)을 덮는 절연 라이너(126)가 노출되면 절연 라이너(126)도 제1 마스크 패턴(M11)과 함께 식각 마스크 역할을 하게 되어 절연 라이너(126)의 식각은 억제되면서 게이트간 절연막(128)이 더 식각되어, 절연 라이너(126)에 의해 자기정렬되는 형상의 분리 공간(SE2)이 남을 수 있다.
분리 공간(SE2)은 복수의 소스/드레인 영역(124) 중 이웃하는 2 개의 소스/드레인 영역(124) 사이의 공간까지 연장될 수 있다. 상기 이웃하는 2 개의 소스/드레인 영역(124) 사이에서 분리 공간(SE2)의 저면의 수직 레벨은 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 낮고, 소자분리막(112)의 상면의 수직 레벨보다 더 높을 수 있다.
도 20a에 예시한 바와 같이, 분리 공간(SE2)을 형성하는 동안, 게이트 구조(GS)의 주변에 있던 절연 스페이서(120) 및 절연 라이너(126)의 높이가 도 14a에 예시한 경우보다 더 낮아질 수 있다.
도 21a, 도 21b, 및 도 21c를 참조하면, 도 15a 내지 도 16c를 참조하여 설명한 바와 같은 공정들을 수행하여 분리 공간(SE2)(도 20a, 도 20b, 및 도 20c 참조) 내에 평탄화된 상면을 가지는 분리 절연 패턴(260)을 형성한다.
도 18a, 도 18b, 및 도 18c에 예시한 집적회로 소자(200A)를 제조하기 위하여 도 20a 내지 도 21c를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 21a 내지 도 21c를 참조하여 설명한 공정에서 분리 절연 패턴(260)을 형성하는 대신, 서로 다른 물질로 이루어지는 하측 절연 패턴(262A) 및 상측 절연 패턴(262B)을 포함하는 분리 절연 패턴(262)을 형성할 수 있다.
도 19에 예시한 집적회로 소자(200B)를 제조하기 위하여 도 20a 내지 도 21c를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 20a 내지 도 20c를 참조하여 설명한 분리 공간(SE2) 형성 공정에서 분리 공간(SE2)의 위치가 분리 공간(SE2)을 사이에 두고 서로 이웃하는 2 개의 소스/드레인 영역(124) 중 어느 하나의 소스/드레인 영역(124)에 더 가까이 배치되도록 분리 공간(SE2)을 형성할 수 있다.
도 20a 내지 도 21c를 참조하여 설명한 집적회로 소자(200, 200A, 200B)의 제조 방법에 의하면, 분리 절연 패턴(260, 262)을 형성하기 위한 분리 공간(SE2)을 형성하기 위하여 게이트 라인(GL)을 식각하는 동안, 게이트 구조(GS)와 함께 노출되는 게이트간 절연막(128)의 식각 속도는 비교적 낮게 억제하면서 절연 라이너(126)의 식각이 억제되는 조건 하에서 게이트 라인(GL)을 비교적 큰 식각 속도로 식각함으로써, 분리 공간(SE2)을 형성하는 동안 복수의 소스/드레인 영역(124)을 덮는 절연 라이너(126)가 노출되는 경우에도 절연 라이너(126)에 의해 자기정렬되는 형상의 분리 공간(SE2)이 형성될 수 있다. 따라서, 분리 공간(SE2)이 서로 이웃하는 2 개의 소스/드레인 영역(124) 사이의 공간까지 연장되는 경우에도 게이트 라인(GL)을 식각하는 동안 복수의 소스/드레인 영역(124)이 게이트 라인(GL)의 식각 분위기에 의해 손상 받는 것을 방지할 수 있다. 따라서, 다운-스케일링에 따라 축소된 면적의 로직 셀(LC) 내에서 동일 레벨상에 형성되는 배선들 및 콘택 영역들의 밀도가 증가하는 경우에도 최소한의 면적 내에서 인접한 도전 영역들 간의 충분한 절연 거리를 단순하고 용이한 방법으로 확보할 수 있으며, 공정 마진을 증가시킬 수 있다.
도 22와 도 23a, 도 23b, 및 도 23c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 22는 도 1의 "AX"로 표시한 점선 영역에 대응하는 부분의 일부 구성들을 확대하여 도시한 평면도이다. 도 23a는 도 22의 X2 - X2' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 23b는 도 22의 Y1 - Y1' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 23c는 도 22의 Y2 - Y2' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 22와 도 23a, 도 23b, 및 도 23c에 있어서, 도 1 내지 도 17c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 22와 도 23a, 도 23b, 및 도 23c를 참조하면, 집적회로 소자(300)는 도 17a 내지 도 17c에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(300)는 분리 절연 패턴(360)을 포함한다. 분리 절연 패턴(360)은 분리 절연 스페이서(310) 및 내측 분리 절연막(320)을 포함한다.
분리 절연 스페이서(310)는 내측 분리 절연막(320)과 게이트 절연 캡핑층(140)과의 사이에 개재된 부분을 포함할 수 있다. 분리 절연 스페이서(310)는 분리 절연 패턴(360)의 상면으로부터 기판(110)을 향해 제1 깊이(DH1)만큼 연장될 수 있다. 분리 절연 스페이서(310)의 저면의 수직 레벨은 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 높을 수 있다.
내측 분리 절연막(320)은 분리 절연 스페이서(310)에 의해 포위되는 측벽을 가질 수 있다. 내측 분리 절연막(320)은 일직선상에서 연장되는 한 쌍의 게이트 구조(GS)에 대면하는 양 측벽을 가지는 제1 부분(320P1)과, 게이트간 절연막(128)에 대면하는 양 측벽을 가지는 제2 부분(320P2)을 포함할 수 있다.
내측 분리 절연막(320)의 제2 부분(320P2)은 기판(110)을 향해 돌출된 복수의 돌출부(360P)를 포함할 수 있다. 복수의 돌출부(360P)는 로직 셀(LC)의 폭 방향 (X 방향)을 따라 일렬로 배치될 수 있다. 복수의 돌출부(360P) 각각의 저면의 수직 레벨은 소자분리막(112)의 상면의 수직 레벨(LV2)보다 더 낮을 수 있다. 소자분리막(112)은 복수의 돌출부(360P)를 포위하는 복수의 분리 리세스(112R)를 가질 수 있다.
내측 분리 절연막(320)의 제2 부분(320P2)은 분리 절연 패턴(360)의 상면으로부터 기판(110)을 향해 제1 깊이(DH1)보다 더 큰 제2 깊이(DH2)만큼 연장될 수 있다. 내측 분리 절연막(320)의 제2 부분(320P2)의 최저면의 수직 레벨(LVT)은 소자분리막(112)의 상면의 수직 레벨(LV2)보다 더 높고, 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 낮을 수 있다. 내측 분리 절연막(320)의 제2 부분(320P2)은 복수의 소스/드레인 영역(124) 중 이웃하는 2 개의 소스/드레인 영역(124) 사이의 공간에 위치될 수 있다.
로직 셀(LC)의 높이 방향 (Y 방향)에서, 내측 분리 절연막(320)의 제1 부분(320P1) 위에 있는 분리 절연 패턴(360)의 최대 폭(MW31)과, 내측 분리 절연막(320)의 제2 부분(320P2) 위에 있는 분리 절연 패턴(360)의 최대 폭(MW32)은 실질적으로 동일할 수 있다. Y 방향에서 내측 분리 절연막(320)의 제1 부분(320P1) 및 제2 부분(320P2) 각각의 폭은 분리 절연 패턴(360)의 최대 폭(MW31, MW32)보다 더 작을 수 있다.
내측 분리 절연막(320) 중 이웃하는 2 개의 소스/드레인 영역(124) 사이의 공간에 위치되는 제2 부분(320P2)은 상기 이웃하는 2 개의 소스/드레인 영역(124)을 덮는 절연 라이너(126)로부터 이격되어 있을 수 있다.
일부 실시예들에서, 분리 절연 스페이서(310) 및 내측 분리 절연막(320)은 실질적으로 동일한 물질로 이루어질 수 있다. 예를 들면, 분리 절연 스페이서(310) 및 내측 분리 절연막(320)은 각각 실리콘 질화막으로 이루어질 수 있다. 다른 일부 실시예들에서, 분리 절연 스페이서(310) 및 내측 분리 절연막(320)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 분리 절연 스페이서(310) 및 내측 분리 절연막(320)은 실리콘 산화막 및 실리콘 질화막 중에서 선택되는 서로 다른 물질로 이루어질 수 있다. 분리 절연 패턴(360)의 내측 분리 절연막(320)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2e를 참조하여 분리 절연 패턴(160)에 대하여 설명한 바와 대체로 동일하다.
도 24a, 도 24b, 및 도 24c 내지 도 26a, 도 26b, 및 도 26c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 24a, 도 25a, 및 도 26a에는 각각 도 1의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 24b, 도 25b, 및 도 26b에는 각각 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 24c, 도 25c, 및 도 26c에는 각각 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 24a 내지 도 26c를 참조하여 도 22와 도 23a, 도 23b, 및 도 23c에 예시한 집적회로 소자(300)의 제조 방법에 대하여 설명한다. 도 24a 내지 도 26c에 있어서, 도 1 내지 도 23c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 24a, 도 24b, 및 도 24c를 참조하면, 도 4a 내지 도 13c를 참조하여 설명한 바와 같은 공정들을 수행하여 게이트 절연 캡핑층(140)을 식각하여 개구(OP1)를 통해 게이트 구조(GS)를 노출시킨다. 단, 본 예에서는 게이트 절연 캡핑층(140)과 게이트간 절연막(128)을 대략 동일 또는 유사한 식각 속도로 식각할 수 있다. 이 때, 게이트 절연 캡핑층(140)의 제거와 동시에 절연 스페이서(120) 중 게이트 절연 캡핑층(140)의 양 측벽을 덮고 있던 부분들도 함께 제거될 수 있다. 과도 식각에 의해 게이트 구조(GS)의 상부도 일부 식각될 수 있다. 그 결과, 게이트 구조(GS) 상부 및 게이트간 절연막(128) 내부에 상측 공간(US3)이 형성될 수 있다.
상측 공간(US3)이 형성된 후, 기판(110) 상에는 마스크 패턴(M1) 중 제1 마스크 패턴(M11)이 남아 있을 수 있다.
도 25a, 도 25b, 및 도 25c를 참조하면, 상측 공간(US3)이 형성된 결과물의 노출 표면들을 대략 균일한 두께로 컨포멀하게 덮는 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 에치백하여, 상측 공간(US3)의 내부 측벽에 분리 절연 스페이서(310)를 형성한다. 일부 실시예들에서, 상기 스페이서 절연막은 실리콘 질화막으로 이루어질 수 있다.
도 26a, 도 26b, 및 도 26c를 참조하면, 도 14a, 도 14b, 및 도 14c를 참조하여 설명한 바와 유사한 방법으로, 절연 박막(150) 및 분리 절연 스페이서(310)를 식각 마스크로 이용하여 분리 절연 스페이서(310)에 의해 한정되는 상측 공간(US3)을 통해 노출되는 게이트 구조(GS)를 식각하여 기판(110) 상에 복수의 분리 리세스(112R)를 포함하는 분리 공간(SE3)을 형성한다.
상측 공간(US3)(도 25a, 도 25b, 및 도 25c 참조)을 통해 노출되는 게이트 구조(GS)를 식각하는 데 있어서 게이트간 절연막(128)의 식각 속도는 게이트 구조(GS)의 식각 속도보다 더 작을 수 있다. 게이트 구조(GS)를 식각하는 동안 제1 마스크 패턴(M11)과 그 측벽을 덮고 있던 분리 절연 스페이서(310)의 일부가 소모될 수 있다.
그 후, 도 15a 내지 도 16c를 참조하여 분리 절연 패턴(160)을 형성하는 방법에 대하여 설명한 바와 같은 방법으로 분리 공간(SE3) 내에 내측 분리 절연막(320)을 형성하여 분리 절연 패턴(360)을 형성하고, 절연 박막(150) 및 분리 절연 패턴(360)을 덮는 층간절연막(170)을 형성하여 도 23a 내지 도 23c에 예시한 집적회로 소자(300)를 형성할 수 있다.
도 27과 도 28a, 도 28b, 및 도 28c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 27은 도 1의 "AX"로 표시한 점선 영역에 대응하는 부분의 일부 구성들을 확대하여 도시한 평면도이다. 도 28a는 도 27의 X2 - X2' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 28b는 도 27의 Y1 - Y1' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 28c는 도 27의 Y2 - Y2' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 27과 도 28a, 도 28b, 및 도 28c에 있어서, 도 1 내지 도 23c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 27과 도 28a, 도 28b, 및 도 28c를 참조하면, 집적회로 소자(400)는 도 22와 도 23a 내지 도 23c에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(400)는 분리 절연 패턴(460)을 포함한다. Y 방향에서의 분리 절연 패턴(460)의 폭은 X 방향을 따라 가변적일 수 있다. 예를 들면, 복수의 게이트 구조(GS) 중 Y 방향을 따라 일직선상에서 연장되는 제1 게이트 구조(GS11) 및 제2 게이트 구조(GS12) 사이에서 분리 절연 패턴(460)의 Y 방향 최대 폭(MW41)보다 게이트간 절연막(128) 내에 형성되는 분리 절연 패턴(460)의 적어도 일부의 Y 방향 최소 폭(MW42)이 더 작을 수 있다.
분리 절연 패턴(460)은 분리 절연 스페이서(410) 및 내측 분리 절연막(420)을 포함할 수 있다. 분리 절연 스페이서(410)는 내측 분리 절연막(420)과 게이트 절연 캡핑층(140)과의 사이에 개재되는 부분을 포함할 수 있다. 분리 절연 스페이서(410)는 게이트 절연 캡핑층(140)의 측벽을 대략 일정한 폭(WS4)으로 덮을 수 있다. 분리 절연 패턴(460)의 Y 방향 최소 폭(MW42)은 분리 절연 스페이서(410)의 폭(WS4)의 2 배보다 더 작을 수 있다.
분리 절연 패턴(460) 중 일직선상에서 연장되는 제1 게이트 구조(GS11) 및 제2 게이트 구조(GS12) 사이에 있는 부분은 분리 절연 스페이서(410)와, 분리 절연 스페이서(410)에 의해 포위되는 측벽을 가지는 내측 분리 절연막(420)을 포함할 수 있다. 분리 절연 패턴(460) 중 게이트간 절연막(128) 내에 형성되는 부분은 분리 절연 스페이서(410) 만으로 이루어질 수 있다.
분리 절연 스페이서(410)는 분리 절연 패턴(460)의 상면으로부터 기판(110)을 향해 제1 깊이(DH41)만큼 연장될 수 있다. 분리 절연 스페이서(410)의 저면의 수직 레벨은 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 높을 수 있다.
내측 분리 절연막(420)은 복수의 게이트 구조(GS) 중 Y 방향을 따라 일직선상에서 연장되는 제1 게이트 구조(GS11) 및 제2 게이트 구조(GS12) 사이에서 분리 절연 패턴(460)의 상면으로부터 기판(110)을 향해 제1 깊이(DH41)보다 더 큰 제2 깊이(DH42)만큼 연장될 수 있다. 따라서, 내측 분리 절연막(420)은 분리 절연 스페이서(410)보다 기판(110)에 더 가까이 위치할 수 있다. 내측 분리 절연막(320)은 기판(110)을 향해 돌출된 돌출부(460P)를 포함할 수 있다. 돌출부(460P)의 저면의 수직 레벨은 소자분리막(112)의 상면의 수직 레벨보다 더 낮을 수 있다. 소자분리막(112)은 돌출부(460P)를 포위하는 분리 리세스(112R)를 가질 수 있다.
분리 절연 스페이서(410) 및 내측 분리 절연막(420)의 구성 물질에 대한 상세한 구성은 도 22와 도 23a, 도 23b, 및 도 23c를 참조하여 분리 절연 스페이서(310) 및 내측 분리 절연막(320)에 대하여 설명한 바를 참조한다.
도 29a, 도 29b, 및 도 29c 내지 도 31a, 도 31b, 및 도 31c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 29a, 도 30a, 및 도 31a에는 각각 도 27의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 29b, 도 30b, 및 도 31b에는 각각 도 27의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 29c, 도 30c, 및 도 31c에는 각각 도 27의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 29a 내지 도 31c를 참조하여 도 27과 도 28a, 도 28b, 및 도 28c에 예시한 집적회로 소자(400)의 제조 방법에 대하여 설명한다. 도 29a 내지 도 31c에 있어서, 도 1 내지 도 28c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 29a, 도 29b, 및 도 29c를 참조하면, 도 24a, 도 24b, 및 도 24c를 참조하여 설명한 바와 유사한 방법으로 절연 박막(150), 게이트 절연 캡핑층(140) 및 게이트간 절연막(128)을 식각한다. 단, 본 예에서는 마스크 패턴(M1)과는 다른 평면 형상을 가지는 마스크 패턴(M2)을 사용한다.
마스크 패턴(M2)은 개구(OP2)를 가질 수 있다. 개구(OP2)의 평면 형상은 도 27에 예시한 분리 절연 패턴(460)의 평면 형상에 대응할 수 있다. 마스크 패턴(M2)은 단일층, 또는 복수의 하드마스크층이 적층된 다중층 구조를 가질 수 있다. 일부 실시예들에서, 마스크 패턴(M2)은 실리콘 질화막으로 이루어질 수 있다. 다른 일부 실시예들에서, 마스크 패턴(M2)은 실리콘 질화막과 실리콘 산화막과의 조합으로 이루어질 수 있다. 마스크 패턴(M2)을 식각 마스크로 이용하여 게이트 절연 캡핑층(140)을 제거하는 동안 절연 스페이서(120) 중 게이트 절연 캡핑층(140)의 양 측벽을 덮고 있던 부분들도 함께 제거될 수 있다. 과도 식각에 의해 게이트 구조(GS)도 상부로부터 일부가 식각될 수 있다. 그 결과, 게이트 구조(GS) 상부 및 게이트간 절연막(128) 내부에 상측 공간(US4)이 형성될 수 있다.
도 30a, 도 30b, 및 도 30c를 참조하면, 상측 공간(US4)이 형성된 결과물의 노출 표면들을 덮는 스페이서 절연막을 형성한 후, 상기 스페이서 절연막을 에치백하여, 상측 공간(US4)의 내부 측벽에 분리 절연 스페이서(410)를 형성한다. 일부 실시예들에서, 상기 스페이서 절연막은 실리콘 질화막으로 이루어질 수 있다.
분리 절연 스페이서(410)가 형성된 후, 도 30c에 예시한 바와 같이, 상측 공간(US4) 중 Y 방향에서 최소 폭을 가지는 부분, 예를 들면 상측 공간(US4) 중 게이트간 절연막(128) 내에 형성되는 일부 공간에서는 분리 절연 스페이서(410)로 완전히 채워져서 상측 공간(US4)이 남아 있지 않을 수 있다. 도 30a, 도 30b, 및 도 30c에는 도시하지 않았으나, 분리 절연 스페이서(410)가 형성된 후 절연 박막(150) 상에 마스크 패턴(M2)의 적어도 일부가 남아 있을 수 있다.
도 31a, 도 31b, 및 도 31c를 참조하면, 도 26a, 도 26b, 및 도 26c를 참조하여 설명한 바와 유사한 방법으로, 분리 절연 스페이서(410)에 의해 자기정렬되도록 분리 절연 스페이서(410)에 의해 한정되는 상측 공간(US4)을 통해 노출되는 게이트 구조(GS)를 식각하여 기판(110) 상에 복수의 분리 리세스(112R)를 포함하는 분리 공간(SE4)을 형성한다.
그 후, 도 15a 내지 도 16c를 참조하여 분리 절연 패턴(160)을 형성하는 방법에 대하여 설명한 바와 같은 방법으로 분리 공간(SE4) 내에 내측 분리 절연막(420)을 형성하여 분리 절연 패턴(460)을 형성하고, 절연 박막(150) 및 분리 절연 패턴(460)을 덮는 층간절연막(170)을 형성하여 도 27과 도 28a 내지 도 28c에 예시한 집적회로 소자(400)를 형성할 수 있다.
도 32와, 도 33a, 도 33b, 및 도 33c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 32는 도 1의 "AX"로 표시한 점선 영역에 대응하는 부분의 일부 구성들을 확대하여 도시한 평면도이다. 도 33a는 도 32의 X2 - X2' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 33b는 도 32의 Y1 - Y1' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 33c는 도 1 및 도 32의 Y2 - Y2' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 32와, 도 33a, 도 33b, 및 도 33c에 있어서, 도 1 내지 도 31c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 32와, 도 33a, 도 33b, 및 도 33c를 참조하면, 집적회로 소자(500)는 도 22와 도 23a 내지 도 23c에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(500)는 분리 절연 패턴(560)을 포함한다. 분리 절연 패턴(560)은 분리 절연 스페이서(510) 및 내측 분리 절연막(520)을 포함한다.
분리 절연 스페이서(510)는 내측 분리 절연막(520)과 게이트 절연 캡핑층(140)과의 사이에 개재되는 부분을 포함할 수 있다. 분리 절연 스페이서(510)의 수평 방향 폭은 위치에 따라 가변적일 수 있다. 예를 들면, 복수의 게이트 구조(GS) 위에서 게이트 절연 캡핑층(140)을 덮는 부분들의 수평 방향 폭보다 게이트간 절연막(128)의 측벽을 덮는 부분들의 수평 방향 폭이 더 클 수 있다. 이와 같은 구조를 형성하기 위하여, 분리 절연 스페이서(510)를 형성하기 위한 스페이서 절연막을 형성할 때, 게이트 절연 캡핑층(140)을 구성하는 실리콘 질화막 상에서의 스페이서 절연막 상장 속도보다 게이트간 절연막(128)을 구성하는 실리콘 산화막 상에서의 스페이서 절연막 상장 속도가 더 커지도록 증착 조건을 제어할 수 있다. 분리 절연 스페이서(510)의 최저면의 수직 레벨은 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 높을 수 있다.
내측 분리 절연막(520)은 분리 절연 스페이서(510)에 의해 포위되는 측벽을 가지고, 분리 절연 패턴(560)의 상면으로부터 기판(110)을 향해 분리 절연 스페이서(510)보다 더 깊이 연장될 수 있다. 내측 분리 절연막(520)은 일직선상에서 연장되는 한 쌍의 게이트 구조(GS)에 대면하는 양 측벽을 가지는 제1 부분(520P1)과, 게이트간 절연막(128)에 대면하는 양 측벽을 가지는 제2 부분(520P2)을 포함할 수 있다. 내측 분리 절연막(520)은 기판(110)을 향해 돌출된 돌출부(560P)를 포함할 수 있다. 돌출부(560P)의 저면의 수직 레벨은 소자분리막(112)의 상면의 수직 레벨보다 더 낮을 수 있다. 소자분리막(112)은 돌출부(560P)를 포위하는 분리 리세스(112R)를 가질 수 있다.
내측 분리 절연막(520)의 제2 부분(520P2)의 최저면의 수직 레벨은 소자분리막(112)의 상면의 수직 레벨보다 더 높고, 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 높을 수 있다.
Y 방향에서, 내측 분리 절연막(520)의 제1 부분(520P1) 위에 있는 분리 절연 패턴(560)의 최대 폭(MW51)과, 내측 분리 절연막(520)의 제2 부분(520P2) 위에 있는 분리 절연 패턴(560)의 최대 폭(MW52)은 실질적으로 동일할 수 있다. Y 방향에서 내측 분리 절연막(520)의 제1 부분(520P1) 및 제2 부분(520P2) 각각의 폭은 분리 절연 패턴(560)의 최대 폭(MW51, MW52)보다 더 작을 수 있다.
분리 절연 스페이서(510) 및 내측 분리 절연막(520)의 구성 물질에 대한 상세한 구성은 도 22와 도 23a, 도 23b, 및 도 23c를 참조하여 분리 절연 스페이서(310) 및 내측 분리 절연막(320)에 대하여 설명한 바를 참조한다.
도 32와, 도 33a, 도 33b, 및 도 33c에 예시한 집적회로 소자(500)를 제조하기 위하여, 도 24a 내지 도 26c를 참조하여 설명한 집적회로 소자(300)의 제조 방법 또는 이로부터 본 발명의 기술적 사상의 범위 내에서 변형된 방법을 이용할 수 있다.
도 34a, 도 34b, 및 도 34c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들로서, 도 34a는 도 1의 X2 - X2' 선 단면에 대응하는 부분의 단면도이다. 도 34b는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 단면도이다. 도 34c는 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 단면도이다. 도 34a, 도 34b, 및 도 34c에 있어서, 도 1 내지 도 33c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 34a, 도 34b, 및 도 34c를 참조하면, 집적회로 소자(600)는 도 22와 도 23a 내지 도 23c에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(600)는 분리 절연 패턴(660)을 포함한다. Y 방향에서의 분리 절연 패턴(660)의 폭은 X 방향을 따라 일정할 수 있다.
분리 절연 패턴(660)은 분리 절연 스페이서(610) 및 내측 분리 절연막(620)을 포함할 수 있다. 분리 절연 스페이서(610)는 내측 분리 절연막(620)과 게이트 절연 캡핑층(140)과의 사이에 개재되어 내측 분리 절연막(620)의 측벽을 덮는 부분과, 내측 분리 절연막(620)의 저면을 덮는 부분을 포함할 수 있다. 일부 실시예들에서, 분리 절연 스페이서(610)는 내측 분리 절연막(620)의 측벽 및 저면을 대략 일정한 두께로 덮을 수 있다.
분리 절연 패턴(660) 중 일직선상에서 연장되는 제1 게이트 구조(GS11) 및 제2 게이트 구조(GS12) 사이에 있는 부분에서는 내측 분리 절연막(620)이 분리 절연 스페이서(610)에 의해 포위되고, 내측 분리 절연막(620)이 분리 절연 스페이서(610)보다 기판(110)에 더 가까운 위치까지 연장될 수 있다. 내측 분리 절연막(620)은 기판(110)을 향해 돌출된 돌출부(660P)를 포함할 수 있다. 돌출부(660P)의 저면의 수직 레벨은 소자분리막(112)의 상면의 수직 레벨보다 더 낮을 수 있다. 소자분리막(112)은 돌출부(660P)를 포위하는 분리 리세스(112R)를 가질 수 있다.
분리 절연 패턴(660) 중 게이트간 절연막(128) 내에 형성되는 부분에서는 내측 분리 절연막(620)의 측벽 및 저면이 분리 절연 스페이서(610)로 포위되고, 내측 분리 절연막(620)보다 분리 절연 스페이서(610)가 기판(110)에 더 가까울 수 있다. 분리 절연 패턴(660) 중 게이트간 절연막(128) 내에 형성되는 부분에서, 분리 절연 스페이서(610)의 최저면의 수직 레벨은 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 높을 수 있다.
분리 절연 스페이서(610) 및 내측 분리 절연막(620)의 구성 물질에 대한 상세한 구성은 도 22와 도 23a, 도 23b, 및 도 23c를 참조하여 분리 절연 스페이서(310) 및 내측 분리 절연막(320)에 대하여 설명한 바를 참조한다.
도 35a, 도 35b, 및 도 35c 내지 도 37a, 도 37b, 및 도 37c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 35a, 도 36a, 및 도 37a에는 각각 도 1의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 35b, 도 36b, 및 도 37b에는 각각 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 35c, 도 36c, 및 도 37c에는 각각 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 35a 내지 도 37c를 참조하여 도 34a 내지 도 34c에 예시한 집적회로 소자(600)의 제조 방법에 대하여 설명한다. 도 35a 내지 도 37c에 있어서, 도 1 내지 도 34c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 35a, 도 35b, 및 도 35c를 참조하면, 도 24a, 도 24b, 및 도 24c를 참조하여 설명한 바와 같은 방법으로 게이트 절연 캡핑층(140)을 식각하여 개구(OP1)를 통해 게이트 구조(GS)를 노출시킨 후, 게이트 라인(GL)의 식각을 억제하는 조건하에서 게이트 라인(GL) 주변의 절연막들 중 적어도 일부, 예를 들면 게이트 절연막(132), 절연 스페이서(120), 절연 라이너(126), 및 게이트간 절연막(128)을 선택적으로 일부 두께만큼 더 이방성 식각하여 게이트 라인(GL)의 주변에 그루브(GR6)를 형성할 수 있다. 일부 실시예들에서, 그루브(GR6)를 형성하기 위하여 게이트 라인(GL)을 구성하는 금속 및 금속 함유막의 식각 속도보다 그 주변의 절연막들의 식각 속도가 더 큰 식각 조건을 이용할 수 있다. 그 결과, 그루브(GR6)를 포함하는 상측 공간(US6)이 얻어질 수 있다.
도 36a, 도 36b, 및 도 36c를 참조하면, 도 25a, 도 25b, 및 도 25c를 참조하여 설명한 바와 유사한 방법으로, 상측 공간(US6)이 형성된 결과물의 노출 표면들을 대략 균일한 두께로 컨포멀하게 덮는 스페이서 절연막을 형성한 후, 상기 스페이서 절연막을 에치백하여, 상측 공간(US6)의 내부 측벽 및 그루브(GR6) 내에 분리 절연 스페이서(610)를 형성한다. 일부 실시예들에서, 상기 스페이서 절연막은 실리콘 질화막으로 이루어질 수 있다. 일부 실시예들에서, 그루브(GR6)의 X 방향 폭이 수 nm 정도로 미세한 경우, 상기 스페이서 절연막 중 그루브(GR6) 내에 채워진 부분은 상기 스페이서 절연막의 에치백 후에도 제거되지 않고 그루브(GR6)를 채우는 상태로 남아 있을 수 있다. 도시하지는 않았으나, 분리 절연 스페이서(610)가 형성된 후, 절연 박막(150) 상에는 제1 마스크 패턴(M11)의 적어도 일부가 남아 있을 수 있다.
도 37a, 도 37b, 및 도 37c를 참조하면, 도 26a, 도 26b, 및 도 26c를 참조하여 설명한 바와 유사한 방법으로, 절연 박막(150) 및 분리 절연 스페이서(610)를 식각 마스크로 이용하여 상측 공간(US6)(도 36a, 도 36b, 및 도 36c 참조)을 통해 노출되는 게이트 라인(GL)을 식각하여 기판(110) 상에 복수의 분리 리세스(112R)를 포함하는 분리 공간(SE6)을 형성한다.
그 후, 도 15a 내지 도 16c를 참조하여 분리 절연 패턴(160)을 형성하는 방법에 대하여 설명한 바와 같은 방법으로 분리 공간(SE6) 내에 내측 분리 절연막(620)을 형성하여 분리 절연 패턴(660)을 형성하고, 절연 박막(150) 및 분리 절연 패턴(660)을 덮는 층간절연막(170)을 형성하여 도 34a 내지 도 34c에 예시한 집적회로 소자(600)를 형성할 수 있다.
도 38과 도 39a, 도 39b, 및 도 39c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 38은 도 1의 "AX"로 표시한 점선 영역에 대응하는 부분의 일부 구성들을 확대하여 도시한 평면도이다. 도 39a는 도 38의 X2 - X2' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 39b는 도 38의 Y1 - Y1' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 39c는 도 38의 Y2 - Y2' 선 단면에 대응하는 부분을 포함하는 단면도이다. 도 38과 도 39a, 도 39b, 및 도 39c에 있어서, 도 1 내지 도 34c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 38과 도 39a, 도 39b, 및 도 39c를 참조하면, 집적회로 소자(700)는 도 27과 도 28a 내지 도 28c에 예시한 집적회로 소자(400)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(700)는 분리 절연 패턴(760)을 포함한다. Y 방향에서의 분리 절연 패턴(760)의 폭은 X 방향을 따라 가변적일 수 있다. 예를 들면, 분리 절연 패턴(760) 중 Y 방향을 따라 일직선상에서 연장되는 제1 게이트 구조(GS11) 및 제2 게이트 구조(GS12)에 의해 양 측벽이 덮이는 부분에서의 Y 방향 최대 폭(MW71)보다, 분리 절연 패턴(760) 중 게이트간 절연막(128)에 의해 양 측벽이 덮이는 부분의 적어도 일부의 Y 방향 최소 폭(MW72)이 더 작을 수 있다.
분리 절연 패턴(760)은 분리 절연 스페이서(710) 및 내측 분리 절연막(720)을 포함할 수 있다. 분리 절연 스페이서(710)는 내측 분리 절연막(720)과 게이트 절연 캡핑층(140)과의 사이에 개재되는 부분을 포함할 수 있다. 분리 절연 스페이서(710)는 게이트 절연 캡핑층(140)의 측벽을 대략 일정한 폭(WS7)만큼 덮을 수 있다. 분리 절연 패턴(760)의 Y 방향 최소 폭(MW72)은 분리 절연 스페이서(710)의 폭(WS7)의 2 배보다 더 클 수 있다.
분리 절연 패턴(760)은 분리 절연 스페이서(710)에 의해 포위되는 측벽을 가지는 내측 분리 절연막(720)을 포함할 수 있다. 내측 분리 절연막(720)은 기판(110)을 향해 돌출된 돌출부(760P)를 포함할 수 있다. 돌출부(760P)의 저면의 수직 레벨은 소자분리막(112)의 상면의 수직 레벨보다 더 낮을 수 있다. 소자분리막(112)은 돌출부(760P)를 포위하는 분리 리세스(112R)를 가질 수 있다.
분리 절연 스페이서(710)의 저면의 수직 레벨은 복수의 소스/드레인 영역(124)의 최상면의 수직 레벨보다 더 높을 수 있다. 내측 분리 절연막(720)은 분리 절연 스페이서(710)보다 기판(110)에 더 가까이 위치할 수 있다.
분리 절연 스페이서(710) 및 내측 분리 절연막(720)의 구성 물질에 대한 상세한 구성은 도 22와 도 23a, 도 23b, 및 도 23c를 참조하여 분리 절연 스페이서(310) 및 내측 분리 절연막(320)에 대하여 설명한 바를 참조한다.
도 40a, 도 40b, 및 도 40c 내지 도 42a, 도 42b, 및 도 42c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 40a, 도 41a, 및 도 42a에는 각각 도 1의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 40b, 도 41b, 및 도 42b에는 각각 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 40c, 도 41c, 및 도 42c에는 각각 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 40a 내지 도 42c를 참조하여 도 38, 도 39a 내지 도 39c에 예시한 집적회로 소자(700)의 제조 방법에 대하여 설명한다. 도 40a 내지 도 42c에 있어서, 도 1 내지 도 39c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 40a, 도 40b, 및 도 40c를 참조하면, 도 35a, 도 35b, 및 도 35c를 참조하여 설명한 바와 유사한 방법으로 게이트 절연 캡핑층(140)을 식각하여 게이트 구조(GS)를 노출시킨 후, 게이트 라인(GL)의 주변에 그루브(GR7)를 형성한다. 단, 본 예에서는 마스크 패턴(M1)과는 다른 평면 형상을 가지는 마스크 패턴(M3)을 사용할 수 있다. 마스크 패턴(M3)은 개구(OP3)를 가질 수 있다. 개구(OP3)의 평면 형상은 도 38에 예시한 분리 절연 패턴(760)의 평면 형상에 대응할 수 있다. 마스크 패턴(M3)은 단일층, 또는 복수의 하드마스크층이 적층된 다중층 구조를 가질 수 있다. 일부 실시예들에서, 마스크 패턴(M3)은 실리콘 질화막으로 이루어질 수 있다. 다른 일부 실시예들에서, 마스크 패턴(M3)은 실리콘 질화막과 실리콘 산화막과의 조합으로 이루어질 수 있다.
마스크 패턴(M3)을 식각 마스크로 이용하여 게이트 절연 캡핑층(140)을 제거하는 동안 절연 스페이서(120) 중 게이트 절연 캡핑층(140)의 양 측벽을 덮고 있던 부분들도 함께 제거될 수 있다. 과도 식각에 의해 게이트 구조(GS)도 상부로부터 일부가 식각될 수 있다. 그 결과, 게이트 구조(GS) 상부 및 게이트간 절연막(128) 내에 그루브(GR7)를 포함하는 상측 공간(US7)이 형성될 수 있다.
도 41a, 도 41b, 및 도 41c를 참조하면, 도 36a, 도 36b, 및 도 36c를 참조하여 설명한 바와 유사한 방법으로, 상측 공간(US7)이 형성된 결과물의 노출 표면들을 대략 균일한 두께로 컨포멀하게 덮는 스페이서 절연막을 형성한 후, 상기 스페이서 절연막을 에치백하여, 상측 공간(US7)의 내부 측벽 및 그루브(GR7) 내에 분리 절연 스페이서(710)를 형성한다. 상기 스페이서 절연막은 실리콘 질화막으로 이루어질 수 있다.
도 42a, 도 42b, 및 도 42c를 참조하면, 도 37a, 도 37b, 및 도 37c를 참조하여 설명한 바와 유사한 방법으로, 절연 박막(150) 및 분리 절연 스페이서(610)를 식각 마스크로 이용하여 상측 공간(US7)을 통해 노출되는 게이트 라인(GL)을 식각하여 기판(110) 상에 복수의 분리 리세스(112R)를 포함하는 분리 공간(SE7)을 형성한다.
그 후, 도 15a 내지 도 16c를 참조하여 분리 절연 패턴(160)을 형성하는 방법에 대하여 설명한 바와 같은 방법으로 분리 공간(SE7) 내에 내측 분리 절연막(720)을 형성하고, 절연 박막(150) 및 분리 절연 패턴(660)을 덮는 층간절연막(170)을 형성하여 도 38, 도 39a 내지 도 39c에 예시한 집적회로 소자(700)를 형성할 수 있다.
도 43a 및 도 43b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 43a는 집적회로 소자(800)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 43b는 도 43a의 X2 - X2' 선 단면도이다. 도 43a 및 도 43b에 예시한 집적회로 소자(800)는 FinFET 소자를 포함하는 논리 셀을 구성할 수 있다.
도 43a 및 도 43b를 참조하면, 집적회로 소자(800)는 도 1과 2a 내지 도 2e에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(800)는 로직 셀(LC)의 제1 소자 영역(RX1)과 제2 소자 영역(RX2) 사이에서 소자간 분리 영역(DTA) 위에 형성된 분리 절연 패턴(860)을 포함한다. 분리 절연 패턴(860)은 로직 셀(LC)의 폭 방향 (X 방향)을 따라 로직 셀(LC)의 폭보다 더 큰 폭으로 길게 연장될 수 있다. 분리 절연 패턴(860)은 로직 셀(LC)의 내부에서 연장되는 부분과, 로직 셀(LC)의 외부에서 연장되는 부분을 포함할 수 있다.
분리 절연 패턴(860)은 기판(110)을 향해 돌출된 복수의 돌출부(860P)를 포함할 수 있다. 복수의 돌출부(860P)는 로직 셀(LC)의 폭 방향 (X 방향)을 따라 일렬로 배치될 수 있다. 소자분리막(112)은 분리 절연 패턴(860)에 형성된 복수의 돌출부(860P)를 포위하는 복수의 분리 리세스(112R)를 가질 수 있다.
도 44a 및 도 44b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 44a는 집적회로 소자(900)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 44b는 도 44a의 X2 - X2' 선 단면도이다. 도 44a 및 도 44b에 예시한 집적회로 소자(900)는 FinFET 소자를 포함하는 논리 셀을 구성할 수 있다.
도 44a 및 도 44b를 참조하면, 집적회로 소자(900)는 도 1과 2a 내지 도 2e에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(900)는 로직 셀(LC) 내에서 폭 방향 (X 방향)을 따라 1 개의 게이트 구조(GS)만 가로질러 연장되도록 형성된 분리 절연 패턴(960)을 포함한다.
도 44a에 예시한 바와 같이, 복수의 게이트 구조(GS)는 분리 절연 패턴(960)을 사이에 두고 로직 셀(LC)의 높이 방향 (Y 방향)으로 서로 이격되고 Y 방향을 따라 일직선상에서 연장되는 제1 게이트 구조(GS11) 및 제2 게이트 구조(GS12)를 포함할 수 있다. 분리 절연 패턴(960)은 로직 셀(LC)의 폭 방향 (X 방향)에서 제1 게이트 구조(GS11) 및 제2 게이트 구조(GS12) 각각의 폭보다 더 큰 폭을 가질 수 있다.
로직 셀(LC) 내에서 분리 절연 패턴(960)의 위치는 도 44a에 예시한 바에 한정되지 않으며, 원하는 설계에 따라 임의로 선택될 수 있다. 예를 들면, 분리 절연 패턴(960)은 로직 셀(LC) 내에 있는 복수의 게이트 구조(GS) 중 최외측에 있는 게이트 구조(GS)를 가로지르는 위치에 배치될 수도 있다.
분리 절연 패턴(960)은 기판(110)을 향해 돌출된 돌출부(960P)를 포함할 수 있다. 소자분리막(112)은 분리 절연 패턴(960)에 형성된 돌출부(960P)를 포위하는 분리 리세스(112R)를 가질 수 있다. 분리 절연 패턴(960) 및 돌출부(960P)에 대한 보다 상세한 구성은 도 1과 2a 내지 도 2e를 참조하여 분리 절연 패턴(160) 및 돌출부(160P)에 대하여 설명한 바와 대체로 동일하다.
도 43a 및 도 43b와 도 44a 및 도 44b에서는 분리 절연 패턴(860) 및 분리 절연 패턴(960)이 각각 단일층 구조를 가지는 것으로 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 분리 절연 패턴(860) 및 분리 절연 패턴(960)은 각각 도 3a 내지 도 3c에 예시한 분리 절연 패턴(162); 도 18a 내지 도 18c에 예시한 분리 절연 패턴(262); 도 22와 도 23a 내지 도 23c에 예시한 분리 절연 패턴(360); 도 27과 도 28a 내지 도 28c에 예시한 분리 절연 패턴(460); 도 32와 도 33a 내지 도 33c에 예시한 분리 절연 패턴(560); 도 34a 내지 도 34c에 예시한 분리 절연 패턴(660); 또는 도 38과 도 39a 내지 도 39c에 예시한 분리 절연 패턴(760)과 유사한 구성의 다중층 구조, 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변경 및 변형된 다양한 다중층 구조를 가질수도 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
124: 소스/드레인 영역, 126: 절연 라이너, 150: 절연 박막, 160, 260: 분리 절연 패턴, 160P, 260P: 돌출부, 260E: 익스텐션부.

Claims (20)

  1. 기판 상에서 제1 방향으로 연장되는 한 쌍의 핀형 활성 영역과,
    상기 한 쌍의 핀형 활성 영역 사이에서 상기 제1 방향으로 연장되는 분리 절연 패턴과,
    상기 분리 절연 패턴을 사이에 두고 서로 이격되어 있고 상기 제1 방향과 교차하는 제2 방향을 따라 일직선상에서 연장되는 한 쌍의 게이트 구조와,
    상기 한 쌍의 핀형 활성 영역 상에 하나씩 형성된 한 쌍의 소스/드레인 영역과,
    상기 한 쌍의 소스/드레인 영역의 상면들을 덮는 절연막을 포함하고,
    상기 분리 절연 패턴은 상기 한 쌍의 게이트 구조에 대면하는 양 측벽을 가지는 제1 부분과, 상기 절연막에 대면하는 양 측벽을 가지는 제2 부분을 포함하고, 상기 제1 부분의 최저면과 상기 제2 부분의 최저면은 서로 다른 수직 레벨에 위치하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 부분의 최저면의 수직 레벨이 상기 제2 부분의 최저면의 수직 레벨보다 더 낮은 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 부분의 수직 방향 두께보다 상기 제2 부분의 수직 방향 두께가 더 작은 집적회로 소자.
  4. 제1항에 있어서,
    상기 분리 절연 패턴은 상기 제1 부분 및 상기 제2 부분에서 각각 평탄한 상면을 가지고, 상기 제1 부분의 최상면과 상기 제2 부분의 최상면은 실질적으로 동일 평면 상에서 연장되는 집적회로 소자.
  5. 제1항에 있어서,
    상기 한 쌍의 핀형 활성 영역 사이의 공간을 채우는 소자분리막을 더 포함하고, 상기 소자분리막은 상기 분리 절연 패턴의 일부를 포위하는 리세스부를 가지는 집적회로 소자.
  6. 제1항에 있어서,
    상기 한 쌍의 핀형 활성 영역 사이의 공간을 채우는 소자분리막을 더 포함하고,
    상기 분리 절연 패턴의 상기 제1 부분의 최저면의 수직 레벨은 상기 소자분리막의 상면의 수직 레벨보다 더 낮고,
    상기 분리 절연 패턴의 상기 제2 부분의 최저면의 수직 레벨은 상기 소자분리막의 상면의 수직 레벨보다 더 높은 집적회로 소자.
  7. 제1항에 있어서,
    상기 제2 방향에서 상기 제1 부분의 최대 폭과 상기 제2 부분의 최대 폭은 실질적으로 동일한 집적회로 소자.
  8. 제1항에 있어서,
    상기 제2 방향에서 상기 제1 부분의 최대 폭보다 상기 제2 부분의 최대 폭이 더 작은 집적회로 소자.
  9. 제1항에 있어서,
    상기 제2 방향에서 상기 제2 부분 중 적어도 일부의 폭은 상기 제1 부분의 폭보다 더 작은 집적회로 소자.
  10. 제1항에 있어서,
    상기 분리 절연 패턴은 상기 한 쌍의 소스/드레인 영역 사이의 공간에 위치되는 익스텐션부를 포함하는 집적회로 소자.
  11. 제1항에 있어서,
    상기 분리 절연 패턴은
    상기 분리 절연 패턴의 상면으로부터 상기 기판을 향해 제1 깊이만큼 연장되어 있는 분리 절연 스페이서와,
    상기 분리 절연 스페이서에 의해 포위되는 측벽을 가지고 상기 분리 절연 패턴의 상면으로부터 상기 기판을 향해 상기 제1 깊이보다 더 큰 제2 깊이만큼 연장되어 있는 내측 분리 절연막을 포함하는 집적회로 소자.
  12. 제1항에 있어서,
    상기 분리 절연 패턴은 서로 다른 물질로 이루어지는 하측 절연 패턴과 상측 절연 패턴을 포함하는 다중층으로 이루어지고,
    상기 하측 절연 패턴은 상기 상측 절연 패턴의 저면을 제1 두께로 덮고, 상기 상측 절연 패턴의 측벽을 상기 제1 두께보다 더 작은 제2 두께로 덮는 집적회로 소자.
  13. 기판 상에서 제1 방향으로 연장되는 한 쌍의 핀형 활성 영역과,
    상기 한 쌍의 핀형 활성 영역 사이에서 상기 제1 방향으로 연장되는 분리 절연 패턴과,
    상기 분리 절연 패턴을 사이에 두고 서로 이격되어 있고 상기 제1 방향과 교차하는 제2 방향을 따라 일직선상에서 연장되는 한 쌍의 제1 게이트 구조와,
    상기 분리 절연 패턴을 사이에 두고 서로 이격되어 있고, 한 쌍의 제1 게이트 구조와 평행하게 일직선상에서 연장되는 한 쌍의 제2 게이트 구조와,
    상기 한 쌍의 제1 게이트 구조와 상기 한 쌍의 제2 게이트 구조와의 사이에서 상기 한 쌍의 핀형 활성 영역 상에 하나씩 형성된 한 쌍의 소스/드레인 영역과,
    상기 한 쌍의 제1 게이트 구조와 상기 한 쌍의 제2 게이트 구조와의 사이에서 상기 한 쌍의 소스/드레인 영역을 덮는 절연막을 포함하고,
    상기 분리 절연 패턴의 최저면의 수직 레벨은 상기 제1 방향을 따라 가변적이고,
    상기 분리 절연 패턴은 상기 한 쌍의 제1 게이트 구조에 대면하는 양 측벽을 가지는 제1 부분과, 상기 절연막에 대면하는 양 측벽을 가지는 제2 부분을 포함하고, 상기 제1 부분의 최저면과 상기 제2 부분의 최저면은 서로 다른 수직 레벨에 위치하는 집적회로 소자.
  14. 제13항에 있어서,
    상기 분리 절연 패턴은 상기 제1 방향을 따라 일렬로 배치되고 상기 기판을 향해 돌출된 복수의 돌출부를 포함하는 집적회로 소자.
  15. 제13항에 있어서,
    상기 한 쌍의 핀형 활성 영역 사이의 공간을 채우는 소자분리막을 더 포함하고,
    상기 분리 절연 패턴은 한 쌍의 제1 게이트 구조의 사이, 및 상기 한 쌍의 제2 게이트 구조 사이에서 각각 상기 소자분리막의 상면의 수직 레벨보다 더 낮은 수직 레벨의 최저면을 가지는 복수의 돌출부를 포함하는 집적회로 소자.
  16. 제13항에 있어서,
    상기 분리 절연 패턴은 상기 한 쌍의 소스/드레인 영역 사이의 공간까지 연장된 익스텐션부를 포함하고,
    상기 분리 절연 패턴은 상기 한 쌍의 소스/드레인 영역의 상부에서는 상기 제2 방향을 따라 제1 폭을 가지고, 상기 익스텐션부는 상기 한 쌍의 소스/드레인 영역 사이에서 상기 제2 방향을 따라 상기 제1 폭보다 더 작은 제2 폭을 가지는 집적회로 소자.
  17. 제13항에 있어서,
    상기 한 쌍의 제1 게이트 구조 및 상기 한 쌍의 제2 게이트 구조 위에서 상기 한 쌍의 제1 게이트 구조 및 상기 한 쌍의 제2 게이트 구조를 덮도록 상기 기판의 주면과 평행하게 연장되는 절연 박막을 더 포함하고,
    상기 분리 절연 패턴은 상기 절연 박막을 관통하는 부분을 포함하고, 상기 분리 절연 패턴의 최상면과 상기 절연 박막의 최상면은 실질적으로 동일 평면 상에서 연장되는 집적회로 소자.
  18. 제13항에 있어서,
    상기 한 쌍의 소스/드레인 영역과 상기 절연막과의 사이에서 상기 한 쌍의 소스/드레인 영역을 덮는 절연 라이너를 더 포함하고,
    상기 분리 절연 패턴은 상기 절연 라이너에 접하는 부분을 포함하는 집적회로 소자.
  19. 제13항에 있어서,
    상기 분리 절연 패턴은 제1 물질로 이루어지는 분리 절연 스페이서와, 상기 제1 물질과는 다른 제2 물질로 이루어지고 상기 분리 절연 스페이서에 의해 포위되는 측벽을 가지는 내측 분리 절연막을 포함하고,
    상기 내측 분리 절연막은 상기 분리 절연 스페이서보다 기판에 더 가까운 집적회로 소자.
  20. 제13항에 있어서,
    상기 분리 절연 패턴은 제1 물질로 이루어지는 하측 절연 패턴과, 상기 제1 물질과는 다른 제2 물질로 이루어지고 상기 하측 절연 패턴에 의해 포위되는 상측 절연 패턴을 포함하고,
    상기 한 쌍의 소스/드레인 영역은 상기 하측 절연 패턴을 사이에 두고 상기 상측 절연 패턴으로부터 이격되어 있는 집적회로 소자.
KR1020180028730A 2018-03-12 2018-03-12 집적회로 소자 KR102472136B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180028730A KR102472136B1 (ko) 2018-03-12 2018-03-12 집적회로 소자
US16/033,488 US11211450B2 (en) 2018-03-12 2018-07-12 Integrated circuit device and method of forming the same
CN201811058096.1A CN110265394B (zh) 2018-03-12 2018-09-11 集成电路装置及其形成方法
US17/528,251 US20220077285A1 (en) 2018-03-12 2021-11-17 Integrated circuit device and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180028730A KR102472136B1 (ko) 2018-03-12 2018-03-12 집적회로 소자

Publications (2)

Publication Number Publication Date
KR20190107456A KR20190107456A (ko) 2019-09-20
KR102472136B1 true KR102472136B1 (ko) 2022-11-30

Family

ID=67843523

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180028730A KR102472136B1 (ko) 2018-03-12 2018-03-12 집적회로 소자

Country Status (3)

Country Link
US (2) US11211450B2 (ko)
KR (1) KR102472136B1 (ko)
CN (1) CN110265394B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102472136B1 (ko) * 2018-03-12 2022-11-30 삼성전자주식회사 집적회로 소자
KR20210015543A (ko) 2019-08-02 2021-02-10 삼성전자주식회사 반도체 소자 및 이의 제조 방법
JP7244394B2 (ja) * 2019-09-18 2023-03-22 株式会社東芝 デジタルアイソレータ
US11374104B2 (en) * 2019-09-30 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of reducing capacitance in field-effect transistors
EP3836226A1 (en) * 2019-12-10 2021-06-16 Imec VZW A method for processing a finfet device
US11437277B2 (en) 2020-04-28 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Forming isolation regions for separating fins and gate stacks
KR20220067590A (ko) * 2020-11-16 2022-05-25 삼성전자주식회사 반도체 소자
KR20220087229A (ko) * 2020-12-17 2022-06-24 삼성전자주식회사 반도체 소자
US20230197819A1 (en) * 2021-12-22 2023-06-22 Intel Corporation Integrated circuit structures having metal gate plug landed on dielectric dummy fin

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100381850B1 (ko) * 2000-08-29 2003-04-26 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성방법
KR101609252B1 (ko) * 2009-09-24 2016-04-06 삼성전자주식회사 매몰 워드 라인을 구비한 반도체 소자
JP2012028420A (ja) * 2010-07-20 2012-02-09 Toshiba Corp 半導体装置およびその製造方法
US8809920B2 (en) * 2012-11-07 2014-08-19 International Business Machines Corporation Prevention of fin erosion for semiconductor devices
KR102013842B1 (ko) * 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
US9633906B2 (en) 2014-01-24 2017-04-25 International Business Machines Corporation Gate structure cut after formation of epitaxial active regions
US9490129B2 (en) 2014-05-08 2016-11-08 GlobalFoundries, Inc. Integrated circuits having improved gate structures and methods for fabricating same
US9373641B2 (en) 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
KR102290793B1 (ko) 2014-12-18 2021-08-19 삼성전자주식회사 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102379267B1 (ko) * 2015-04-01 2022-03-28 삼성전자주식회사 아이솔레이션 영역 상의 스페이서를 갖는 반도체 소자
KR102316247B1 (ko) * 2015-04-14 2021-10-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102398862B1 (ko) * 2015-05-13 2022-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9553090B2 (en) 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9659786B2 (en) 2015-07-14 2017-05-23 International Business Machines Corporation Gate cut with high selectivity to preserve interlevel dielectric layer
CN106384717B (zh) * 2015-07-29 2019-07-30 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
KR102323943B1 (ko) * 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
US9659930B1 (en) * 2015-11-04 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9412616B1 (en) 2015-11-16 2016-08-09 Globalfoundries Inc. Methods of forming single and double diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US20170148682A1 (en) 2015-11-19 2017-05-25 International Business Machines Corporation Finfet with post-rmg gate cut
KR102564786B1 (ko) 2016-01-13 2023-08-09 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102482877B1 (ko) * 2016-02-01 2022-12-29 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9761495B1 (en) 2016-02-23 2017-09-12 Globalfoundries Inc. Methods of performing concurrent fin and gate cut etch processes for FinFET semiconductor devices and the resulting devices
CN107275213B (zh) * 2016-04-08 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
KR102486477B1 (ko) * 2016-05-31 2023-01-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9960074B2 (en) * 2016-06-30 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated bi-layer STI deposition
CN107644816B (zh) * 2016-07-22 2020-09-25 中芯国际集成电路制造(上海)有限公司 FinFET半导体器件及其制造方法
KR102553260B1 (ko) * 2016-08-03 2023-07-07 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9812365B1 (en) 2016-10-05 2017-11-07 Globalfoundries Inc. Methods of cutting gate structures on transistor devices
TWI707473B (zh) * 2016-11-23 2020-10-11 聯華電子股份有限公司 半導體裝置以及其製作方法
KR102472136B1 (ko) * 2018-03-12 2022-11-30 삼성전자주식회사 집적회로 소자

Also Published As

Publication number Publication date
US20190280087A1 (en) 2019-09-12
KR20190107456A (ko) 2019-09-20
CN110265394B (zh) 2024-05-03
US20220077285A1 (en) 2022-03-10
US11211450B2 (en) 2021-12-28
CN110265394A (zh) 2019-09-20

Similar Documents

Publication Publication Date Title
KR102472136B1 (ko) 집적회로 소자
KR102320047B1 (ko) 집적회로 소자 및 그 제조 방법
US11696442B2 (en) Vertical memory devices and methods of manufacturing the same
KR102031182B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR102401486B1 (ko) 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US11315926B2 (en) Integrated circuit devices and methods of manufacturing the same
US11251306B2 (en) Integrated circuit device
CN112713147A (zh) 半导体存储器装置及其制造方法
CN111490044A (zh) 半导体器件
KR102546305B1 (ko) 집적회로 소자
KR20200037903A (ko) 반도체 소자
US10672890B2 (en) Integrated circuit device
US11145640B2 (en) Integrated circuit (IC) device
US20220328485A1 (en) Integrated circuit devices and methods of manufacturing the same
US20230413538A1 (en) Integrated circuit device
US20220375934A1 (en) Integrated circuit device
US20230129825A1 (en) Integrated circuit device
KR20240072745A (ko) 집적회로 소자
KR20240072587A (ko) 반도체 장치
KR20240057585A (ko) 반도체 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right