KR20240072587A - 반도체 장치 - Google Patents

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KR20240072587A
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김동우
김성민
남용준
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Abstract

본 발명의 일 실시예는, 기판; 상기 기판 상에 제1 방향으로 연장되는 활성 패턴; 상기 활성 패턴 상에 상기 기판의 상면과 수직인 방향으로 이격되어 배열되는 복수의 채널층들; 상기 활성 패턴과 교차하며, 상기 복수의 채널층들을 둘러싸고, 상기 제1 방향과 직교하는 제2 방향으로 연장되는 게이트 구조물; 상기 게이트 구조물의 양 측의 상기 활성 패턴의 영역 상에 배치되며, 상기 복수의 채널층들의 측면들 각각에 연결된 제1 에피택셜층과, 상기 제1 에피택셜층 상에 배치되며 상기 제1 에피택셜층과 다른 조성을 갖는 제2 에피택셜층을 갖는 소스/드레인 영역들; 상기 복수의 채널층들의 상기 측면들 각각은 (111) 또는 (100)인 결정면을 가지며, 상기 복수의 채널층들 중 최상위 채널층 상에 위치한 제1 에피택셜층 부분은 상기 제2 방향에 따라 실질적으로 일정한 두께를 갖는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 집적도를 향상시키기 위해 트랜지스터의 크기를 감소시킬 필요가 있다. 그러나 이러한 트랜지스터의 크기의 감소는 단채널 효과를 야기한다. 이러한 단채널 효과를 완화시키기 위해 게이트 전극가 채널 구조의 3면과 접촉하는 핀 전계효과 트랜지스터(FinFET)가 개발되었다. 또한, 게이트 전극이 채널 구조의 4면을 둘러싸는 게이트 올 어라운드 전계효과 트랜지스터(Gate-All-Around FET) 및 나노시트 전계효과 트랜지스터가 연구 개발되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 제조 수율 및 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 제1 방향으로 연장되는 활성 패턴; 상기 활성 패턴 상에 상기 기판의 상면과 수직인 방향으로 이격되어 배열되는 복수의 채널층들; 상기 활성 패턴과 교차하며, 상기 복수의 채널층들을 둘러싸고, 상기 제1 방향과 직교하는 제2 방향으로 연장되는 게이트 구조물; 상기 게이트 구조물의 양 측의 상기 활성 패턴의 영역 상에 배치되며, 상기 복수의 채널층들의 측면들 각각에 연결된 제1 에피택셜층과, 상기 제1 에피택셜층 상에 배치되며 상기 제1 에피택셜층과 다른 조성을 갖는 제2 에피택셜층을 갖는 소스/드레인 영역들; 상기 복수의 채널층들의 상기 측면들 각각은 (111) 또는 (100)인 결정면을 가지며, 상기 복수의 채널층들 중 최상위 채널층 상에 위치한 제1 에피택셜층 부분은 상기 제2 방향에 따라 실질적으로 일정한 두께를 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예는, 기판; 상기 기판 상의 반도체 채널; 상기 반도체 채널의 제1 방향으로 서로 이격된 제1 측면 및 제2 측면 상에 각각 배치된 제1 및 제2 소스/드레인 영역들; 및 상기 반도체 채널의 상면과, 상기 제1 방향과 직교하는 제2 방향으로 이격된 제3 측면 및 제4 측면을 둘러싸며, 상기 제2 방향으로 연장되는 게이트 구조물;을 포함하고, 상기 제1 및 제2 소스 드레인 영역들 각각은 상기 반도체 채널의 상기 제1 및 제2 측면들 각각에 배치된 제1 에피택셜층과, 상기 제1 에피택셜과 다른 조성을 가지며 상기 제1 에피택셜층 상의 제2 에피택셜층을 포함하며, 상기 반도체 채널 상에 위치한 제1 에피택셜층 부분은 상기 제2 방향에 따라 실질적으로 일정한 두께를 가지며, 상기 제1 및 제2 소스/드레인 영역들의 상기 제2 방향에 따른 단면은 상부 변이 상기 기판의 상면과 평행한 직사각형상을 갖는 반도체 장치를 제공한다.
본 발명의 일 실시예는, (110) 결정면인 상면을 갖는 기판; 상기 기판 상의 반도체 채널; 상기 반도체 채널의 제1 방향으로 서로 이격된 제1 측면 및 제2 측면 상에 각각 배치된 제1 및 제2 소스/드레인 영역들 - 상기 반도체 채널의 상기 제1 측면 및 상기 제2 측면 각각은 (111) 결정면을 가짐 -; 및 상기 반도체 채널의 상면과, 상기 제1 방향과 직교하는 제2 방향으로 서로 이격된 제3 측면 및 제4 측면을 둘러싸며, 상기 제2 방향으로 연장되는 게이트 구조물 - 상기 제2 방향은 상기 기판의 <112> 결정 방향과 대응됨 -;을 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예는, (100) 결정면인 상면을 갖는 기판; 상기 기판 상의 반도체 채널; 상기 반도체 채널의 제1 방향으로 서로 이격된 제1 측면 및 제2 측면 상에 각각 배치된 제1 및 제2 소스/드레인 영역들 - 상기 반도체 채널의 상기 제1 측면 및 상기 제2 측면은 각각 (100) 결정면을 가짐 -; 및 상기 반도체 채널의 상면과, 상기 제1 방향과 직교하는 제2 방향으로 서로 이격된 제3 측면 및 제4 측면을 둘러싸며, 상기 제2 방향으로 연장되는 게이트 구조물 - 상기 제2 방향은 상기 기판의 <100> 결정 방향과 대응됨 -;을 포함하는 반도체 장치를 제공한다.
본 발명의 일 실시예에 따르면, 채널 영역(예, 채널층)의 측면의 결정면을 적절히 선택함으로써 그 측면에서 소스/드레인 영역을 위한 에피택셜층이 제2 방향(예, Y 방향)으로 일정한 두께를 갖도록 성장될 수 있다. 그 결과, 희생층과 식각비가 높은 제1 에피택셜층에 의해 스페이서와 인접한 취약한 영역을 안정적으로 덮을 수 있으므로, 희생층 제거 공정에서 게이트 전극과 소스/드레인 영역의 쇼트를 효과적으로 방지할 수 있다. 이러한 채널 영역의 측면의 결정면은 기판의 성장면에 의해 결정될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2는 도 1의 반도체 장치를 Ⅰ-Ⅰ'로 절개하여 본 단면도이다.
도 3a 및 도 3b는 각각 도 1의 반도체 장치를 Ⅱ1-Ⅱ1' 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면도들이다.
도 4는 도 1의 "A1" 부분을 L1(도 2 참조) 레벨에서 나타내는 부분 확대도이며, 도 5는 도 4에 대응되는 비교예의 부분 확대도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 7은 도 6의 반도체 장치를 Ⅰ-Ⅰ'로 절개하여 본 단면도이다.
도 8a 및 도 8b는 각각 도 1의 반도체 장치를 Ⅱ1-Ⅱ1' 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면도들이다.
도 9는 도 1의 "A2" 부분을 L2(도 7 참조) 레벨에서 나타내는 부분 확대도이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 일부 공정(핀 구조체 및 더미 게이트 형성)을 설명하기 위한 사시도들이다.
도 11a 내지 도 11e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 일부(소스/드레인 및 게이트 구조물 형성)를 설명하기 위한 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 13은 도 12의 반도체 장치를 Ⅰ-Ⅰ'로 절개하여 본 단면도이다.
도 14a 및 도 14b는 각각 도 12의 반도체 장치를 Ⅱ1-Ⅱ1' 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 2는 도 1의 반도체 장치를 Ⅰ-Ⅰ'로 절개하여 본 단면도이며, 도 3a 및 도 3b는 각각 도 1의 반도체 장치를 Ⅱ1-Ⅱ1' 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면도들이다.
도 1, 도 2, 도 3a 및 도 3b를 참조하면, 본 실시예에 따른 반도체 장치(100)는, 기판(101)과, 기판(101) 상에 돌출되고 제1 방향(예, X 방향)으로 연장된 활성 패턴(105)과, 활성 패턴(105) 상에 배치된 복수의 채널층들(141,142,143)과, 활성 패턴(105)과 교차하여 제2 방향(예, Y 방향)으로 연장된 게이트 구조물(160)을 포함한다. 상기 복수의 채널층들(141,142,143)은 활성 패턴(105) 상에서 기판(101)의 상면과 수직한 방향(예, Z 방향)으로 이격되어 배치될 수 있다.
본 실시예에 채용된 기판(101)의 상면은 통상적으로 사용되는 기판의 상면((100) 결정면)과 달리, 그 상면과 수직인 축을 기준으로 35.3°로 회전된 (110) 결정면을 갖는다. 예를 들어, 기판(101)은 실리콘 기판 또는 실리콘 온 인슐레이트(SOI) 기판일 수 있다. 상기 기판(101)의 상면의 새로운 선택에 의해 결정 구조 관점에서 제1 방향(예, X 방향), 제2 방향(예, Y 방향) 및 제3 방향(예, Z 방향)도 결정될 수 있다. 본 실시예에서는, 도 1에 도시된 바와 같이, 활성 패턴(105)이 연장된 제1 방향(예, X 방향)은 <111> 결정 방향일 수 있으며, 게이트 구조물(160)이 연장된 제2 방향(예, Y 방향)은 <112> 결정 방향일 수 있다.
활성 패턴(105)은 돌출된 핀(fin) 구조를 가며, 돌출된 핀 구조는 <111> 결정 방향과 대응되는 제1 방향(예, X 방향)으로 연장된다. 소자 분리막(110)은 활성 패턴(105)을 정의할 수 있다. 도 3a 및 도 3b에 도시된 바와 같이, 소자 분리막(110)은 기판(101)의 활성 패턴(105)의 측면을 덮도록 기판(101) 상에 배치될 수 있다. 소자 분리막(110)은 예를 들어, 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 소자 분리막(110)은 활성 패턴(105)을 정의하는 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 영역 외에도 핀 구조가 형성된 활성 영역을 정의하도록 STI 보다 더 깊게 형성된 딥 트렌치 소자 분리(deep trench isolation, DTI)) 영역(미도시)을 포함할 수 있다.
소자 분리막(110)은 활성 패턴(105)의 상부 영역이 노출되도록 형성될 수 있다. 일부 실시예에서, 소자 분리막(110)은 활성 패턴(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다.
도 2를 참조하면, 활성 패턴(105)의 상단 영역은 소자 분리막(110)의 상면으로부터 돌출될 수 있다. 활성 패턴(105)은 기판(101)의 일부 또는 기판(101)으로부터 성장된 에피택셜을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에 위치한 기판(101) 상의 활성 패턴(105)의 일부가 노출되며, 노출된 영역에는 소스/드레인 영역들(150)을 형성할 수 있다. 본 실시예에 채용된 소스/드레인 영역들(150)의 상세한 사항은 후술하기로 한다.
게이트 구조물(160)은, 도 1 및 도 2에 도시된 바와 같이, <112> 결정 방향과 대응되는 제2 방향(예, Y 방향)으로 연장된다. 게이트 구조물(160)은 복수의 채널층들(141,142,143)을 둘러싸는 게이트 전극(165)과, 게이트 전극(165)과 복수의 채널층들(141,142,143) 사이에 배치된 게이트 절연층(162)과, 게이트 전극(165)의 측면들 상에 배치된 게이트 스페이서들(164)과, 게이트 전극(165) 상에 배치된 게이트 캡핑층(166)을 포함할 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치(100)는 복수의 채널층들(141,142,143), 소스/드레인 영역들(150), 및 게이트 구조물들(160)을 포함하는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터(예, P-MOS 트랜지스터)일 수 있다.
본 실시예에서, 제1 내지 제3 채널층들(141,142,143)은 활성 패턴(105) 상에서 기판(101)의 상면에 수직인 제3 방향(예, Z 방향)으로 서로 이격되어 배치될 수 있다. 제1 내지 제3 채널층들(141,142,143)의 제1 방향(X 방향)에 따른 양 측면들은 소스/드레인 영역(150)과 접촉할 수 있다.
도 2 및 3a를 참조하면, 본 실시예에 채용된 소스/드레인 영역(150)은, 제1 에피택셜층(150A)과, 상기 제1 에피택셜층(150A) 상의 제2 에피택셜층(150B)을 포함할 수 있다. 상기 소스/드레인 영역(150)은 상기 제2 에피택셜층(150B) 상의 제3 에피택셜층(150C)을 더 포함할 수 있다. 제1 내지 제3 에피택셜층들(150A,150B,150C)은 서로 다른 조성을 가질 수 있다. 예를 들어, 제1 및 제2 에피택셜층들(150A,150B)은 실리콘(Si), 실리콘 저마늄(SiGe) 및 실리콘 카바이드(SiC) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제3 에피택셜층(150C)은 저마늄층일 수 있다.
일부 실시예(예, P-MOSFET)에서, 제1 에피택셜층(150A)은 제1 농도의 저마늄(Ge)를 함유한 실리콘 저마늄(SiGe)을 포함할 수 있으며, 제2 에피택셜층(150B)은 상기 제1 농도보다 큰 제2 농도의 저마늄(Ge)를 함유한 실리콘 저마늄을 포함할 수 있다. 예를 들어, 제1 에피택셜층(150A)인 제1 농도는, 20 원자% 이하, 또는 5 원자% 내지 20 원자%일 수 있으며, 제2 에피택셜층(150B)의 제1 농도는 30 원자% 이상, 또는 30 원자% 내지 60 원자%일 수 있다. 제1 및 제2 에피택셜층(150A,150B)은 p형 불순물로 도프되며, 예를 들어, p형 불순물은 B, Al, Ga, 및 In 중 적어도 하나를 포함할 수 있다.
제1 에피택셜층(150A)은 상기 게이트 구조물(160)의 상기 제1 방향(예, X 방향)에 따른 양 측의 상기 활성 패턴(105)의 상면 영역들 및 상기 채널층들(141,142,143) 각각의 측면들 상에 형성된다(도 11b 참조).
앞서 설명한 바와 같이, 본 실시예에 채용된 기판(101)의 상면은 수직인 축을 기준으로 35.3°로 회전된 (110) 결정면을 가지므로, 그 상면에 성장된 제1 내지 제3 채널층들(141,142,143)의 측면들은 주되게 (111) 결정면을 가질 수 있다. 따라서, 그 측면으로부터 성장된 제1 에피택셜층(150A)은 제2 방향(예, Y 방향)으로 거의 일정한 두께를 갖도록 성장될 수 있다.
도 4는 도 1의 "A1" 부분을 L1(도 2 참조) 레벨에서 나타내는 부분 확대도이며, 도 5는 도 4에 도시된 반도체 장치(100)와 달리, 기판의 상면이 (100) 결정면인 반도체 장치(100')에서 도 4에 대응되는 영역을 나타낸다.
도 4를 참조하면, 평면적 관점에서, 최상위인 제3 채널층(143)의 측면(143S)에 접속된 소스/드레인 영역(150)과, 상기 제3 채널층(143)의 제2 방향(예, Y 방향)으로 이격된 양 측에 제3 채널층(143)을 둘러싸는 게이트 절연층(162) 및 게이트 전극(165)이 배치된다.
앞서 언급한 바와 같이, 제3 채널층(143)의 측면(143S)은 (111) 결정면을 가지므로, 제1 에피택셜층(150A)은 <100> 결정 방향으로 성장될 수 있다. <100> 결정 방향으로 성장되는 제1 에피택셜층(150A)은 제2 방향(예, Y 방향)을 따라 이상적으로 일정한 두께를 가질 수 있다. 설령 이러한 성장 과정에서 다른 외부적인 요인(예, 측면(143S)의 상태 등)으로 영향을 받더라도, 제1 에피택셜층(150A)에서 에지 부분의 두께(t1)와 중심 부분의 두께(t2)의 편차는 5% 미만일 수 있다. 이와 같이, 제1 에피택셜층(150A)은 제2 방향(예, Y 방향)을 따라 실질적으로 일정한 두께를 갖도록 성장될 수 있다.
도 4를 참조하면, 게이트 스페이서들(164)은 제3 채널층(143)의 측면(143S)으로부터 상기 제1 방향(예, X 방향)으로 돌출된 부분들(164P)을 가질 수 있다. 이러한 돌출된 부분(164P)에 인접한 제1 에피택셜층(150A)의 상기 에지 부분은 충분한 두께(t1)를 가지므로, 희생층 제거 과정(도 11d 참조)에서 희생층과 식각 선택비가 높은 제1 에피택셜층(150A)에 의해 소스/드레인 영역(150)(특히, 상대적으로 선택비가 낮은 제2 에피택셜층(150B))이 보호할 수 있다.
이와 같이, 상기 제1 에피택셜층(150A)은 제2 방향(예, Y 방향)으로 거의 일정한 두께를 갖도록 성장되므로, 제1 에피택셜층(150A)의 에지 부분에 의해 게이트 스페이서들(164)의 돌출된 부분들(164P)의 마주하는 내부 측벽을 커버할 수 있다. 그 결과, 희생층 제거 공정에서 소스/드레인 영역(150)이 식각되는 것을 방지할 수 있다. 제3 채널층(143)의 상기 측면(143S)과 제1 방향(예, X 방향)으로 이격된 다른 측면도 이와 유사한 형태를 가질 수 있다.
도 4에 도시된 반도체 장치(100)와 달리, 도 5에 도시된 반도체 장치(100')는, 기판의 (100) 결정면인 기판의 상면에서 성장된 결과물로 이해될 수 있다. 도 5를 참조하면, 최상위인 제3 채널층(143')의 측면(143S')은 (110) 결정면을 갖는다. 따라서, 제1 에피택셜층(150A')은 패싯 성장 모드(facet growth mode)에 따라 <100> 결정 방향(화살표 참조)으로 성장되며, 앞선 실시예의 제1 에피택셜층(150A)과 달리, 제1 에피택셜층(150A')은 제1 방향(예, X 방향)으로 볼록한 형상을 갖게 된다. 제1 에피택셜층(150A')에서 에지 부분은 그 중심 부분의 두께(t2')보다 훨씬 얇은 두께(t1')를 가질 수 있다.
이와 같이, 게이트 스페이서들(164)의 돌출된 부분(164P)에 인접한 제1 에피택셜층(150A')의 에지 부분은 매우 얇은 두께(t1)를 가지므로, 희생층 제거 과정(도 11d 참조)에서 제1 에피택셜층(150A')이 희생층과 높은 식각 선택비를 갖더라도 매우 얇으므로 희생층과 함께 식각되고, 소스/드레인 영역(150')(특히, 상대적으로 선택비가 낮은 제2 에피택셜층(150B'))의 상당 부분이 식각에 의해 소실될 수 있다. 그 결과, 소실된 영역으로 게이트 구조물(160)이 형성될 수 있으므로, 게이트 전극(165)과 소스/드레인 영역(150')의 쇼트가 발생될 수 있다.
하지만, 도 4에 도시된 바와 같이, 본 실시예에 따른 반도체 장치(100)는 제2 방향(예, Y 방향)으로 거의 일정한 두께의 제1 에피택셜층(150A)을 가지므로, 돌출된 부분(164)과 인접한 영역에서 충분한 두께의 제1 에피택셜층(150A)의 에지 부분에 의해 커버될 수 있다. 따라서, 희생층 제거 공정에서 소스/드레인 영역(150)이 식각되는 것을 효과적으로 방지할 수 있다.
본 실시예에서는, 제3 채널층(143)의 측면(143S)뿐만 아니라, 다른 채널층들(141,142)의 측면도 (111) 결정면을 가지며, 도 4에 도시된 구조와 유사하게, 평면적 관점에서, 제1 및 제2 채널층들(141,142)의 측면에 위치한 제1 에피택셜층(150A) 부분도 역시 제2 방향(예, Y 방향)에 따라 실질적으로 일정한 두께를 가질 수 있다.
또한, 본 실시예에 채용된 소스/드레인 영역(150)은 채널층들(141,142,143)의 (111) 결정면인 측면들로부터 성장되므로, 그에 따른 고유한 결정면들 및 고유한 구조를 가질 수 있다. 도 3a에는 제2 방향(예, Y 방향)으로 절개한 소스/드레인 영역(150)의 단면이 도시되어 있다.
도 3a을 참조하면, 소스/드레인 영역(150)의 상면(150T)이 기판(101)의 상면과 평행하게 위치한다. 소스/드레인 영역(150)의 하부의 폭은 펜스 스페이서들(174)의 간격에 의해 정의될 수 있다. 펜스 스페이서들(174)은 상기 게이트 구조물(160)의 양 측에서 게이트 스페이서들(164)와 함께 형성되는 부분으로서, 게이트 구조물(160)의 양 측의 핀 구조체에 리세스 영역을 형성할 때에 잔류한 부분으로 이해될 수 있다.
도 3a에 도시된 바와 같이, 소스/드레인 영역(150)에서 펜스 스페이서들(174) 위로 성장되는 부분은 특정한 결정면을 갖도록 성장된 영역으로서, 양 상부 코너들이 모따기된 직사각형상을 가질 수 있다. 제2 방향(예, Y 방향)으로 절단한 단면에서, 상기 소스/드레인 영역(150)의 상면(150T)은 (100) 결정면이며, 상기 소스/드레인 영역(150)의 측면(150S)은 (111) 결정면이고, 상기 모따기된 면(150F)은 (211) 결정면일 수 있다.
제1 내지 제3 채널층들(141,142,143)은 제2 방향(예, Y 방향)에서 활성 패턴(105)과 동일하거나 유사한 폭을 가질 수 있고, 제1 방향(예, X 방향)에서 게이트 구조물(160)의 폭과 동일하거나 유사한 폭을 가질 수 있다. 이에 한정되지 않으며, 일부 실시예에서, 제1 내지 제3 채널층들(141,142,143)의 폭은 다소 차이가 있을 수 있다. 예를 들어, 제1 채널층(141) 및 제2 채널층(143)의 폭이 제2 채널층(142)의 폭보다 클 수 있다. 또한, 일부 실시예에서, 제1 방향(예, X 방향)에서 볼 때(도 2 참조)에, 제1 내지 제3 채널층들(141,142,143)은 제3 채널층 상에 위치한 게이트 구조물(160) 부분의 폭보다 작은 폭을 가질 수도 있다.
제1 내지 제3 채널층들(141,142,143)은 채널 영역을 제공할 수 있는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 채널층들(141,142,143)은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제1 내지 제3 채널층들(141,142,143)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 본 실시예에서, 채널층들(141,142,143)은 3개로 예시되어 있으나, 그 개수 및 형상은 다양하게 변경될 수 있다.
채널층들(141,142,143)의 증가에 따라 소스/드레인 영역의 종횡비(aspect ratio)는 커질 수 있다. 본 실시예에서는, 3개의 채널층들(141,142,143)을 도입함으로써 소스/드레인 영역(150)의 종횡비는 상대적으로 커질 수 있다. 제1 방향(예, X 방향)으로의 단면(도 2 참조)에서, 소스/드레인 영역(150)의 종횡비는 2 이상일 수 있으며, 일부 실시예에서는 2.5 이상일 수 있다.
제1 에피택셜층(150A)은, 활성 패턴(105)의 상면에 위치한 바닥 영역과, 바닥 영역과 연결된 제1 내지 제3 채널층들(141,142,143)의 측면들로부터 성장되어 서로 머징(merged)된 측벽 영역을 가질수 있다. 일부 실시예에서, 바닥 영역의 두께가 측벽 영역의 두께보다 다소 클 수 있다. 제2 에피택셜층(150B)은 다소 볼록한 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
앞서 설명한 바와 같이, 게이트 구조물(160)은, 게이트 절연층(162), 게이트 전극(165), 게이트 스페이서들(164), 및 게이트 캡핑층(166)을 포함할 수 있다.
게이트 절연층(162)은 도 2에 도시된 바와 같이 활성 패턴(105)과 게이트 전극(165)의 사이와, 채널층들(141,142,143)과 게이트 전극(165)의 사이에 배치될 수 있다. 게이트 절연층(162)은 채널층들(141,142,143)을 제2 방향(예, Y 방향)으로 둘러싸도록 형성될 수 있으며, 활성 패턴(105)의 상면으로부터 소자 분리막(110) 상면으로 연장될 수 있다(도 3b 참조). 도 2에 도시된 바와 같이, 게이트 절연층(162)은 게이트 전극(165)과 게이트 스페이서들(164)의 사이로 연장될 수 있다. 예를 들어, 게이트 절연층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 하나일 수 있다.
게이트 전극(165)은 활성 패턴(105)의 상부에서 복수의 채널층들(141,142,143)의 사이를 채우며 최상위인 제3 채널층(143)의 상부로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 절연층(162)에 의해 복수의 채널층들(141,142,143)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 일부 실시예에서, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다. 일부 실시예에서, 게이트 전극(165)은 인접한 트랜지스터들 사이에 걸쳐 배치되고, 게이트 전극(165)은 인접한 트랜지스터들 사이에 위치한 별도의 분리부에 의해 분리될 수 있다.
게이트 스페이서들(164)은 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서들(164)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 일부 실시예에서, 게이트 스페이서들(164)은 다층 구조로 이루어질 수도 있다. 예를 들어, 게이트 스페이서들(164)은 산화물, 질화물 및 산질화물를 포함할 수 있으며, 특히 저유전율막을 포함할 수 있다. 본 실시예에 채용된 펜스 스페이서들(174)은 상기 게이트 스페이서들(164)의 물질과 동일한 물질을 포함할 수 있다. 게이트 캡핑층(166)은 게이트 전극(165)의 상부에 배치될 수 있으며, 게이트 전극(165)과 게이트 스페이서들(164)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다.
본 실시예에 따른 반도체 장치(100)는 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)에 연결되는 콘택 구조물들(180)을 더 포함할 수 있다. 제2 에피택셜층(150B)은 콘택 구조물(180)와 접속될 수 있다.
콘택 구조물(180)를 통해서 소스/드레인 영역(150)에 전기적인 신호를 인가할 수 있다. 콘택 구조물(180)는 도 1 및 도 2에 도시된 바와 같이 소스/드레인 영역(150) 상에 배치될 수 있다. 일부 실시예에서, 콘택 구조물(180)는 소스/드레인 영역(150)보다 제2 방향(예, Y 방향)을 따라 긴 길이를 갖도록 배치될 수도 있다. 콘택 구조물(180)는 하부의 폭이 상부의 폭보다 좁아지는 구조를 가질 수 있으나, 이에 한정되지는 않는다. 콘택 구조물(180)는 상부로부터 예를 들어, 최상위인 제3 채널층(143)와 수평 방향으로 중첩하거나, 그보다 아래로 연장될 수 있다. 일부 실시예에서, 콘택 구조물(180)는 예를 들어,차상위인 제2 채널층(142)의 상면에 대응되는 높이까지 연장될 수 있다. 예를 들어, 콘택 구조물(180)는 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo)와 같은 금속 물질을 포함할 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 게이트 구조물들(160)을 덮으며, 도시되지 않은 영역에서 소자 분리막(110)을 덮도록 배치될 수 있다. 예를 들어, 층간 절연층(190)은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 7은 도 6의 반도체 장치를 Ⅰ-Ⅰ'로 절개하여 본 단면도이며, 도 8a 및 도 8b는 각각 도 1의 반도체 장치를 Ⅱ1-Ⅱ1' 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면도들이다.
도 6, 도 7, 도 8a 및 도 8b를 참조하면, 본 실시예에 따른 반도체 장치(100A)는, 기판(101)의 상면이 그 상면과 수직인 축을 기준으로 45°로 회전된 (100) 결정면인 점과, 소스/드레인 영역(150)의 제1 에피택셜층(150A1)과 제2 에피택셜층(150B) 사이에 중간 에피택셜층(150A2)을 더 포함하는 점과, 내부 스페이서(130)를 더 포함하는 점을 제외하고 도 1 내지 도 4에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 기판(101)은 그 상면과 수직인 축을 기준으로 45°로 회전된 (100) 결정면을 갖는다. 도 6에 도시된 바와 같이, 활성 패턴(105)이 연장된 제1 방향(예, X 방향)은 <111> 결정 방향일 수 있으며, 게이트 구조물(160)이 연장된 제2 방향(예, Y 방향)은 <112> 결정 방향일 수 있다.
도 7 및 도 8a를 참조하면, 본 실시예에 채용된 소스/드레인 영역(150)은, 제1 에피택셜층(150A1)과, 상기 제1 에피택셜층(150A) 상의 제2 에피택셜층(150B)과, 제1 에피택셜층(150A1)과 제2 에피택셜층(150B) 사이에 중간 에피택셜층(150A2)을 포함할 수 있다. 상기 소스/드레인 영역(150)은 상기 제2 에피택셜층(150B) 상의 제3 에피택셜층(150C)을 더 포함할 수 있다.
제1 내지 제3 에피택셜층들(150A1,150B,150C) 및 중간 에피택셜층(150A2)은 서로 다른 조성을 가질 수 있다. 예를 들어, 제1 에피택셜층(150A1), 중간 에피택셜층(150A2) 및 제2 에피택셜층들(150B)은 실리콘(Si), 실리콘 저마늄(SiGe) 및 실리콘 카바이드(SiC) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제3 에피택셜층(150C)은 저마늄층일 수 있다.
일부 실시예(예, P-MOSFET)에서, 제1 에피택셜층(150A)은 제1 농도의 저마늄(Ge)를 함유한 실리콘 저마늄(SiGe)을 포함할 수 있으며, 제2 에피택셜층(150B)은 상기 제1 농도보다 큰 제2 농도의 저마늄(Ge)를 함유한 실리콘 저마늄을 포함할 수 있다. 중간 에피택셜층(150A2)은 제1 농도와 제2 농도 사이의 중간 농도의 저마늄(Ge)을 갖는 실리콘 저마늄(SiGe)을 포함할 수 있다.
제1 에피택셜층(150A1)은 상기 게이트 구조물(160)의 상기 제1 방향(예, X 방향)에 따른 양 측의 상기 활성 패턴(105)의 상면 영역들 및 상기 채널층들(141,142,143) 각각의 측면들 상에 형성되며, 이어, 제1 에피택셜층(150A1) 상에 중간 에피택셜층(150A2) 및 제2 에피택셜층(150B)이 순차적으로 형성될 수 있다.
앞서 설명한 바와 같이, 본 실시예에 채용된 기판(101)의 상면은 수직인 축을 기준으로 45°로 회전된 (100) 결정면을 가지므로, 그 상면에 성장된 제1 내지 제3 채널층들(141,142,143)의 측면들은 주되게 (100) 결정면을 가질 수 있다. 따라서, 제1 내지 제3 채널층들(141,142,143)의 측면으로부터 성장된 제1 에피택셜층(150A1)은 제2 방향(예, Y 방향)으로 거의 일정한 두께를 갖도록 성장될 수 있다.
도 9를 참조하면, 평면적 관점에서, 최상위인 제3 채널층(143)의 측면(143S)에 접속된 소스/드레인 영역(150)과, 상기 제3 채널층(143)의 제2 방향(예, Y 방향)으로 이격된 양 측에 제3 채널층(143)을 둘러싸는 게이트 절연층(162) 및 게이트 전극(165)이 배치된다.
앞서 언급한 바와 같이, 제3 채널층(143)의 측면(143S)은 (100) 결정면을 가지므로, 제1 에피택셜층(150A1) 및 제2 에피택셜층(150A2)은 각각 <100> 결정 방향으로 성장될 수 있다. <100> 결정 방향으로 성장되는 제1 에피택셜층(150A1) 및 제2 에피택셜층(150A2)은 제2 방향(예, Y 방향)을 따라 이상적으로 일정한 두께를 가질 수 있다. 일부 실시예에서, 제1 에피택셜층(150A1)및 제2 에피택셜층(150A2) 각각에서 에지 부분의 두께(t1a,t1b)와 중심 부분의 두께(t2a,t2b)의 편차는 5% 미만일 수 있다. 이와 같이, 제1 에피택셜층(150A1)은 제2 방향(예, Y 방향)을 따라 실질적으로 일정한 두께를 갖도록 성장될 수 있으며, 이와 유사하게, 제2 에피택셜층(150A2)은 제2 방향(예, Y 방향)을 따라 실질적으로 일정한 두께를 갖도록 성장될 수 있다.
도 9를 참조하면, 게이트 스페이서들(164)은 제3 채널층(143)의 측면(143S)으로부터 상기 제1 방향(예, X 방향)으로 돌출된 부분들(164P)을 가질 수 있다. 이러한 돌출된 부분(164P)에 인접한 제1 에피택셜층(150A1)의 상기 에지 부분은 충분한 두께(t1a)를 가지므로, 희생층 제거 과정(도 11d 참조)에서 희생층과 식각 선택비가 높은 제1 에피택셜층(150A1)에 의해 소스/드레인 영역(150)(특히, 상대적으로 선택비가 낮은 제2 에피택셜층(150B))이 보호할 수 있다.
이와 같이, 상기 제1 에피택셜층(150A1)은 제2 방향(예, Y 방향)으로 거의 일정한 두께를 갖도록 성장되므로, 제1 에피택셜층(150A)의 에지 부분에 의해 게이트 스페이서들(164)의 돌출된 부분들(164P)의 마주하는 내부 측벽을 커버할 수 있다. 중간 에피택셜층(150A2)도 제2 에피택셜층(150B)보다 상대적으로 희생층에 대해 식각 선택비가 높으므로, 제1 에피택셜층(150A1)과 유사하게 희생층 제거 과정에서 소스/드레인 영역(150)을 보호할 수 있다.
본 실시예에서는, 제3 채널층(143)의 측면(143S)뿐만 아니라, 다른 채널층들(141,142)의 측면도 (100) 결정면을 가지며, 도 9에 도시된 구조와 유사하게, 평면적 관점에서, 제1 및 제2 채널층들(141,142)의 측면에 위치한 제1 에피택셜층(150A1) 부분도 역시 제2 방향(예, Y 방향)에 따라 실질적으로 일정한 두께를 가질 수 있다.
본 실시예에 채용된 소스/드레인 영역(150)은 채널층들(141,142,143)의 (111) 결정면인 측면들로부터 성장되므로, 그에 따른 고유한 결정면들 및 고유한 구조를 가질 수 있다. 도 8a에는 제2 방향(예, Y 방향)으로 절개한 소스/드레인 영역(150)의 단면이 도시되어 있다.
도 8a을 참조하면, 소스/드레인 영역(150)의 상면(150T)이 기판(101)의 상면과 평행하게 위치한다. 소스/드레인 영역(150)의 하부의 폭은 펜스 스페이서들(174)의 간격에 의해 정의될 수 있다. 소스/드레인 영역(150)에서 펜스 스페이서들(174) 위로 성장되는 부분은 특정한 결정면을 갖도록 성장된 영역으로서, 직사각형상을 가질 수 있다. 제2 방향(예, Y 방향)으로 절단한 단면에서, 상기 소스/드레인 영역(150)의 상면(150T)은 (100) 결정면이며, 상기 소스/드레인 영역(150)의 측면(150S)은 (100) 결정면일 수 있다.
본 실시예에 따른 반도체 장치(100A)는 도 7에 도시된 바와 같이, 채널층들(141,142,143)의 사이에서 게이트 전극(165)의 양 측면에 배치된 내부 스페이서들(130)을 더 포함할 수 있다. 제3 채널층(143)의 하부에서, 게이트 전극(165)은 내부 스페이서들(130)에 의해 소스/드레인 영역들(150)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서들(130)은 게이트 전극(165)과 접하는 측면이 게이트 전극(165)을 향하여 볼록한 곡면을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서들(130)은 산화물, 질화물 및 산질화물을 포함할 수 있다. 특히 내부 스페이서들(130)은 저유전 물질을 포함할 수 있다
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 일부 공정(핀 구조체 및 더미 게이트 형성)을 설명하기 위한 사시도들이며, 도 11a 내지 도 11e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법 중 다른 일부 공정(소스/드레인 영역 및 게이트 구조물 형성 공정)을 설명하기 위한 단면도들이다.
우선, 도 10a를 참조하면, 기판(101) 상에 제1 반도체층들(112)과 제2 반도체층들(140)이 교대로 적층된 반도체 적층체(ST)를 형성한다.
제1 반도체층들(112)은 후속 공정에서 제거되어 희생층으로 사용되며, 제2 반도체층들(112)은 채널층으로 사용될 수 있다. 제1 반도체층들(112) 및 제2 반도체층들(140)은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 반도체 물질을 포함할 수 있다. 제1 반도체층들(112)은 제2 반도체층들(140)에 대하여 높은 식각 선택비를 갖는 물질로 이루어질 수 있다. 제2 반도체층들(140)은 불순물들을 포함할 수 있으나 이에 한정되지는 않는다. 일부 실시예에서, 제1 반도체층들(112)은 실리콘 게르마늄(SiGe)을 포함하고, 제2 반도체층들(140)은 실리콘(Si)을 포함할 수 있다. 제1 반도체층들(112) 및 제2 반도체층들(140)은 기판(101) 상에 에피텍셜 성장(epitaxial growth) 공정을 성장될 수 있다. 제1 반도체층들(112) 및 제2 반도체층들(140) 각각은 약 1㎚ 내지 100㎚의 범위의 두께를 가질 수 있다.
일 실시예에서, 기판(101)이 그 상면과 수직인 축을 기준으로 35.3°로 회전된 (110) 결정면을 갖는 경우에, 제1 반도체층들(112) 및 제2 반도체층들(140)의 제1 방향(예, X 방향)에 따라 이격된 측면들 각각은 (111) 결정면일 수 있다. 다른 실시예에서, 기판(101)이 그 상면과 수직인 축을 기준으로 45°로 회전된 (100) 결정면을 갖는 경우에, 제1 반도체층들(112) 및 제2 반도체층들(140)의 제1 방향(예, X 방향)에 따라 이격된 측면들은 (100)인 결정면일 수 있다.
이어, 도 10b를 참조하면, 제1 방향(예, X 방향)으로 연장된 제1 마스크 패턴(M1)을 이용하여 반도체 적층체(ST) 및 기판(101)의 일부를 제거함으로써 활성 구조물을 형성할 수 있다.
활성 구조물은 활성 패턴(105) 및 핀 구조체(FS)을 포함할 수 있다. 활성 패턴은 기판(101)의 일부가 제거되어 기판(101)의 상면으로부터 돌출된 구조를 포함하며, 핀 구조체(FS)는 활성 패턴(105) 상에 서로 교대로 적층되는 제1 반도체 패턴들(112) 및 제2 반도체 패턴들(140)을 포함할 수 있다. 활성 패턴(105)과 핀 구조체(FS)는 일 방향, 예를 들어, 제1 방향(예, X 방향)으로 연장되는 라인 형태로 형성될 수 있다. 일 실시예에서, 기판(101)이 그 상면과 수직인 축을 기준으로 35.3°로 회전된 (110) 결정면을 갖는 경우에, 핀 구조체(FS)가 연장된 제1 방향은 <111> 결정 방향일 수 있다. 다른 실시예에서, 기판(101)이 그 상면과 수직인 축을 기준으로 45°로 회전된 (100) 결정면을 갖는 경우에, 핀 구조체(FS)가 연장된 제1 방향은 <100> 결정 방향일 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연성 물질을 매립한 후 활성 패턴(105)의 일부가 돌출되도록 에치백(etch-back)함으로써 소자 분리막(110)을 형성할 수 있다. 즉, 소자 분리막(110)의 상면은 활성 패턴(105)의 상면보다 낮게 에치백될 수 있다.
다음으로, 도 10c을 참조하면, 활성 구조물의 일부 영역에 교차하도록 제2 방향으로 연장된 희생 게이트 구조물들(170)을 형성할 수 있다.
희생 게이트 구조물들(170)은, 후속 공정을 통해 도 2에 도시된 제1 내지 제3 채널층들(141,142,143)의 상부에서 게이트 절연층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물들(170)은 상기 활성 구조물들과 교차하여 제2 방향(예, Y 방향)으로 연장되는 라인 형태를 가지며, 제1 방향(예, X 방향)으로 서로 이격되어 배열될 수 있다. 활성 구조물이 형성된 기판(101)(특히, 소자 분리막(110)) 상에 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172,175)을 형성한 후에 적층체를 제2 마스크 패턴(M2)을 이용하여 패터닝함으로써 도 7에 도시된 바와 같이 희생 게이트 구조물들(170)을 형성할 수 있다.
제1 및 제2 희생 게이트층들(172,175)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(172,175)이 하나의 층으로 이루어질 수도 있다. 일부 실시예에서, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(175)은 폴리 실리콘을 포함할 수 있다. 제2 마스크 패턴(M2)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
이어, 도 10d를 참조하면, 희생 게이트 구조물들(170)의 양 측면 및 활성 구조물의 양 측면에 각각 게이트 스페이서들(164) 및 펜스 스페이서(174)을 형성할 수 있다.
희생 게이트 구조물(170) 및 활성 구조물에 스페이서 물질층을 컨포멀하게 형성한 후에 이방성 식각을 적용함으로써 희생 게이트 구조물들(170)의 양 측면에 게이트 스페이서들(164)에 형성하고, 활성 구조물의 양 측면, 즉 활성 패턴(105) 및 핀 구조체(FS)의 양 측면에 펜스 스페이서들(174)을 형성할 수 있다. 게이트 스페이서들(164)이 형성된 양 측면들은 희생 게이트 구조물들(170)의 제1 방향(예, X 방향)으로 위치한 마주하는 측면들이며, 펜스 스페이서들(174)이 형성된 양 측면들은 활성 구조물의 제2 방향(예, Y 방향)으로 위치한 마주하는 측면들일 수 있다. 또한, 게이트 스페이서들(164) 및 펜스 스페이서들(174)은 서로 동일한 물질일 수 있다. 스페이서 물질층, 즉 게이트 스페이서들(164) 및 펜스 스페이서들(174)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 11a 내지 도 11e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 일부(소스/드레인 및 게이트 구조물 형성)를 설명하기 위한 단면도들이다.
도 11a를 참조하면, 도 10d의 반도체 구조물을 Ⅰ-Ⅰ'로 절개하여 본 단면과, 도 10d의 반도체 구조물을 Ⅱ1-Ⅱ1' 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면들을 나타낸다. 여기서, 희생층들(120)은 도 11a에 도시된 제1 반도체 패턴(112)에 대응되며, 채널층들(141,142,143)은 도 11a에 도시된 제2 반도체 패턴(140)에 대응될 수 있다.
이어, 도 11b를 참조하면, 희생 게이트 구조물들(170)의 양측에 위치한 핀 구조물(FS)의 일부 영역들을 제거하여 리세스(RC)를 형성할 수 있다.
제2 마스크 패턴(M2) 및 게이트 스페이서들(164)을 마스크로 이용하여 노출된 희생층들(120) 및 채널층들(141,142,143)을 제거할 수 있다. 이러한 공정을 통해서, 채널층들(141,142,143)은 제1 방향(예, X 방향)을 따른 길이가 결정될 수 있다. 희생 게이트 구조물들(170)의 하부에서, 희생층들(120) 및 채널층들(141,142,143)이 측면으로부터 일부 제거되어 제1 방향(예, X 방향)을 따른 양 측면이 희생 게이트 구조물들(170) 및 게이트 스페이서들(164)의 하부에 위치할 수도 있다. 또한, 이러한 공정 후에, 활성 구조물의 양 측면에 위치한 펜스 스페이서들(174)이 잔류할 수 있다. 희생층들(120) 및 채널층들(141,142,143)의 노출된 부분들을 제거하는 과정에서 펜스 스페이서들(174)의 일부도 손실될 수 있으며, 이에 따라 최종 펜스 스페이서들(174)의 높이가 결정될 수 있다. 예를 들어, 제1 방향(예, X 방향)으로의 단면에서, 본 공정에서 형성된 리세스(RC)의 종횡비는 제1 방향으로의 단면에서, 2.5 이상일 수 있다.
다음으로, 도 11c를 참조하면, 희생 게이트 구조물들(170)의 양 측에 위치한 리세스(RC)에 소스/드레인 영역들을 형성하기 위한 제1 에피택셜층(150A)을 형성할 수 있다.
제1 에피택셜층(150A)은 실리콘 저마늄(SiGe)을 포함할 수 있다. 제1 에피택셜층(150A)에서 저마늄(Ge)의 제1 농도는 5 원자% 내지 20 원자%일 수 있다. 리세스 영역(RC)의 바닥면인 활성 패턴(105)의 상면 영역 및 채널층들(141,142,143)의 측면들로부터 성장될 수 있다.
일 실시예에서, 기판(101)이 그 상면과 수직인 축을 기준으로 35.3°로 회전된 (100) 결정면을 갖는 경우에, 채널층들(141,142,143)의 측면들 각각은 (111) 결정면이며, 제1 에피택셜층(150A)은 상기 측면들에서 각각 <111> 결정 방향으로 성장될 수 있다. 다른 실시예에서, 기판(101)이 그 상면과 수직인 축을 기준으로 45°로 회전된 (100) 결정면을 갖는 경우에, 채널층들(141,142,143)의 측면들 각각은 (100)인 결정면이며, 제1 에피택셜층(150A)은 상기 측면들에서 각각 <100> 결정 방향으로 성장될 수 있다.
상기 복수의 채널층들(141,142,143)의 측면들 상에 위치한 제1 에피택셜층(141) 부분은 평면적 관점에서 상기 제2 방향에 따라 실질적으로 일정한 두께를 가질 수 있다(도 4 및 도 9 참조). 인접한 채널층들(141,142,143)의 측면들로부터 형성된 부분이 서로 머징(merge)되어 제1 에피택셜층(150A)은 리세스(RC)의 측벽을 따라 연속적으로 성장될 수 있다. 이러한 성장 조건은 예를 들어, 성장 압력, 성장 온도 및/또는 가스 유량을 조절하여 얻어질 수 있다.
이어, 도 11d를 참조하면, 제1 에피택셜층(150A) 상에 제2 에피택셜(150B) 및 제3 에피택셜층(150C)을 성장하여 소스/드레인 영역(150)을 형성하고, 이어, 층간 절연층(190)을 형성하고, 희생층들(120) 및 희생 게이트 구조물들(170)을 제거하여 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 형성할 수 있다.
제2 에피택셜(150B)은 SEG 공정을 이용하여 제1 에피택셜층(150A)으로부터 성장될 수 있다. 제2 에피택셜(150B)은 상기 제1 에피택셜층(150A)의 제1 Ge 농도보다 큰 제2 Ge 농도를 갖는 실리콘 저마늄을 포함할 수 있다.
층간 절연층(190)은 희생 게이트 구조물들(170) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 희생 게이트 구조물(170)은 게이트 스페이서들(164), 층간 절연층(190), 및 채널층들(141,142,143)에 대하여 선택적으로 제거될 수 있다. 먼저, 제2 마스크 패턴(M2)와 함께 희생 게이트 구조물들(170)을 제거함으로써 상부 갭 영역들(UR)을 형성한 후에, 상부 갭 영역들(UR)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물(140)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 이러한 제거 공정 동안에, 소스/드레인 영역들(150)은 층간 절연층(190)에 의해 보호될 수 있다.
이어, 도 11e를 참조하면, 상부 갭 영역들(UR) 및 하부 갭 영역들(LR) 내에 게이트 구조물들(160)을 형성할 수 있다.
게이트 절연층(162)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극들(165)은 상부 갭 영역들(UR) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 상부 갭 영역들(UR)에서 상부로부터 소정 깊이로 제거될 수 있다. 상부 갭 영역들(UR)에서 게이트 전극들(165)이 제거된 영역에 게이트 캡핑층(166)이 형성될 수 있다. 이런한 공정들을 통해서, 게이트 절연층(162), 게이트 전극(165), 게이트 스페이서들(164), 및 게이트 캡핑층(166)을 포함하는 게이트 구조물들(160)이 형성될 수 있다.
다음으로, 층간 절연층(190)을 관통하여 소스/드레인 영역(150)에 연결되는 콘택 구조물(180)를 형성하여 도 2 내지 도 3b에 도시된 반도체 장치(100)를 제조할 수 있다. 층간 절연층(190)을 관통하도록 소스/드레인 영역(150)으로 연결된 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전성 물질을 매립하여 콘택 구조물(180)를 형성할 수 있다. 상기 콘택 홀의 하면은 소스/드레인 영역들(150) 내로 리세스되거나 소스/드레인 영역들(150)의 상면을 따른 굴곡을 가질 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 13은 도 12의 반도체 장치를 Ⅰ-Ⅰ'로 절개하여 본 단면도이며, 도 14a 및 도 14b는 각각 도 12의 반도체 장치를 Ⅱ1-Ⅱ1' 및 Ⅱ2-Ⅱ2'로 절개하여 본 단면도들이다.
도 12, 도 13, 도 14a 및 도 14b를 참조하면, 본 실시예에 따른 반도체 장치(100B)는, 본 실시예 따른 채널 영역이 2개의 활성 핀(105a,105b)으로 제공되는 점을 제외하고 도 1 내지 도 3b에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 3b에 도시된 반도체 장치(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 채널 영역은 앞선 실시예와 달리, 2개의 활성 핀들(105a,105b)을 포함할 수 있다. 제1 및 제2 활성 핀들(105a,105b)은 각각 상기 기판(101)의 상면으로부터 상부(예, Z 방향)로 돌출된 구조를 가지며, 제1 방향(예, X 방향)으로 연장될 수 있다. 도 14a 및 도 14b에 도시된 바와 같이, 제1 및 제2 활성 핀들(105a,105b)은 상기 기판(101)에서 상기 제2 방향(예, Y 방향)으로 나란히 배열될 수 있다. 본 실시예에서는 인접하게 배열된 2개의 활성 핀들(115)이 하나의 트랜지스터를 위한 채널 영역을 제공한다. 본 실시예에서, 제1 및 제2 활성 핀들(105a,105b)은 각각 2개씩 제공되는 것으로 예시되어 있으나, 이에 한정되지 않으며, 단수 또는 다른 복수 개로 구비될 수 있다.
도 12과 도 13a 및 도 13b를 참조하면, 본 실시예에 따른 반도체 장치(100B)는 2개의 활성 핀들(105a,105b)을 걸쳐 형성된 소스/드레인 영역(150)과, 소스/드레인 영역(150)에 각각 접속된 콘택 구조물(180)을 포함할 수 있다.
본 실시예에 따른 반도체 장치(100B)는 제1 및 제2 활성 핀들(105a,105b) 각각의 일 영역과 중첩되며, 상기 제2 방향(예, Y 방향)으로 연장된 게이트 구조물(160)을 포함할 수 있다. 게이트 구조물(160)은 게이트 스페이서들(164), 게이트 절연막(162), 게이트 전극(165), 및 게이트 캡핑층(166)을 포함할 수 있다.
본 실시예에 채용된 기판(101)의 상면은 그 상면과 수직인 축을 기준으로 35.3°로 회전된 (110) 결정면을 갖는다. 본 실시예에서는, 도 12에 도시된 바와 같이, 제1 및 제2 활성 핀(105a,105b)이 연장된 제1 방향(예, X 방향)은 <111> 결정 방향일 수 있으며, 게이트 구조물(160)이 연장된 제2 방향(예, Y 방향)은 <112> 결정 방향일 수 있다.
도 13 및 14a를 참조하면, 본 실시예에 채용된 소스/드레인 영역(150)은, 제1 에피택셜층(150A)과, 상기 제1 에피택셜층(150A) 상의 제2 에피택셜층(150B)을 포함할 수 있다. 제1 에피택셜층(150A)은 제1 농도의 저마늄(Ge)를 함유한 실리콘 저마늄(SiGe)을 포함할 수 있으며, 제2 에피택셜층(150B)은 상기 제1 농도보다 큰 제2 농도의 저마늄(Ge)를 함유한 실리콘 저마늄을 포함할 수 있다.
앞서 설명한 바와 같이, 본 실시예에 채용된 기판(101)의 상면은 수직인 축을 기준으로 35.3°로 회전된 (110) 결정면을 가지므로, 그 상면에 성장된 제1 내지 제3 채널층들(141,142,143)의 측면들은 주되게 (111) 결정면을 가질 수 있다. 따라서, 그 측면으로부터 성장된 제1 에피택셜층(150A)은 제2 방향(예, Y 방향)으로 거의 일정한 두께를 갖도록 성장될 수 있다.
이와 같이, 제1 에피택셜층(150A)의 취약한 에지 부분도 충분한 두께를 가지므로, 희생층 제거 과정(도 11d 참조)에서 희생층과 식각 선택비가 높은 제1 에피택셜층(150A)에 의해 소스/드레인 영역(150)(특히, 상대적으로 선택비가 낮은 제2 에피택셜층(150B))이 보호할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 패턴
105a,105b: 활성 핀 110: 소자 분리막
112: 제1 반도체층(또는 제1 반도체 패턴)
140: 제2 반도체층 (또는 제2 반도체 패턴)
141, 142, 143, 144: 제1 내지 제3 채널층
130: 내부 스페이서층 150: 소스/드레인 영역
150A: 제1 에피택셜층 150B: 제2 에피택셜층
150C: 제3 에피택셜층 160: 게이트 구조물
162: 게이트 절연층 164: 게이트 스페이서
165: 게이트 전극 166: 게이트 캡핑층
170: 희생 게이트 구조물 174: 펜스 스페이서
180: 콘택 구조물 190: 층간 절연층

Claims (20)

  1. 기판;
    상기 기판 상에 제1 방향으로 연장되는 활성 패턴;
    상기 활성 패턴 상에 상기 기판의 상면과 수직인 방향으로 이격되어 배열되는 복수의 채널층들;
    상기 활성 패턴과 교차하며, 상기 복수의 채널층들을 둘러싸고, 상기 제1 방향과 직교하는 제2 방향으로 연장되는 게이트 구조물;
    상기 게이트 구조물의 양 측의 상기 활성 패턴의 영역 상에 배치되며, 상기 복수의 채널층들의 측면들 각각에 연결된 제1 에피택셜층과, 상기 제1 에피택셜층 상에 배치되며 상기 제1 에피택셜층과 다른 조성을 갖는 제2 에피택셜층을 갖는 소스/드레인 영역들;
    상기 복수의 채널층들의 상기 측면들 각각은 (111) 또는 (100)인 결정면을 가지며,
    상기 복수의 채널층들 중 최상위 채널층 상에 위치한 제1 에피택셜층 부분은 상기 제2 방향에 따라 실질적으로 일정한 두께를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 에피택셜층 및 상기 제2 에피택셜층 각각은 실리콘 저마늄(SiGe)을 포함하고, 상기 제1 에피택셜층의 저마늄(Ge)의 제1 농도는 상기 제2 에피택셜층의 저마늄(Ge)의 제2 농도보다 낮은 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 에피택셜층과 상기 제2 에피택셜층 사이에 실리콘 저마늄을 포함하는 중간 에피택셜층을 포함하고,
    상기 중간 에피택셜층의 저마늄(Ge)의 농도는 상기 제1 농도보다 높고 상기 제2 농도보다 낮은 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 채널층들 중 최상위 채널층 상에 위치한 상기 중간 에피택셜층 부분은 상기 제2 방향에 따라 실질적으로 일정한 두께를 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 기판의 상면은 상기 상면과 수직인 축을 기준으로 35.3°로 회전된 (110) 결정면인 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 방향으로 상기 소스/드레인 영역을 절단한 단면은 양 상부 코너들이 모따기된 직사각형상을 갖는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 방향으로 절단한 상기 단면에서, 상기 소스/드레인 영역의 상면은 (100) 결정면이며, 상기 소스/드레인 영역의 측면은 (111) 결정면이고, 상기 모따기된 면은 (211) 결정면인 반도체 장치.
  8. 제1항에 있어서,
    상기 기판의 상면은 상기 상면과 수직인 축을 기준으로 45°로 회전된 (100) 결정면인 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 방향으로 상기 소스/드레인 영역을 절단한 단면은 상부 변이 상기 기판의 상면과 평행한 직사각형상을 갖는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 방향으로 절개한 상기 단면에서, 상기 소스/드레인 영역의 상면은 (100) 결정면이며, 상기 소스/드레인 영역의 측면은 (100) 결정면인 반도체 장치.
  11. 제1항에 있어서,
    상기 게이트 구조물은 상기 활성 패턴과 교차하며, 상기 복수의 채널층들을 둘러싸고, 상기 제2 방향에 따라 연장되는 게이트 전극과, 상기 게이트 전극에서 상기 제2 방향에 따라 연장된 양 측면들에 위치한 게이트 스페이서들을 포함하고,
    상기 게이트 스페이서들은 상기 복수의 채널층들의 상기 제1 방향에 따른 양 측면들로부터 상기 제2 방향으로 돌출된 부분들을 가지며, 상기 제1 에피택셜층은 상기 게이트 스페이서들의 돌출된 부분들의 내부 측벽을 커버하는 반도체 장치.
  12. 기판;
    상기 기판 상의 반도체 채널;
    상기 반도체 채널의 제1 방향으로 서로 이격된 제1 측면 및 제2 측면 상에 각각 배치된 제1 및 제2 소스/드레인 영역들; 및
    상기 반도체 채널의 상면과, 상기 제1 방향과 직교하는 제2 방향으로 이격된 제3 측면 및 제4 측면을 둘러싸며, 상기 제2 방향으로 연장되는 게이트 구조물;을 포함하고,
    상기 제1 및 제2 소스 드레인 영역들 각각은 상기 반도체 채널의 상기 제1 및 제2 측면들 각각에 배치된 제1 에피택셜층과, 상기 제1 에피택셜과 다른 조성을 가지며 상기 제1 에피택셜층 상의 제2 에피택셜층을 포함하며,
    상기 반도체 채널 상에 위치한 제1 에피택셜층 부분은 상기 제2 방향에 따라 실질적으로 일정한 두께를 가지며,
    상기 제1 및 제2 소스/드레인 영역들의 상기 제2 방향에 따른 단면은 상부 변이 상기 기판의 상면과 평행한 직사각형상을 갖는 반도체 장치.
  13. 제12항에 있어서,
    상기 반도체 채널은 상기 기판의 상면으로부터 돌출되며 상기 제1 방향으로 연장되는 활성 패턴과, 상기 활성 패턴 상에 상기 기판의 상면과 수직인 방향으로 이격되어 적층된 복수의 채널층들을 포함하는 반도체 장치.
  14. 제12항에 있어서,
    상기 제2 방향에 따른 상기 단면에서, 상기 제1 및 제2 소스/드레인 영역들각각은 (100) 결정면인 상면과, (100) 결정면인 측면을 갖는 반도체 장치.
  15. 제12항에 있어서,
    상기 기판의 상면은 상기 상면과 수직인 축을 기준으로 35.3°로 회전된 (110) 결정면이고, 상기 반도체 채널의 상기 제1 및 제2 측면들은 각각 (111) 결정면을 갖는 반도체 장치.
  16. 제12항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들의 상기 제2 방향에 따른 단면은 상기 제1 및 제2 소스/드레인 영역들 각각은 양 상부 코너들이 모따기된 직사각형상을 갖는 반도체 장치.
  17. 제16항에 있어서,
    상기 제2 방향으로 절개한 상기 단면에서, 상기 제1 및 제2 소스/드레인 영역들 각각은 (100) 결정면인 상면과, (111) 결정면인 측면을 가지며, 상기 모따기된 면은 (211) 결정면인 반도체 장치.
  18. 제12항에 있어서,
    상기 기판의 상면은 상기 상면과 수직인 축을 기준으로 45°로 회전된 (100) 결정면이고, 상기 반도체 채널의 상기 측면은 (100)인 결정면을 갖는 반도체 장치.
  19. (110) 결정면인 상면을 갖는 기판;
    상기 기판 상의 반도체 채널;
    상기 반도체 채널의 제1 방향으로 서로 이격된 제1 측면 및 제2 측면 상에 각각 배치된 제1 및 제2 소스/드레인 영역들 - 상기 반도체 채널의 상기 제1 측면 및 상기 제2 측면 각각은 (111) 결정면을 가짐 -; 및
    상기 반도체 채널의 상면과, 상기 제1 방향과 직교하는 제2 방향으로 서로 이격된 제3 측면 및 제4 측면을 둘러싸며, 상기 제2 방향으로 연장되는 게이트 구조물 - 상기 제2 방향은 상기 기판의 <112> 결정 방향과 대응됨 -;을 포함하는 반도체 장치.
  20. (100) 결정면인 상면을 갖는 기판;
    상기 기판 상의 반도체 채널;
    상기 반도체 채널의 제1 방향으로 서로 이격된 제1 측면 및 제2 측면 상에 각각 배치된 제1 및 제2 소스/드레인 영역들 - 상기 반도체 채널의 상기 제1 측면 및 상기 제2 측면은 각각 (100) 결정면을 가짐 -; 및
    상기 반도체 채널의 상면과, 상기 제1 방향과 직교하는 제2 방향으로 서로 이격된 제3 측면 및 제4 측면을 둘러싸며, 상기 제2 방향으로 연장되는 게이트 구조물 - 상기 제2 방향은 상기 기판의 <100> 결정 방향과 대응됨 -;을 포함하는 반도체 장치.
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