KR20230086909A - 반도체 소자 - Google Patents

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손진경
김승제
박지원
임재포
조민석
임승현
최진영
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판, 상기 기판 내에, 상기 활성 영역들을 정의하도록 배치되는 소자 분리층, 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 전극, 각각의 상기 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 전극에 의해 둘러싸이도록 배치되는 복수의 채널층들, 및 상기 게이트 전극의 양측들에서 상기 활성 영역들이 리세스된 영역들에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들을 포함하고, 상기 게이트 전극은, 상기 활성 영역들 상에서 상기 제1 방향을 따라 제1 길이를 갖고, 상기 소자 분리층 상에서 상기 제1 방향을 따라 상기 제1 길이보다 큰 제2 길이를 갖는다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 소자를 개발하기 위한 노력이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판, 상기 기판 내에, 상기 활성 영역들을 정의하도록 배치되는 소자 분리층, 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 전극, 각각의 상기 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 전극에 의해 둘러싸이도록 배치되는 복수의 채널층들, 및 상기 게이트 전극의 양측들에서 상기 활성 영역들이 리세스된 영역들에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들을 포함하고, 상기 게이트 전극은, 상기 활성 영역들 상에서 상기 제1 방향을 따라 제1 길이를 갖고, 상기 소자 분리층 상에서 상기 제1 방향을 따라 상기 제1 길이보다 큰 제2 길이를 가질 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판, 상기 기판 내에, 상기 활성 영역들을 정의하도록 배치되는 소자 분리층, 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 전극, 및 각각의 상기 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 전극에 의해 둘러싸이도록 배치되는 복수의 채널층들을 포함하고, 평면도 상에서, 상기 게이트 전극은, 상기 소자 분리층과 중첩되는 영역에서, 외측으로 볼록한 형상의 측면들을 가질 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 제1 방향으로 연장되는 활성 영역들을 포함하는 기판, 상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 제1 및 제2 게이트 구조물들, 각각의 상기 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 제1 및 제2 게이트 구조물들 각각에 의해 둘러싸이도록 배치되는 복수의 채널층들, 및 상기 제1 및 제2 게이트 구조물들의 양측들에서 상기 활성 영역들 상에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들을 포함하고, 상기 제1 게이트 구조물은, 상기 복수의 채널층들 상에서 상기 제1 방향을 따라 제1 길이를 갖고, 상기 복수의 채널층들의 외측 상에서 상기 제1 방향을 따라 상기 제1 길이보다 큰 제2 길이를 가질 수 있다.
MBCFET 소자에서, 채널 구조물 상에서의 게이트 전극의 길이와 채널 구조물의 외측에서의 게이트 전극의 길이를 다르게함으로써, 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다.
도 3a 내지 도 3d는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 평면도들이다.
도 4는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 평면도이다.
도 5a 내지 도 10b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 11a 및 도 11b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 12는 예시적인 실시예들에 따른 공정 특성을 설명하기 위한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 이하에서, '상', '상부', '상면', '아래', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자를 도시하는 단면도들이다. 도 2a는 도 1의 반도체 소자를 절단선 I-I' 및 Ⅱ-Ⅱ'를 따라서 절단한 단면들을 도시하고, 도 2b는 도 1의 반도체 소자를 절단선 Ⅲ-Ⅲ'를 따라서 절단한 단면을 도시한다. 설명의 편의를 위하여, 도 1에서는 반도체 소자의 일부 구성요소들만을 도시하였으며, 예를 들어, 소자 분리층(110), 게이트 유전층(162) 등 일부 구성요소들은 생략하고 도시하였다.
도 1 내지 도 2b를 참조하면, 반도체 소자(100)는, 기판(101), 기판(101) 상의 활성 영역들(105), 활성 영역들(105) 상에 서로 수직하게 이격되어 배치되는 제1 내지 제3 채널층들(141, 142, 143)을 포함하는 채널 구조물들(140), 활성 영역들(105)과 교차하여 연장되며 게이트 전극들(165)을 포함하는 게이트 구조물들(160), 채널 구조물들(140)과 접촉되는 소스/드레인 영역들(150), 및 소스/드레인 영역들(150)에 연결되는 콘택 플러그들(195)을 포함할 수 있다. 반도체 소자(100)는, 소자 분리층(110), 내부 스페이서층들(130), 게이트 유전층들(162), 게이트 스페이서층들(164), 게이트 분리층들(180), 및 층간 절연층(190)을 더 포함할 수 있다.
반도체 소자(100)에서는, 활성 영역(105)이 핀(fin) 구조를 갖고, 게이트 전극들(165)이 활성 영역(105)과 채널 구조물들(140)의 사이, 채널 구조물들(140)의 제1 내지 제3 채널층들(141, 142, 143)의 사이, 및 채널 구조물들(140) 상에 배치될 수 있다. 이에 따라, 반도체 소자(100)는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터인 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
기판(101)은 상부에 배치되는 활성 영역들(105)을 포함할 수 있다. 활성 영역들(105)은 기판(101) 내에서 소자 분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 다만, 설명 방식에 따라, 활성 영역들(105)을 기판(101)과 별도의 구성으로 설명하는 것도 가능할 것이다. 활성 영역들(105)은 소자 분리층(110) 상으로 일부 돌출되어, 활성 영역들(105)의 상면들은 소자 분리층(110)의 상면보다 높은 레벨에 위치할 수 있다. 활성 영역들(105)은 y 방향을 따라 서로 다른 길이를 갖는 제1 및 제2 활성 영역들(105A, 105B)을 포함할 수 있다. 다만, 제1 및 제2 활성 영역들(105A, 105B)은 예시적인 것으로, 실시예들에서 활성 영역들(105)의 폭들 및 배치 관계는 다양하게 변경될 수 있다. 활성 영역들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물들(160)의 양측에서는 활성 영역들(105)이 일부 리세스되어 리세스 영역들이 형성되며, 상기 리세스 영역들에 소스/드레인 영역들(150)이 배치될 수 있다.
예시적인 실시예들에서, 활성 영역들(105)은 불순물들을 포함하는 웰(well) 영역을 포함하거나 포함하지 않을 수 있다. 예를 들어, p형 트랜지스터(pFET)의 경우, 상기 웰 영역은 인(P), 비소(As), 또는 안티모니(Sb)와 같은 n형 불순물들을 포함할 수 있으며, n형 트랜지스터(nFET)의 경우, 상기 웰 영역은 붕소(B), 갈륨(Ga), 또는 알루미늄(Al)과 같은 p형 불순물들을 포함할 수 있다. 상기 웰 영역은, 예컨대, 활성 영역(105)의 상면으로부터 소정 깊이로 위치할 수 있다.
소자 분리층(110)은 기판(101) 내에서 활성 영역들(105)을 정의할 수 있다. 소자 분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 일부 실시예들에서, 소자 분리층(110)은 기판(101)의 하부로 단차를 가지며 더욱 깊게 연장되는 영역을 더 포함할 수도 있다. 소자 분리층(110)은 활성 영역들(105)의 상면을 노출시킬 수 있으며, 상부를 일부 노출시킬 수도 있다. 일부 실시예들에서, 소자 분리층(110)은 활성 영역들(105)에 인접할수록 높은 레벨을 갖도록 굴곡진 상면을 가질 수 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있다. 소자 분리층(110)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
채널 구조물들(140)은, 활성 영역들(105)이 게이트 구조물들(160)과 교차하는 영역들에서, 활성 영역들(105) 상에 배치될 수 있다. 채널 구조물들(140)은, 소자 분리층(110) 상으로 연장되지 않고, 활성 영역들(105) 상에 만 위치할 수 있다. 채널 구조물들(140)은 전체가 활성 영역들(105) 및 게이트 구조물들(160)과 z 방향에서 중첩되도록 배치될 수 있다. 채널 구조물들(140) 각각은 z 방향으로 서로 이격되어 배치되는 2개 이상의 복수의 채널층들인 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있다. 채널 구조물들(140)은 소스/드레인 영역들(150)과 연결될 수 있다. 채널 구조물들(140)은 y 방향에서 활성 영역들(105)과 동일하거나 작은 폭을 가질 수 있으며, x 방향에서 게이트 구조물들(160)과 동일하거나 유사한 폭을 가질 수 있다. 일부 실시예들에서, 채널 구조물들(140)은 x 방향에서 게이트 구조물들(160)의 아래에 측면들이 위치하도록, 감소된 폭을 가질 수도 있다.
채널 구조물들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널 구조물들(140)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 채널 구조물들(140)은 소스/드레인 영역들(150)과 인접하는 영역에 위치하는 불순물 영역을 포함할 수도 있다. 하나의 채널 구조물(140)을 이루는 채널층들의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 일부 실시예들에서, 채널 구조물들(140)은 게이트 전극들(165)의 최하부 영역의 아래에 배치되는 채널층을 더 포함할 수도 있다.
소스/드레인 영역들(150)은, 게이트 구조물들(160)의 양측에서, 활성 영역들(105)의 상부를 일부 리세스한 리세스 영역들에 배치될 수 있다. 소스/드레인 영역들(150)은, 채널 구조물들(140)의 제1 내지 제3 채널층들(141, 142, 143) 각각의 측면들을 덮도록 배치될 수 있다. 소스/드레인 영역들(150)의 상면들은 게이트 전극들(165)의 최상부 영역들의 하면들과 동일하거나 유사한 높이에 위치할 수 있으며, 상기 높이는 실시예들에서 다양하게 변경될 수 있다. 소스/드레인 영역들(150)은 불순물들을 포함할 수 있다.
게이트 구조물들(160)은 활성 영역들(105) 및 채널 구조물들(140)의 상부에서 활성 영역들(105) 및 채널 구조물들(140)과 교차하여 제2 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)의 게이트 전극(165)과 교차되는 활성 영역들(105) 및/또는 채널 구조물들(140)에는 트랜지스터들의 기능 상의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은 게이트 전극(165), 게이트 전극(165)과 제1 내지 제3 채널층들(141, 142, 143) 사이의 게이트 유전층(162), 및 게이트 전극(165)의 측면들 상의 게이트 스페이서층들(164)을 포함할 수 있다. 예시적인 실시예들에서, 게이트 구조물(160)은, 게이트 전극(165)의 상면 상의 캡핑층을 더 포함할 수 있다. 또는, 게이트 구조물(160) 상의 층간 절연층(190)의 일부는 게이트 캡핑층으로 지칭될 수 있다.
게이트 유전층(162)은 활성 영역(105)과 게이트 전극(165)의 사이 및 채널 구조물(140)과 게이트 전극(165)의 사이에 배치될 수 있으며, 게이트 전극(165)의 면들 중 적어도 일부를 덮도록 배치될 수 있다. 예를 들어, 게이트 유전층(162)은 게이트 전극(165)의 최상부면을 제외한 모든 면들을 둘러싸도록 배치될 수 있다. 게이트 유전층(162)은 게이트 전극(165)과 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(162)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 실시예들에 따라, 게이트 유전층(162)은 다층막으로 이루어질 수 있다.
게이트 전극(165)은 활성 영역(105)의 상부에서 제1 내지 제3 채널층들(141, 142, 143)의 사이를 채우며 채널 구조물(140) 상으로 연장되어 배치될 수 있다. 게이트 전극(165)은 게이트 유전층(162)에 의해 제1 내지 제3 채널층들(141, 142, 143)로부터 이격될 수 있다. 게이트 전극(165)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 게이트 전극(165)은 2개 이상의 다중층으로 구성될 수도 있다.
게이트 스페이서층들(164)은 채널 구조물(140) 상에서 게이트 전극(165)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극들(165)을 절연시킬 수 있다. 게이트 스페이서층들(164)은, 실시예들에 따라, 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
게이트 전극들(165) 및 게이트 전극들(165)을 포함하는 게이트 구조물들(160) 은, 도 1에 도시된 것과 같이, x 방향을 따른 길이가 다른 영역들을 포함할 수 있다. 게이트 전극들(165)은, 활성 영역들(105) 및 채널 구조물들(140) 상에서는 제1 길이(L1)를 갖고, 소자 분리층(110) 상에서는 제1 길이(L1)보다 큰 제2 길이(L2)를 가질 수 있다. 게이트 전극들(165)은, 활성 영역들(105) 및 채널 구조물들(140)과 z 방향으로 중첩되는 영역에서는 제1 길이(L1)를 갖고, 소자 분리층(110)과 z 방향으로 중첩되고 채널 구조물들(140)과 z 방향으로 중첩되지 않는 영역에서는 제1 길이(L1)보다 큰 제2 길이(L2)를 가질 수 있다. 본 명세서에서, "길이"는, 다른 설명이 없는 경우, 일 영역에서의 길이, 평균 길이, 최대 길이, 및 최소 길이 중 적어도 하나를 의미할 수 있다.
예를 들어, 제2 길이(L2)는 제1 길이(L1)의 약 1.1 배 내지 약 1.3 배의 범위일 수 있다. 제2 길이(L2)가 상기 범위보다 작은 경우, 반도체 소자(100)의 제조 시에, 도 11a 및 도 11b를 참조하여 하기에 설명하는 희생층들(120)의 제거가 충분하지 않을 수 있다. 제2 길이(L2)가 상기 범위보다 큰 경우, 인접하는 게이트 구조물들(160) 사이의 거리가 상대적으로 짧아져, 제조 공정의 난이도가 증가할 수 있다. 예시적인 실시예들에서, 제1 길이(L1)는, 예를 들어, 약 3 nm 내지 약 20 nm의 범위일 수 있다.
게이트 전극들(165)은, 도 1에 도시된 것과 같이, x 방향을 따른 중심을 기준으로 좌우가 대칭인 형상을 가질 수 있다. 게이트 전극들(165)은, 활성 영역들(105) 상에서는 실질적으로 일정하게 제1 길이(L1)를 가질 수 있다. 게이트 전극들(165)은 소자 분리층(110) 상에서는 복수의 길이들을 갖는 복수의 영역들을 포함할 수 있으며, 예를 들어, 제2 길이(L2)가 최대 길이이고, 제2 길이(L2)보다 작고 제1 길이(L1)보다 큰 제3 길이(L3) 등을 더 가질 수 있다. 다만, 본 실시예에서, 소자 분리층(110) 상에서, 게이트 전극들(165)의 최소 길이도 제1 길이(L1)보다 클 수 있다. 게이트 전극들(165)은, 제1 길이(L1)보다 큰 길이를 갖는 영역에서는, 활성 영역들(105)과 z 방향을 따라 중첩되지 않을 수 있다.
게이트 전극들(165)은, 소자 분리층(110) 상에서는, y 방향을 따라 인접하는 활성 영역들(105)의 사이에서, x 방향을 따른 길이가 증가하다가 다시 감소하는 형태를 가질 수 있다. 이에 따라, 게이트 전극들(165)은, 활성 영역들(105) 상에서는 y 방향을 따라 라인 형태로 연장되는 제1 측면들(165L1)을 가질 수 있고, 소자 분리층(110) 상에서 중심으로부터 외측으로 볼록한 형태의 제2 측면들(165L2)을 가질 수 있다. 제1 측면들(165L1)과 제2 측면들(165L2) 사이의 경계들은 활성 영역들(105)과 소자 분리층(110)의 경계들 상에 위치할 수 있다. 제2 측면들(165L2)의 볼록한 정도는 실시예들에서 다양하게 변경될 수 있다.
게이트 스페이서층들(164)은 x 방향을 따라 실질적으로 동일한 길이를 갖고 y 방향으로 연장될 수 있다. 게이트 스페이서층들(164)은 활성 영역들(105) 상에서 제4 길이(L4)를 갖고, 소자 분리층(110) 상에서 제4 길이(L4)와 실질적으로 동일한 제5 길이(L5)를 가질 수 있다. 게이트 유전층들(162)은 활성 영역들(105) 및 소자 분리층(110) 상에서 일정한 두께를 가질 수 있다. 다만, 채널 구조물(140) 상에서, 게이트 유전층들(162)의 x 방향을 따른 길이는 게이트 전극들(165)과 동일한 경향을 가질 수 있다. 따라서, 채널 구조물(140)의 상부에서, 게이트 유전층들(162)의 x 방향을 따른 길이는 활성 영역들(105) 상에서보다 소자 분리층(110) 상에서 더 클 수 있다. 이에 따라, x 방향을 따른 게이트 구조물(160) 전체의 길이는, 상술한 게이트 전극들(165)의 길이의 경향성을 따라, 활성 영역들(105) 상에서보다 소자 분리층(110) 상에서 클 수 있다.
본 실시예에서는, 게이트 전극들(165)이 활성 영역들(105) 상에서는 일정한 길이를 갖도록 배치하여 트랜지스터의 전기적 특성을 유지하고, 소자 분리층(110) 상에서는 상대적으로 큰 길이를 갖도록 배치함으로써, 반도체 소자(100)의 제조 시에 발생할 수 있는 불량을 방지할 수 있다. 이에 대해서는, 하기에 도 11a 및 도 11b를 참조하여 더욱 상세히 설명한다.
내부 스페이서층들(130)은 z 방향을 따라 제1 내지 제3 채널층들(141, 142, 143)의 사이에서 게이트 전극들(165)과 나란하게 배치될 수 있다. 게이트 전극들(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 안정적으로 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(130)은 게이트 전극들(165)과 마주하는 측면이 게이트 전극(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
다만, 실시예들에 따라, 내부 스페이서층들(130)은 생략될 수도 있다. 이 경우, 내부 스페이서층들(130)이 배치된 영역에는 소스/드레인 영역들(150)이 연장되어 배치되거나, 게이트 전극들(165) 및 게이트 유전층(162)이 x 방향으로 확장되어 배치될 수 있다.
게이트 분리층(180)은 y 방향을 따른 게이트 구조물들(160)의 양 측들에 배치될 수 있다. 게이트 분리층(180)은 y 방향에 따라 인접하는 게이트 구조물들(160)의 사이에 배치되어, 게이트 구조물들(160)을 분리하는 층일 수 있다. 게이트 분리층(180)의 하면은 소자 분리층(110)과 접촉할 수 있다. 실시예들에 따라, 게이트 분리층(180)의 측면들은 기판(101)의 상면에 수직하거나 폭이 하부를 향할수록 좁아지도록 경사질 수 있다. 게이트 구조물(160)과 마주하는 게이트 분리층(180)의 측면들은 게이트 유전층(162)으로 덮일 수 있으나, 이에 한정되지는 않는다. 일부 실시예들에서, 게이트 분리층(180)의 측면들은 게이트 유전층(162) 및 게이트 유전층(162) 상의 게이트 전극(165)으로 덮일 수 있다.
게이트 분리층(180)은 절연 물질을 포함할 수 있다. 게이트 분리층(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 탄화물 중 적어도 하나를 포함할 수 있다. 게이트 분리층(180)은 단일 절연층으로 이루어지거나, 복수의 절연층들이 적층된 구조로 이루어질 수 있다.
콘택 플러그들(195)은 층간 절연층(190)을 관통하여 소스/드레인 영역들(150)과 연결될 수 있으며, 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 콘택 플러그들(195)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(195)은 상부로부터 예를 들어, 채널 구조물들(140) 각각의 최상부의 제3 채널층들(143)의 하면보다 아래로 연장될 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예들에서, 콘택 플러그들(195)은 소스/드레인 영역들(150)을 리세스하지 않고, 소스/드레인 영역들(150)의 상면을 따라 접촉되도록 배치될 수도 있다.
콘택 플러그들(195)은 하면을 포함하는 하단에 위치하는 금속 실리사이드층을 포함할 수 있으며, 상기 금속 실리사이드층의 상면 및 측벽들 상에 배치되는 배리어층을 더 포함할 수 있다. 상기 배리어층은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물을 포함할 수 있다. 콘택 플러그들(195)은 예를 들어, 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 예시적인 실시예들에서, 콘택 플러그들(195)을 구성하는 도전층의 개수 및 배치 형태는 다양하게 변경될 수 있다. 또한, 게이트 전극들(165) 상에도 콘택 플러그와 같은 배선 구조물이 더 배치될 수 있으며, 콘택 플러그들(195) 상에는 콘택 플러그들(195)과 연결되는 배선 구조물이 더 배치될 수 있다.
층간 절연층(190)은 소스/드레인 영역들(150) 및 상기 게이트 구조물들을 덮으며, 소자 분리층(110)을 덮도록 배치될 수 있다. 층간 절연층(190)은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 예를 들어, 저유전율 물질을 포함할 수 있다. 실시예들에 따라, 층간 절연층(190)은 복수의 절연층을 포함할 수 있다.
이하의 실시예들에 대한 설명에서, 도 1 내지 도 2b를 참조하여 상술한 설명과 중복되는 설명은 생략한다.
도 3a 내지 도 3d는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 평면도들이다. 도 3a 내지 도 3d는 도 1에 대응하는 영역을 도시한다.
도 3a를 참조하면, 반도체 소자(100a)에서, 제1 측면들(165L1)과 제2 측면들(165L2)의 경계들은, 활성 영역들(105)과 소자 분리층(110)의 경계들 상으로부터 소자 분리층(110) 상으로 이격되어 위치할 수 있다. 제1 측면들(165L1)과 제2 측면들(165L2)의 경계들은 게이트 전극들(165)의 폭이 증가하는 지점들일 수 있다. 제1 측면들(165L1)과 제2 측면들(165L2)의 경계들이, 활성 영역들(105)과 소자 분리층(110)의 경계들로부터 활성 영역들(105)의 외측으로 이격되는 거리(D1)는 실시예들에서 다양하게 변경될 수 있다. 이 경우에도, 게이트 전극들(165)은 활성 영역들(105) 상에서 제1 길이(L1)를 갖고, 소자 분리층(110) 상에서 제1 길이(L1)보다 큰 제2 길이(L2a)를 가질 수 있다.
이러한 구조에 의하면, 반도체 소자(100a)의 제조 공정 중에 공정 편차가 발생하더라도, 반도체 소자(100a) 내의 트랜지스터들의 길이가 유지될 수 있어 반도체 소자(100a)의 특성이 안정적으로 확보될 수 있다.
도 3b를 참조하면, 반도체 소자(100b)에서, 게이트 구조물들(160) 및 게이트 전극들(165)은 x 방향을 따른 중심을 기준으로 좌우가 비대칭인 형상을 가질 수 있다. x 방향을 따른 게이트 전극들(165)의 일 측면은, 라인 형태의 제1 측면들(165L1) 및 외측으로 볼록한 형태의 제2 측면들(165L2)을 포함하고, x 방향을 따른 게이트 전극들(165)의 타 측면은, 라인 형태의 제3 측면(165L3)을 포함할 수 있다. 이 경우에도, 게이트 전극들(165)은 활성 영역들(105) 상에서 제1 길이(L1)를 갖고, 소자 분리층(110) 상에서 제1 길이(L1)보다 큰 제2 길이(L2b)를 가질 수 있다.
도 3b에는, 동일하게 상기와 같은 형태를 갖는 게이트 전극들(165) 두 개가 나란히 배치된 것으로 도시되었으나, 실시예들은 이에 한정되지 않는다. 예를 들어, 이러한 형태의 게이트 전극들(165)은, 인접하는 게이트 구조물(160), 콘택 플러그들(195)의 배치 등과 같은 반도체 소자(100b)의 레이아웃을 고려하여, 반도체 소자(100b)의 적어도 일 영역에 배치될 수 있을 것이다.
도 3c를 참조하면, 반도체 소자(100c)에서, 게이트 전극들(165)의 제2 측면들(165L2) 각각은 외측으로 볼록한 형상을 가지면서, 변곡점을 더 가질 수 있다. 예를 들어, 제2 측면들(165L2)은 전체적으로 외측으로 볼록한 형상을 가지면서, 인접하는 활성 영역들(105) 사이의 중앙 영역에서 외측으로 더 돌출된 영역을 가질 수 있다. 이 경우에도, 게이트 전극들(165)은 활성 영역들(105) 상에서 제1 길이(L1)를 갖고, 소자 분리층(110) 상에서 제1 길이(L1)보다 큰 제2 길이(L2c)를 가질 수 있다. 이러한 게이트 전극들(165)의 형상은, 소자 분리층(110) 상에서 게이트 전극들(165)을 형성하기 위한 마스크 패턴이, 계단 형태의 다단계로 폭이 증가하는 형태를 갖도록 제조함에 따라 형성될 수 있다. 실시예들에 따라, 제2 측면들(165L2)은 인접하는 활성 영역들(105) 사이의 중앙을 향하면서 폭이 세 단계 이상으로 증가하는 계단 형상을 갖거나, 라운드된 계단 형상을 가질 수도 있을 것이다.
도 3d를 참조하면, 반도체 소자(100d)에서, 게이트 전극들(165)의 제2 측면들(165L2)은 y 방향을 따라 라인 형태로 연장될 수 있으며, 게이트 전극들(165)은 제1 측면들(165L1)과 제2 측면들(165L2) 사이의 절곡부(BE)를 가질 수 있다. 일부 실시예들에서, 절곡부(BE)는 도 3d에 도시된 것과 같이 수직하게 꺾이는 형태가 아니라, 코너가 라운딩된 형태일 수 있다. 절곡부(BE)는 활성 영역들(105)과 소자 분리층(110)의 경계들 상에 위치할 수 있다. 다만, 일부 실시예들에서, 절곡부(BE)는 소자 분리층(110) 상에 위치할 수도 있다. 게이트 전극들(165)은 활성 영역들(105) 상에서 제1 길이(L1)를 갖고, 소자 분리층(110) 상에서 제1 길이(L1)보다 큰 제2 길이(L2d)를 가질 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 소자를 도시하는 개략적인 평면도이다.
도 4를 참조하면, 반도체 소자(100e)는 제1 및 제2 영역들(R1, R2)을 포함할 수 있으며, 제1 및 제2 영역들(R1, R2)에 각각 배치되며 서로 다른 형태를 갖는 제1 및 제2 게이트 구조물들(160A, 160B)을 포함할 수 있다. 제1 및 제2 영역들(R1, R2)은 서로 인접하거나 이격된 영역일 수 있다.
제1 영역(R1)에서, 제1 게이트 구조물(160A) 및 제1 게이트 구조물(160A)의 게이트 전극(165)은 도 1 내지 도 2b를 참조하여 상술한 것과 같은 형상을 가질 수 있다. 구체적으로, 제1 영역(R1)에서, 게이트 전극(165)은 활성 영역들(105) 상에서 제1 길이(L1)를 갖고, 소자 분리층(110) 상에서 제1 길이(L1)보다 큰 제2 길이(L2)를 가질 수 있다.
제2 영역(R2)에서, 제2 게이트 구조물(160B) 및 제2 게이트 구조물(160B)의 게이트 전극(165)은 제1 영역(R1)에서의 제1 게이트 구조물(160A)과 다른 형태를 가질 수 있다. 제2 영역(R2)에서, 게이트 전극(165)은 x 방향을 따라 일정한 제6 길이(L6)를 가지며 y 방향으로 연장될 수 있다. 제6 길이(L6)는, 예를 들어, 제2 길이(L2)보다 클 수 있으나, 이에 한정되지는 않는다.
본 실시예에서는, 게이트 전극(165)의 길이가 소정 길이 이하인 경우, 제1 영역(R1)의 제1 게이트 구조물(160A)과 같은 형태를 갖도록 제1 게이트 구조물(160A)을 형성하고, 게이트 전극(165)의 길이가 상기 소정 길이보다 큰 경우, 제2 영역(R2)의 제2 게이트 구조물(160B)과 같은 형태를 갖도록 제2 게이트 구조물(160B)을 형성함으로써 제조될 수 있다. 이 경우, 상대적으로 작은 길이를 갖는 제1 게이트 구조물(160A)의 형성을 위한 공정 마진이 확보될 수 있다.
도 5a 내지 도 10b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 5a 내지 도 10b에서는 도 1 내지 도 2b의 반도체 소자를 제조하기 위한 제조 방법의 일 실시예를 설명하며, 도 2a 및 도 2b에 대응되는 단면들을 도시한다.
도 11a 및 도 11b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 5a 및 도 5b를 참조하면, 기판(101) 상에 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)을 교대로 적층하고, 활성 구조물들을 형성할 수 있다.
희생층들(120)은, 후속 공정을 통해, 도 2a 및 도 2b와 같이, 제3 채널층(143) 아래의 게이트 유전층들(162 및 게이트 전극들(165)로 교체되는 층일 수 있다. 희생층들(120)은 제1 내지 제3 채널층들(141, 142, 143)에 대하여 각각 식각 선택성을 갖는 물질로 이루어질 수 있다. 제1 내지 제3 채널층들(141, 142, 143)은 희생층들(120)과 다른 물질을 포함할 수 있다. 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)은 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 희생층들(120)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 내지 제3 채널층들(141, 142, 143)은 실리콘(Si)을 포함할 수 있다.
희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)은 기판(101)으로부터 에피텍셜 성장 공정을 수행함으로써 형성될 수 있다. 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143) 각각은 약 1 Å 내지 약 100 nm의 범위의 두께를 가질 수 있다. 희생층들(120)과 교대로 적층되는 채널층들(141, 142, 143)의 층 수는 실시예들에서 다양하게 변경될 수 있다.
다음으로, 상기 활성 구조물들은 희생층들(120), 제1 내지 제3 채널층들(141, 142, 143), 및 기판(101)의 상부 영역을 패터닝하여 형성할 수 있다. 상기 활성 구조물들은 서로 교대로 적층되는 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)을 포함할 수 있으며, 기판(101)의 일부가 제거되어 기판(101)으로부터 돌출되도록 형성되는 활성 영역들(105)을 더 포함할 수 있다. 상기 활성 구조물들은 일 방향, 예를 들어, x 방향으로 연장되는 라인 형태로 형성될 수 있으며, y 방향에서 서로 이격되어 형성될 수 있다. 종횡비에 따라, 상기 활성 구조물들의 측면들은 하부를 향하면서 폭이 증가하도록 경사진 형태를 가질 수 있다.
기판(101)의 일부가 제거된 영역에는, 절연 물질을 매립한 후 활성 영역(105)이 돌출되도록 상기 절연 물질을 일부 제거함으로써 소자 분리층(110)이 형성될 수 있다. 소자 분리층(110)의 상면은 활성 영역(105)의 상면보다 낮게 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 활성 구조물들 상에 희생 게이트 구조물(200) 및 게이트 스페이서층들(164)을 형성할 수 있다.
희생 게이트 구조물(200)은, 후속 공정을 통해 도 2a 및 도 2b와 같이, 채널 구조물(140) 상에서 게이트 유전층(162) 및 게이트 전극(165)이 배치되는 영역에 형성되는 희생 구조물일 수 있다. 희생 게이트 구조물(200)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(202, 205) 및 마스크 패턴층(206)을 포함할 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 마스크 패턴층(206)을 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(202, 205)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(202, 205)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(202)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(205)은 폴리 실리콘을 포함할 수 있다. 마스크 패턴층(206)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
희생 게이트 구조물(200)은 상기 활성 구조물들과 교차하여 일 방향으로 연장되는 라인 형태를 가질 수 있다. 희생 게이트 구조물(200)은 예를 들어, y 방향으로 연장되며, x 방향에서 인접하는 희생 게이트 구조물(200)과 이격되어 배치될 수 있다. 희생 게이트 구조물(200)은 도 1의 게이트 전극들(165)에 대응되는 형상을 가질 수 있다. 이에 따라, 희생 게이트 구조물(200)은, 평면도 상에서 도 1의 게이트 전극들(165)에 대응되는 형상을 가질 수 있다. 희생 게이트 구조물(200)은 활성 영역들(105) 상에서 x 방향을 따라 제1 길이(L1)를 갖고, 소자 분리층(110) 상에서 x 방향을 따라 제1 길이(L1)보다 큰 제2 길이(L2)를 가질 수 있다.
게이트 스페이서층들(164)은 희생 게이트 구조물(200)의 양 측벽에 형성될 수 있다. 게이트 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 희생 게이트 구조물(200)의 외측에서, 노출된 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)을 일부 제거하여 리세스 영역들(RC)을 형성할 수 있다.
먼저, 희생 게이트 구조물(200) 및 게이트 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120) 및 제1 내지 제3 채널층들(141, 142, 143)을 제거하여 리세스 영역들(RC)을 형성할 수 있다. 이에 의해, 제1 내지 제3 채널층들(141, 142, 143)은 x 방향을 따라 한정된 길이를 갖는 채널 구조물(140)을 이룰 수 있다.
다음으로, 희생층들(120)을 일부 제거할 수 있다. 희생층들(120)은 예를 들어, 습식 식각 공정에 의해 채널 구조물(140)에 대하여 선택적으로 식각되어, x 방향을 따른 측면으로부터 소정 깊이로 제거될 수 있다. 희생층들(120)은 상기와 같은 측면 식각에 의해 내측으로 오목한 측면들을 가질 수 있다. 다만, 희생층들(120)의 측면의 구체적인 형상은 도 7a에 도시된 것에 한정되지 않는다.
도 8a 및 도 8b를 참조하면, 내부 스페이서층들(130)을 형성하고, 리세스 영역들(RC)을 채우는 소스/드레인 영역들(150)을 형성하고, 게이트 분리층(180)을 형성할 수 있다.
희생층들(120)이 일부 제거된 영역에 내부 스페이서층들(130)을 형성할 수 있다. 내부 스페이서층들(130)은 게이트 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다.
다음으로, 소스/드레인 영역들(150)은 활성 영역들(105)의 상면 및 채널 구조물들(140)의 측면들로부터 예를 들어, 선택적 에피택셜 공정에 의해 성장되어 형성될 수 있다. 소스/드레인 영역들(150)은 인-시추(in-situ) 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
다음으로, 게이트 분리층(180)은 희생 게이트 구조물(200)을 y 방향에서 일부 분리하도록 형성될 수 있다. 게이트 분리층(180)은 희생 게이트 구조물(200)을 일부 제거하고, 절연 물질을 증착함으로써 형성할 수 있다. 다만, 일부 실시예들에서, 게이트 분리층(180)은 게이트 구조물(160)을 형성한 후에 형성할 수도 있을 것이다. 이 경우, 게이트 구조물(160)과 마주하는 게이트 분리층(180)의 측면들은 게이트 유전층들(162)로 전체가 덮이지 않고, 게이트 전극(165)과도 접촉할 수 있다.
도 9a 및 도 9b를 참조하면, 층간 절연층(190)을 형성한 후, 희생층들(120) 및 희생 게이트 구조물(200)을 제거할 수 있다.
층간 절연층(190)은 희생 게이트 구조물(200) 및 소스/드레인 영역들(150)을 덮는 절연막을 형성하고 평탄화 공정을 수행함으로써 형성될 수 있다.
희생층들(120) 및 희생 게이트 구조물(200)은, 게이트 스페이서층들(164), 층간 절연층(190), 및 채널 구조물들(140)에 대하여 선택적으로 제거될 수 있다. 먼저 희생 게이트 구조물(200)을 제거하여 제1 및 제2 상부 갭 영역들(UR1, UR2)을 형성한 후, 제1 및 제2 상부 갭 영역들(UR1, UR2)을 통해 노출된 희생층들(120)을 제거하여 하부 갭 영역들(LR)을 형성할 수 있다. 제1 상부 갭 영역들(UR1)은 채널 구조물(140) 상의 영역이고, 제2 상부 갭 영역들(UR2)은 소자 분리층(110) 상의 영역일 수 있다. 예를 들어, 희생층들(120)이 실리콘 게르마늄(SiGe)을 포함하고, 채널 구조물들(140)이 실리콘(Si)을 포함하는 경우, 희생층들(120)은 과초산(peracetic acid)을 식각제로 이용하는 습식 식각 공정을 수행하여 선택적으로 제거될 수 있다. 상기 제거 공정 중에, 소스/드레인 영역들(150)은 층간 절연층(190) 및 내부 스페이서층들(130)에 의해 보호될 수 있다.
도 11a 및 도 11b를 함께 참조하면, 각각 비교예 및 실시예의 반도체 소자의 제조 중, 본 단계에서, 제1 및 제2 상부 갭 영역들(UR1, UR2)을 형성한 상태가 도시된다. 도 11a에 도시한 것과 같이, 비교예의 경우, 제1 상부 갭 영역들(UR1)의 제1 길이(L1)와, 제2 상부 갭 영역들(UR2)의 제2 길이(L2')가 실질적으로 동일할 수 있다. 이와 달리, 도 11b에 도시한 것과 같이, 실시예의 경우, 제1 상부 갭 영역들(UR1)의 제1 길이(L1)보다, 제2 상부 갭 영역들(UR2)의 제2 길이(L2)가 클 수 있다. 이에 따라, 희생층들(120)의 제거 시에, 상대적으로 넓은 공간을 통해 식각제가 유입되므로 식각제의 유입량이 증가될 수 있어, 희생층들(120)이 잔존하지 않고 전부 제거될 수 있다. 이에 따라, 희생층들(120)이 일부 잔존함에 따른 불량 발생이 방지될 수 있다. 또한, 먼저 수행되는 희생 게이트 구조물(200)의 제거 공정 시에도, 본 실시예의 경우, 희생 게이트 구조물(200)의 제거가 상대적으로 용이하게 수행될 수 있다.
도 10a 및 도 10b를 참조하면, 게이트 구조물들(160)을 형성할 수 있다.
게이트 구조물들(160)은 제1 및 제2 상부 갭 영역들(UR1, UR2) 및 하부 갭 영역들(LR)을 채우도록 형성할 수 있다. 게이트 유전층들(162)은 제1 및 제2 상부 갭 영역들(UR1, UR2) 및 하부 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극들(165)은 제1 및 제2 상부 갭 영역들(UR1, UR2) 및 하부 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 게이트 유전층들(162) 및 게이트 스페이서층들(164)과 함께 제1 및 제2 상부 갭 영역들(UR1, UR2)에서 상부로부터 소정 깊이로 제거될 수 있다. 이에 의해, 게이트 유전층(162), 게이트 전극(165), 및 게이트 스페이서층들(164)을 포함하는 게이트 구조물들(160)이 형성될 수 있다.
다음으로, 게이트 구조물들(160) 상에 층간 절연층(190)을 더 형성할 수 있다.
다음으로, 도 2a 및 도 2b를 함께 참조하면, 콘택 플러그들(195)을 형성할 수 있다.
층간 절연층(190)을 패터닝하여 소스/드레인 영역들(150)을 노출시키는 콘택 홀들을 형성할 수 있다. 다음으로, 상기 콘택 홀들 내에 도전성 물질을 채워 콘택 플러그들(195)을 형성할 수 있다. 구체적으로, 상기 콘택 홀들 내에 배리어층을 이루는 물질을 증착한 후, 실리사이드 공정을 수행하여 하단에 실리사이드층과 같은 금속-반도체 화합물층을 형성할 수 있다. 다음으로, 상기 콘택 홀들을 채우도록 도전성 물질을 증착하여, 콘택 플러그들(195)을 형성할 수 있다. 이에 의해, 도 1 내지 도 2b의 반도체 소자(100)가 제조될 수 있다.
도 12는 예시적인 실시예들에 따른 공정 특성을 설명하기 위한 그래프이다.
도 12를 참조하면, 도 1, 도 11a, 및 도 11b의 제2 길이(L2)와 제1 길이(L1)의 차이(L2-L1)에 따른, 희생층(120)의 잔존 개수를 테스트한 결과가 도시된다. 제1 길이(L1)가 약 10.2 nm인 경우, 상기 차이(L2-L1)가 0인 비교예의 경우와, 상기 차이(L2-L1)가 1.0 nm, 1.5 nm, 및 2.0 nm인 실시예들의 경우에 대하여, 도 9a 및 도 9b를 참조하여 상술한 희생층들(120)의 제거 결과가 도시된다. 비교예의 경우, 희생층(120)이 잔존하는 개수가 1332개인데 비하여, 상기 차이(L2-L1)가 1.0 nm인 경우 270개, 1.5 nm인 경우 39개로 감소하였다. 이와 같이, 상기 차이(L2-L1)가 제1 길이(L1)의 약 10 % 이상인 경우에 희생층(120)이 잔존하는 개수가 약 20 % 정도 감소하는 것으로 나타났다. 이에 따라, 예시적인 실시예들에서, 제2 길이(L2)는 제1 길이(L1)의 약 1.1 배 내지 약 1.3 배의 범위에서 선택될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성층
110: 소자 분리층 120: 희생층
130: 내부 스페이서층 140: 채널 구조물
150: 제소스/드레인 영역 160: 게이트 구조물
162: 게이트 유전층 164: 게이트 스페이서층
165: 게이트 전극 180: 게이트 분리층
190: 층간 절연층 195: 콘택 플러그

Claims (10)

  1. 제1 방향으로 연장되는 활성 영역들을 포함하는 기판;
    상기 기판 내에, 상기 활성 영역들을 정의하도록 배치되는 소자 분리층;
    상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 전극;
    각각의 상기 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 전극에 의해 둘러싸이도록 배치되는 복수의 채널층들; 및
    상기 게이트 전극의 양측들에서 상기 활성 영역들이 리세스된 영역들에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들을 포함하고,
    상기 게이트 전극은, 상기 활성 영역들 상에서 상기 제1 방향을 따라 제1 길이를 갖고, 상기 소자 분리층 상에서 상기 제1 방향을 따라 상기 제1 길이보다 큰 제2 길이를 갖는 반도체 소자.
  2. 제1 항에 있어서,
    평면도 상에서, 상기 게이트 전극은, 상기 활성 영역들 상에서 라인 형태로 연장되는 제1 측면들을 갖고, 상기 소자 분리층 상에서 외측으로 볼록한 형태로 연장되는 제2 측면들을 갖는 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 측면들과 상기 제2 측면들의 경계는 상기 활성 영역들과 상기 소자 분리층의 경계들 상인 반도체 소자.
  4. 제2 항에 있어서,
    상기 제1 측면들과 상기 제2 측면들의 경계는 상기 활성 영역들과 상기 소자 분리층의 경계들로부터 상기 소자 분리층 상으로 이격된 지점인 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 길이는 상기 제1 길이의 1.1 배 내지 1.3 배의 범위인 반도체 소자.
  6. 제1 항에 있어서,
    상기 게이트 전극은 상기 제2 길이를 갖는 영역에서 상기 활성 영역들과 상기 제3 방향을 따라 중첩되지 않는 반도체 소자.
  7. 제1 방향으로 연장되는 활성 영역들을 포함하는 기판;
    상기 기판 내에, 상기 활성 영역들을 정의하도록 배치되는 소자 분리층;
    상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 게이트 전극; 및
    각각의 상기 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 게이트 전극에 의해 둘러싸이도록 배치되는 복수의 채널층들을 포함하고,
    평면도 상에서, 상기 게이트 전극은, 상기 소자 분리층과 중첩되는 영역에서, 외측으로 볼록한 형상의 측면들을 갖는 반도체 소자.
  8. 제7 항에 있어서,
    상기 평면도 상에서, 상기 게이트 전극은, 상기 활성 영역들과 중첩되는 영역에서, 상기 제2 방향을 따라 라인 형태로 연장되는 측면들을 갖는 반도체 소자.
  9. 제1 방향으로 연장되는 활성 영역들을 포함하는 기판;
    상기 기판 상에서 상기 활성 영역들과 교차하여 제2 방향으로 연장되는 제1 및 제2 게이트 구조물들;
    각각의 상기 활성 영역들 상에서, 상기 기판의 상면에 수직한 제3 방향을 따라 서로 이격되며, 상기 제1 및 제2 게이트 구조물들 각각에 의해 둘러싸이도록 배치되는 복수의 채널층들; 및
    상기 제1 및 제2 게이트 구조물들의 양측들에서 상기 활성 영역들 상에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역들을 포함하고,
    상기 제1 게이트 구조물은, 상기 복수의 채널층들 상에서 상기 제1 방향을 따라 제1 길이를 갖고, 상기 복수의 채널층들의 외측 상에서 상기 제1 방향을 따라 상기 제1 길이보다 큰 제2 길이를 갖는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제2 게이트 구조물은, 상기 복수의 채널층들 상에서 상기 제1 방향을 따라 제3 길이를 갖고, 상기 복수의 채널층들의 외측 상에서 상기 제1 방향을 따라 상기 제3 길이와 실질적으로 동일한 제4 길이를 갖는 반도체 소자.
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