KR20220154266A - 반도체 장치 - Google Patents

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KR20220154266A
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insulating layer
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region
gate pattern
active fin
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KR1020210060527A
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김성수
이선혜
노동현
류경민
백종민
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 각각 연장되는 복수의 활성 핀들; 상기 기판 상에서 상기 복수의 활성 핀들의 사이에 배치되고, 상기 복수의 활성 핀들의 측면들의 적어도 일부를 덮는 분리 절연층; 복수의 활성 핀들의 각각 상에 수직하게 서로 이격되어 적층되는 복수의 채널층들; 상기 기판 상에서 상기 복수의 활성 핀들 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들의 적어도 일부를 둘러싸는 게이트 패턴; 상기 게이트 패턴의 양 측에서 상기 복수의 활성 핀들을 교차하여 상기 제2 방향으로 연장되는 복수의 스페이서층들; 및 상기 게이트 패턴의 양 측에서 상기 복수의 활성 핀들 상에 배치되고, 상기 복수의 채널층들과 연결되는 복수의 소스/드레인 영역들을 포함하고, 상기 복수의 스페이서층들 중 적어도 하나의 스페이서층은, 하면이 상기 분리 절연층과 접촉하도록 상기 게이트 패턴의 측면을 따라 아래로 연장되고, 상기 적어도 하나의 스페이서층의 상기 하면은 상기 복수의 활성 핀들의 상면보다 높은 레벨에 위치할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 장치를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성 특성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 각각 연장되는 복수의 활성 핀들; 상기 기판 상에서 상기 복수의 활성 핀들의 사이에 배치되고, 상기 복수의 활성 핀들의 측면들의 적어도 일부를 덮는 분리 절연층; 복수의 활성 핀들의 각각 상에 수직하게 서로 이격되어 적층되는 복수의 채널층들; 상기 기판 상에서 상기 복수의 활성 핀들 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들의 적어도 일부를 둘러싸는 게이트 패턴; 상기 게이트 패턴의 양 측에서 상기 복수의 활성 핀들을 교차하여 상기 제2 방향으로 연장되는 복수의 스페이서층들; 및 상기 게이트 패턴의 양 측에서 상기 복수의 활성 핀들 상에 배치되고, 상기 복수의 채널층들과 연결되는 복수의 소스/드레인 영역들을 포함하고, 상기 복수의 스페이서층들 중 적어도 하나의 스페이서층은, 하면이 상기 분리 절연층과 접촉하도록 상기 게이트 패턴의 측면을 따라 아래로 연장되고, 상기 적어도 하나의 스페이서층의 상기 하면은 상기 복수의 활성 핀들의 상면보다 높은 레벨에 위치하고, 상기 게이트 패턴은, 상기 분리 절연층과 접촉하는 하면을 갖고, 상기 게이트 패턴의 상기 하면은 상기 복수의 활성 핀들의 상면보다 낮은 레벨에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀; 상기 활성 핀의 제2 방향에서 대향하는 양 측면을 덮고, 상기 활성 핀의 상면보다 높은 레벨의 표면을 갖는 레이즈드 영역(raised region)을 포함하는 분리 절연층; 상기 활성 핀 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들; 상기 기판 상에서 상기 활성 핀 및 상기 복수의 채널층들과 교차하여 상기 제2 방향으로 연장되는 게이트 패턴; 상기 게이트 패턴의 적어도 일 측에서 상기 활성 핀을 교차하여 상기 제2 방향으로 연장되는 스페이서층; 및 상기 게이트 패턴의 적어도 일 측에서 상기 활성 핀의 리세스 영역 상에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역을 포함하고, 상기 스페이서층은, 상기 채널층들의 측면들을 따라 아래로 연장되어 하면에서 상기 분리 절연층의 상기 레이즈드 영역의 일부와 접촉하고, 상기 스페이서층의 상기 하면은 상기 활성 핀의 상면보다 높은 레벨에 위치할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 각각 연장되는 제1 활성 핀 및 제2 활성 핀; 서로 마주하는 상기 제1 활성 핀의 측면과 상기 제2 활성 핀의 측면 사이에 배치되는 분리 절연층; 상기 제1 활성 핀 상에 수직하게 서로 이격되어 적층되는 복수의 채널층들을 포함하는 제1 채널 구조물; 상기 제2 활성 핀 상에 수직하게 서로 이격되어 적층되는 복수의 채널층들을 포함하는 제2 채널 구조물; 상기 제1 활성 핀 및 상기 제2 활성 핀과 교차하여 제2 방향으로 연장되고, 상기 제1 채널 구조물의 적어도 일부 및 상기 제2 채널 구조물의 적어도 일부를 둘러싸는 게이트 패턴; 및 상기 게이트 패턴의 양 측에서 상기 제1 활성 핀 및 상기 제2 활성 핀과 교차하여 상기 제2 방향으로 연장되며, 상기 제1 활성 핀과 상기 제2 활성 핀의 사이 영역 상에서 상기 분리 절연층의 상면과 접촉하는 하면을 갖는 스페이서층을 포함하고, 상기 분리 절연층의 상기 상면과 접촉하는 상기 스페이서층의 상기 하면은, 상기 제1 활성 핀 및 상기 제2 활성 핀 중 적어도 하나의 상면보다 높은 레벨에 위치할 수 있다.
분리 절연층의 일부를 활성 핀의 상면보다 높은 레벨에 배치함으로써, 전기적 특성 및 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8 내지 도 22b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 내지 도 2c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 2a는 도 1의 반도체 장치를 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 절단한 단면들을 도시한다. 도 2b는 도 1의 반도체 장치를 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따라서 절단한 단면들을 도시한다. 도 2c는 도 1의 반도체 장치를 절단선 Ⅴ-Ⅴ'를 따라서 절단한 단면을 도시한다. 도 1에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 1 내지 도 2c를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상의 활성 핀들(fins)(105), 활성 핀들(105)을 한정하는 분리 절연층(110), 활성 핀들(105) 상의 채널층들(140), 활성 핀들(105)과 교차하는 게이트 구조물들(160), 게이트 구조물들(160)의 양 측에서 활성 핀들(105)상에 배치되는 소스/드레인 영역들(150), 및 소스/드레인 영역들(150)과 연결되는 콘택 구조물(180)을 포함할 수 있다. 게이트 구조물들(160)의 각각은, 스페이서층들(164), 게이트 패턴(165), 및 게이트 캡핑층(166)을 포함할 수 있다. 반도체 장치(100)는 내부 스페이서층(130) 및 층간 절연층(190)을 더 포함할 수 있다.
반도체 장치(100)에서는, 활성 핀(105)이 핀(fin) 구조를 갖고, 게이트 패턴(165)이 활성 핀(105)과 채널층들(140)의 사이, 채널층들(140)의 사이, 및 채널층들(140) 상에 배치될 수 있다. 게이트 패턴(165)이 소스/드레인 영역들(150) 사이에서 채널층들(140)을 둘러싸도록 배치될 수 있다. 이에 따라, 반도체 장치(100)는 채널층들(140), 소스/드레인 영역들(150), 및 게이트 패턴(165)에 의한 MBCFETTM(Multi Bridge Channel FET)을 포함할 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘(Si), 저마늄(Ge) 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
활성 핀(105)은 기판(101) 내에서 분리 절연층(110)에 의해 한정되며, 제1 방향, 예를 들어 X 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 제2 방향, 예를 들어 Y 방향에서 서로 이격되어 복수개로 배치될 수 있다. 활성 핀(105)은 기판(101)으로부터 분리 절연층(110) 상으로 돌출된 구조를 가질 수 있다. 활성 핀(105)은 기판(101)의 일부로 이루어질 수도 있고 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 다만, 게이트 구조물(160)의 양 측에서는 기판(101) 상의 활성 핀(105)이 일부 리세스되며, 리세스된 활성 핀(105) 상에 소스/드레인 영역(150)이 배치될 수 있다. 따라서, 도 2a에 도시된 것과 같이, 채널층들(140) 및 게이트 패턴(165)의 아래에서 활성 핀(105)은 소스/드레인 영역(150)의 하면보다 상대적으로 높은 높이를 갖는 상면(105U)을 가질 수 있다.
실시예들에 따라, 활성 핀(105)은 불순물들을 포함할 수 있고, 활성 핀들(105) 중 적어도 일부는 서로 다른 도전형의 불순물들을 포함할 수 있으나, 이에 한정되지는 않는다. 예시적인 실시예에서, 활성 핀(105)은 Y 방향에서 폭이 서로 다른 영역을 가질 수 있으며, 이에 따라 채널폭이 상이한 트랜지스터들을 제공할 수 있으나, 이에 한정되지는 않는다. 한편, 활성 핀들(105) 사이의 간격 또는 피치(pitch)는 실시예들에 따라 다양하게 변경될 수 있다.
분리 절연층(110)은 기판(101)에서 활성 핀들(105)을 한정할 수 있다. 분리 절연층(110)은 예를 들어, 쉘로우 트랜치 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 분리 절연층(110)은 서로 마주하는 활성 핀들(105)의 측면들 사이에 배치될 수 있다. 분리 절연층(110)은 활성 핀들(105)의 대향하는 측면들의 적어도 일부를 덮을 수 있다. 예를 들어, 분리 절연층(110)은 활성 핀(105)의 하부 측면들을 덮고, 상부 측면들을 일부 노출시킬 수 있다. 분리 절연층(110)은 활성 핀들(105)의 사이에 배치되며, Y 방향으로 연장될 수 있다. 분리 절연층(110)은 절연 물질로 이루어질 수 있다.
분리 절연층(110)은 도 2a 내지 도 2c에 점선으로 구분한 것과 같이, 라이너 산화물 영역(110L_o)과 갭필 절연 영역(110s)으로 이루어질 수 있다. 라이너 산화물 영역(110L_o)은 활성 핀들(105)의 사이에서 분리 절연층(110)의 측면 및 바닥면을 따라 형성될 수 있다. 라이너 산화물 영역(110L_o)은 실리콘(Si)을 포함하는 라이너층(도 10a 및 도 10b의 'LL' 참고)이 후속 공정에서 산화되어 형성된 영역일 수 있다. 갭필 절연 영역(110s)은 분리 절연층(110)에서 라이너 산화물 영역(110L_o)을 제외한 나머지 공간을 채우는 영역일 수 있다. 라이너 산화물 영역(110L_o)과 갭필 절연 영역(110s)은 동일한 절연 물질, 예컨대 실리콘 산화물을 포함할 수 있으며, 그 경계는 보이지 않을 수 있으나, 공정 조건에 따라 경계가 구분될 수도 있다. 활성 핀들(105) 또는 기판(101)과, 라이너 산화물 영역(110L_o) 사이의 경계는 구분될 수 있다.
분리 절연층(110)의 상면(110U)의 레벨(Ls)은 활성 핀(105)의 상면(105U)의 레벨(Lf)보다 높을 수 있다. 상기 레벨(Ls)에 위치하는 분리 절연층(110)의 상면(110U)은, 게이트 패턴(165)의 측면을 따라 아래로 연장되는 스페이서층(164)의 하면(164L)과 접촉할 수 있다. 본 명세서에서 "레벨"은 기판(101)의 상면을 기준으로 하여 비교될 수 있다. 분리 절연층(110)은 게이트 패턴(165)의 아래에서는 활성 핀들(105)의 상부 측면들과 이격되나, 게이트 패턴(165)의 외측에서는 활성 핀들(105)의 상부 측면들과 접촉할 수 있다. 분리 절연층(110)은 게이트 패턴(165)에 의해 일부 리세스될 수 있으며, 게이트 패턴(165)의 하면(165L)의 레벨(Lg)은 분리 절연층(110)의 상면(110U)의 레벨(Ls)보다 낮을 수 있다. 게이트 패턴(165)에 의해 리세스되어 레벨(Lg)에 위치하는 분리 절연층(110)의 상면은 '리세스된 상면'으로 지칭될 수 있다.
분리 절연층(110)은 게이트 패턴(165)의 하면(165L)보다 높게 위치하는 레이즈드 영역(raised region)(Ra, Rb)을 가질 수 있다. 레이즈드 영역(Ra, Rb)은 분리 절연층(110)의 일 영역으로 정의되며, 게이트 패턴(165)의 하면(165L)의 레벨(Lg)을 기준으로 분리 절연층(110)의 일부로부터 Z 방향으로 돌출된 영역을 가리킬 수 있다. 레이즈드 영역(Ra, Rb)은 인접한 활성 핀들(105)의 사이 영역의 상부 및 게이트 패턴(165)의 외측에서, 게이트 패턴(165)의 하면(165L)의 레벨(Lg) 또는 활성 핀(105)의 상면(105U)의 레벨(Lf)보다 높은 레벨의 표면을 갖는 상부 영역을 가리킬 수 있다. 분리 절연층(110)의 레이즈드 영역(Ra, Rb)의 상면(110U)의 레벨(Ls)은 활성 핀(105)의 상면의 레벨(Lf)보다 높게 위치할 수 있다. 분리 절연층(110)의 레이즈드 영역(Ra, Rb)은 게이트 패턴(165)의 하면(165L)을 포함하는 하부 영역의 측면들을 덮을 수 있다.
분리 절연층(110)의 레이즈드 영역(Ra, Rb)은, 게이트 패턴(165)의 하면(165L) 보다 높게 위치하는 제1 영역(Ra) 및 활성 핀(105)의 상면(105U)보다 높게 위치하는 제2 영역(Rb)을 포함할 수 있다. 제1 영역(Ra)은 활성 핀(105)의 상부 측면들을 덮을 수 있다. 제2 영역(Rb)은 내부 스페이서층들(130)의 측면들을 적어도 일부 덮을 수 있고, 제2 영역(Rb)의 상면(110U)의 일부는 활성 핀(105)의 상면(105U)보다 높은 레벨에서 스페이서층(164)의 하면(164L)과 접촉할 수 있다. 반도체 장치의 제조 공정 중에, 분리 절연층(110)은 게이트 패턴(165)이 형성될 영역 상에도 레이즈된 형태로 형성되므로(도 13b 참조), 분리 절연층(110)의 리세스된 상면(도 20b의 'Lg' 레벨에 위치함)을 분리 절연층(110)이 레이즈되지 않은 경우에 비해 상대적으로 높게 할 수 있다. 이에 따라, 게이트 패턴(165)이 활성 핀(105)의 상면(105U)의 레벨(Lf)보다 아래로 연장되도록 형성되는 영역의 면적 또는 부피를 줄일 수 있다. 따라서, 게이트 패턴(165)의 게이트 전극(163)의 저항을 줄일 수 있어, 반도체 장치의 전기적 특성이 향상될 수 있다.
일 예에서, 활성 핀(105)의 상면(105U)과 게이트 패턴(165)의 하면(165L)의 레벨 차이(h1)는 약 0 nm 초과 및 약 10 nm 이하일 수 있다. h1 값은 분리 절연층(110)의 상면(110U)을 활성 핀(105)의 상면(105U)과 동일하거나 그보다 낮은 레벨로 형성한 경우에 비하여 상대적으로 작은 값일 수 있다.
일 예에서, 활성 핀(105)의 상면(105U)과 게이트 패턴(165)의 하면(165L)의 레벨 차이(h1)는 약 0 nm 초과 및 약 5 nm 이하일 수 있다. h1 값은 분리 절연층(110)의 상면(110U)을 활성 핀(105)의 상면(105U)과 동일하거나 그보다 낮은 레벨로 형성한 경우에 비하여 상대적으로 작은 값일 수 있다.
일 예에서, 활성 핀(105)의 상면(105U)과 분리 절연층(110)의 레이즈드 영역(Ra, Rb)의 상면(110U)의 레벨 차이(h2)는 약 0 nm 초과 약 10 nm 이하일 수 있다.
일 예에서, 분리 절연층(110)은 하단과 상단 사이의 수직 깊이(Vd)가 약 25 nm 이하일 수 있다. 상기 수직 깊이(Vd)는 약 15 nm 이하 또는 약 10 nm 이하일 수 있다.
채널층들(140)은 활성 핀(105) 상에서 활성 핀(105)의 상면(105U)에 수직한 방향, 예를 들어, Z 방향으로 서로 이격되어 배치되는 2개 이상의 복수개의 층들을 포함할 수 있다. 상기 복수개의 층들은 도면상에서는 3개의 층들로 구성되나, 이에 한정되지 않고, 예를 들어 4개의 층들로 구성될 수도 있다. 채널층들(140)은 활성 핀들(105)과 게이트 구조물들(160)이 교차하는 영역들에서, 활성 핀들(105) 상에 배치될 수 있다. 채널층들(140)은 소스/드레인 영역(150)과 연결되면서, 활성 핀(105)의 상면(105U)과는 이격될 수 있다. 채널층들(140)은 Y 방향에서 활성 핀(105)과 동일하거나 유사한 폭을 가질 수 있으며, X 방향에서 게이트 구조물(160)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 채널층들(140)은 X 방향에서 게이트 구조물(160)의 X 방향을 따른 양단 사이의 폭보다 작은 폭을 가질 수도 있다.
채널층들(140)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘-저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(140)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 실시예들에 따라, 채널층들(140)은 소스/드레인 영역들(150)과 인접하는 영역에 위치하는 불순물 영역을 포함할 수도 있다.
내부 스페이서층들(130)은 채널층들(140)의 사이에서 게이트 패턴(165)과 나란하게 배치될 수 있다. 내부 스페이서층들(130)은 채널층들(140) 각각의 외측면과 실질적으로 공면을 이루는 외측면을 가질 수 있다. 채널층들(140)의 하부에서, 게이트 패턴(165)은 내부 스페이서층들(130)에 의해 소스/드레인 영역들(150)과 이격될 수 있다. 내부 스페이서층들(130)은 게이트 패턴(165)과 마주하는 측면이 게이트 패턴(165)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다. 내부 스페이서층들(130)은 산화물, 질화물 및 산질화물로 이루어질 수 있으나, 특히 저유전율막으로 이루어질 수 있다.
소스/드레인 영역들(150)은 채널층들(140)의 양측에서, 활성 핀(105) 상에 배치될 수 있다. 소스/드레인 영역들(150)은 트랜지스터의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역(150)은, 채널층들(140) 각각의 측면 및 소스/드레인 영역(150)의 하단에서 활성 핀(105)을 덮도록 배치될 수 있다. 소스/드레인 영역(150)은 활성 핀(105)의 상부를 일부 리세스하여 배치될 수 있으나, 실시예들에서 리세스 여부 및 리세스 깊이는 다양하게 변경될 수 있다. 예시적인 실시예에서, 소스/드레인 영역(150)은 y 방향을 따라 인접하는 활성 핀들(105)의 사이에서 서로 연결된 머지드(merged) 형태를 가질 수 있으나, 이에 한정되지는 않는다.
소스/드레인 영역들(150)은 실리콘(Si)을 포함하는 반도체층일 수 있으며, 에피택셜층으로 이루어질 수 있다. 소스/드레인 영역들(150)은 서로 다른 종류 및/또는 농도의 불순물들을 포함할 수 있다. 예를 들어, 소스/드레인 영역들(150)은 n형으로 도핑된 실리콘(Si) 또는 p형으로 도핑된 실리콘 저마늄(SiGe)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 구조물(160)은 활성 핀(105) 및 채널층들(140)의 상부에서 활성 핀(105) 및 채널층들(140)과 교차하여 제2 방향, 예를 들어 Y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물(160)과 교차되는 활성 핀(105) 및 채널층들(140)에는 트랜지스터의 채널 영역이 형성될 수 있다. 게이트 구조물(160)은, 게이트 패턴(165), 게이트 패턴(165) 양 측의 스페이서층들(164), 및 게이트 패턴(165)의 상면 상의 게이트 캡핑층(166)을 포함할 수 있다.
게이트 패턴(165)은 게이트 전극(163) 및 게이트 유전층(161)을 포함할 수 있다. 게이트 패턴(165)은 활성 핀들(105)의 외측에서, 분리 절연층(110)과 접촉하는 하면(165L)을 갖고, 게이트 패턴(165)의 하면(165L)의 레벨(Lg)은 활성 핀들(105)의 상면(105U)의 레벨(Lf)보다 낮게 위치할 수 있다. 게이트 패턴(165)의 하면(165L)의 레벨(Lg)은, 스페이서층(164)의 하면(164L)의 레벨(Ls)보다 낮게 위치할 수 있다. 실시예들에 따라, 게이트 패턴(165)의 하면(165L)의 레벨(Lg)은 활성 핀들(105)의 상면(105U)의 레벨(Lf)과 실질적으로 동일할 수도 있다.
게이트 유전층(161)은 게이트 전극(163)과 활성 핀(105)의 사이, 게이트 전극(163)과 채널층들(140)의 사이에 배치될 수 있으며, 게이트 전극(163)의 최상부면을 제외한 모든 면들을 둘러사도록 배치될 수 있다. 게이트 유전층(161)은 게이트 전극(163)과 분리 절연층(110)의 사이에 배치될 수 있다. 게이트 유전층(161)은 게이트 전극(163)과 스페이서층들(164)의 사이로 연장될 수 있으나, 이에 한정되지는 않는다. 게이트 유전층(161)은 스페이서층(164)의 하면(164L)보다 아래로 연장되며, 레이즈드 영역(Ra, Rb)을 포함하는 분리 절연층(110)과 접촉할 수 있다. 게이트 유전층(161)은 스페이서층(164)의 하면(164L)의 레벨(Ls) 아래에서, 분리 절연층(110)과 활성 핀(105)에 의해 둘러싸일 수 있으며, 예를 들어, 분리 절연층(110)은 상기 레벨(Ls) 아래에서, 게이트 유전층(161)의 측면 및 하면과 접촉할 수 있다.
게이트 유전층(161)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
게이트 전극(163)은 활성 핀(105)의 위에서 채널층들(140)의 사이를 채우며, 채널층들(140)의 상면 상으로 연장되어 배치될 수 있다. 게이트 전극(163)은 게이트 유전층(161)에 의해 채널층들(140)로부터 이격될 수 있다. 게이트 전극(163)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(163)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극(163)은 반도체 장치(100)의 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 별도의 분리부에 의해 분리되어 배치될 수 있다.
스페이서층들(164)은 게이트 전극(163)의 양 측면에 배치되고, 기판(101)의 상면에 수직한 Z 방향으로 연장될 수 있다. 스페이서층들(164)은 활성 핀들(105)과 교차하여 Y 방향으로 연장될 수 있다. 스페이서층(164)은, 채널층들(140)의 측면들을 따라 아래로 연장되어 하면(164L)에서 레이즈드 영역(Ra, Rb)을 포함하는 분리 절연층(110)의 일부와 접촉할 수 있다. 분리 절연층(110)과 접촉하는 스페이서층(164)의 하면(164L)은 인접한 활성 핀들(105)의 사이 영역 상에 위치할 수 있다. 스페이서층(164)의 하면(164L)의 레벨(Ls)은, 활성 핀들(105) 중 적어도 하나의 상면(105U)의 레벨(Lf)보다 높게 위치할 수 있다. 예시적인 실시예에서, 스페이서층들(164) 각각의 상부의 폭이 하부의 폭보다 작도록 외측면이 곡면인 부분을 포함할 수 있다. 스페이서층들(164)은 소스/드레인 영역들(150)과 게이트 전극들(163)을 절연시킬 수 있다. 스페이서층들(164)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 스페이서층들(164)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
게이트 캡핑층(166)은 게이트 전극(163)의 상부에 배치될 수 있다. 게이트 캡핑층(166)은 게이트 전극(163)의 상면을 따라 제2 방향, 예를 들어 Y방향으로 연장되도록 배치될 수 있다. 게이트 캡핑층(166)의 측면들은 스페이서층들(164)에 의해 둘러싸일 수 있다. 게이트 캡핑층(166)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 구체적으로, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
콘택 구조물(180)은 게이트 구조물들(160)의 사이에서 층간 절연층(190)을 수직 방향, 예를 들어 z 방향을 따라 관통할 수 있다. 콘택 구조물(180)은 소스/드레인 영역들(150)과 연결될 수 있다. 콘택 구조물(180)은 소스/드레인 영역들(150)에 전기적인 신호를 인가할 수 있다. 콘택 구조물(180)은 소스/드레인 영역들(150) 상에 배치될 수 있다. 콘택 구조물(180)은 종횡비에 따라 하부의 폭이 상부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되지는 않는다. 콘택 구조물(180)은 금속-반도체 층(181) 및 금속-반도체 층(181) 상의 콘택 플러그(185)를 포함할 수 있다.
금속-반도체 층(181)은 예를 들어, 금속 실리사이드(metal silicide), 금속 저마나이드(metal germanide), 또는 금속 실리사이드-저마나이드(metal silicide-germanide)를 포함할 수 있다. 금속-반도체 층(181)에서, 금속은 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 코발트(Co) 또는 텅스텐(W)일 수 있고, 반도체는 실리콘(Si), 저마늄(Ge), 실리콘 저마늄(SiGe)일 수 있다. 예를 들어, 금속-반도체 층(181)은 코발트 실리사이드(CoSi), 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 및 텅스텐 실리사이드(WSi) 중 적어도 하나를 포함할 수 있다.
콘택 플러그(185)는 배리어 층(185A) 및 플러그 층(185B)을 포함할 수 있다. 배리어 층(185A)은 플러그 층(185B)의 하면 및 측면들을 둘러쌀 수 있다. 배리어 층(185A)은 금속 질화물, 예를 들어 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 플러그 층(185B)은 금속 물질, 예를 들어 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 또는 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 실시예에서, 배리어 층(185A)은 생략될 수도 있다.
층간 절연층(190)은 분리 절연층(110), 소스/드레인 영역들(150), 및 게이트 구조물들(160) 상에 배치될 수 있다. 층간 절연층(190)의 하면은 게이트 구조물(160)에 의해 덮이지 않는 분리 절연층(110)의 일부와 접촉할 수 있다. 분리 절연층(110)의 일부와 접촉하는 층간 절연층(190)의 하면은 상기 레벨(Ls)에 위치하며, 활성 핀(105)의 상면(105U)의 레벨(Lf) 보다 높은 레벨에 위치할 수 있다. 층간 절연층(190)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 3a 내지 도 3c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3a 내지 도 3c를 참조하면, 반도체 장치(100a)에서, 스페이서층(164)의 하면(164La)과 접촉하는 분리 절연층(110)의 상면(110Ua)의 레벨(Ls')이, 활성 핀(105)의 상면(105U)의 레벨(Lf)보다 높으면서, 채널층들(140) 중 최하위 채널층(140)의 하면의 레벨보다 높을 수 있다. 분리 절연층(110)을 보다 큰 수직 두께를 갖도록 형성함으로써, 레이즈드 영역(Ra', Rb')의 제2 영역(Rb')이 앞선 실시예와 달리 보다 높은 레벨로 위치할 수 있다. 게이트 패턴(165)의 하면(165L)의 레벨(Lg')은 활성 핀(105)의 상면(105U)의 레벨(Lf)보다 낮으나 앞선 실시예에서보다 상대적으로 높을 수 있다. 게이트 패턴(165)이 활성 핀(105)의 상면(105U)의 레벨(Lf)보다 아래로 연장되도록 형성되는 영역의 면적 또는 부피를 줄일 수 있어, 게이트 전극(163)의 저항을 줄일 수 있다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 4a 내지 도 4c를 참조하면, 반도체 장치(100b)에서, 스페이서층(164)의 하면(164Lb)과 접촉하는 분리 절연층(110)의 상면(110Ub)이 Y 방향에서 인접한 활성 핀들(105)의 사이 영역에서, 오목한 부분을 포함할 수 있다. 예를 들어, 분리 절연층(110)의 레이즈드 영역(Ra, Rb)은 활성 핀들(105)에 가까울수록 높은 높이의 레벨을 가질 수 있다. 예를 들어, 분리 절연층(110)의 레이즈드 영역(Ra, Rb)은 분리 절연층(110)의 탑 부분(top portion)으로부터 활성 핀들(105)에 멀어지는 방향으로 높이가 감소하는 상면(110Ub)을 가질 수 있다. 분리 절연층(110)의 상면(110Ub)의 형상을 따라, 스페이서층(164)의 하면(164Lb)도 기판(101)을 향하여 볼록한 부분을 포함할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 5는 반도체 장치의 다른 영역들(R1, R2)에서 절단한 단면들을 도시한다.
도 5를 참조하면, 반도체 장치(100b')의 제1 영역(R1)에서 제1 활성 핀들(105a) 간의 Y 방향의 간격 또는 피치는 제2 영역(R2)에서 제2 활성 핀들(105b) 간의 Y 방향의 간격 또는 피치보다 작을 수 있다. 제2 영역(R2)에서 분리 절연층(110b)은 제1 영역(R1)에서 분리 절연층(110a)의 폭보다 큰 폭을 가질 수 있다. 식각 로딩에 의해, 제2 영역(R2)에서 제2 활성 핀들(105b) 사이의 분리 절연층(110b)의 상면(110Ub')은, 제1 영역(R1)에서 제1 활성 핀들(105a) 사이의 분리 절연층(110a)의 상면(110Ua') 보다 낮은 레벨을 갖는 부분을 포함할 수 있다. 제1 활성 핀들(105a) 사이에서 분리 절연층(110a)의 상면(110Ua')의 최하부 지점은, 제2 활성 핀들(105b) 사이에서 분리 절연층(110b)의 상면(110Ub)의 최하부 지점보다 높게 위치할 수 있으나, 이에 한정되는 것은 아니다.
도 6a 및 도 6b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100c)는 내부 스페이서층들(130)을 포함하지 않을 수 있으며, 이에 따라, 채널층들(140)의 사이에 위치하는 게이트 패턴(165)은 X 방향에서의 폭이 상대적으로 클 수 있고, 소스/드레인 영역들(150)과 접촉할 수 있다. 도 6b를 참조하면, 분리 절연층(110)의 레이즈드 영역(Ra, Rb)은 활성 핀(105)의 상부 측면들을 덮으면서, 활성 핀(105)과 최하위 채널층(140) 사이에 위치하는 게이트 패턴(165)의 측면들 일부를 덮을 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 7을 참조하면, 반도체 장치(100d)는 활성 핀(105w) 및 채널층들(140w)의 폭이 도 2b의 실시예에서와 상이할 수 있다. 활성 핀(105w) 및 채널층들(140w)은 상대적으로 작은 폭을 가질 수 있으며, 이에 따라, 채널층들(140w)이 각각 Y 방향을 따른 단면에서 원형 또는 장축과 단축의 길이의 차이가 적은 타원형의 형상을 가질 수 있다. 분리 절연층(110)은 레이즈드 영역(Rs)을 포함할 수 있고, 분리 절연층(110)의 레이즈드 영역(Ra, Rb)의 상면(110U)과 접촉하는 스페이서층(164)의 하면(164L)의 레벨(Ls)은, 활성 핀(105)의 상면(105U)의 레벨(Lf)보다 높게 위치할 수 있다. 실시예들에서, 활성 핀(105w) 및 채널층들(140w)의 폭 및 이에 따른 형상은 다양하게 변경될 수 있다.
도 8 내지 도 22b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 9 내지 도 22b는 도 1 내지 도 2c의 반도체 장치를 제조하기 위한 제조 방법의 실시예를 설명한다.
도 10a(11a), 13a, 15a(16a), 18a, 20a, 및 22a는 도 9, 12, 14, 17, 19, 및 21의 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라서 절단한 단면들을 공정 순서에 따라 도시하였으며, 도 10b(11b), 13b, 15b(16b), 18b, 20b, 및 22b는 도 9, 12, 14, 17, 19, 및 21의 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따라서 절단한 단면들을 공정 순서에 따라 도시하였으며, 도 18c는 도 17의 절단선 Ⅴ-Ⅴ'를 따라서 절단한 단면을 도시한다.
도 8, 도 9, 도 10a, 및 도 10b를 참조하면, 기판(101) 상에 제1 층들 및 제2 층들을 교대로 적층하고(S10), 기판(101), 상기 제1 층들, 및 상기 제2 층들을 식각하여 활성 핀들(105), 희생층들(120), 및 채널층들(140)을 형성하고(S20), 기판(101) 및 채널층들(140) 상에 라이너층(LL)을 형성할 수 있다(S30).
상기 제1 층들이 패터닝된 희생층들(120)은 후속 공정을 통해 도 2a 및 도 2b와 같이, 게이트 유전층(161) 및 게이트 전극(163)으로 교체되는 층일 수 있다. 상기 제1 층들은 상기 제2 층들에 대하여 식각 선택성을 갖는 물질로 이루어질 수 있다. 상기 제2 층들은 상기 제1 층들과 다른 물질을 포함할 수 있다. 상기 제1 층들 및 상기 제2 층들은 예를 들어, 실리콘(Si), 실리콘 저마늄(SiGe), 및 저마늄(Ge) 중 적어도 하나를 포함하는 반도체 물질을 포함하되, 서로 다른 물질을 포함할 수 있으며, 불순물들을 포함하거나 포함하지 않을 수 있다. 예를 들어, 상기 제1 층들이 패터닝된 희생층들(120)은 실리콘 저마늄(SiGe)을 포함하고, 상기 제2 층들이 패터닝된 채널층들(140)은 실리콘(Si)을 포함할 수 있다.
상기 제1 층들 및 상기 제2 층들은 기판(101)을 시드로 이용하여 에피택셜 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 상기 제1 층들 및 상기 제2 층들의 적층 수 및 적층 두께는 실시예들에서 다양하게 변경될 수 있다.
상기 제1 층들 및 상기 제2 층들을 적층한 후, 마스크 패턴(50)을 식각 마스크로 하여 기판(101), 상기 제1 층들, 및 상기 제2 층들을 식각할 수 있다. 마스크 패턴(50)의 아래에서, 활성 핀들(105), 희생층들(120) 및 채널층들(140)은 X 방향으로 연장되는 라인 형태로 형성될 수 있다. 마스크 패턴(50)은 ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같은 탄소 함유 물질층으로 형성할 수 있다.
라이너층(LL)은 기판(101) 상에 컨포멀하게 형성될 수 있다. 라이너층(LL)은 활성 핀들(105)의 측면들과, 희생층들(120), 채널층들(140)의 측면들을 덮도록 형성될 수 있다. 라이너층(LL)은 활성 핀들(105)의 사이에서 기판(101)의 표면을 덮으며, 마스크 패턴(50)의 상면 및 측면들도 덮도록 형성될 수 있다. 라이너층(LL)은 반도체 물질로 형성될 수 있으며, 예를 들어 실리콘(Si), 저마늄(Ge), 및 실리콘-저마늄(SiGe) 중 적어도 하나로 형성될 수 있다. 일 예에서, 라이너층(LL)은 기판(101), 활성 핀들(105), 희생층들(120), 및 채널층들(140)을 시드로 이용하여 에피택셜 성장 공정을 수행하여 형성될 수 있으며, 이 경우, 라이너층(LL)은 마스크 패턴(50)의 측면 및 상면 상에는 형성되지 않을 수 있다.
도 8, 도 11a, 및 도 11b를 참조하면, 라이너층(LL) 상에 갭필 절연층(110fs)을 형성할 수 있다(S40).
갭필 절연층(110fs)은 활성 핀들(105)의 사이 및 채널층들(140)의 사이의 영역에서 라이너층(LL)에 의해 채워지지 않는 공간을 채우도록 형성될 수 있다. 갭필 절연층(110fs)은 라이너층(LL)을 덮도록 형성될 수 있다. 갭필 절연층(110fs)은 예를 들어, 사이클릭 유동성 화학 기상 증착(cyclic flowable chemical vapor deposition, cFCVD)을 이용하여 형성될 수 있다. 갭필 절연층(110fs)을 형성한 후, 습식 어닐링(wet annealing) 공정을 수행하는 단계에서, 라이너층(LL)은 산화되어 라이너 산화물 영역(110L_o)으로 형성될 수 있다. 예를 들어, 라이너층(LL)이 실리콘(Si)으로 형성된 경우, 라이너 산화물 영역(110L_o)은 실리콘 산화물을 포함할 수 있다.
도 8, 도 12, 도 13a, 및 도 13b를 참조하면, 산화된 라이너층인 라이너 산화물 영역(110L_o) 및 갭필 절연층(110fs)을 일부 식각하여, 분리 절연층(110)을 형성할 수 있다(S45).
라이너 산화물 영역(110L_o)과 갭필 절연층(110fs)은 상단으로부터 소정 깊이로 제거될 수 있다. 이로써, 라이너 산화물 영역(110L_o)과 갭필 절연 영역(110s)으로 이루어진 분리 절연층(110)이 형성될 수 있다. 본 단계에서, 분리 절연층(110)은 도 2a 내지 도 2c와 같이 레이즈드 영역(Ra, Rb)을 갖도록 상부 표면(110U)이 활성 핀(105)의 상면(105U)보다 높게 형성될 수 있다. 분리 절연층(110)의 상면(110U)의 높이는 실시예들에 따라 다양하게 변경될 수 있으며, 예를 들어, 상면(110U)의 레벨(Ls)은 채널층들(140) 중 어느 하나의 높이만큼 위치할 수도 있다. 라이너 산화물 영역(110L_o)과 갭필 절연층(110fs)은 동일한 물질을 포함하므로, 과도한 식각 없이 분리 절연층(110)의 상면(110U)을 원하는 높이에 위치하도록 식각 공정을 수행할 수 있다. 분리 절연층(110)을 형성하면서, 또는 분리 절연층(110)을 형성한 후, 마스크 패턴(50)은 제거될 수 있다.
라이너층(LL)이 실리콘 질화물을 포함하는 절연 물질로 형성되는 경우, 실리콘 산화물을 포함하는 갭필 절연층(110fs)과 식각 선택비에 의해, 본 단계의 리세스 공정이 용이하지 않을 수 있다. 예를 들어, 상기 식각 선택비로 인해, 희생층들(120)이 노출되도록 라이너층(LL)을 충분히 식각하지 못한 경우, 후속 공정에서 희생층들(120)이 제거되지 않을 수 있으며, 희생층들(120)이 노출될 때까지 라이너층(LL)을 식각하는 경우, 분리 절연층(110)이 과도하게 리세스되어, 게이트 전극(163)의 면적 또는 부피가 증가하여 게이트 전극(163)의 성능 열화를 초래한다.
본 발명의 일 실시예에 따른 제조 방법에 의하면, 라이너층(LL)을 반도체 물질로 형성하고, 후속 공정에서 라이너층(LL)을 산화시켜 라이너 산화물 영역(110L_o)로 형성하므로, 분리 절연층(110)을 단일 물질, 예를 들어 실리콘 산화물로만 형성할 수 있어, 분리 절연층(110)의 과도한 식각을 방지할 수 있다. 한편, 라이너 산화물 영역(110L_o)이 희생층들(120)의 측면을 덮더라도, 후속의 희생 게이트 패턴(170)을 제거하는 단계(도 20b 참고)에서, 분리 절연층(110)이 추가적으로 리세스되므로, 희생층들(120)이 노출될 수 있다.
도 8, 도 14, 도 15a, 및 도 15b를 참조하면, 활성 핀들(105) 및 채널층들(140) 상에 희생 게이트 패턴(170) 및 스페이서층들(164)을 형성할 수 있다.
희생 게이트 패턴(170)은, 후속 공정을 통해 도 2a 및 도 2b와 같이, 채널층들(140)의 상부에서 게이트 패턴(165)이 배치되는 영역에 형성되는 희생 패턴일 수 있다. 희생 게이트 패턴(170)은 순차적으로 적층되는 제1 및 제2 희생 게이트층들(172, 174) 및 마스크(176)를 포함할 수 있다. 제1 및 제2 희생 게이트층들(172, 174)은 마스크(176)를 이용하여 패터닝될 수 있다. 제1 및 제2 희생 게이트층들(172, 174)은 각각 절연층 및 도전층일 수 있으나, 이에 한정되지는 않으며, 제1 및 제2 희생 게이트층들(172, 174)이 하나의 층으로 이루어질 수도 있다. 예를 들어, 제1 희생 게이트층(172)은 실리콘 산화물을 포함하고, 제2 희생 게이트층(174)은 폴리 실리콘을 포함할 수 있다. 마스크(176)는 ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같은 탄소 함유 물질층으로 형성할 수 있다. 희생 게이트 패턴(170)은 활성 핀들(105) 및 채널층들(140)과 교차하여 일 방향, 예를 들어 Y 방향으로 연장되는 라인 형태를 가질 수 있다.
스페이서층들(164)은 희생 게이트 패턴(170)의 양 측벽에 형성될 수 있다. 스페이서층들(164)은 희생 게이트 패턴(170), 분리 절연층(110), 희생층들(120), 및 채널층들(140)의 표면을 따라 균일한 두께의 막을 형성한 후, 이방성 식각함으로써 형성할 수 있다. 스페이서층들(164)은 하면(164L)이 분리 절연층(110)과 접촉하도록 형성되며, 그 레벨(Ls)은 활성 핀들(105)의 상면(105U)의 레벨(Lf)보다 높게 형성될 수 있다. 스페이서층들(164)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 8, 도 16a, 도 16b, 도 17, 도 18a, 도 18b, 및 도 18c를 참조하면, 소스/드레인 영역(150)을 형성할 수 있다(S60).
먼저, 도 16a 및 도 16b를 참조하면, 희생 게이트 패턴들(170)의 외측 및 스페이서층들(164)의 사이에서, 노출된 희생층들(120) 및 채널층들(140)을 제거하여 리세스부(RC)를 형성하고, 내부 스페이서층들(130)을 형성할 수 있다. 리세스부(RC)는 활성 핀들(105)의 일부를 리세스할 수 있다. 희생 게이트 패턴들(170) 및 스페이서층들(164)을 마스크로 이용하여, 노출된 희생층들(120) 및 채널층들(140)을 제거할 수 있고, 이에 의해, 채널층들(140)은 X 방향을 따라 한정된 길이를 갖게 될 수 있다. 리세스부(RC)에 의해 노출된 희생층들(120)을 측면으로부터 일부 제거하고, 희생층들(120)이 제거된 영역에 내부 스페이서층들(130)을 형성할 수 있다.
희생층들(120)은 채널층들(140)에 대하여 선택적으로 식각되어, X 방향을 따른 측면으로부터 일부 제거될 수 있다. 내부 스페이서층들(130)은 희생층들(120)이 일부 제거된 영역에 절연 물질을 매립하고, 채널층들(140)의 외측에 증착된 상기 절연 물질을 제거함으로써 형성할 수 있다. 내부 스페이서층들(130)은 스페이서층들(164)과 동일한 물질로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 내부 스페이서층들(130)은 SiN, SiCN, SiOCN, SiBCN, SiBN 중 적어도 하나를 포함할 수 있다. 다만, 실시예들에 따라, 내부 스페이서층들(130)을 형성하는 공정 단계는 생략될 수도 있다.
다음으로, 도 17, 도 18a, 도 18b, 및 도 18c를 참조하면, 희생 게이트 패턴(170)의 양 측에서, 리세스부(RC)에 의해 리세스된 활성 핀(105) 상에 소스/드레인 영역들(150)을 형성할 수 있다. 소스/드레인 영역들(150)은 리세스부(RC) 내에 에피택셜 성장 공정을 수행하여 형성될 수 있다. 소스/드레인 영역들(150)은 채널층들(140)과 측면을 통해 연결될 수 있다. 소스/드레인 영역들(150)은 인-시추 도핑에 의해 불순물들을 포함할 수 있으며, 서로 다른 도핑 원소 및/또는 도핑 농도를 갖는 복수의 층들을 포함할 수도 있다.
도 8, 도 19, 도 20a, 및 도 20b를 참조하면, 희생 게이트 패턴(170) 및 희생층들(120)을 제거할 수 있다(S70).
먼저, 희생 게이트 패턴(170), 스페이서층들(164), 소스/드레인 영역들(150), 및 분리 절연층(110)을 덮는 절연 물질막을 형성한 후, 희생 게이트 패턴(170)의 상면이 노출될 때까지 상기 절연 물질막을 평탄화시켜 층간 절연층(190)을 형성할 수 있다.
다음으로, 희생 게이트 패턴(170) 및 희생층들(120)을, 스페이서층들(164), 채널층들(140), 및 내부 스페이서층들(130)에 대하여 선택적으로 제거할 수 있다. 희생 게이트 패턴(170)을 제거하여 개구부(OP)를 형성한 후, 개구부(OP)를 통해 노출된 희생층들(120)을 제거하여 갭 영역들(LR)을 형성할 수 있다. 본 단계에서, 분리 절연층(110)은 개구부(OP)에 의해 상부로부터 일부 제거되어, 활성 핀(105)의 상면(105U)의 레벨(Lf)보다 아래로 리세스될 수 있다. 이에 따라, 개구부(OP)에서 희생층들(120)은 노출될 수 있다. 다만, 개구부(OP) 이외의 영역, 예를 들어, 스페이서층(164)의 하면(164L)과 접촉하는 분리 절연층(110)의 상면(110U)은 상기 레벨(Ls)을 유지할 수 있다.
도 8, 도 21, 도 22a, 및 도 22b를 참조하면, 게이트 유전층(161) 및 게이트 전극(163)을 형성할 수 있다(S80).
게이트 유전층(161)은 개구부(OP) 및 갭 영역들(LR)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 게이트 전극(163)은 개구부(OP) 및 갭 영역들(LR)을 완전히 매립하도록 형성한 후, 개구부(OP)에서 상부로부터 소정 깊이로 제거될 수 있다. 개구부(OP)에서 게이트 전극(163)이 제거된 영역에 게이트 캡핑층(166)이 형성될 수 있다. 이에 의해, 게이트 유전층(161), 게이트 전극(163), 스페이서층들(164), 및 게이트 캡핑층(166)을 포함하는 게이트 구조물(160)이 형성될 수 있다.
도 8, 도 2a, 도 2b, 및 도 2c를 참조하면, 콘택 구조물(180)을 형성할 수 있다(S90). 층간 절연층(190)을 패터닝하여 콘택 홀을 형성하고, 상기 콘택 홀 내에 도전성 물질을 매립하여 콘택 플러그(185)를 형성할 수 있다. 콘택 플러그(185)를 형성하기 이전에, 상기 콘택 홀을 통해 노출된 소스/드레인 영역(150)에 금속-반도체 층(181)을 형성할 수 있다. 콘택 플러그(185)를 형성하는 것은, 배리어 층(185A) 및 플러그 층(185B)을 차례로 형성하는 것을 포함할 수 있다. 상기 콘택 홀의 하면은 소스/드레인 영역들(150) 내로 리세스되거나 소스/드레인 영역들(150)의 상면을 따른 굴곡을 가질 수 있다. 실시예들에서, 콘택 플러그(185)의 형상 및 배치는 다양하게 변경될 수 있다. 이로써, 도 1 내지 도 2c의 반도체 장치(100)를 제조할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 활성 핀
110: 분리 절연층 120: 희생층
130: 내부 스페이서층 140: 채널층
150: 소스/드레인 영역 160: 게이트 구조물
161: 게이트 유전층 163: 게이트 전극
164: 스페이서층 165: 게이트 패턴
166: 게이트 캡핑층 170: 희생 게이트 패턴
180: 콘택 구조물 190: 층간 절연층

Claims (10)

  1. 기판 상에서 제1 방향으로 각각 연장되는 복수의 활성 핀들;
    상기 기판 상에서 상기 복수의 활성 핀들의 사이에 배치되고, 상기 복수의 활성 핀들의 측면들의 적어도 일부를 덮는 분리 절연층;
    복수의 활성 핀들의 각각 상에 수직하게 서로 이격되어 적층되는 복수의 채널층들;
    상기 기판 상에서 상기 복수의 활성 핀들 및 상기 복수의 채널층들과 교차하여 제2 방향으로 연장되고, 상기 복수의 채널층들의 적어도 일부를 둘러싸는 게이트 패턴;
    상기 게이트 패턴의 양 측에서 상기 복수의 활성 핀들을 교차하여 상기 제2 방향으로 연장되는 복수의 스페이서층들; 및
    상기 게이트 패턴의 양 측에서 상기 복수의 활성 핀들 상에 배치되고, 상기 복수의 채널층들과 연결되는 복수의 소스/드레인 영역들을 포함하고,
    상기 복수의 스페이서층들 중 적어도 하나의 스페이서층은, 하면이 상기 분리 절연층과 접촉하도록 상기 게이트 패턴의 측면을 따라 아래로 연장되고, 상기 적어도 하나의 스페이서층의 상기 하면은 상기 복수의 활성 핀들의 상면보다 높은 레벨에 위치하고,
    상기 게이트 패턴은, 상기 분리 절연층과 접촉하는 하면을 갖고, 상기 게이트 패턴의 상기 하면은 상기 복수의 활성 핀들의 상면보다 낮은 레벨에 위치하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 분리 절연층은 상기 게이트 패턴의 상기 하면보다 높게 위치하는 레이즈드 영역(raised region)을 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 분리 절연층의 상기 레이즈드 영역의 상면은 상기 복수의 활성 핀들의 상면보다 높은 레벨에 위치하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 분리 절연층의 상기 레이즈드 영역은, 상기 게이트 패턴의 상기 하면보다 높게 위치하는 제1 영역 및 상기 복수의 활성 핀들의 상기 상면보다 높게 위치하는 제2 영역을 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 레이즈드 영역의 상기 제2 영역의 상면의 일부는 상기 복수의 활성 핀들의 상기 상면보다 높은 레벨에서 상기 적어도 하나의 스페이서층의 상기 하면과 접촉하는 반도체 장치.
  6. 기판으로부터 돌출되고, 제1 방향으로 연장되는 활성 핀;
    상기 활성 핀의 제2 방향에서 대향하는 양 측면을 덮고, 상기 활성 핀의 상면보다 높은 레벨의 표면을 갖는 레이즈드 영역(raised region)을 포함하는 분리 절연층;
    상기 활성 핀 상에 수직하게 서로 이격되어 배치되는 복수의 채널층들;
    상기 기판 상에서 상기 활성 핀 및 상기 복수의 채널층들과 교차하여 상기 제2 방향으로 연장되는 게이트 패턴;
    상기 게이트 패턴의 적어도 일 측에서 상기 활성 핀을 교차하여 상기 제2 방향으로 연장되는 스페이서층; 및
    상기 게이트 패턴의 적어도 일 측에서 상기 활성 핀의 리세스 영역 상에 배치되며, 상기 복수의 채널층들과 연결되는 소스/드레인 영역을 포함하고,
    상기 스페이서층은, 상기 채널층들의 측면들을 따라 아래로 연장되어 하면에서 상기 분리 절연층의 상기 레이즈드 영역의 일부와 접촉하고,
    상기 스페이서층의 상기 하면은 상기 활성 핀의 상면보다 높은 레벨에 위치하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 분리 절연층의 상기 레이즈드 영역은, 상기 게이트 패턴의 하면보다 높게 위치하는 제1 영역 및 상기 활성 핀의 상기 상면보다 높게 위치하는 제2 영역을 포함하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 분리 절연층은 라이너 산화물 영역 및 상기 라이너 산화물 영역 상의 갭필 절연 영역을 포함하고,
    상기 라이너 산화물 영역은 상기 분리 절연층의 측면 및 바닥면을 따라 배치되고,
    상기 라이너 산화물 영역과 상기 갭필 절연 영역은 동일한 절연 물질을 포함하는 반도체 장치.
  9. 기판 상에서 제1 방향으로 각각 연장되는 제1 활성 핀 및 제2 활성 핀;
    서로 마주하는 상기 제1 활성 핀의 측면과 상기 제2 활성 핀의 측면 사이에 배치되는 분리 절연층;
    상기 제1 활성 핀 상에 수직하게 서로 이격되어 적층되는 복수의 채널층들을 포함하는 제1 채널 구조물;
    상기 제2 활성 핀 상에 수직하게 서로 이격되어 적층되는 복수의 채널층들을 포함하는 제2 채널 구조물;
    상기 제1 활성 핀 및 상기 제2 활성 핀과 교차하여 제2 방향으로 연장되고, 상기 제1 채널 구조물의 적어도 일부 및 상기 제2 채널 구조물의 적어도 일부를 둘러싸는 게이트 패턴; 및
    상기 게이트 패턴의 양 측에서 상기 제1 활성 핀 및 상기 제2 활성 핀과 교차하여 상기 제2 방향으로 연장되며, 상기 제1 활성 핀과 상기 제2 활성 핀의 사이 영역 상에서 상기 분리 절연층의 상면과 접촉하는 하면을 갖는 스페이서층을 포함하고,
    상기 분리 절연층의 상기 상면과 접촉하는 상기 스페이서층의 상기 하면은, 상기 제1 활성 핀 및 상기 제2 활성 핀 중 적어도 하나의 상면보다 높은 레벨에 위치하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 분리 절연층은 상기 제1 활성 핀과 상기 제2 활성 핀의 사이 영역 상에서 상기 제1 활성 핀의 상면 및 상기 제2 활성 핀의 상면보다 높은 레벨에 위치하는 표면을 갖는 레이즈드 영역(raised region)을 포함하는 반도체 장치.

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